JP4292425B2 - グレイコードカウンタ及び表示装置 - Google Patents

Description

本発明は、グレイコードカウンタと、グレイコードカウンタを備えた表示装置に関する。

従来より、クロックを計数し、その計数値に応じてグレイコードを出力するグレイコードカウンタが知られている。グレイコードは、１つのビットの値のみが「０」から「１」に、又は「１」から「０」に変化するコードである。グレイコードカウンタは通常のカウンタに比して、低消費電力であり、カウントエラーを低減することができる。グレイコードカウンタについては、特許文献１、２に開示されている。
特開平６−５３８１８号公報 特開２００３−２８３３３１号公報

しかしながら、従来のグレイコードカウンタにおいては、グレイコードの生成回路が複雑で、信号の遅延時間を決定するクリティカルパスの遅延時間が長いため、高速動作ができないという問題があった。

本発明のグレイコードカウンタは、グレイコードを生成するグレイコードカウンタにおいて、第ｎビットのグレイコードの１つ下位ビットである第（ｎ−１）ビットのグレイコードのクロックを２分周する分周回路と、前記分周回路の出力を第（ｎ−２）ビット以下のグレイコードに基づいて遅延する遅延回路と、前記遅延回路の出力をクロックに応じて保持し、かつ遅延して、第ｎビットのグレイコードを出力する順序回路と、を備えることを特徴とする。

また、本発明の表示装置は、上記のグレイコードカウンタを備えることを特徴とする。

本発明によれば、クリティカルパスの遅延時間を短縮し、高速動作が可能なグレイコードカウンタを提供することができる。また、本発明のグレイコードカウンタを表示装置に用いることにより、表示装置の高速動作が可能になる。

本発明の実施の形態について図面を参照しながら説明する。図１は本発明の実施の形態による８ビットのグレイコードカウンタの回路図である。このグレイコードカウンタは、リセット端子Ｒ付きのＤ型フリップフロップ１〜９（以下、ＲＤＦＦという）、ＡＮＤ回路１１〜１５、選択回路２１〜２６、リセット端子Ｒ付きのＤ型フリップフロップ３１〜３８（以下、ＲＤＦＦという）から構成され、８個のＲＤＦＦ３１〜３８の出力端子ＱからそれぞれグレイコードＱ０〜Ｑ７（Ｑ０が第１ビット、Ｑ７が第８ビットに当たる）が出力される。

ＲＤＦＦ１〜９は、その反転出力端子／Ｑからの反転出力信号がデータ入力端子Ｄに帰還入力されて、クロック入力端子Ｃに入力されるクロックを２分周する分周回路であり、それぞれリセット信号ＲＥＳＥＴによりリセットされる。ＲＤＦＦ１は、クロックＣＬＫを２分周して、出力端子Ｑから基準クロックＱorgを出力する。ＲＤＦＦ２はこの基準クロックＱorgをさらに２分周して出力端子Ｑから出力する。ＲＤＦＦ３〜ＲＤＦＦ９は、それぞれ１ビット下位のグレイコードＱ０〜Ｑ６のクロックを２分周してそれぞれの出力端子Ｑから出力する。

選択回路２１〜２６は、グレイコードの第３ビット〜第８ビットに対応して設けられ、選択信号入力端子ＳＥＬに入力される選択信号が「０」のとき、第１入力端子ＩＮ１に入力された信号を出力端子ＯＵＴから出力し、選択信号入力端子ＳＥＬに入力される選択信号が「１」のとき、第２入力端子ＩＮ２に入力された信号を出力端子ＯＵＴから出力する回路である。選択回路２１〜２６は簡単なスイッチング回路で作成することができる。選択回路２１〜２６の第１入力端子ＩＮ１には対応するビットのグレイコードＱ２〜Ｑ７が入力され、第２入力端子ＩＮ２には対応するビットのＲＤＦＦ４〜９の出力端子Ｑから出力される出力信号Ｑ２_Ｏ〜Ｑ７_Ｏが入力される。

上記選択信号は、選択回路２１については、第１ビットのグレイコードＱ０の反転信号ＱＮ０であり、選択回路２２〜２６については、それぞれＡＮＤ回路（論理積回路）１１〜１５で作成される。ＡＮＤ回路１１〜１５は、第４ビット〜第８ビットのグレイコードに対応して設けられ、第１ビットから対応するビットの下位２ビットまでの各グレイコードの反転データの論理積を作成する。

例えば、第４ビット（グレイコードＱ３）については、第１ビットと第２ビットの各グレイコードの反転コードＱＮ０とＱＮ１の論理積を作成する。即ち、選択回路２１〜２６とＡＮＤ回路１１〜１５は、ＲＤＦＦ４〜ＲＤＦＦ９の出力信号を下位ビットのグレイコードに基づいて一定期間マスクすることによって遅延させる遅延回路を形成している。

次に、上述のグレイコードカウンタにおいて、グレイコードの各ビットの作成について、図１の回路図、図２の動作タイミング図、図３のグレイコードを参照して具体的に説明する。なお、図２、図３は便宜上、グレイコードの途中までを示している。なお、グレイコードカウンタは、ＲＤＦＦ１〜９およびＲＤＦＦ３１〜３８がそれぞれリセット信号ＲＥＳＥＴによりリセットされてから動作を開始する。

第１ビットのグレイコードＱ０は、ＲＤＦＦ２の出力信号Ｑ０_Ｏを、ＲＤＦＦ３１を通してクロックＣＬＫに同期させて出力することで得られる。つまり、ＲＤＦＦ３１はＲＤＦＦ２の出力信号Ｑ０_ＯをクロックＣＬＫの立ち上がりに同期してデータ入力端子Ｄから取り込んで保持し、次のクロックＣＬＫの立ち上がりに同期して、出力端子Ｑから出力する。同様に、第２ビットのグレイコードＱ１は、ＲＤＦＦ３の出力信号Ｑ１_Ｏを、ＲＤＦＦ３２を通してクロックＣＬＫに同期させて出力することで得られる。

第３ビットのグレイコードＱ２については、ＲＤＦＦ４の出力信号Ｑ２_Ｏを、選択回路２１によって遅延させ、ＲＤＦＦ３３を通してクロックＣＬＫに同期させて出力することで得られる。即ち、選択回路２１は第１ビットの反転グレイコードＱＮ０が「１」の時に、出力信号Ｑ２_Ｏを選択して、これをＲＤＦＦ３３に入力する。

第４ビットのグレイコードＱ３については、ＲＤＦＦ５の出力信号Ｑ３_Ｏを、ＡＮＤ回路１１及び選択回路２２によって遅延させ、ＲＤＦＦ３４を通してクロックＣＬＫに同期させて出力することで得られる。即ち、第１ビットの反転グレイコードＱＮ０及び第２ビットの反転グレイコードＱＮ１が「１」の時にＡＮＤ回路１１の出力は「１」になるので、このとき選択回路２２は、出力信号Ｑ３_Ｏを選択して、これをＲＤＦＦ３４に入力する。

第５ビットのグレイコードＱ４については、ＲＤＦＦ６の出力信号Ｑ４_Ｏを、ＡＮＤ回路１２及び選択回路２３によって遅延させ、ＲＤＦＦ３５を通してクロックＣＬＫに同期させて出力することで得られる。即ち、ＱＮ０、ＱＮ１、ＱＮ２が「１」の時にＡＮＤ回路１２の出力は「１」になるので、このとき選択回路２３は、出力信号Ｑ４_Ｏを選択して、これをＲＤＦＦ３５に入力する。

第６ビットのグレイコードＱ５については、ＲＤＦＦ７の出力信号Ｑ５_Ｏを、ＡＮＤ回路１３及び選択回路２４によって遅延させ、ＲＤＦＦ３６を通してクロックＣＬＫに同期させて出力することで得られる。即ち、ＱＮ０、ＱＮ１、ＱＮ２、ＱＮ３が「１」の時にＡＮＤ回路１３の出力は「１」になるので、このとき選択回路２４は、出力信号Ｑ５_Ｏを選択して、これをＲＤＦＦ３６に入力する。

第７ビットのグレイコードＱ６については、ＲＤＦＦ８の出力信号Ｑ６_Ｏを、ＡＮＤ回路１４及び選択回路２５によって遅延させ、ＲＤＦＦ３７を通してクロックＣＬＫに同期させて出力することで得られる。即ち、ＱＮ０、ＱＮ１、ＱＮ２、ＱＮ３、ＱＮ４が「１」の時にＡＮＤ回路１４の出力は「１」になるので、このとき選択回路２５は、出力信号Ｑ６_Ｏを選択して、これをＲＤＦＦ３７に入力する。

第８ビットのグレイコードＱ７については、ＲＤＦＦ９の出力信号Ｑ７_Ｏを、ＡＮＤ回路１５及び選択回路２６によって遅延させ、ＲＤＦＦ３８を通してクロックＣＬＫに同期させて出力することで得られる。即ち、ＱＮ０、ＱＮ１、ＱＮ２、ＱＮ３、ＱＮ４、ＱＮ５が「１」の時にＡＮＤ回路１５の出力は「１」になるので、このとき選択回路２６は、出力信号Ｑ７_Ｏを選択して、これをＲＤＦＦ３８に入力する。

なお、ＡＮＤ回路１１〜２６は、対応するグレイコードが入力されたＮＯＲ回路によって置き換えることができる。例えば、ＡＮＤ回路１１は、第１ビットのグレイコードＱ０と第２ビットのグレイコードＱ１が入力されたＮＯＲ回路と等価である。

以上、８ビットのグレイコードカウンタについて説明したが、９ビット以上についても同様である。一般に第ｎビット（ｎは、４以上の自然数）のグレイコードは、第ｎビットに対応する分周回路の出力を、ＡＮＤ回路と選択回路によって遅延させ、ＲＤＦＦを通してクロックＣＬＫに同期させて出力することで得られる。この場合、ＡＮＤ回路は、反転グレイコードの第１ビットから第（ｎ−２）ビットまでの（ｎ−２）ビットが入力される。

そして、選択回路はＡＮＤ回路の出力が「１」の時に、前記分周回路の出力を選択し、選択回路はＡＮＤ回路の出力が「１」の時には、ＲＤＦＦの出力を選択する。また、上述のようにＡＮＤ回路は第１ビットから第（ｎ−２）ビットまでの（ｎ−２）ビット分のグレイコードが入力されたＮＯＲ回路で置き換えることができる。

このように、本発明によれば、グレイコードの各ビットは下位ビットについては、分周回路とＲＤＦＦだけで構成され、上位ビットについては、分周回路、ＡＮＤ回路、選択回路、ＲＤＦＦだけで構成されているので、回路構成が簡単であり、クリティカルパスの遅延時間が短縮化され、高速動作が可能なグレイコードカウンタを実現することができる。特に、上位ビットに対応する回路のクリティカルパスは、分周回路から出力のＲＤＦＦに至るパスであるが、ＡＮＤ回路の入力信号は下位ビットのグレイコードであるから、その時点ですでに確定しており遅延時間は非常に短い。また、選択回路は２つの信号のいずれかを選択するだけであるから遅延時間は非常に短い。

次に、本発明のグレイコードカウンタを用いた液晶表示装置について説明する。図４はそのような液晶表示装置のブロック図である。液晶表示装置１０１において、液晶表示パネル１０１Ｐ上に表示エリア（画素エリア）、水平ドライバ１０１Ｈ、垂直ドライバ１０１Ｖが形成され、表示パネル１０１Ｐの外部にタイミングコントローラＩＣ１０２が設けられている。タイミングコントローラＩＣ１０２内に、本発明のグレイコードカウンタ１０３と、このグレイコードカウンタ１０３が生成したグレイコードをデコードしてそれぞれ水平スタートパルスＳＴＨ、垂直スタートパルスＳＴＶを作成するデコーダ１０４Ｈ、１０４Ｖが設けられている。タイミングコントローラＩＣ１０２によって作成された水平スタートパルスＳＴＨ、垂直スタートパルスＳＴＶはそれぞれ、水平ドライバ１０１Ｈ、垂直ドライバ１０１Ｖに入力される。そして、水平ドライバ１０１Ｈは水平スタートパルスＳＴＨを順次転送して水平走査信号を作成し、垂直ドライバ１０１Ｖは垂直スタートパルスＳＴＶを順次転送して垂直走査信号を作成する。

したがって、この液晶表示装置１０１によれば、グレイコードカウンタ１０３の高速動作が可能なので、液晶表示装置１０１の全体の高速化が可能になる。グレイコードカウンタ１０３は、ＴＦＴで形成することができるので、低温ポリシリコン技術を用いて、液晶表示パネル１０１Ｐを構成しているガラス基板上に水平ドライバ１０１Ｈ、垂直ドライバ１０１Ｖ等と共に形成してもよい。これにより、半導体部品点数の削減、組立の簡便化が図れるので、外部回路基板のサイズも小さくでき、液晶表示装置１０１全体として小型化及び軽量化を図ることができる。また、本発明のグレイコードカウンタは、液晶表示装置だけでなく、有機ＥＬ表示装置などの他の表示装置にも同様に用いることができる。

本発明の実施の形態によるグレイコードカウンタの回路図である。 本発明の実施の形態によるグレイコードカウンタの動作タイミング図である。 本発明の実施の形態によるグレイコードカウンタにより生成されるグレイコードを示す図である。 本発明の実施の形態によるグレイコードカウンタを用いた液晶表示装置を示すブロック図である。

符号の説明

１〜９ Ｄ型フリップフロップ（ＲＤＦＦ）
１１〜１５ ＡＮＤ回路
２１〜２６ 選択回路
３１〜３８ Ｄ型フリップフロップ（ＲＤＦＦ）
１０１ 液晶表示装置 １０１Ｐ 表示パネル
１０１Ｈ 水平ドライバ １０１Ｖ 垂直ドライバ
１０２ タイミングコントローラＩＣ
１０３ グレイコードカウンタ
１０４Ｈ，１０４Ｖ デコーダ

Claims (4)

1. グレイコードを生成するグレイコードカウンタにおいて、
   第ｎビットのグレイコードの１つ下位ビットである第（ｎ−１）ビットのグレイコードのクロックを２分周する分周回路と、
   前記分周回路の出力を第（ｎ−２）ビット以下のグレイコードに基づいて遅延する遅延回路と、
   前記遅延回路の出力をクロックに応じて保持し、かつ遅延して、第ｎビットのグレイコードを出力する順序回路と、を備えることを特徴とするグレイコードカウンタ。
2. 前記遅延回路は、前記第（ｎ−２）ビット以下のグレイコードの値が第１の値である時に、前記分周回路の出力を選択して出力し、前記第（ｎ−２）ビット以下のグレイコードの値が第２の値である時に、前記順序回路の出力を選択して出力することで、前記第（ｎ−２）ビット以下のグレイコードの値が前記第１の値になるまで前記分周回路の出力を遅延することを特徴とする請求項１に記載のグレイコードカウンタ。
3. 前記遅延回路は、第１ビットから第（ｎ−２）ビットまでの（ｎ−２）ビット分のグレイコードの論理積を作成する論理積回路と、この論理積が第１の値である時に、前記分周回路の出力を選択し、前記論理積が第２の値である時に、前記順序回路の出力を選択する選択回路とを備えることで、前記論理積が前記第１の値になるまで前記分周回路の出力を遅延することを特徴とする請求項１に記載のグレイコードカウンタ。
4. 請求項１、２、３のいずれかに記載のグレイコードカウンタを備えた表示装置。

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