JP2011004092A - Ａｄ変換装置、固体撮像装置および電子情報機器 - Google Patents

Abstract

【課題】グレイコードカウンタの面積占有率の増大および、グレイコードカウンタで消費する電力の増大を抑える。
【解決手段】ランプ波形信号生成回路６１からの参照信号としてのランプ波形信号６１ａと列毎のアナログ画素信号とをそれぞれ比較して両者が一致したときに、対応するデジタル画素値Ｄｐｖを出力するＡＤ変換手段４において、最上位ビットから最下位より２番目のビットまでをｎビットカウンタ６２であるグレイコードカウンタのカウント値とし、最下位ビットは、基準クロックＣＫまたはその反転クロックＣＫＢから生成されるグレイコードカウンタの最下位ビットとしてグレイコードを使用することにより、１ビット分だけＡＤ変換の分解能を拡大することができる。
【選択図】図１

Description

本発明は、アナログ信号をデジタル信号に変換するＡＤ変換装置、被写体からの入射光を光電変換して撮像する複数の半導体素子からのアナログ画素信号（撮像信号）を列並列でＡＤ変換装置によりＡＤ変換した後に各種画像処理してカラー画像信号を得る固体撮像装置および、この固体撮像装置を画像入力デバイスとして撮像部に用いた例えばデジタルビデオカメラおよびデジタルスチルカメラなどのデジタルカメラや、監視カメラなどの画像入力カメラ、スキャナ装置、ファクシミリ装置、テレビジョン電話装置、カメラ付き携帯電話装置などの電子情報機器に関する。

従来の固体撮像装置に関するＡＤ変換手法として、例えば、特許文献１で記載された従来技術がある。この特許文献１によると、従来のＡＤ変換装置を内蔵する固体撮像装置において、デジタル系の駆動によるノイズや消費電力を低減することが可能となっている。

図１８は、特許文献１に開示されている従来の固体撮像装置の要部構成例を示すブロック図である。

図１８において、従来の固体撮像装置１００は、被写体からの入射光を光電変換して撮像する複数のセンシング素子としての複数の画素１０１が設けられており、それらの画素１０１が行列状（マトリクス状）に並べられて画素部（画素エリア）１０２を構成している。これらセンシング素子としての画素１０１は例えばフォトダイオード（ＰＤ）で構成されるＣＣＤセンサ、ＣＭＯＳセンサ、近赤外センサ、または遠赤外線を熱に変えてそれをさらに電気信号に変換するセンサなどで構成されている。もちろん、これらのセンサの事例には限定されず、センシング素子、例えば圧力センサなどであってもよい。

図１８において、グレイコードカウンタ１０３は固体撮像装置１００に一つ設けられている。このグレイコードカウンタ１０３の出力は共通信号線１０４を介して、比較器１０６とデジタルメモリ１０７で構成されるＡＤ変換器１０５に接続されている。このＡＤ変換器１０５は、列毎に一つづつ設けられており、ここでは３列の例を示しているが、列数は設計項目でありこの例には限定されない。また、一列当たりにＡＤ変換器を設ける場合、例えば二列以上に一つのＡＤ変換器を設ける場合、または一列に二つ以上のＡＤ変換器を設ける場合などもあり得る。

デジタル・アナログ変換器１０８（ＤＡＣ）は、グレイコード・バイナリ変換器１０９を介してグレイコードカウンタ１０３と接続されており、同期して動作している。ＤＡＣ１０８からはＡＤ変換時に参照信号として三角波が出力され、比較器１０６にて画素１０１からのデータ１１０とその三角波とが比較される。デジタルメモリ１０７は、選択的に水平デジタル出力線１１１に接続され、水平デジタル出力線１１１はグレイコード・バイナリコード変換器１１２を介して出力バッファ１１３に接続されている。以上説明した各部材は半導体チップ上に形成され、出力バッファ１１３を介してセンサチップ外に出力される。

各デジタルメモリ１０７は、不図示のスイッチを介して水平デジタル出力線１１１と接続されており、そのスイッチを一度に一つＯＮすることで選択的出力を行う。スイッチパルスは、アドレスをデコードする方法、またはデジタルシフトレジスタを用いて一列ずつ順次オンさせていく方法などがある。このようにして、各デジタルメモリ１０７から水平デジタル信号線１１１に選択的に出力が行われる。

上記構成により、まず、画素部１０２は、行単位で走査され、それらの出力画素信号がそれぞれの比較器１０６の片側に入力される。

その後、ＤＡＣ１０８からグレイコードカウンタ１０３に同期した参照信号としての三角波が比較器１０６の他の片側に入力される。これと同時に、グレイコードカウンタ１０３の値は全てのデジタルメモリ１０７に分配されている。比較器１０６は画素１０１からの出力画素信号の大小に応じた時刻に反転し、反転した信号をトリガとしてデジタルメモリ１０７にその時刻を保持することにより、ＡＤ変換を行っている。

このＡＤ変換結果は、水平デジタル出力線１１１を介してグレイコード・バイナリコード変換器１１２に渡され、そこで、ＣＰＵなど他のデジタル機器が扱うことができるバイナリコードに変換され、出力バッファ１１３から外部に各画素１０１毎のデータとして出力される。

グレイコードカウンタ１０３は、デジタルメモリ１０７に対して三角波電圧が印加スタートした時刻からカウントを開始し、比較器１０６が反転したときのカウント値がデジタルメモリ１０７に出力されて保持される。ＤＡＣ１０８を内蔵すると言うことはイメージセンサにおいては特に重要であり、イメージセンサは微小なアナログ電圧を扱うために低ノイズ性が特に重要であり、画素１０１からのアナログ画素信号（撮像信号）を低ノイズでＡ／Ｄ変換することが要求される。

また、今後、この参照信号の三角波信号の周期を早め、ＡＤ変換の周期を早めるためにはさらなる低ノイズ化が求められ、ＤＡＣ１０８を内蔵し、ＤＡＣ１０８の出力端子を最短距離でＡＤ変換器１０５に接続することが求められる。

グレイコードからバイナリコードへのグレイコード・バイナリコード変換回路１１２を内蔵し、ＤＡＣ１０８を内蔵したことで、イメージセンサにおいて、グレイコードの長所である低消費電力、低ノイズ性などの効果を得ながら、ＤＡＣ１０８の出力から比較器１０６の入力部への外乱を最小に抑えて正確なＡＤ変換を行うことが可能となる。

特開２００５−３４７９３１号公報

上記従来の構成では、コントラストの解像度を高めるためには、ＡＤ変換器１０５の分解能を高めるために、ＡＤ変換の分解能を高めると、ＡＤ変換回路で使用するグレイコードの分解能を大きくする必要がある。グレイコードの分解能を大きくするために、基準クロック周波数を上げる必要がある。基準クロック周波数を上げると、グレイコードカウンタ（グレイコード生成回路）の面積占有率の増大およびグレイコードカウンタ（グレイコード作成回路）で消費する電力が大きくなってしまう。また、製造プロセスによっては、クロック周波数を上昇させるにも、動作限界が存在する。

本発明は、上記従来の問題を解決するもので、コントラストの解像度を高めても、グレイコードカウンタの面積占有率の増大および、グレイコードカウンタで消費する電力の増大を抑えることができるＡＤ変換装置、これを用いた固体撮像装置および、この固体撮像装置を画像入力デバイスとして撮像部に用いた例えばカメラ付き携帯電話装置などの電子情報機器を提供することを目的とする。

本発明のＡＤ変換装置は、参照信号とアナログ信号を比較して一致したときに、対応するデジタル値を出力するＡＤ変換装置において、基準クロックまたはその反転クロックから該デジタル値が生成されるグレイコードカウンタを備え、該デジタル値の最上位ビットから最下位より２番目のビットまでを該グレイコードカウンタのカウント値とし、該デジタル値の最下位ビットは、該基準クロックまたはその反転クロックから生成して該グレイコードカウンタの最下位ビットとするグレイコードを使用しているものであり、そのことにより上記目的が達成される。

また、好ましくは、本発明のＡＤ変換装置におけるグレイコードカウンタの最下位ビットの出力部は、前記基準クロックまたはその反転クロックがフリップフロップのクロック入力端子に入力され、該フリップフロップのデータ出力端子から該最下位ビットのデータが出力されると共に、該データ出力端子はインバータを介してデータ入力端子に接続されている。

本発明のＡＤ変換装置は、参照信号とアナログ信号を比較して一致したときに、対応するデジタル値を出力するＡＤ変換装置において、基準クロックまたはその反転クロックから該デジタル値が生成されるグレイコードカウンタを備え、該デジタル値の最上位ビットから、最下位より３番目のビットまでを該グレイコードカウンタのカウント値とし、該デジタル値の最下位より２番目のビットは、該基準クロックまたはその反転クロックから生成して該グレイコードカウンタの最下位より２番目のビットとし、該デジタル値の最下位ビットは、該基準クロックまたはその反転クロックの１／４位相がずれた基準クロックまたはその反転クロックと同周期の信号を該グレイコードカウンタの最下位ビットとするグレイコードを使用しているものであり、そのことにより上記目的が達成される。

さらに、好ましくは、本発明のＡＤ変換装置におけるグレイコードカウンタの最下位より２番目のビットの出力部は、前記基準クロックまたはその反転クロックがフリップフロップのクロック入力端子に入力され、該フリップフロップのデータ出力端子から該最下位より２番目のビットのデータが出力されると共に、該データ出力端子はデータ入力端子にインバータを介して接続されている。

さらに、好ましくは、本発明のＡＤ変換装置におけるグレイコードカウンタの最下位ビットの出力部は、前記基準クロックまたはその反転クロックの１／４位相がずれた信号を生成する信号生成回路で構成されている。

さらに、好ましくは、本発明のＡＤ変換装置における参照信号としてランプ波形信号を生成するランプ波形信号生成回路を更に有する。

さらに、好ましくは、本発明のＡＤ変換装置における基準クロックまたはその反転クロックのデューティ比を制御信号によって調整可能とするデューティ調整回路を有し、該デューティ調整回路のデューティ調整は、電気的または物理的に切断可能なヒューズの切断の有無によって該制御信号を切り替えて制御されている。

さらに、好ましくは、本発明のＡＤ変換装置における基準クロックまたはその反転クロックのデューティ比を制御信号によって調整可能とするデューティ調整回路を有し、該デューティ調整用回路のデューティ調整は、不揮発性メモリへのプログラムの有無によって該制御信号を切り替えて制御されている。

さらに、好ましくは、本発明のＡＤ変換装置における基準クロックまたはその反転クロックのデューティ比を制御信号によって調整可能とするデューティ調整回路を有し、該デューティ調整用回路のデューティ調整は、ワイヤーボンディングを可能とするパッドへのワイヤーの接続の有無によって該制御信号を切り替えて制御されている。

さらに、好ましくは、本発明のＡＤ変換装置における信号生成回路は、制御信号によって遅延値を切り替え可能とする遅延回路で構成されている。

さらに、好ましくは、本発明のＡＤ変換装置における遅延回路は、基準クロックまたはその反転クロックが入力される第１遅延回路と、該第１遅延回路の出力データが入力される第２遅延回路と、該第１遅延回路および該第２遅延回路の各出力データが入力されて、前記制御信号により該第１遅延回路による遅延と該第１遅延回路および該第２遅延回路による遅延とを切り替え可能とする論理回路とを有している。

さらに、好ましくは、本発明のＡＤ変換装置における制御信号を生成する制御信号生成回路をさらに有している。

さらに、好ましくは、本発明のＡＤ変換装置における遅延回路の遅延調整が、電気的または物理的に切断可能なヒューズの切断の有無によって前記制御信号を切り替えて制御されている。

さらに、好ましくは、本発明のＡＤ変換装置における遅延回路の遅延調整が、不揮発性メモリへのプログラムの有無によって前記制御信号を切り替えて制御されている。

さらに、好ましくは、本発明のＡＤ変換装置における遅延回路の遅延調整が、ワイヤーボンディングを可能とするパッドへのワイヤーの接続の有無によって前記制御信号を切り替えて制御されている。

本発明の固体撮像装置は、入射光の光電変換により信号電荷を生成して撮像する複数の画素から読み出されたアナログ画素信号をＡＤ変換する本発明の上記ＡＤ変換装置を有したものであり、そのことにより上記目的が達成される。

また、好ましくは、本発明の固体撮像装置において、前記複数の画素が２次元マトリクス状に配列された画素領域と、該画素領域の各画素行を選択する行選択部とを有し、該行選択部により選択した画素行の各画素の画素値を前記アナログ画素信号として各画素列毎に出力する。

さらに、好ましくは、本発明の固体撮像装置において、前記画素領域に前記各画素列毎に設けられ、前記行選択部により選択された画素行の各画素から前記アナログ画素信号が読み出される複数の列信号線を有し、前記ＡＤ変換装置は、該複数の列信号線のそれぞれに読み出された各画素のアナログ画素信号を同時に列並列で各デジタル画素値に変換する。

本発明の電子情報機器は、本発明の上記固体撮像装置を画像入力デバイスとして撮像部に用いたものであり、そのことにより上記目的が達成される。

上記構成により、以下、本発明の作用を説明する。

本発明においては、参照信号としてのランプ波形信号と列毎のアナログ信号としてのアナログ画素信号とをそれぞれ比較して両者が一致したときに、対応するデジタル値としてのデジタル画素値Ｄｐｖを出力するＡＤ変換装置において、デジタル画素値Ｄｐｖの最上位ビットから最下位より２番目のビットまでをｎビットカウンタであるカウント値とし、デジタル画素値Ｄｐｖの最下位ビットは、基準クロックＣＫまたはその反転クロックＣＫＢから生成されるカウンタ値を最下位ビットとするグレイコードを使用する。

これによって、１ビット分だけＡＤ変換の分解能を拡大することができるので、基準クロックを増大させることなく、ＡＤ変換に使用するグレイコードのビットを増やすことができ、より色諧調度の高い撮像を行うことができる。よって、コントラストの解像度を高めても、グレイコードカウンタの面積占有率の増大および、グレイコードカウンタで消費する電力の増大を抑えることができる。

また、本発明においては、参照信号としてのランプ波形信号と列毎のアナログ信号としてのアナログ画素信号とをそれぞれ比較して両者が一致したときに、対応するデジタル値としてのデジタル画素値Ｄｐｖを出力するＡＤ変換装置において、デジタル画素値Ｄｐｖの最上位ビットから最下位より３番目のビットまでをｎビットカウンタであるカウンタのカウント値とし、デジタル画素値Ｄｐｖの最下位より２番目のビットは、基準クロックの反転クロックから生成されるｎビットカウンタであるカウンタの最下位より２番目のビットとし、デジタル画素値Ｄｐｖの最下位ビットは、基準クロックまたはその反転クロックの１／４位相がずれたクロックと同周期の信号をカウンタの最下位ビットとするグレイコードを使用する。

これにより、２ビット分だけＡＤ変換の分解能を拡大することができるので、基準クロックを増大させることなく、ＡＤ変換に使用するグレイコードのビットを増やすことができ、より色諧調度の高い撮像を行うことが可能となる。よって、コントラストの解像度を高めても、グレイコードカウンタの面積占有率の増大および、グレイコードカウンタで消費する電力の増大を抑えることが可能となる。

以上により、本発明によれば、基準クロックを増大させる事なく、１ビットまたは２ビット分ＡＤ変換に使用するグレイコードを増やすことができ、これによって、１ビットまたは２ビット分ＡＤ変換の分解能を拡大することができ、より色諧調度の高い撮像を行うことができる。よって、コントラストの解像度を高めても、グレイコードカウンタの面積占有率の増大および、グレイコードカウンタで消費する電力の増大を抑えることができる。

本発明の実施形態１におけるＡＤ変換装置を用いた固体撮像装置の要部構成例を示すブロック図である。 図１のＡＤ変換装置の具体例を示すブロック図である。 従来のグレイコード作成回路例を示す回路図である。 図３の従来のグレイコード作成回路で作成されたグレイコードのタイミングチャートを示す図である。 本発明の実施形態１の固体撮像装置で用いるグレイコード発生回路の具体例を示す回路図である。 図５のグレイコード発生回路で生成されたグレイコードのタイミングチャートを示す図である。 図２のデューティ調整回路の具体例を示す回路図である。 図７のデューティ調整回路に供給する制御信号Ｐ１−Ａ、Ｐ１−Ｂ、Ｎ１−Ａ、Ｎ１−Ｂを生成する制御信号生成回路の具体的を示す回路図である。 図７のデューティ調整回路に供給する制御信号Ｐ１−Ａ、Ｐ１−Ｂ、Ｎ１−Ａ、Ｎ１−Ｂを生成する制御信号生成回路の他の具体的を示す回路図である。 図７のデューティ調整回路に供給する制御信号Ｐ１−Ａ、Ｐ１−Ｂ、Ｎ１−Ａ、Ｎ１−Ｂを生成する制御信号生成回路の更に他の具体的を示す回路図である。 本発明の実施形態２の固体撮像装置で用いるグレイコード発生回路の具体例を示す回路図である。 図１１のグレイコード発生回路で生成されたグレイコードのタイミングチャートを示す図である。 図１１のグレイコード発生回路を構成する遅延回路の具体例を示す回路図である。 図１３の遅延回路からの出力信号の位相を調整するための制御信号ＳＥＬＡ、ＳＥＬＢを生成する制御信号生成回路の具体例を示す回路図である。 図１３の遅延回路からの出力信号の位相を調整するための制御信号ＳＥＬＡ、ＳＥＬＢを生成する制御信号生成回路の他の具体例を示す回路図である。 図１３の遅延回路からの出力信号の位相を調整するための制御信号ＳＥＬＡ、ＳＥＬＢを生成する制御信号生成回路の更に他の各具体例を示す回路図である。 本発明の実施形態３として、本発明の実施形態１、２のいずれかの固体撮像装置を撮像部に用いた電子情報機器の概略構成例を示すブロック図である。 特許文献１に開示されている従来の固体撮像装置の要部構成例を示すブロック図である。

以下に、本発明のＡＤ変換装置およびこれを用いた固体撮像装置の実施形態１、２、および、この固体撮像装置の実施形態１、２のいずれかを画像入力デバイスとして撮像部に用いた例えばカメラ付き携帯電話装置などの電子情報機器の実施形態３について、図面を参照しながら詳細に説明する。

（実施形態１）
図１は、本発明の実施形態１におけるＡＤ変換装置を用いた固体撮像装置の要部構成例を示すブロック図であり、図２は、図１のＡＤ変換装置の具体例を示すブロック図である。

図１および図２において、本実施形態１の固体撮像装置１は、入射光の光電変換により信号電荷を生成して撮像する複数の画素ＰＸ（受光部または光電変換部）を２次元マトリクス状（ｎ行×ｍ列）に配列した画素領域２と、この画素領域２の各画素行を選択パルス信号ΦＶ１〜ΦＶｎにより選択する行選択部としての垂直シフトレジスタ３と、画素領域２に各画素列毎に設けられ、垂直シフトレジスタ３により選択された画素行の各画素ＰＸから撮像信号としてアナログ画素信号が読み出される複数の列信号線Ｌ１〜Ｌｍと、各列信号線Ｌ１〜Ｌｍに読み出された各画素ＰＸのアナログ画素信号からデジタル画素値にＡＤ変換してそのデジタル画素値を出力するＡＤ変換装置としてのＡＤ変換手段４とを有し、垂直シフトレジスタ３により選択した画素行の各画素ＰＸの画素値をアナログ画素信号として列毎に順次出力し、この列毎のアナログ画素信号を同時にデジタル画素値にＡＤ変換する。

ＡＤ変換装置としてのＡＤ変換手段４は、選択された画素行の各画素からのアナログ画素信号を同時にデジタル画素値にＡＤ変換するＡＤ変換回路５（ＡＤＣ）と、選択された画素行の複数の画素ＰＸのアナログ画素信号が同時にデジタル画素値に変換されるようにＡＤ変換回路５を制御する制御部６と、ＡＤ変換回路５で得られた列毎の各画素ＰＸのデジタル画素値Ｄｐｖが順次出力されるように、ＡＤ変換回路５にタイミングパルス信号ΦＨａ１〜ΦＨａｍを出力する水平シフトレジスタ７とを有している。

このＡＤ変換回路５（ＡＤＣ）は、図２に示すように、各列信号線Ｌ１〜Ｌｍ（ｍは自然数）毎に設けられ、各列信号線Ｌ１〜Ｌｍに読み出され、選択された画素行の画素ＰＸの各アナログ画素信号を各デジタル画素値ＤｐｖにＡＤ変換する複数のＡＤ変換器５ａが列信号線Ｌ１〜Ｌｍの本数だけ有している。

以下、上記ＡＤ変換回路５および制御部６についてさらに詳細に説明する。

ここでは、上記ＡＤ変換回路５は、例えば、各画素行に対応する１水平期間Ｈ（ｋ）内の第１の水平ブランキング期間ＴＨＢ１内に各列信号線Ｌ１〜Ｌｍに読み出された各アナログ画素信号を、各画素行に対応する水平期間Ｈ（ｋ）内の、第２の水平ブランキング期間ＴＨＢ２に続く残りの信号処理期間ＨＲ（ｋ）内にＡＤ変換するものである。

上記ＡＤ変換回路５は、図２に示すように、その各ＡＤ変換器５ａの前段にそれぞれ、ＣＤＳ回路５１が各列信号線Ｌ１〜Ｌｍのそれぞれに設けられ、列信号線Ｌ１〜Ｌｍに暗時アナログ画素信号として読み出されたリセット信号と、列信号線Ｌ１〜Ｌｍに長時間露光アナログ信号として出力されたデータ信号とをそれぞれサンプリングしてそれらの差分アナログ画素信号ＤＡｐｖを出力するＣＤＳ回路５１を有している。なお、ここでは、ＣＤＳ回路５１と、その出力側に接続された、対応する各ＡＤ変換器５ａとは、各列毎に対応するように信号処理部８を構成している。

ＡＤ変換回路５を構成する各ＡＤ変換器５ａは、図２に示すように、その前段のＣＤＳ回路５１から出力される一定レベルの差分アナログ画素信号ＤＡｐｖを、順次信号レベルが増加する参照信号（三角波信号）と比較し、この参照信号の信号レベルが差分アナログ画素信号ＤＡｐｖの信号レベルを超えたときにタイミング信号Ｔｓを出力するコンパレータ５２（比較器）と、このタイミング信号Ｔｓが入力されたとき、差分アナログ画素信号ＤＡｐｖの信号レベルに相当するデジタル画素値Ｄｐｖ（ｎビットカウンタ６２からの出力データ）をラッチしてデジタル画素値Ｄｐｖとして出力するｎビットラッチ回路５３とを有している。

このＡＤ変換回路５のｎビットラッチ回路５３は、コンパレータ５２からのタイミング信号Ｔｓに基づいて、差分アナログ画素信号ＤＡｐｖの信号レベルに相当するデジタル画素値（ｎビットカウンタ６２からの出力データ）をラッチする前段ｎビットラッチ５３ａと、この前段ｎビットラッチ５３ａからのラッチ出力Ｒｓ（デジタル画素値Ｄｐｖ）を保持し、水平シフトレジスタ７からのタイミングパルスΦＨａ（ｊ）により、前段ｎビットラッチ５３ａのラッチ出力Ｒｓ（デジタル画素値Ｄｐｖ）を列選択で出力する後段ｎビットラッチ５３ｂとを有している。

各列に対応する信号処理部８の後段ｎビットラッチ５３ｂは、水平シフトレジスタ７からのタイミングパルスΦＨａ（ｊ）を受けて、各列に対応する信号処理部８の前段ｎビットラッチ５３ａのラッチ出力（デジタル画素値Ｄｐｖ）を列選択で順次シフトして、一端側の列に対応する後段ｎビットラッチ５３ｂから、デジタル画素値Ｄｐｖとして出力するようになっている。その後、このデジタル画素値Ｄｐｖが各種画像処理されてカラー画像信号を得る。

制御部６は、参照信号としてのランプ波形信号６１ａ（三角波信号）を生成してコンパレータ５２（比較器）に出力するランプ波形信号生成回路６１と、順次増加するカウント値を含むデジタル値を前段ｎビットラッチ５３ａに出力するｎビットカウンタ６２とを有し、差分アナログ画素信号ＤＡｐｖと参照信号との信号レベルが一致したときのｎビットカウンタ６２からのデジタル値を前段ｎビットラッチ５３ａで一時記憶するようになっている。なお、ランプ波形信号生成回路６１およびｎビットカウンタ６２は所定時間間隔毎に繰り返しリセットされて、ランプ波形信号６１ａの信号レベルの増加開始と、ｎビットカウンタ６２からのデジタル値の増加開始とは、基準クロックＣＫまたその反転クロックＣＫＢによって同期している。

制御部６は、基準クロックＣＫに対する反転クロック信号ＣＫＢの所定デューティ比（ここではハイレベル５０パーセント／ローレベル５０パーセント）を正確に調整するデューティ調整回路６３と、デューティ調整回路６３に用いるトランジスタの製造バラツキを解消して所定デューティ比を正確に調整するために、二つのトランジスタのうちのいずれか一方を選択制御可能とする制御信号を生成する制御信号生成回路６４とを更に有している。

このｎビットカウンタ６２は、グレイコードカウンタ（グレイコード発生回路）である。

本実施形態１では、基準クロックＣＫに対する反転クロック信号ＣＫＢから順次増加するデジタル値が作成されるバイナリカウンタ（ｎビットカウンタ６２）を備えており、そのバイナリカウンタ（ｎビットカウンタ６２）により、デジタル値の最上位ビットから下位より２番目のビットまでのカウント値をグレイコードとして生成し、デジタル値の最下位ビットは、基準クロックＣＫの反転クロックＣＫＢから生成されるグレイコードを適用することにより、通常のグレイコードから構成される従来のカウンタより、基準クロック周波数を大きくすることなく、１ビット分だけビット数を増加させてＡＤ変換の分解能を拡大している。このｎビットカウンタ６２の最上位ビットから下位より２番目のビットまでのカウンタ値作成にバイナリカウンタを使用しているが、同様のコード出力を行う別の回路を使用してもよい。また、各図で示してあるそれぞれのフリップフロップはクロック同期型であり、出力コードのリセットを行うリセット機能を付加してもよい。

これらのｎビットカウンタ６２（グレイコード発生回路）、デューティ調整回路６３および制御信号生成回路６４について、以下、さらに詳細説明する。

まず、従来のグレイコード作成回路例を図３に示している。図３に示すように、従来のグレイコード作成回路９は、複数のフリップフロップ回路および簡単な論理回路の組み合わせからグレイコードを生成することができる。ここでは、カウント値として３ビットのコードＧＣＯＤＥ０〜３を生成している。

図４は、図３の従来のグレイコード作成回路９で作成されたグレイコードのタイミングチャートを示す図である。

図４に示すように、グレイコードの最下位コード（ＧＣＯＤＥ０）は、基準クロックＣＫに対する反転クロックＣＫＢの周波数の１／４の周波数となっている。

図５は、本発明の実施形態１の固体撮像装置１で用いるグレイコード発生回路の具体例を示す回路図であり、図６は、図５のグレイコード発生回路で生成されたグレイコードのタイミングチャートを示す図である。

図５および図６に示すように、本実施形態１のｎビットカウンタ６２は、グレイコード発生回路を構成しており、デジタル値の最上位ビットから最下位より２番目のビットまでをグレイコードカウンタのカウント値とし、デジタル値の最下位ビットは、基準クロックＣＫまたはその反転クロックＣＫＢから生成してグレイコードカウンタの最下位ビットとするグレイコードを使用している。

この場合、デジタル値の最上位ビットから最下位より２番目のビットまでのｎビットカウンタ６２（グレイコード発生回路）の出力部は、図３の従来のグレイコード作成回路９の場合と同様に、複数のフリップフロップ回路および簡単な論理回路から構成されており、これと異なる点は、デジタル値の最下位ビットのｎビットカウンタ６２（グレイコード発生回路）の出力部が、基準クロックＣＫまたはその反転クロックＣＫＢがデータフリップフロップのクロック入力端子に入力され、そのデータフリップフロップのデータ出力端子Ｑから最下位ビットのデータ（最下位コードＧＣＯＤＥ０）が出力されると共に、データ出力端子ＱはインバータＩＮＶを介してデータ入力端子Ｄに接続されている。

このように、本実施形態１では、グレイコードの最下位コード（ＧＣＯＤＥ０）が新たに加わって、グレイコードの最下位コード（ＧＣＯＤＥ０）の周波数が基準クロックＣＫに対する反転クロックＣＫＢの周波数の１／２の周波数となっている。これによって、本実施形態１では、基準クロックＣＫの周波数を２倍に上げることなく、グレイコードのビット長を１ビット分だけ拡大することが可能となっている。よって、ｎビットカウンタ６２（グレイコード発生回路またはバイナリカウンタ）のチップ占有面積の増大や消費電流の拡大をすることなく、ＡＤ変換の分解能を高めることができる。

図７は、図２のデューティ調整回路６３の具体例を示す回路図であり、図８は、図７のデューティ調整回路６３に供給する制御信号Ｐ１−Ａ、Ｐ１−Ｂ、Ｎ１−Ａ、Ｎ１−Ｂを生成する制御信号生成回路６４の具体的を示す回路図である。

ＡＤ変換手段４の制御部６は、基準クロックまたはその反転クロックのデューティ比を制御信号Ｐ１−Ａ、Ｐ１−Ｂ、Ｎ１−Ａ、Ｎ１−Ｂによって調整可能とする図７のデューティ調整回路６３と、この制御信号Ｐ１−Ａ、Ｐ１−Ｂ、Ｎ１−Ａ、Ｎ１−Ｂを出力する図８の制御信号生成回路６４１ａおよび６４１ｂとを更に有し、このデューティ調整回路６３のデューティ調整制御は、制御信号生成回路６４１ａおよび６４１ｂにそれぞれ配設された、電気的または物理的に切断可能なヒューズ６４２の切断の有無によって、制御信号Ｐ１−Ａ、Ｐ１−Ｂ、Ｎ１−Ａ、Ｎ１−Ｂが切り替えられて制御されている。

即ち、ヒューズ６４２の切断の有無によって、制御信号生成回路６４１ａおよび６４１ｂの内部で接地されるかされないかが決まり、制御信号生成回路６４１ａの制御信号Ｐ１−Ａ、Ｐ１−Ｂの一方がハイレベルで他方がローレベルになり、また、制御信号生成回路６４１ｂの制御信号Ｎ１−Ａ、Ｎ１−Ｂの一方がハイレベルで他方がローレベルになる。これによって、図７のデューティ調整回路６３の二つのトランジスタのうちのいずれか一方を選択、駆動制御可能となって、トランジスタの製造バラツキによって発生するデューティ比の調整が可能、反転クロック信号ＣＫＢの所定デューティ比を正確に調整することができる。この所定デューティ比の正確な調整によって、より正確な色諧調度とすることができ、かつＡＤ変換に使用するグレイコードのビット数を増やして、より色諧調度の高い撮像を行うことができる。

次に、上記構成に限らず、ＡＤ変換手段４の制御部６は、基準クロックまたはその反転クロックのデューティ比を制御信号によって調整可能とする図７のデューティ調整回路６３と、この制御信号を出力する図９の制御信号生成回路６４３ａおよび６４３ｂとを有していてもよく、このデューティ調整回路６３のデューティ調整制御は、制御信号生成回路６４３ａおよび６４３ｂにそれぞれ配設された不揮発性メモリ６４４にプログラムされるか否かよって、制御信号Ｐ１−Ａ、Ｐ１−Ｂ、Ｎ１−Ａ、Ｎ１−Ｂが切り替えられて制御されていてもよい。この場合、不揮発性メモリ６４４は、不揮発性メモリ書き込み回路６４５によっていずれかのメモリセルにデータを書き込むことができる。

即ち、不揮発性メモリ６４４のどちらかをプログラムするかによって、制御信号生成回路６４３ａおよび６４３ｂの出力極性動作が決まり、制御信号生成回路６４３ａの制御信号Ｐ１−Ａ、Ｐ１−Ｂの一方がハイレベルで他方がローレベルになり、また、制御信号生成回路６４３ｂの制御信号Ｎ１−Ａ、Ｎ１−Ｂの一方がハイレベルで他方がローレベルになる。これによって、図７のデューティ調整回路６３の二つのトランジスタのうちのいずれか一方を選択駆動制御可能となって、トランジスタの製造バラツキによって発生するデューティ比の調整が可能、反転クロック信号ＣＫＢの所定デューティ比を正確に調整することができる。この所定デューティ比の正確な調整によって、より正確な色諧調度とすることができ、かつＡＤ変換に使用するグレイコードのビット数を増やして、より色諧調度の高い撮像を行うことができる。

また、上記構成に限らず、ＡＤ変換手段４の制御部６は、基準クロックまたはその反転クロックのデューティ比を制御信号によって調整可能とする図７のデューティ調整回路６３と、この制御信号を出力する図１０の制御信号生成回路６４６ａおよび６４６ｂとを更に有し、このデューティ調整回路６３のデューティ調整制御は、制御信号生成回路６４６ａおよび６４６ｂにそれぞれ配設された、ワイヤーボンディングを可能とするパッド６４７（ＰＡＤ）へのワイヤーの接続の有無によって、制御信号Ｐ１−Ａ、Ｐ１−Ｂ、Ｎ１−Ａ、Ｎ１−Ｂが切り替えられて制御されている。

即ち、ワイヤーボンディングを可能とするパッド６４７（ＰＡＤ）からワイヤーを介して、接地されるかされないかが決まり、これによって、制御信号生成回路６４６ａの制御信号Ｐ１−Ａ、Ｐ１−Ｂの一方がハイレベルで他方がローレベルになり、また、制御信号生成回路６４６ｂの制御信号Ｎ１−Ａ、Ｎ１−Ｂの一方がハイレベルで他方がローレベルになる。したがって、図７のデューティ調整回路６３の二つのトランジスタのうちのいずれか一方を選択駆動制御可能となって、トランジスタの製造バラツキによって発生するデューティ比の調整が可能、反転クロック信号ＣＫＢの所定デューティ比を正確に調整することができる。この所定デューティ比の正確な調整によって、より正確な色諧調度とすることができ、かつＡＤ変換に使用するグレイコードのビット数を増やして、より色諧調度の高い撮像を行うことができる。

以上により、本実施形態１によれば、ランプ波形信号生成回路６１からの参照信号としてのランプ波形信号６１ａと列毎のアナログ画素信号とをそれぞれコンパレータ５２で比較して両者が一致したときに、対応するデジタル値をデジタル画素値Ｄｐｖとして前段ｎビットラッチ５３ａに出力するＡＤ変換手段４において、そのデジタル値の最上位ビットから最下位より２番目のビットまでをｎビットカウンタ６２のバイナリカウンタから生成さるカウンタ値を元に作られるグレイコード値をグレイコードカウンタのカウント値として出力し、そのデジタル値の最下位ビットは、基準クロックＣＫまたはその反転クロックＣＫＢから生成されるグレイコードカウンタの最下位ビットとしてグレイコードを使用することにより、１ビット分だけＡＤ変換の分解能を拡大することができるため、基準クロックを増大させることなく、ＡＤ変換に使用するグレイコードのビットを増やすことができ、より色諧調度の高い撮像を行うことができる。これによって、コントラストの解像度を高めても、グレイコードカウンタの面積占有率の増大および、グレイコードカウンタで消費する電力の増大を抑えることができる。

（実施形態２）
上記実施形態１では、最上位ビットから最下位より２番目のビットまでをグレイコードカウンタ（ｎビットカウンタ６２）からカウント値として生成し、最下位ビットは、基準クロックの反転クロックから生成されるバイナリカウンタ（ｎビットカウンタ６２）の最下位ビットから構成されるグレイコードを使用することで、１ビット分だけＡＤ変換の分解能を拡大する場合について説明したが、本実施形態２では、最上位ビットから最下位より３番目のビットまでをグレイコードカウンタ（ｎビットカウンタ６２Ａ）からカウント値として生成し、最下位より２番目のビットは、基準クロックの反転クロックから生成されるバイナリカウンタ（ｎビットカウンタ６２Ａ）の最下位から２番目のビットとし、信号生成回路（ここでは遅延回路）によって基準クロックＣＫまたは反転クロックＣＫＢを１／４位相ずらせた基準クロックＣＫまたは反転クロックＣＫＢと同周期の信号をグレイコードカウンタ（ｎビットカウンタ６２Ａ）の最下位ビットとするグレイコードを使用することにより、２ビット分だけＡＤ変換の分解能を拡大する場合について説明する。

図１１は、本発明の実施形態２の固体撮像装置１Ａで用いるグレイコード発生回路の具体例を示す回路図であり、図１２は、図１１のグレイコード発生回路２０で生成されたグレイコードのタイミングチャートを示す図である。

図１１および図１２に示すように、本実施形態２のｎビットカウンタ６２Ａは、グレイコード発生回路を構成しており、デジタル値の最上位ビットから、最下位より３番目のビットまでのカウント値を、バイナリカウンタとロジック回路から生成されるグレイコードカウンタから生成し、デジタル値の最下位より２番目のビットは、基準クロックＣＫまたはその反転クロックＣＫＢから生成してカウンタの最下位より２番目のビットとし、デジタル値の最下位ビットは、基準クロックＣＫまたはその反転クロックＣＫＢの１／４位相がずれた基準クロックＣＫまたはその反転クロックＣＫＢと同周期の信号をカウンタの最下位ビットとするグレイコードを使用している。

この場合、デジタル値の最上位ビットから最下位より３番目のビットまでのｎビットカウンタ６２Ａ（グレイコード発生回路）の出力部は、図３の従来のグレイコード作成回路９の場合と同様に、複数のフリップフロップ回路および簡単な論理回路から構成されており、デジタル値の最下位より２番目のビットの出力部は、図５のグレイコード作成回路のデジタル値の最下位ビットの場合と同様に、基準クロックＣＫまたはその反転クロックＣＫＢがデータフリップフロップのクロック入力端子に入力され、そのデータフリップフロップのデータ出力端子Ｑから最下位ビットのデータ（最下位より２番目のビットコードＧＣＯＤＥ１）が出力されると共に、データ出力端子ＱはインバータＩＮＶを介してデータ入力端子Ｄに接続されている。図５のグレイコード作成回路の場合と異なる点は、デジタル値の最下位ビットの出力部は、基準クロックＣＫまたはその反転クロックＣＫＢの１／４位相がずれた信号を生成する遅延回路６２０などの信号生成回路で構成されている。

要するに、図３の従来のグレイコード作成回路９の場合と異なる点は、前述したグレイコードの最下位コード（ＧＣＯＤＥ０）および最下位から２番目のコード（ＧＣＯＤＥ１）を新たに加わえて、遅延回路６２０によって基準クロックを１／４位相ずらせた基準クロックと同周期の信号を最下位コード（ＧＣＯＤＥ０）とすると共に、グレイコードの最下位コード（ＧＣＯＤＥ０）の周波数が基準クロックＣＫまたは反転クロックＣＫＢの周波数と同じ周波数となっている点である。
このnビットカウンタ６２Ａの最上位ビットから下位より３番目のビットまでのカウンタ値作成にバイナリカウンタを使用しているが、同様のコード出力を行う別の回路を使用してもよい。また、各図で示してあるそれぞれのフリップフロップはクロック同期型であり、出力コードのリセットを行うリセット機能を付加してもよい。

このように、本実施形態２では、基準クロックＣＫに対して反転した反転クロックＣＫＢの周波数を上げることなく、基準クロックＣＫまたはその反転クロックＣＫＢの１／４位相がずれた信号を生成する信号生成回路としての遅延回路６２０を用いることにより、グレイコードのビット長を更に１ビット、合計２ビット拡大することが可能となる。したがって、グレイコード発生回路（ｎビットカウンタ６２Ａ）のチップ占有面積の増大や消費電流の拡大をすることなく、ＡＤ変換の分解能を高めることができる。

上記実施形態１では、基準クロックＣＫの周波数を大きくすることなく、１ビット分のＡＤ変換の分解能を拡大しているが、本実施形態２では、図１１に示すように、遅延回路６２０を用いることにより、更にもう１ビット、合計２ビット分、ＡＤ変換の分解能を拡大することができる。

図１１のＧＣＯＤＥ４〜１までは、上記実施形態１の図５で説明した手法ど同一の手法で生成されている。グレイコードの最下位コード（ＧＣＯＤＥ０）は、基準クロックＣＫの反転信号ＣＫＢを、図１３に示すような遅延回路６２１を介することより、反転クロックＣＫＢの１／４位相がずれた信号と同周期の信号を最下位ビット信号として生成することができる。

この遅延回路６２１は例えばインバータチェーン回路から構成されている。このインバータチェーン回路からなる遅延回路６２１は、二つの遅延回路ＡおよびＢと、三つのナンドゲートの論理回路から構成されており、トランジスタ特性のばらつきなどにより、位相を正確に設計することが困難である。このため、遅延回路６２１に用いるトランジスタの製造バラツキを解消して、図１３の遅延回路６２１からの出力信号の位相を調整するために、一つの遅延回路Ａと二つの遅延回路Ａ、Ｂの合計（Ａ＋Ｂ）とのうちのいずれか一方を選択制御可能とする制御信号ＳＥＬＡ、ＳＥＬＢを生成する制御信号生成回路について図１４〜図１６に示している。

図１３の遅延回路６２１は、基準クロックＣＫまたはその反転クロックＣＫＢが入力される第１遅延回路Ａと、第１遅延回路Ａの出力データが入力される第２遅延回路Ｂと、第１遅延回路Ａおよび第２遅延回路Ｂの各出力データが入力されて、制御信号ＳＥＬＡ、ＳＥＬＢにより第１遅延回路Ａによる遅延と第１遅延回路Ａおよび第２遅延回路Ｂによる遅延とを切り替え可能とする論理回路（ここでは、三つのナンドゲート回路）とを有している。

図１４〜図１６は、図１３の遅延回路６２１からの出力信号の位相を調整するための制御信号ＳＥＬＡ、ＳＥＬＢを生成する制御信号生成回路の各具体例を示す回路図である。

図２のＡＤ変換手段４Ａの制御部６Ａにおける図１１のｎビットカウンタ６２Ａ（グレイコード発生回路）には、図１３の遅延回路６２１と、これを制御する図１４の制御信号生成回路６２２とを有した図１１の遅延回路６２０が最下位コード（ＧＣＯＤＥ０）の出力部用に配設されている。この図１３の遅延回路６２１の遅延制御は、図１４の制御信号生成回路６２２に配設された、電気的または物理的に切断可能なヒューズ６２３の切断の有無によって制御信号ＳＥＬＡ、ＳＥＬＢが切り替えられて制御されている。なお、図１１の遅延回路６２０は、図１３の遅延回路６２１と、図１４の制御信号生成回路６２２とから構成されている。

即ち、ヒューズ６２３の切断の有無によって、図１４の制御信号生成回路６２２の内部で接地されるかされないかが決まり、図１４の制御信号生成回路６２２の制御信号ＳＥＬＡ、ＳＥＬＢの一方がハイレベルで他方がローレベルになるかまたはそれらの反転レベルに切り替える。これによって、図１３の遅延回路６２１の出力最下位コード（ＧＣＯＤＥ０）の位相を調整制御可能となる。このため、反転クロック信号ＣＫＢの位相を正確に調整することができる。

次に、図１１の遅延回路６２０は上記構成の場合に限らず、図２のＡＤ変換手段４Ａの制御部６Ａにおける図１１のｎビットカウンタ６２Ａ（グレイコード発生回路）に、図１３の遅延回路６２１と、これを制御する図１５の制御信号生成回路６２４とを有し、この遅延回路６２１の遅延制御は、図１５の制御信号生成回路６２４に配設された不揮発性メモリ６２５へのプログラムの有無によって制御信号ＳＥＬＡ、ＳＥＬＢの信号レベルがそれぞれ切り替えられて制御されている。この不揮発性メモリ６２５は、不揮発性メモリ書き込み回路６２６によって、不揮発性メモリ６２５にある二つのメモリのうちのいずれかのメモリに所定データを書き込むことにより、二つの制御信号ＳＥＬＡ、ＳＥＬＢの一方がハイレベルで他方がローレベルにすることができる。

即ち、不揮発性メモリ６２５にある二つのメモリのうちの一方にプログラムが為され、他方にプログラムが為されていないかによって、図１５の制御信号生成回路６２４の出力極性動作が決まり、図１５の制御信号生成回路６２４の制御信号ＳＥＬＡ、ＳＥＬＢの一方がハイレベルで他方がローレベルになるかまたはそれらの反転レベルに切り替える。これによって、図１３の遅延回路６２１の出力最下位コード（ＧＣＯＤＥ０）の位相を調整制御可能となる。このため、反転クロック信号ＣＫＢの位相を正確に調整することができる。

また、図１１の遅延回路６２０は上記構成に限らず、図２のＡＤ変換手段４Ａの制御部６Ａにおける図１１のｎビットカウンタ６２Ａ（グレイコード発生回路）に、図１３の遅延回路６２１と、これを制御する図１６の制御信号生成回路６２７とを有し、この遅延回路６２１の遅延制御は、制御信号生成回路６２７に配設された、ワイヤーボンディングを可能とするパッド６２８（ＰＡＤ）を介してワイヤーによって接続されるか否かによって制御信号ＳＥＬＡ、ＳＥＬＢの信号レベルがそれぞれ切り替えられて制御されている。

即ち、ワイヤーボンディングを可能とするパッド６２８（ＰＡＤ）を介して、ワイヤーボンディングにより接地されるかされないかが決まり、これによって、制御信号生成回路６２７の制御信号ＳＥＬＡ、ＳＥＬＢの一方がハイレベルで他方がローレベルになるかまたはそれらの反転レベルに切り替える。これによって、図１３の遅延回路６２１の出力最下位コード（ＧＣＯＤＥ０）の位相を調整制御可能となる。このため、反転クロック信号ＣＫＢの位相を正確に調整することができる。

以上により、本実施形態２によれば、ランプ波形信号生成回路６１からの参照信号としてのランプ波形信号６１ａと列毎のアナログ画素信号とをそれぞれ比較して両者が一致したときに、対応するデジタル画素値Ｄｐｖを出力するＡＤ変換手段４において、デジタル画素値Ｄｐｖの最上位ビットから最下位より３番目のビットまでのカウンタ値をバイナリカウンタとロジック回路から生成されるグレイコードカウンタ値とし、デジタル画素値Ｄｐｖの最下位より２番目のビットは、基準クロックの反転クロックを入力とするフリップフロップ回路から生成されるカウンタ値とし、デジタル画素値Ｄｐｖの最下位ビットは、基準クロックＣＫまたはその反転クロックＣＫＢの１／４位相がずれたクロックと同周期の信号を最下位ビットとするグレイコードを使用することにより、２ビット分だけＡＤ変換の分解能を拡大することができるため、基準クロックＣＫを増大させることなく、ＡＤ変換に使用するグレイコードのビットを増やすことができ、より色諧調度の高い撮像を行うことができる。これによって、コントラストの解像度を高めても、グレイコードカウンタの面積占有率の増大および、グレイコードカウンタで消費する電力の増大を抑えることができる。

（実施形態３）
図１７は、本発明の実施形態３として、本発明の実施形態１、２のいずれかのＡＤ変換手段４または４Ａを含む固体撮像装置１または１Ａを撮像部に用いた電子情報機器の概略構成例を示すブロック図である。

図１７において、本実施形態３の電子情報機器９０は、上記実施形態１、２のいずれかのＡＤ変換手段４または４Ａを含む固体撮像装置１または１Ａと、この固体撮像装置１または１Ａからのカラー画像信号を記録用に所定の信号処理した後にデータ記録可能とする記録メディアなどのメモリ部９１と、この固体撮像装置１または１Ａからのカラー画像信号を表示用に所定の信号処理した後に液晶表示画面などの表示画面上に表示可能とする液晶表示装置などの表示手段９２と、この固体撮像装置１または１Ａからのカラー画像信号を通信用に所定の信号処理をした後に通信処理可能とする送受信装置などの通信手段９３と、この固体撮像装置１または１Ａからのカラー画像信号を印刷用に所定の印刷信号処理をした後に印刷処理可能とするプリンタなどの画像出力手段９４とを有している。なお、この電子情報機器９０として、これに限らず、固体撮像装置１または１Ａの他に、メモリ部９１と、表示手段９２と、通信手段９３と、プリンタなどの画像出力手段９４とのうちの少なくともいずれかを有していてもよい。

この電子情報機器９０としては、前述したように例えばデジタルビデオカメラ、デジタルスチルカメラなどのデジタルカメラや、監視カメラ、ドアホンカメラ、車載用後方監視カメラなどの車載用カメラおよびテレビジョン電話用カメラなどの画像入力カメラ、スキャナ装置、ファクシミリ装置、カメラ付き携帯電話装置および携帯端末装置（ＰＤＡ）などの画像入力デバイスを有した電子機器が考えられる。

したがって、本実施形態３によれば、この固体撮像装置１または１Ａからのカラー画像信号に基づいて、これを表示画面上に良好に表示したり、これを紙面にて画像出力手段９４により良好にプリントアウト（印刷）したり、これを通信データとして有線または無線にて良好に通信したり、これをメモリ部９１に所定のデータ圧縮処理を行って良好に記憶したり、各種データ処理を良好に行うことができる。

なお、本実施形態１では、デジタル値の最上位ビットから最下位より２番目のビットまでをカウンタのカウント値として生成し、デジタル値の最下位ビットは、基準クロックＣＫの反転クロックＣＫＢから生成されるカウンタの最下位ビットから構成されるグレイコードを使用することにより、１ビット分だけＡＤ変換の分解能を拡大する場合について説明し、本実施形態２では、デジタル値の最上位ビットから最下位より３番目のビットまでをカウンタのカウント値として生成し、デジタル値の最下位より２番目のビットは、デジタル値の基準クロックＣＫの反転クロックＣＫＢから生成されるカウンタの最下位より２番目のビットとして生成し、基準クロックＣＫの反転クロックＣＫＢの１／４位相がずれたクロックと同周期の信号をカウンタの最下位ビットとするグレイコードを使用することにより、２ビット分だけＡＤ変換の分解能を拡大する場合について説明したが、これに限らず、反転クロックＣＫＢに代えて基準クロックＣＫとしてもよい。

これによって、本実施形態１に対して、最上位ビットから最下位より２番目のビットまでをカウンタからカウント値として生成し、最下位ビットは、基準クロックから生成されるカウンタの最下位ビットから構成されるグレイコードを使用することで、１ビット分だけＡＤ変換の分解能を拡大し、本実施形態２に対して、最上位ビットから最下位より３番目のビットまでをカウンタから生成し、最下位より２番目のビットは、基準クロックから生成されるカウンタの最下位から構成され、基準クロックの１／４位相がずれたクロックと同周期の信号を最下位ビットとするグレイコードを使用することで、２ビット分だけＡＤ変換の分解能を拡大することができる。

なお、上記実施形態２において、上記実施形態１で用いた図２のデューティ調整回路６３および制御信号生成回路６４（具体的には図７のデューティ調整回路６３１および図８〜図１０の制御信号生成回路６４１ａ、６４１ｂ、６４３ａ、６４３ｂ、６４６ａ、６４６ｂ）を用いることができる。またもちろん、上記実施形態１、２において、図２のデューティ調整回路６３および制御信号生成回路６４を用いない場合のも本発明は成立する。

以上のように、本発明の好ましい実施形態１〜３を用いて本発明を例示してきたが、本発明は、この実施形態１〜３に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態１〜３の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。

本発明は、アナログ信号をデジタル信号に変換するＡＤ変換装置、被写体からの入射光を光電変換して撮像する複数の半導体素子からのアナログ画素信号（撮像信号）を列並列でＡＤ変換した後に各種画像処理してカラー画像信号を得る固体撮像装置および、この固体撮像装置を画像入力デバイスとして撮像部に用いた例えばデジタルビデオカメラおよびデジタルスチルカメラなどのデジタルカメラや、監視カメラなどの画像入力カメラ、スキャナ装置、ファクシミリ装置、テレビジョン電話装置、カメラ付き携帯電話装置などの電子情報機器の分野において、１ビットまたは２ビットだけＡＤ変換の分解能を拡大することができるため、基準クロックを増大させることなく、ＡＤ変換に使用するグレイコードのビットを増やすことができ、より色諧調度の高い撮像を行うことができる。よって、コントラストの解像度を高めても、グレイコードカウンタの面積占有率の増大および、グレイコードカウンタで消費する電力の増大を抑えることができる。

１、１Ａ 固体撮像装置
２ 画素領域
３ 垂直シフトレジスタ
４、４Ａ ＡＤ変換手段（ＡＤ変換装置）
５ ＡＤ変換回路（ＡＤＣ）
５ａ ＡＤ変換器
５１ ＣＤＳ回路
５２ コンパレータ（比較器）
５３ ｎビットラッチ回路
５３ａ 前段ｎビットラッチ
５３ｂ 後段ｎビットラッチ
６、６Ａ 制御部
６１ ランプ波形信号生成回路
６２、６２Ａ ｎビットカウンタ（バイナリカウンタまたはグレイコード作成回路）
６２０，６２１ 遅延回路
６２２、６２４、６２７ 制御信号生成回路
６２３ ヒューズ
６２５ 不揮発性メモリ
６２６ 不揮発性メモリ書き込み回路
６２８ パッド（ＰＡＤ）
６３ デューティ調整回路
６４ 制御信号生成回路
６４１ａ、６４１ｂ、６４３ａ、６４３ｂ、６４６ａ、６４６ｂ 制御信号生成回路
６４２ ヒューズ
６４４ 不揮発性メモリ
６４５ 不揮発性メモリ書き込み回路
６４７ パッド（ＰＡＤ）
７ 水平シフトレジスタ
８ 信号処理部
９ 従来のグレイコード作成回路
ＰＸ 画素
ΦＶ１〜ΦＶｎ 選択パルス信号
Ｌ１〜Ｌｍ 列信号線
ΦＨａ１〜ΦＨａｍ タイミングパルス信号
ＤＡｐｖ 差分アナログ画素信号
Ｔｓ タイミング信号
Ｒｓ ラッチ出力
ΦＨａ（ｊ） タイミングパルス
Ｄｐｖ デジタル画素値（デジタル値）
ＣＫ 基準クロック
ＣＫＢ 反転クロック信号
ＧＣＯＤＥ０ グレイコードの最下位コード
ＧＣＯＤＥ１ 最下位から２番目のコード
Ｐ１−Ａ、Ｐ１−Ｂ、Ｎ１−Ａ、Ｎ１−Ｂ 制御信号
Ａ、Ｂ 遅延回路
ＳＥＬＡ、ＳＥＬＢ 制御信号
９０ 電子情報機器
９１ メモリ部
９２ 表示手段
９３ 通信手段
９４ 画像出力手段

Claims (19)

1. 参照信号とアナログ信号を比較して一致したときに、対応するデジタル値を出力するＡＤ変換装置において、
   基準クロックまたはその反転クロックから該デジタル値が生成されるグレイコードカウンタを備え、該デジタル値の最上位ビットから最下位より２番目のビットまでを該グレイカウンタのカウント値とし、該デジタル値の最下位ビットは、該基準クロックまたはその反転クロックから生成して該グレイコードカウンタの最下位ビットとするグレイコードを使用しているＡＤ変換装置。
2. 前記グレイコードカウンタの最下位ビットの出力部は、前記基準クロックまたはその反転クロックがフリップフロップのクロック入力端子に入力され、該フリップフロップのデータ出力端子から該最下位ビットのデータが出力されると共に、該データ出力端子はインバータを介してデータ入力端子に接続されている請求項１に記載のＡＤ変換装置。
3. 参照信号とアナログ信号を比較して一致したときに、対応するデジタル値を出力するＡＤ変換装置において、
   基準クロックまたはその反転クロックから該デジタル値が生成されるグレイコードカウンタを備え、該デジタル値の最上位ビットから、最下位より３番目のビットまでを該グレイコードカウンタのカウント値とし、該デジタル値の最下位より２番目のビットは、該基準クロックまたはその反転クロックから生成して該グレイコードカウンタの最下位より２番目のビットとし、該デジタル値の最下位ビットは、該基準クロックまたはその反転クロックの１／４位相がずれた基準クロックまたはその反転クロックと同周期の信号を該グレイコードカウンタの最下位ビットとするグレイコードを使用しているＡＤ変換装置。
4. 前記グレイコードカウンタの最下位より２番目のビットの出力部は、前記基準クロックまたはその反転クロックがフリップフロップのクロック入力端子に入力され、該フリップフロップのデータ出力端子から該最下位より２番目のビットのデータが出力されると共に、該データ出力端子はデータ入力端子にインバータを介して接続されている請求項３に記載のＡＤ変換装置。
5. 前記グレイコードカウンタの最下位ビットの出力部は、前記基準クロックまたはその反転クロックの１／４位相がずれた信号を生成する信号生成回路で構成されている請求項３に記載のＡＤ変換装置。
6. 前記参照信号としてランプ波形信号を生成するランプ波形信号生成回路を更に有する請求項１または３に記載のＡＤ変換装置。
7. 前記基準クロックまたはその反転クロックのデューティ比を制御信号によって調整可能とするデューティ調整回路を有し、該デューティ調整回路のデューティ調整は、電気的または物理的に切断可能なヒューズの切断の有無によって該制御信号を切り替えて制御されている請求項１または３に記載のＡＤ変換装置。
8. 前記基準クロックまたはその反転クロックのデューティ比を制御信号によって調整可能とするデューティ調整回路を有し、該デューティ調整用回路のデューティ調整は、不揮発性メモリへのプログラムの有無によって該制御信号を切り替えて制御されている請求項１または３に記載のＡＤ変換装置。
9. 前記基準クロックまたはその反転クロックのデューティ比を制御信号によって調整可能とするデューティ調整回路を有し、該デューティ調整用回路のデューティ調整は、ワイヤーボンディングを可能とするパッドへのワイヤーの接続の有無によって該制御信号を切り替えて制御されている請求項１または３に記載のＡＤ変換装置。
10. 前記信号生成回路は、制御信号によって遅延値を切り替え可能とする遅延回路で構成されている請求項５に記載のＡＤ変換装置。
11. 前記遅延回路は、基準クロックまたはその反転クロックが入力される第１遅延回路と、該第１遅延回路の出力データが入力される第２遅延回路と、該第１遅延回路および該第２遅延回路の各出力データが入力されて、前記制御信号により該第１遅延回路による遅延と該第１遅延回路および該第２遅延回路による遅延とを切り替え可能とする論理回路とを有している請求項１０に記載のＡＤ変換装置。
12. 前記制御信号を生成する制御信号生成回路をさらに有している請求項１０または１１に記載のＡＤ変換装置。
13. 前記遅延回路の遅延調整が、電気的または物理的に切断可能なヒューズの切断の有無によって前記制御信号を切り替えて制御されている請求項１０〜１２のいずれかに記載のＡＤ変換装置。
14. 前記遅延回路の遅延調整が、不揮発性メモリへのプログラムの有無によって前記制御信号を切り替えて制御されている請求項１０〜１２のいずれかに記載のＡＤ変換装置。
15. 前記遅延回路の遅延調整が、ワイヤーボンディングを可能とするパッドへのワイヤーの接続の有無によって前記制御信号を切り替えて制御されている請求項１０〜１２のいずれかに記載のＡＤ変換装置。
16. 入射光の光電変換により信号電荷を生成して撮像する複数の画素から読み出されたアナログ画素信号をＡＤ変換する請求項１〜１５のいずれかに記載のＡＤ変換装置を有した固体撮像装置。
17. 前記複数の画素が２次元マトリクス状に配列された画素領域と、該画素領域の各画素行を選択する行選択部とを有し、該行選択部により選択した画素行の各画素の画素値を前記アナログ画素信号として各画素列毎に出力する請求項１６に記載の固体撮像装置。
18. 前記画素領域に前記各画素列毎に設けられ、前記行選択部により選択された画素行の各画素から前記アナログ画素信号が読み出される複数の列信号線を有し、前記ＡＤ変換装置は、該複数の列信号線のそれぞれに読み出された各画素のアナログ画素信号を同時に列並列で各デジタル画素値に変換する請求項１７に記載の固体撮像装置。
19. 請求項１６〜１８のいずれかに記載の固体撮像装置を画像入力デバイスとして撮像部に用いた電子情報機器。