JPH07118760B2 - イメージセンサ - Google Patents
イメージセンサInfo
- Publication number
- JPH07118760B2 JPH07118760B2 JP1096791A JP9679189A JPH07118760B2 JP H07118760 B2 JPH07118760 B2 JP H07118760B2 JP 1096791 A JP1096791 A JP 1096791A JP 9679189 A JP9679189 A JP 9679189A JP H07118760 B2 JPH07118760 B2 JP H07118760B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- reset
- conducting state
- read
- photoelectric conversion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/701—Line sensors
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Facsimile Heads (AREA)
- Facsimile Scanning Arrangements (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、画像情報を伝送するファクシミリやデスクト
ップパブリッシング等に使われる画像読取り用のイメー
ジスキャナ等に好適なイメージセンサに関する。
ップパブリッシング等に使われる画像読取り用のイメー
ジスキャナ等に好適なイメージセンサに関する。
本発明は、ライン型イメージセンサの光電変換部の各光
電変換素子を素子数の少ないリセット回路で、リセット
状態にするイメージセンサである。
電変換素子を素子数の少ないリセット回路で、リセット
状態にするイメージセンサである。
近年、画像情報を伝送するファクシミリや、画像編集を
コンピュータで行なうデスクトップパブリッシィング等
の情報処理装置の普及がめざましく、民生用へとさらな
る普及を狙う時、これらの装置に使われるイメージセン
サーの低価格化が要求されている。
コンピュータで行なうデスクトップパブリッシィング等
の情報処理装置の普及がめざましく、民生用へとさらな
る普及を狙う時、これらの装置に使われるイメージセン
サーの低価格化が要求されている。
従来のイメージセンサーでは、第３図に示すように、画
像情報を電気信号に変換するための複数の光電変換素子
…Sn、Sn+1、…と各光電変換素子で得られた電気信号を
外部へ読み出すスイッチング素子…SWn、SWn+1…と、画
像情報を示す電気信号を読み出した後、各光電変換素子
を初期状態にリセットするために各光電変換素子につけ
られたリセットゲート…RGn、RGn+1、…と、これらのス
イッチング素子や、リセットゲートを順次駆動するため
に、フリップフロップ…FFn、FFn+1…等で構成された走
査回路が知られていた。
像情報を電気信号に変換するための複数の光電変換素子
…Sn、Sn+1、…と各光電変換素子で得られた電気信号を
外部へ読み出すスイッチング素子…SWn、SWn+1…と、画
像情報を示す電気信号を読み出した後、各光電変換素子
を初期状態にリセットするために各光電変換素子につけ
られたリセットゲート…RGn、RGn+1、…と、これらのス
イッチング素子や、リセットゲートを順次駆動するため
に、フリップフロップ…FFn、FFn+1…等で構成された走
査回路が知られていた。
前述のように、画像情報処理装置の普及にともない、よ
り低価格の装置が求められ、それら装置の画像入力部に
相当するイメージセンサーの低価格化が強く要求されて
いる。
り低価格の装置が求められ、それら装置の画像入力部に
相当するイメージセンサーの低価格化が強く要求されて
いる。
したがって、本発明の目的は、ファクシミリやイメージ
スキャナ等の画像入力用に、低価格のライン型イメージ
センサーを提供することにある。
スキャナ等の画像入力用に、低価格のライン型イメージ
センサーを提供することにある。
〔課題を解決するための手段〕 上記課題を解決するために、本発明は、各光電変換素子
を初期状態に戻すリセット方法を、各光電変換素子毎に
接続されたリセットゲートによってリセットする方式か
ら、共通信号線と各スイッチング素子を介して、奇数番
目の各光電変換素子には共通に１個のリセットゲート
で、又、同様に偶数番目の各光電変換素子には共通に別
の１個のリセットゲートでリセットする方式に回路構成
を変えている。更に各スイッチング素子を制御する走査
回路も、シフトレジスタの各ビットの出力信号をそのま
ま制御信号とする走査回路となるよう奇数番目と偶数番
目のスイッチング素子の出力端子を互いに分けて、それ
ぞれの共通の信号線に接続し、その２本の共通線の電気
信号を交互に読み出すような構成とした。
を初期状態に戻すリセット方法を、各光電変換素子毎に
接続されたリセットゲートによってリセットする方式か
ら、共通信号線と各スイッチング素子を介して、奇数番
目の各光電変換素子には共通に１個のリセットゲート
で、又、同様に偶数番目の各光電変換素子には共通に別
の１個のリセットゲートでリセットする方式に回路構成
を変えている。更に各スイッチング素子を制御する走査
回路も、シフトレジスタの各ビットの出力信号をそのま
ま制御信号とする走査回路となるよう奇数番目と偶数番
目のスイッチング素子の出力端子を互いに分けて、それ
ぞれの共通の信号線に接続し、その２本の共通線の電気
信号を交互に読み出すような構成とした。
複数個の光電変換素子毎に設けられたリセットゲートを
２つのリセットゲートに代用することができた。又、走
査回路もシフトレジスタの各ビットの出力信号をそのま
ま、スイッチング素子の制御信号に適用できるようにな
った。
２つのリセットゲートに代用することができた。又、走
査回路もシフトレジスタの各ビットの出力信号をそのま
ま、スイッチング素子の制御信号に適用できるようにな
った。
以下、図面に示す実施例により本発明を詳細に説明す
る。
る。
第１図は本発明の実施例のイメージセンサ回路の概略図
を示す。光電変換素子…S2n、S2n+1…の出力端子は、ス
イッチング素子‥SW2n、SW2n+1、…の入力端子に接続さ
れ、スイッチング素子…SW2n、SW2n+1、…の出力端子
は、そのスイッチング素子が奇数番目の場合は第１の共
通線SL1に接続され、偶数番目の場合は、第２の共通線S
L2に接続されている。第１の共通線SL1は、第１の読出
しゲートG1の入力端子と、第１のリセットゲートRG1の
入力端子に接続され、第２の共通線SL2は、第２の読出
しゲートG2の入力端子と、第２のリセットゲートRG2の
入力端子に接続されている。第１及び第２の読み出しゲ
ートG1、G2の出力端子は互いに短絡し、第３の共通線SL
3に接続されている。第３の共通線SL3は、外部への信号
出力端子SIGと、第３のリセットゲートRG3の入力端子に
接続され、前述の第１、第２、そして第３のリセットゲ
ート、RG1、RG2、RG3のそれぞれの出力端子は、リセッ
ト電位を与えるリセット電源に、接続されている（便宜
上、この回路ではGNDとする。）。又、スイッチング素
子…SW2n、SW2n+1…を制御する信号は、シフトレジスタ
の走査回路SCのフリップフロップ…FF2n、FF2n+1…の各
段の出力端子Ｑで、得られる。即ち、第ｎ段目のフリッ
プフロップFFnの出力端子Ｑが、ｎ番目のスイッチング
素子SWnの制御端子に接続されている。上述の回路の動
作を第２図のタイムチャートにもとずいて説明する。第
２図中、PCLKはクロックパルスを示し、フリップフロッ
プ…FF2n、FF2n+1、…や、制御回路CCのクロック端子CL
Kに入力される。PSWiは、ｉ番目（ｉ＝2n、2n＋１、
…）のスイッチング素子を制御するパルスを示し、PGj
（ｊ＝１、２）はｊ番目の読出しゲートGjを制御するパ
ルスを示し、PRGk（ｋ＝１、２、３）はｋ番目のリセッ
トゲートRGkを制御するパルスを示す。ここで、上述の
制御パルスPSWi、PGj、PRGkのHighレベルで、スイッン
チグ素子SWiや読出しゲートGj及びリセットゲートRGkの
入出力端子間は導通状態となり、LOWレベルで非導通状
態となるように設計されている。即ち、第１及び第２の
読出しゲートG1、G2は互いに逆の位相で導通／非導通状
態となる。又、第１の読出しゲートG1と第１のリセット
ゲートRG1も互いに逆の位相で、導通／非導通状態とな
る。同様に、第２の読出しゲートG2と第２のリセットゲ
ートRG2も、互いに逆の位相で、導通／非導通状態とな
る。第３のリセットゲートRG3の導通／非導通はクロッ
クパルスPCLKとほぼ同じタイミングで繰り返される。ス
イッチング素子SWiと読出しゲートGj及びリセットゲー
トRGkが導通状態を保つ１回の期間は、クロックパルスP
CLKの１周期分に相当するが、導通／非導通の状態変化
を起こすタイミングは、スイッチング素子SWiがクロッ
クパルスPCLKの立下がり時で、読み出しゲートGj及び、
リセットゲートRGkが、クロックパルスPCLKの立上り時
に状態変化を起こすよう設計される。
を示す。光電変換素子…S2n、S2n+1…の出力端子は、ス
イッチング素子‥SW2n、SW2n+1、…の入力端子に接続さ
れ、スイッチング素子…SW2n、SW2n+1、…の出力端子
は、そのスイッチング素子が奇数番目の場合は第１の共
通線SL1に接続され、偶数番目の場合は、第２の共通線S
L2に接続されている。第１の共通線SL1は、第１の読出
しゲートG1の入力端子と、第１のリセットゲートRG1の
入力端子に接続され、第２の共通線SL2は、第２の読出
しゲートG2の入力端子と、第２のリセットゲートRG2の
入力端子に接続されている。第１及び第２の読み出しゲ
ートG1、G2の出力端子は互いに短絡し、第３の共通線SL
3に接続されている。第３の共通線SL3は、外部への信号
出力端子SIGと、第３のリセットゲートRG3の入力端子に
接続され、前述の第１、第２、そして第３のリセットゲ
ート、RG1、RG2、RG3のそれぞれの出力端子は、リセッ
ト電位を与えるリセット電源に、接続されている（便宜
上、この回路ではGNDとする。）。又、スイッチング素
子…SW2n、SW2n+1…を制御する信号は、シフトレジスタ
の走査回路SCのフリップフロップ…FF2n、FF2n+1…の各
段の出力端子Ｑで、得られる。即ち、第ｎ段目のフリッ
プフロップFFnの出力端子Ｑが、ｎ番目のスイッチング
素子SWnの制御端子に接続されている。上述の回路の動
作を第２図のタイムチャートにもとずいて説明する。第
２図中、PCLKはクロックパルスを示し、フリップフロッ
プ…FF2n、FF2n+1、…や、制御回路CCのクロック端子CL
Kに入力される。PSWiは、ｉ番目（ｉ＝2n、2n＋１、
…）のスイッチング素子を制御するパルスを示し、PGj
（ｊ＝１、２）はｊ番目の読出しゲートGjを制御するパ
ルスを示し、PRGk（ｋ＝１、２、３）はｋ番目のリセッ
トゲートRGkを制御するパルスを示す。ここで、上述の
制御パルスPSWi、PGj、PRGkのHighレベルで、スイッン
チグ素子SWiや読出しゲートGj及びリセットゲートRGkの
入出力端子間は導通状態となり、LOWレベルで非導通状
態となるように設計されている。即ち、第１及び第２の
読出しゲートG1、G2は互いに逆の位相で導通／非導通状
態となる。又、第１の読出しゲートG1と第１のリセット
ゲートRG1も互いに逆の位相で、導通／非導通状態とな
る。同様に、第２の読出しゲートG2と第２のリセットゲ
ートRG2も、互いに逆の位相で、導通／非導通状態とな
る。第３のリセットゲートRG3の導通／非導通はクロッ
クパルスPCLKとほぼ同じタイミングで繰り返される。ス
イッチング素子SWiと読出しゲートGj及びリセットゲー
トRGkが導通状態を保つ１回の期間は、クロックパルスP
CLKの１周期分に相当するが、導通／非導通の状態変化
を起こすタイミングは、スイッチング素子SWiがクロッ
クパルスPCLKの立下がり時で、読み出しゲートGj及び、
リセットゲートRGkが、クロックパルスPCLKの立上り時
に状態変化を起こすよう設計される。
次に複数の光電変換素子Sl（ｌ＝…2n、2n＋１…）で得
られた信号を外部へ順次読み出す動作を説明する。ま
ず、走査回路SCに、フリップフロップ…FF2n、FF2n+1…
から成るシフトレジスタのビット数より大なるビットの
（100…０）のデータを入力し、クロックに同期されて
転送し、複数のスイッチング素子SWiが一段ずつ順次導
通するような、走査信号を発生する。ここで、例えば
（2n＋１）番目の光電変換素子S2n+1で得られた信号
は、第１の読出しゲートG1がクロックパルスPCLKの立上
りで導通状態になった後、クロックパルスPCLKの立下が
りで（2n＋１）番目のスイッチング素子SW2n+1が導通状
態になり、第１の共通線SL1に読出される。この時、第
２の読出しゲートG2及び第１のリセットゲートRG1、そ
して第３のリセットゲートRG3は非導通状態にあるか
ら、光電変換された信号は、第３の共通線SL3を通り、
信号出力端子SIGを介して外部へ読み出される。その
後、クロックパルスPCLKの立上りで第２の読出しゲート
が非導通状態に移ると供に第２読出しゲートG2と、第１
リセットゲートRG1が導通状態に移る。もちろん、第３
のリセットゲートRG3もすでに導通状態になっている。
この時、第（2n＋１）番目のスイッチング素子SW2n+1は
導通状態にあるから、（2n＋１）番目の光電変換素子S
2n+1は、スイッチング素子SW2n+1と第１の共通線SL1及
び第１のリセットゲートRG1を介して、リセット電源に
接続され、リセット状態になる。またこの時２（ｎ＋
１）番目のスイッチング素子SW2(n+1)は非導通状態にあ
るため、２（ｎ＋１）番目の光電変換素子S2(n+1)で得
られた信号はまだ第２の共通線に読み出されていない。
よって信号出力端子SIGからは、第３のリセットゲートR
G3が導通状態であるために、リセット電圧が出力され
る。次にクロックパルスPCLKが立下がると、（2n＋１）
番目のスイッチング素子SW2n+1は非導通状態に移り、リ
セット状態から解放され、光電変換状態である電荷蓄積
状態に入る。一方２（ｎ＋１）番目のスイッチング素子
SW2(n+1)は、導通状態になり、第３のリセットゲートRG
3がそれよりもやや早く非導通状態に移ったために２
（ｎ＋１）番目の光電変換素子S2(n+1)で得られた信号
はスイッチング素子SW2(n+1)及び第２の共通線SL2及び
第２の読出しゲートG2及び第３の共通線SL3を通じ、信
号出力端子SIGを介し外部へ読み出される。この繰り返
しにより、複数の光電変換素子で得られた信号が順次外
部へ読みだされる。
られた信号を外部へ順次読み出す動作を説明する。ま
ず、走査回路SCに、フリップフロップ…FF2n、FF2n+1…
から成るシフトレジスタのビット数より大なるビットの
（100…０）のデータを入力し、クロックに同期されて
転送し、複数のスイッチング素子SWiが一段ずつ順次導
通するような、走査信号を発生する。ここで、例えば
（2n＋１）番目の光電変換素子S2n+1で得られた信号
は、第１の読出しゲートG1がクロックパルスPCLKの立上
りで導通状態になった後、クロックパルスPCLKの立下が
りで（2n＋１）番目のスイッチング素子SW2n+1が導通状
態になり、第１の共通線SL1に読出される。この時、第
２の読出しゲートG2及び第１のリセットゲートRG1、そ
して第３のリセットゲートRG3は非導通状態にあるか
ら、光電変換された信号は、第３の共通線SL3を通り、
信号出力端子SIGを介して外部へ読み出される。その
後、クロックパルスPCLKの立上りで第２の読出しゲート
が非導通状態に移ると供に第２読出しゲートG2と、第１
リセットゲートRG1が導通状態に移る。もちろん、第３
のリセットゲートRG3もすでに導通状態になっている。
この時、第（2n＋１）番目のスイッチング素子SW2n+1は
導通状態にあるから、（2n＋１）番目の光電変換素子S
2n+1は、スイッチング素子SW2n+1と第１の共通線SL1及
び第１のリセットゲートRG1を介して、リセット電源に
接続され、リセット状態になる。またこの時２（ｎ＋
１）番目のスイッチング素子SW2(n+1)は非導通状態にあ
るため、２（ｎ＋１）番目の光電変換素子S2(n+1)で得
られた信号はまだ第２の共通線に読み出されていない。
よって信号出力端子SIGからは、第３のリセットゲートR
G3が導通状態であるために、リセット電圧が出力され
る。次にクロックパルスPCLKが立下がると、（2n＋１）
番目のスイッチング素子SW2n+1は非導通状態に移り、リ
セット状態から解放され、光電変換状態である電荷蓄積
状態に入る。一方２（ｎ＋１）番目のスイッチング素子
SW2(n+1)は、導通状態になり、第３のリセットゲートRG
3がそれよりもやや早く非導通状態に移ったために２
（ｎ＋１）番目の光電変換素子S2(n+1)で得られた信号
はスイッチング素子SW2(n+1)及び第２の共通線SL2及び
第２の読出しゲートG2及び第３の共通線SL3を通じ、信
号出力端子SIGを介し外部へ読み出される。この繰り返
しにより、複数の光電変換素子で得られた信号が順次外
部へ読みだされる。
また、いずれのスイッチング素子も非導通状態から導通
状態になって外部へ信号を読み出す時、すでに、読出し
ゲート（G1もしくはG2）は、定常状態となっているた
め、読出しゲートのスイッチングノイズが、光電変換さ
れた信号に重なることがなく、S/N比を低下させること
がない。
状態になって外部へ信号を読み出す時、すでに、読出し
ゲート（G1もしくはG2）は、定常状態となっているた
め、読出しゲートのスイッチングノイズが、光電変換さ
れた信号に重なることがなく、S/N比を低下させること
がない。
このようにして、ライン型イメージセンサーの動作が得
られる。
られる。
本発明によれば、各光電変換素子をリセットするリセッ
ト回路の素子数を大幅に減らせ、かつ、走査回路の素子
数も大幅に減少することができ、それによってイメージ
センサのチップを細く小さくすることができた。光電変
換素子の素子数ｍは、走査回路のシフトレジスタの段数
とほぼ同じ数になり、通常ｍは、数十から数千となるた
め、削減される素子数は膨大となり、本発明の効果は、
著しい。尚、走査回路を簡略化させても、隣接する光電
変換素子への光電荷の流れ込みもなく、奇数段、偶数段
を切り換えるゲートのスイッチングノイズもなく、良好
な画像信号を得ることができた。そして、チップサイズ
の減少によりイメージセンサーを安価に製造できるよう
になった。
ト回路の素子数を大幅に減らせ、かつ、走査回路の素子
数も大幅に減少することができ、それによってイメージ
センサのチップを細く小さくすることができた。光電変
換素子の素子数ｍは、走査回路のシフトレジスタの段数
とほぼ同じ数になり、通常ｍは、数十から数千となるた
め、削減される素子数は膨大となり、本発明の効果は、
著しい。尚、走査回路を簡略化させても、隣接する光電
変換素子への光電荷の流れ込みもなく、奇数段、偶数段
を切り換えるゲートのスイッチングノイズもなく、良好
な画像信号を得ることができた。そして、チップサイズ
の減少によりイメージセンサーを安価に製造できるよう
になった。
第１図は本発明を用いたイメージセンサの回路の概略
図、第２図は本発明を用いた回路の制御信号のタイムチ
ャート、第３図は、従来のイメージセンサーの回路図で
ある。 S2n+1……（2n＋１）番目の光電変換素子 SW2n+1……（2n＋１）番目のスイッチング素子 SL1……第１の共通信号線 G1……第１の読出しゲート RG1……第１のリセットゲート SC……走査回路 CC……制御回路
図、第２図は本発明を用いた回路の制御信号のタイムチ
ャート、第３図は、従来のイメージセンサーの回路図で
ある。 S2n+1……（2n＋１）番目の光電変換素子 SW2n+1……（2n＋１）番目のスイッチング素子 SL1……第１の共通信号線 G1……第１の読出しゲート RG1……第１のリセットゲート SC……走査回路 CC……制御回路
Claims (1)
- 【請求項１】半導体基板上に直線上に配置された画像情
報の読み取りを行う複数の光電変換素子と、前記光電変
換素子で得られた信号を外部に読み出すために各光電変
換素子に入力端子が接続されるスイッチング素子と、複
数の前記スイッチング素子の制御端子を順次駆動する走
査回路とから構成されるライン型イメージセンサに於い
て、光電変換された信号を外部に読み出すための前記ス
イッチング素子の出力端子中の奇数番目のスイッチング
素子の出力端子を第１の共通線に、偶数番目のスイッチ
ング素子の出力端子を第２の共通線に接続するととも
に、前記第１の共通線を第１の読出しゲートの入力端子
と第１のリセットゲートの入力端子に接続し、前記第２
の共通線を第２の読み出しゲートの入力端子と第２のリ
セットゲートの入力端子とに接続し、また、前記第１及
び第２の読み出しゲートの出力端子を第３の共通線に接
続するとともに、前記第３の共通線を外部への信号出力
端子と第３のリセットゲートの入力端子とに接続し、更
に第１から第３のリセットゲートの出力端子をリセット
電源端子に接続して、複数の前記スイッチング素子を順
次一時的に非導通状態から導通状態になるように走査制
御し、該走査制御と同期して前記第１の読み出しゲート
は、前記奇数番目のスイッチング素子が一時的に導通状
態になるより早く非導通状態から導通状態となり、その
後、奇数番目のスイッチング素子が前記走査を受けて導
通状態となり、該導通状態が維持されている間に、前記
光電変換素子をリセットするために前記第１のリセット
ゲートが非導通状態から導通状態になり、それとほぼ同
時に前記第１の読み出しゲートが非導通状態から導通状
態になって読み出しを終えたのちに、前記奇数番目のス
イッチング素子と前記第１のリセットゲートが非導通状
態に戻り、これとほぼ同時に再び前記第１の読み出しゲ
ートが導通状態になり、さらにその後に次の奇数番目の
スイッチング素子が導通状態になるように制御され、ま
た前記第２の読み出しゲートと前記第２のリセットゲー
トは、前記偶数番目のスイッチング素子との間で、前記
奇数番目のスイッチング素子の制御と同様の制御がなさ
れ、さらに前記第３のリセットゲートは非導通状態か
ら、前記第１のまたは第２の読み出しゲートが導通状態
になった後、それぞれ対応する奇数番目または偶数番目
のスイッチング素子が導通状態になるまでの間のある期
間で導通状態になるよう制御し、複数個の前記光電変換
素子からの信号を、前記信号出力端子を介して順次外部
へ読みだすとともに、複数個の前記光電変換素子及び、
前記第１、第２、第３の共通線をリセット状態にするこ
とを特徴とするイメージセンサ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1096791A JPH07118760B2 (ja) | 1989-04-17 | 1989-04-17 | イメージセンサ |
| EP19900304008 EP0393945A3 (en) | 1989-04-17 | 1990-04-12 | Linear image sensor |
| KR1019900005104A KR0178521B1 (ko) | 1989-04-17 | 1990-04-13 | 리니어 이미지 센서 |
| US07/510,158 US4992653A (en) | 1989-04-17 | 1990-04-16 | Linear image sensor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1096791A JPH07118760B2 (ja) | 1989-04-17 | 1989-04-17 | イメージセンサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02274160A JPH02274160A (ja) | 1990-11-08 |
| JPH07118760B2 true JPH07118760B2 (ja) | 1995-12-18 |
Family
ID=14174462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1096791A Expired - Lifetime JPH07118760B2 (ja) | 1989-04-17 | 1989-04-17 | イメージセンサ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4992653A (ja) |
| EP (1) | EP0393945A3 (ja) |
| JP (1) | JPH07118760B2 (ja) |
| KR (1) | KR0178521B1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03120868A (ja) * | 1989-10-04 | 1991-05-23 | Fuji Xerox Co Ltd | イメージセンサ |
| JPH03274957A (ja) * | 1990-03-26 | 1991-12-05 | Seiko Instr Inc | 画像読取り装置 |
| JPH04199968A (ja) * | 1990-11-29 | 1992-07-21 | Toshiba Corp | 固体撮像装置 |
| JPH06315068A (ja) * | 1993-04-28 | 1994-11-08 | Xerox Corp | 短期および長期の積分周期を有するラスタ入力スキャナ |
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