JPH11330932A - 信号生成回路及び画像形成装置 - Google Patents
信号生成回路及び画像形成装置Info
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- JPH11330932A JPH11330932A JP10135738A JP13573898A JPH11330932A JP H11330932 A JPH11330932 A JP H11330932A JP 10135738 A JP10135738 A JP 10135738A JP 13573898 A JP13573898 A JP 13573898A JP H11330932 A JPH11330932 A JP H11330932A
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- triangular wave
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Abstract
(57)【要約】
【課題】狭いパルス幅を有するパルス幅変調出力を得
る。 【解決手段】第１及び第２三角波発生回路１００及び２
００は、互いに位相が１８０度異なり波高値が等しい三
角波ＴＲＩ１及びＴＲＩ２を夫々発生する。Ｄ／Ａ変換
器３００は、デジタル画像信号をアナログ変換して、最
大値が三角波ＴＲＩ１及びＴＲＩ２の１／２のアナログ
画像信号ＤＡ１を発生する。コンパレータ７００及び８
００は、夫々ＴＲＩ１及びＴＲＩ２を基準信号としてＤ
Ａ１をパルス幅変調することによりエッジ信号ＰＷＭ１
ａ及びＰＷＭ１ｂを生成する。ＡＮＤ回路９００は、Ｐ
ＷＭ１ａ及びＰＷＭ１ｂの論理積を演算することによ
り、ＰＷＭ１ａ及びＰＷＭ１ｂによってパルス幅が規定
されたパルス幅変調信号を生成する。
る。 【解決手段】第１及び第２三角波発生回路１００及び２
００は、互いに位相が１８０度異なり波高値が等しい三
角波ＴＲＩ１及びＴＲＩ２を夫々発生する。Ｄ／Ａ変換
器３００は、デジタル画像信号をアナログ変換して、最
大値が三角波ＴＲＩ１及びＴＲＩ２の１／２のアナログ
画像信号ＤＡ１を発生する。コンパレータ７００及び８
００は、夫々ＴＲＩ１及びＴＲＩ２を基準信号としてＤ
Ａ１をパルス幅変調することによりエッジ信号ＰＷＭ１
ａ及びＰＷＭ１ｂを生成する。ＡＮＤ回路９００は、Ｐ
ＷＭ１ａ及びＰＷＭ１ｂの論理積を演算することによ
り、ＰＷＭ１ａ及びＰＷＭ１ｂによってパルス幅が規定
されたパルス幅変調信号を生成する。
Description
【０００１】
【発明の属する技術分野】本発明は、信号生成回路及び
画像形成装置に係り、特に、三角波を利用して信号を生
成する信号生成回路及び該信号生成回路を含む画像形成
装置に関する。
画像形成装置に係り、特に、三角波を利用して信号を生
成する信号生成回路及び該信号生成回路を含む画像形成
装置に関する。
【０００２】
【従来の技術】例えば、電子写真方式の画像形成装置で
は、画像信号をパルス幅変調して画素値に対応したパル
ス幅のパルス幅変調信号を生成し、このパルス信号によ
りレーザを駆動して感光ドラムを露光することにより階
調画像を形成する。
は、画像信号をパルス幅変調して画素値に対応したパル
ス幅のパルス幅変調信号を生成し、このパルス信号によ
りレーザを駆動して感光ドラムを露光することにより階
調画像を形成する。
【０００３】図５は、従来のパルス幅変調回路の構成を
示す図である。図５に示すパルス幅変調回路は、クロッ
ク信号ＳＣＫと同周期のパルス幅変調信号ＰＷＭＡ及び
クロック信号ＳＣＫの２倍の周期のパルス幅変調信号Ｐ
ＷＭＢを発生する。図８は、図５に示すパルス幅変調回
路における主要信号を示すタイミングチャートである。
示す図である。図５に示すパルス幅変調回路は、クロッ
ク信号ＳＣＫと同周期のパルス幅変調信号ＰＷＭＡ及び
クロック信号ＳＣＫの２倍の周期のパルス幅変調信号Ｐ
ＷＭＢを発生する。図８は、図５に示すパルス幅変調回
路における主要信号を示すタイミングチャートである。
【０００４】このパルス幅変調回路は、８ビットのデジ
タル画像信号ＤＤ［８：１］をラッチするラッチ回路４
と、ラッチ回路４によりラッチされたデジタル画像信号
をアナログ画像信号ＤＡに変換するＤ／Ａ変換器３と、
クロック信号ＳＣＫと同周期の三角波ＴＲＩＡを発生す
る第１三角波発生回路１と、クロック信号ＳＣＫの２倍
の周期の三角波ＴＲＩＢを発生する第２三角波発生回路
２と、三角波ＴＲＩＡと画像信号ＤＡとを比較するコン
パレータ７、三角波ＴＲＩＢと画像信号ＤＡとを比較す
るコンパレータ８と、クロック信号ＳＣＫを２分周して
分周信号ＣＫ２を生成する分周回路５と、クロック信号
ＣＫ２を遅延させる可変遅延回路６及び論理回路９を備
える。
タル画像信号ＤＤ［８：１］をラッチするラッチ回路４
と、ラッチ回路４によりラッチされたデジタル画像信号
をアナログ画像信号ＤＡに変換するＤ／Ａ変換器３と、
クロック信号ＳＣＫと同周期の三角波ＴＲＩＡを発生す
る第１三角波発生回路１と、クロック信号ＳＣＫの２倍
の周期の三角波ＴＲＩＢを発生する第２三角波発生回路
２と、三角波ＴＲＩＡと画像信号ＤＡとを比較するコン
パレータ７、三角波ＴＲＩＢと画像信号ＤＡとを比較す
るコンパレータ８と、クロック信号ＳＣＫを２分周して
分周信号ＣＫ２を生成する分周回路５と、クロック信号
ＣＫ２を遅延させる可変遅延回路６及び論理回路９を備
える。
【０００５】分周回路５は、クロック信号ＳＣＫを２分
周した分周信号ＣＫ２を発生し、可変遅延回路６は、分
周信号ＣＫ２をクロック信号ＳＣＫの周期Ｔ０の１／２
だけ遅延させた遅延信号ＤＣＫを発生する。論理回路９
は、分周信号ＣＫ２とクロック信号ＳＣＫの排他的論理
和を演算して、クロック信号と同周期でデューティが５
０％のクロック信号ＬＣＫを発生する。
周した分周信号ＣＫ２を発生し、可変遅延回路６は、分
周信号ＣＫ２をクロック信号ＳＣＫの周期Ｔ０の１／２
だけ遅延させた遅延信号ＤＣＫを発生する。論理回路９
は、分周信号ＣＫ２とクロック信号ＳＣＫの排他的論理
和を演算して、クロック信号と同周期でデューティが５
０％のクロック信号ＬＣＫを発生する。
【０００６】図９は、可変遅延回路６の詳細な構成を示
す図である。図９において、Ｒ１＝Ｒ２＝Ｒ、Ｉ１ａ＝
Ｉ４ａである。この可変遅延回路６における遅延量ΔＴ
（＝Ｔ０／２）は、Ｒ，Ｃ１１，Ｉ２ａ及びＩ３ａによ
り決定され、Ｉ３ａ×Ｒ×Ｃ１１／Ｉ２ａに比例する。
す図である。図９において、Ｒ１＝Ｒ２＝Ｒ、Ｉ１ａ＝
Ｉ４ａである。この可変遅延回路６における遅延量ΔＴ
（＝Ｔ０／２）は、Ｒ，Ｃ１１，Ｉ２ａ及びＩ３ａによ
り決定され、Ｉ３ａ×Ｒ×Ｃ１１／Ｉ２ａに比例する。
【０００７】この可変遅延回路６は、ＰＩＮ−ＮＩＮ端
子間に分周信号ＣＫ２が入力され、ＰＯＵＴ−ＮＯＵＴ
端子間に遅延信号ＤＣＫを出力する。また、電流Ｉ２ａ
は、第１三角波発生回路１が発生する誤差信号ΔＩによ
り制御される。
子間に分周信号ＣＫ２が入力され、ＰＯＵＴ−ＮＯＵＴ
端子間に遅延信号ＤＣＫを出力する。また、電流Ｉ２ａ
は、第１三角波発生回路１が発生する誤差信号ΔＩによ
り制御される。
【０００８】ＰＩＮがＨレベル、ＮＩＮがＬレベルにな
ると、トランジスタＱ９及びＱ８はオフ状態になり、Ｒ
２及びＱ６を介して電流Ｉ３ａが流れる。従って、Ｑ１
０はオフ状態になり、ＮＯＵＴはＬレベルになる。一
方、Ｉ１２は、Ｑ２、Ｑ３及びＱ４を介して流れ、Ｑ５
はオフ状態になるので、Ｑ１がオン状態になりＰｏｕｔ
はＨレベルになる。なお、この時点では、Ｑ３のエミッ
タ電位であるＶＢはＰｏｕｔの電位よりもベースエミッ
タ間電圧Ｖｂｅ分低い電位を維持する。
ると、トランジスタＱ９及びＱ８はオフ状態になり、Ｒ
２及びＱ６を介して電流Ｉ３ａが流れる。従って、Ｑ１
０はオフ状態になり、ＮＯＵＴはＬレベルになる。一
方、Ｉ１２は、Ｑ２、Ｑ３及びＱ４を介して流れ、Ｑ５
はオフ状態になるので、Ｑ１がオン状態になりＰｏｕｔ
はＨレベルになる。なお、この時点では、Ｑ３のエミッ
タ電位であるＶＢはＰｏｕｔの電位よりもベースエミッ
タ間電圧Ｖｂｅ分低い電位を維持する。
【０００９】次に、ＰＩＮとＮＩＮの極性が反転する
と、Ｑ９はオン状態になり、Ｑ４はオフ状態になる。こ
の時、Ｉ２ａは、最初は、Ｃ１１からＱ９を介して流
れ、Ｑ８のエミッタ電位ＶＡは徐々に低下する。そし
て、ＶＡがＮＯＵＴよりＶｂｅだけ低い電位になると、
Ｑ８に電流が流れ始め、それに応じてＱ６のコレクタ電
流Ｉ６ａが低下し、Ｑ２のコレクタ電位ＶＣが上昇す
る。ＶＣが上昇すると、Ｑ１０がオンし、ＮＯＵＴの電
位が上昇すると共に、Ｑ８のベース電流が増加し、Ｑ８
に流れる電流が更に増加する。なお、Ｑ５、Ｑ６のエミ
ッタ内部抵抗を夫々ｒ１、ｒ２とすると、Ｒ／（ｒ１＋
ｒ２）＝１になった時にＩ５ａとＩ６ａの大小関係が反
転し、その後、Ｑ６はオフ状態になる。
と、Ｑ９はオン状態になり、Ｑ４はオフ状態になる。こ
の時、Ｉ２ａは、最初は、Ｃ１１からＱ９を介して流
れ、Ｑ８のエミッタ電位ＶＡは徐々に低下する。そし
て、ＶＡがＮＯＵＴよりＶｂｅだけ低い電位になると、
Ｑ８に電流が流れ始め、それに応じてＱ６のコレクタ電
流Ｉ６ａが低下し、Ｑ２のコレクタ電位ＶＣが上昇す
る。ＶＣが上昇すると、Ｑ１０がオンし、ＮＯＵＴの電
位が上昇すると共に、Ｑ８のベース電流が増加し、Ｑ８
に流れる電流が更に増加する。なお、Ｑ５、Ｑ６のエミ
ッタ内部抵抗を夫々ｒ１、ｒ２とすると、Ｒ／（ｒ１＋
ｒ２）＝１になった時にＩ５ａとＩ６ａの大小関係が反
転し、その後、Ｑ６はオフ状態になる。
【００１０】Ｑ６がオフ状態になると、Ｉ３ａはＲ１及
びＱ５を介して流れ、Ｑ５のコレクタ電位ＶＤが低下す
るため、Ｑ１がオフ状態になり、ＰＯＵＴがＬレベルに
なると共にＱ３がオフ状態になり、Ｃ１１に電流が流れ
なくなる。
びＱ５を介して流れ、Ｑ５のコレクタ電位ＶＤが低下す
るため、Ｑ１がオフ状態になり、ＰＯＵＴがＬレベルに
なると共にＱ３がオフ状態になり、Ｃ１１に電流が流れ
なくなる。
【００１１】したがって、ＶＡは、ＮＯＵＴの電位の上
昇に伴ってＶｘ（＝Ｒ×Ｉ６ａ）上昇すると共に、この
時、Ｑ３及びＱ４がオフ状態であるため、ＶＢもＶｘだ
け上昇する。その後は、再びＰＩＮとＮＩＮの極性が反
転するまでＶＡ及びＶＢの電位は変化しない。
昇に伴ってＶｘ（＝Ｒ×Ｉ６ａ）上昇すると共に、この
時、Ｑ３及びＱ４がオフ状態であるため、ＶＢもＶｘだ
け上昇する。その後は、再びＰＩＮとＮＩＮの極性が反
転するまでＶＡ及びＶＢの電位は変化しない。
【００１２】以上の動作を繰り返すことにより、ＰＩＮ
−ＮＩＮ間に入力される分周信号ＣＫ２に対してΔＴ
（＝Ｔｏ／２）だけ遅延された遅延信号ＤＣＫがＰＯＵ
Ｔ−ＮＯＵＴ間より出力される。ここで、Ｖｘの値が大
きく設定すると、その分、トランジスタＱ１，Ｑ３及び
Ｑ８，Ｑ１０間でのΔＶｂｅの影響が低減できるが、一
方で、ＰＯＵＴ，ＮＯＵＴの反転に要する時間が大きく
なるため、それらを考慮した上での設計が必要となる。
−ＮＩＮ間に入力される分周信号ＣＫ２に対してΔＴ
（＝Ｔｏ／２）だけ遅延された遅延信号ＤＣＫがＰＯＵ
Ｔ−ＮＯＵＴ間より出力される。ここで、Ｖｘの値が大
きく設定すると、その分、トランジスタＱ１，Ｑ３及び
Ｑ８，Ｑ１０間でのΔＶｂｅの影響が低減できるが、一
方で、ＰＯＵＴ，ＮＯＵＴの反転に要する時間が大きく
なるため、それらを考慮した上での設計が必要となる。
【００１３】また、電流Ｉ２ａは、第１三角波発生回路
１からの誤差信号ΔＩにより制御される。これによりＶ
ｘの値が制御され、正確な遅延量ΔＴを得ることができ
る。
１からの誤差信号ΔＩにより制御される。これによりＶ
ｘの値が制御され、正確な遅延量ΔＴを得ることができ
る。
【００１４】図６は、第１三角波発生回路１の詳細な構
成を示す図である。この第１三角波発生回路１は、クロ
ック信号ＳＣＫ（クロック信号ＬＣＫ）と同周期の三角
波ＴＲＩＡを発生する回路であり、コンパレータ１０、
１２及び１３、バッファ１１、チャージポンプ回路１４
及び１５、誤差信号発生回路１６及び１７、コンデンサ
Ｃ１、電流源Ｉ１〜Ｉ３、スイッチＳＳで構成されてい
る。
成を示す図である。この第１三角波発生回路１は、クロ
ック信号ＳＣＫ（クロック信号ＬＣＫ）と同周期の三角
波ＴＲＩＡを発生する回路であり、コンパレータ１０、
１２及び１３、バッファ１１、チャージポンプ回路１４
及び１５、誤差信号発生回路１６及び１７、コンデンサ
Ｃ１、電流源Ｉ１〜Ｉ３、スイッチＳＳで構成されてい
る。
【００１５】スイッチＳＳは、前述のようにして得られ
たデューティの等しいクロック信号ＬＣＫにより制御さ
れ、コンデンサＣ１の充放電により三角波ＴＲＩＡを発
生する。なお、電流Ｉ２とＩ３とは、Ｉ３＝２×Ｉ２と
いう関係にある。
たデューティの等しいクロック信号ＬＣＫにより制御さ
れ、コンデンサＣ１の充放電により三角波ＴＲＩＡを発
生する。なお、電流Ｉ２とＩ３とは、Ｉ３＝２×Ｉ２と
いう関係にある。
【００１６】電流源Ｉ２、Ｉ３、コンデンサＣ１及びス
イッチＳＳの構成で得られる三角波は、素子のばらつき
等により、常に安定したピーク値等が得られるとは限ら
ない。そこで、この三角波発生回路１は、次のような方
法で三角波ＴＲＩＡを安定させる。
イッチＳＳの構成で得られる三角波は、素子のばらつき
等により、常に安定したピーク値等が得られるとは限ら
ない。そこで、この三角波発生回路１は、次のような方
法で三角波ＴＲＩＡを安定させる。
【００１７】三角波ＴＲＩＡをバッファ１１を介してコ
ンパレータ１２及び１３に供給し、コンパレータ１２及
び１３において、夫々所望のピーク値の１０％及び９０
％のレベルを有する基準信号Ｖ１０及びＶ９０と三角波
ＴＲＩＡのレベルを比較する。
ンパレータ１２及び１３に供給し、コンパレータ１２及
び１３において、夫々所望のピーク値の１０％及び９０
％のレベルを有する基準信号Ｖ１０及びＶ９０と三角波
ＴＲＩＡのレベルを比較する。
【００１８】図１０は、三角波ＴＲＩＡ、基準信号Ｖ１
０及びＶ９０並びにコンパレータ１２及び１３の比較結
果信号Ｐ１０及びＰ９０を示す図である。比較結果信号
Ｐ１０は、図１２（ａ）に詳細を示すチャージポンプ回
路（ＣＰ１）１４に入力される。チャージポンプ回路１
４は、電流源Ｉｏと電流源０．９・Ｉｏを有し、比較結
果信号Ｐ１０のデューティが９：１の場合にのみ安定す
る。チャージポンプ回路１４の出力信号は、誤差信号発
生回路（Ｄｕ）１６に供給される。
０及びＶ９０並びにコンパレータ１２及び１３の比較結
果信号Ｐ１０及びＰ９０を示す図である。比較結果信号
Ｐ１０は、図１２（ａ）に詳細を示すチャージポンプ回
路（ＣＰ１）１４に入力される。チャージポンプ回路１
４は、電流源Ｉｏと電流源０．９・Ｉｏを有し、比較結
果信号Ｐ１０のデューティが９：１の場合にのみ安定す
る。チャージポンプ回路１４の出力信号は、誤差信号発
生回路（Ｄｕ）１６に供給される。
【００１９】誤差信号発生回路１６は、チャージポンプ
回路１４の出力信号に応じて誤差（電流）信号ΔＩを発
生する。このΔＩを可変遅延回路１２にフィードバック
することにより、三角波ＴＲＩＡのデューティ、即ち、
そのオフセット値が制御される。
回路１４の出力信号に応じて誤差（電流）信号ΔＩを発
生する。このΔＩを可変遅延回路１２にフィードバック
することにより、三角波ＴＲＩＡのデューティ、即ち、
そのオフセット値が制御される。
【００２０】また、コンパレータ１３から出力される比
較結果信号Ｐ９０は、Ｐ１０と共に、図１２（ｂ）に詳
細を示すチャージポンプ回路（ＣＰ２）１５に入力され
る。チャージポンプ回路１５は、電流源１．８・Ｉｏ
と、２つの電流源Ｉｏとを有し、比較結果信号Ｐ１０及
びＰ９０のデューティが共に９：１の場合にのみ安定す
る。誤差信号発生回路１７は、チャージポンプ回路１５
の出力信号に応じて誤差（電圧）信号ΔＶを発生する。
この誤差信号ΔＶを電流源Ｉ２及びＩ３にフィードバッ
クすることにより、三角波ＴＲＩＡのピーク値が制御さ
れる。
較結果信号Ｐ９０は、Ｐ１０と共に、図１２（ｂ）に詳
細を示すチャージポンプ回路（ＣＰ２）１５に入力され
る。チャージポンプ回路１５は、電流源１．８・Ｉｏ
と、２つの電流源Ｉｏとを有し、比較結果信号Ｐ１０及
びＰ９０のデューティが共に９：１の場合にのみ安定す
る。誤差信号発生回路１７は、チャージポンプ回路１５
の出力信号に応じて誤差（電圧）信号ΔＶを発生する。
この誤差信号ΔＶを電流源Ｉ２及びＩ３にフィードバッ
クすることにより、三角波ＴＲＩＡのピーク値が制御さ
れる。
【００２１】バッファ１１から出力される三角波と基準
信号Ｖａとを比較するコンパレータ１０は、三角波の発
生時に素早く三角波を収束させる起動回路、及び三角波
を１周期毎にその下側ピーク値にロックする事により、
出力信号のジッタを改善するジッタ補正回路としての役
割をする。ただし、この基準信号Ｖａは、三角波を乱さ
ない程度のレベルに設定される。
信号Ｖａとを比較するコンパレータ１０は、三角波の発
生時に素早く三角波を収束させる起動回路、及び三角波
を１周期毎にその下側ピーク値にロックする事により、
出力信号のジッタを改善するジッタ補正回路としての役
割をする。ただし、この基準信号Ｖａは、三角波を乱さ
ない程度のレベルに設定される。
【００２２】図７は、第２三角波発生回路２の詳細な構
成を示す図である。この第２三角波発生回路２は、分周
信号ＣＫ２に基づいて、クロック信号ＳＣＫの周期の２
倍の周期の三角波ＴＲＩＢを発生する回路であり、コン
パレータ１２及び１３、バッファ１１、チャージポンプ
回路１４及び１５、誤差信号発生回路１６及び１７、コ
ンデンサＣ１、電流源Ｉ１〜Ｉ３、スイッチＳＳで構成
されている。なお、図６と実質的に同様の構成要素に
は、同一の符号を付している。
成を示す図である。この第２三角波発生回路２は、分周
信号ＣＫ２に基づいて、クロック信号ＳＣＫの周期の２
倍の周期の三角波ＴＲＩＢを発生する回路であり、コン
パレータ１２及び１３、バッファ１１、チャージポンプ
回路１４及び１５、誤差信号発生回路１６及び１７、コ
ンデンサＣ１、電流源Ｉ１〜Ｉ３、スイッチＳＳで構成
されている。なお、図６と実質的に同様の構成要素に
は、同一の符号を付している。
【００２３】図示のように、第２三角波発生回路２は、
第１三角波発生回路１と略同様の構成を有するが、誤差
信号発生回路１６の出力である誤差（電流）信号ΔＩ２
がコンデンサＣ１に連結されている点で、その構成が異
なる。このように誤差信号ΔＩ２によりコンデンサＣ１
の充放電電流を制御するこよにより三角波ＴＲＩＢのオ
フセットが制御される。
第１三角波発生回路１と略同様の構成を有するが、誤差
信号発生回路１６の出力である誤差（電流）信号ΔＩ２
がコンデンサＣ１に連結されている点で、その構成が異
なる。このように誤差信号ΔＩ２によりコンデンサＣ１
の充放電電流を制御するこよにより三角波ＴＲＩＢのオ
フセットが制御される。
【００２４】この第２三角波発生回路２は、クロック信
号ＳＣＫの２倍の周期を有する分周信号ＣＫ２によりス
イッチＳＳが制御されるため、クロック信号ＳＣＫの２
倍の周期を有する三角波ＴＲＩＢを発生する。
号ＳＣＫの２倍の周期を有する分周信号ＣＫ２によりス
イッチＳＳが制御されるため、クロック信号ＳＣＫの２
倍の周期を有する三角波ＴＲＩＢを発生する。
【００２５】ラッチ回路４は、クロック信号ＬＣＫの立
上がりエッジでデジタル画像信号ＤＤ［８：１］をラッ
チしてＤ／Ａ変換器に供給する。Ｄ／Ａ変換器３は、ラ
ッチされたデジタル画像信号をアナログ画像信号ＤＡに
変換し、コンパレータ７及び８に供給する。コンパレー
タ７は、三角波ＴＲＩＡの電位と画像信号ＤＡの電位と
を比較し、パルス幅変調信号ＰＷＭＡを出力する。コン
パレータ８は、三角波ＴＲＩＢと画像信号ＤＡを比較す
ることにより、パルス幅変調信号ＰＷＭＢを出力する。
上がりエッジでデジタル画像信号ＤＤ［８：１］をラッ
チしてＤ／Ａ変換器に供給する。Ｄ／Ａ変換器３は、ラ
ッチされたデジタル画像信号をアナログ画像信号ＤＡに
変換し、コンパレータ７及び８に供給する。コンパレー
タ７は、三角波ＴＲＩＡの電位と画像信号ＤＡの電位と
を比較し、パルス幅変調信号ＰＷＭＡを出力する。コン
パレータ８は、三角波ＴＲＩＢと画像信号ＤＡを比較す
ることにより、パルス幅変調信号ＰＷＭＢを出力する。
【００２６】
【発明が解決しようとする課題】コンパレータにより三
角波の電位とアナログ画像信号の電位を比較して、狭い
パルス幅のパルス幅変調信号を得る場合、図１１のＰＷ
Ｍａのようなパルス幅変調信号が得られることが理想的
である。しかしながら、パルス幅が狭くなると、図１１
のＰＷＭｂに示すようなパルス幅変調信号となる。
角波の電位とアナログ画像信号の電位を比較して、狭い
パルス幅のパルス幅変調信号を得る場合、図１１のＰＷ
Ｍａのようなパルス幅変調信号が得られることが理想的
である。しかしながら、パルス幅が狭くなると、図１１
のＰＷＭｂに示すようなパルス幅変調信号となる。
【００２７】例えば、コンパレータの出力の波高値を
０．３Ｖ、該コンパレータのゲインを５．７７、三角波
の周波数を１００ＭＨｚ（１周期＝１０ｎｓ）、該三角
波の波高値を０．７５Ｖとすると、パルス幅変調信号の
パルス幅の限界（最小値）は、 0.3V/5.77/0.75V×10nsec=0.7nsec となる。今後、プリンタや複写器等の画像形成装置の高
速化、高解像度化に伴って、画素クロックの周波数が高
くなると、次第に狭いパルス幅のパルスを出力すること
が困難になり、階調性を確保することが困難になる。し
たがって、画像の再現性が悪化し、良好が画像が得られ
なくなることが危惧される。
０．３Ｖ、該コンパレータのゲインを５．７７、三角波
の周波数を１００ＭＨｚ（１周期＝１０ｎｓ）、該三角
波の波高値を０．７５Ｖとすると、パルス幅変調信号の
パルス幅の限界（最小値）は、 0.3V/5.77/0.75V×10nsec=0.7nsec となる。今後、プリンタや複写器等の画像形成装置の高
速化、高解像度化に伴って、画素クロックの周波数が高
くなると、次第に狭いパルス幅のパルスを出力すること
が困難になり、階調性を確保することが困難になる。し
たがって、画像の再現性が悪化し、良好が画像が得られ
なくなることが危惧される。
【００２８】本発明は、上記の背景に鑑みてなされたも
のであり、例えば、高画質の画像を得るための信号生成
回路を提供することを目的とする。
のであり、例えば、高画質の画像を得るための信号生成
回路を提供することを目的とする。
【００２９】
【課題を解決するための手段】本発明に係る信号生成回
路は、三角波を利用して信号を生成する信号生成回路で
あって、互いに位相が１８０度異なり波高値が同一の第
１及び第２三角波を発生する三角波発生器と、アナログ
信号の電位と前記第１三角波の電位とを比較する第１比
較器と、前記アナログ信号の電位と前記第２三角波の電
位とを比較する第２比較器と、前記第１比較器の出力の
変化点と前記第２比較器の出力の変化点でパルス幅が定
義されるパルス信号を前記アナログ信号のパルス幅変調
信号として出力する論理回路とを備えることを特徴とす
る。
路は、三角波を利用して信号を生成する信号生成回路で
あって、互いに位相が１８０度異なり波高値が同一の第
１及び第２三角波を発生する三角波発生器と、アナログ
信号の電位と前記第１三角波の電位とを比較する第１比
較器と、前記アナログ信号の電位と前記第２三角波の電
位とを比較する第２比較器と、前記第１比較器の出力の
変化点と前記第２比較器の出力の変化点でパルス幅が定
義されるパルス信号を前記アナログ信号のパルス幅変調
信号として出力する論理回路とを備えることを特徴とす
る。
【００３０】上記の信号生成回路において、前記論理回
路は、前記第１比較器の出力と前記第２比較器の出力と
の論理積を演算するＡＮＤ回路を含むことが好ましい。
路は、前記第１比較器の出力と前記第２比較器の出力と
の論理積を演算するＡＮＤ回路を含むことが好ましい。
【００３１】上記の信号生成回路に、入力デジタル画像
信号をアナログ信号に変換するＤ／Ａ変換器を更に備
え、変換に係るアナログ信号を前記第１及び第２比較器
に供給することが好ましい。
信号をアナログ信号に変換するＤ／Ａ変換器を更に備
え、変換に係るアナログ信号を前記第１及び第２比較器
に供給することが好ましい。
【００３２】上記の信号生成回路において、前記Ｄ／Ａ
変換器は、前記第１及び第２三角波の波高値の１／２を
最大値とするアナログ信号を出力することが好ましい。
変換器は、前記第１及び第２三角波の波高値の１／２を
最大値とするアナログ信号を出力することが好ましい。
【００３３】本発明の他の側面に係る信号生成回路は、
三角波を利用して信号を生成する信号生成回路であっ
て、パラレル信号を入力する入力回路と、互いに位相が
１８０度異なり波高値が同一の第１及び第２三角波を発
生する三角波発生器と、前記第１三角波の電位と前記第
２三角波の電位とを比較する比較器と、前記比較器の出
力に基づいて、入力パラレル信号の該当するビットを選
択して出力する出力回路とを備えることを特徴とする。
三角波を利用して信号を生成する信号生成回路であっ
て、パラレル信号を入力する入力回路と、互いに位相が
１８０度異なり波高値が同一の第１及び第２三角波を発
生する三角波発生器と、前記第１三角波の電位と前記第
２三角波の電位とを比較する比較器と、前記比較器の出
力に基づいて、入力パラレル信号の該当するビットを選
択して出力する出力回路とを備えることを特徴とする。
【００３４】上記の信号生成回路に、第１基準電位と前
記第１三角波の電位とを比較する第２比較器と、第２基
準電位と前記第２三角波の電位とを比較する第３比較器
とを更に備え、前記出力回路が、前記第１乃至第３比較
器の出力に基づいて、前記第１及び第２三角波の周期を
４分割し、４分割された各期間に応じて入力パラレル信
号の該当するビットを選択して出力することにより、該
入力パラレル信号の４ビットをシリアル信号に変換する
ことが好ましい。
記第１三角波の電位とを比較する第２比較器と、第２基
準電位と前記第２三角波の電位とを比較する第３比較器
とを更に備え、前記出力回路が、前記第１乃至第３比較
器の出力に基づいて、前記第１及び第２三角波の周期を
４分割し、４分割された各期間に応じて入力パラレル信
号の該当するビットを選択して出力することにより、該
入力パラレル信号の４ビットをシリアル信号に変換する
ことが好ましい。
【００３５】上記の信号生成回路において、前記第１及
び第２基準電位は、例えば、前記第１及び第２三角波の
波高値の３／４の電位であることが好ましい。
び第２基準電位は、例えば、前記第１及び第２三角波の
波高値の３／４の電位であることが好ましい。
【００３６】上記の信号生成回路において、前記第１及
び第２基準電位は、例えば、前記第１及び第２三角波の
波高値の１／４の電位であることが好ましい。
び第２基準電位は、例えば、前記第１及び第２三角波の
波高値の１／４の電位であることが好ましい。
【００３７】本発明の更に他の側面に係る信号生成回路
は、三角波を利用して信号を生成する信号発生回路であ
って、パラレル信号を入力する入力回路と、三角波を発
生する三角波発生器と、少なくとも１つの基準信号の電
位と前記三角波の電位とを比較する比較器と、前記比較
器の出力に基づいて、前記三角波の周期を略均等にｎ
（ｎ≧２）分割し、分割に係る各期間に応じて入力パラ
レル信号の該当するビットを選択して出力することによ
り、該入力パラレル信号のｎビットをシリアル信号に変
換する変換回路とを備えることを特徴とする。
は、三角波を利用して信号を生成する信号発生回路であ
って、パラレル信号を入力する入力回路と、三角波を発
生する三角波発生器と、少なくとも１つの基準信号の電
位と前記三角波の電位とを比較する比較器と、前記比較
器の出力に基づいて、前記三角波の周期を略均等にｎ
（ｎ≧２）分割し、分割に係る各期間に応じて入力パラ
レル信号の該当するビットを選択して出力することによ
り、該入力パラレル信号のｎビットをシリアル信号に変
換する変換回路とを備えることを特徴とする。
【００３８】上記の信号生成回路において、前記基準信
号の少なくとも１つは、例えば、前記三角波発生器が発
生する三角波と１８０度位相が異なり波高値が同一の三
角波であることが好ましい。
号の少なくとも１つは、例えば、前記三角波発生器が発
生する三角波と１８０度位相が異なり波高値が同一の三
角波であることが好ましい。
【００３９】上記の信号生成回路において、前記基準信
号の少なくとも１つは、一定の電位に固定された信号で
あることが好ましい。
号の少なくとも１つは、一定の電位に固定された信号で
あることが好ましい。
【００４０】本発明に係る画像形成装置は、上記の信号
生成回路と、該信号生成回路により生成された信号に基
づいて画像を形成する画像形成部とを備えることを特徴
とする。
生成回路と、該信号生成回路により生成された信号に基
づいて画像を形成する画像形成部とを備えることを特徴
とする。
【００４１】 〔発明の詳細な説明〕以下、図面を参照しながら本発明
の好適な実施の形態を説明する。
の好適な実施の形態を説明する。
【００４２】［第１の実施の形態］図１は、本発明の第
１の実施の形態に係るパルス幅変調回路（信号生成回
路）の構成を示す図である。
１の実施の形態に係るパルス幅変調回路（信号生成回
路）の構成を示す図である。
【００４３】このパルス幅変調回路は、デジタル画像信
号ＤＤをラッチするラッチ回路４００、ラッチ回路４０
０によりラッチされた画像信号をアナログ画像信号ＤＡ
１及びＤＡ２に変換するＤ／Ａ変換器３００、クロック
信号ＳＣＫを２分周したクロックＣＫ２を生成する分周
回路５００、分周信号ＣＫ２と位相が１８０度異なるク
ロック信号ＣＫ３を生成する位相回路１１００、第１及
び第２三角波発生回路１００及び２００、コンパレータ
７００、８００及び１０００、論理回路９００を備え
る。
号ＤＤをラッチするラッチ回路４００、ラッチ回路４０
０によりラッチされた画像信号をアナログ画像信号ＤＡ
１及びＤＡ２に変換するＤ／Ａ変換器３００、クロック
信号ＳＣＫを２分周したクロックＣＫ２を生成する分周
回路５００、分周信号ＣＫ２と位相が１８０度異なるク
ロック信号ＣＫ３を生成する位相回路１１００、第１及
び第２三角波発生回路１００及び２００、コンパレータ
７００、８００及び１０００、論理回路９００を備え
る。
【００４４】図２は、図１に示すパルス幅変調回路にお
ける主要信号のタイミングチャートである。以下、図１
及び図２を参照しながら説明する。
ける主要信号のタイミングチャートである。以下、図１
及び図２を参照しながら説明する。
【００４５】分周回路５００は、クロック信号ＳＣＫを
２分周してクロック信号ＣＫ２を生成して第１三角波発
生回路１００に供給する。反転回路１１００は、例えば
インバータで構成され、クロック信号ＣＫ２と位相が１
８０度異なるクロック信号ＣＫ３を生成して第２三角波
発生回路２００に供給する。
２分周してクロック信号ＣＫ２を生成して第１三角波発
生回路１００に供給する。反転回路１１００は、例えば
インバータで構成され、クロック信号ＣＫ２と位相が１
８０度異なるクロック信号ＣＫ３を生成して第２三角波
発生回路２００に供給する。
【００４６】第１及び第２三角波発生回路１００及び２
００は、例えば、図７に示す三角波発生回路と同様の構
成を有し、夫々三角波ＴＲＩ１及びＴＲＩ２を出力す
る。第１及び第２三角波発生回路１００及び２００に夫
々入力されるクロック信号ＣＫ２及びＣＫ３は、互いに
位相が１８０度異なるため、第１及び第２三角波発生回
路１００及び２００は、互いに位相が１８０度異なる三
角波ＴＲＩ１及びＴＲＩ２を夫々発生する。
００は、例えば、図７に示す三角波発生回路と同様の構
成を有し、夫々三角波ＴＲＩ１及びＴＲＩ２を出力す
る。第１及び第２三角波発生回路１００及び２００に夫
々入力されるクロック信号ＣＫ２及びＣＫ３は、互いに
位相が１８０度異なるため、第１及び第２三角波発生回
路１００及び２００は、互いに位相が１８０度異なる三
角波ＴＲＩ１及びＴＲＩ２を夫々発生する。
【００４７】ラッチ回路４００は、例えば８ビットのデ
ジタル画像信号ＤＤをクロック信号ＳＣＫの立上がりエ
ッジでラッチする。Ｄ／Ａ変換器３００は、ラッチ回路
４００でラッチされたデジタル画像信号をアナログ画像
信号ＤＡ１及びＤＡ２に変換する。ここで、ＤＡ１のレ
ベルはＤＡ２のレベルの１／２に設定されている。ま
た、ＤＡ２の最大レベルは、三角波ＴＲＩ１及びＴＲＩ
２の波高値と等しくなるように設定されている。したが
って、ＤＡ１の最大レベルは、三角波ＴＲＩ１及びＴＲ
Ｉ２の波高値の１／２と等しい。
ジタル画像信号ＤＤをクロック信号ＳＣＫの立上がりエ
ッジでラッチする。Ｄ／Ａ変換器３００は、ラッチ回路
４００でラッチされたデジタル画像信号をアナログ画像
信号ＤＡ１及びＤＡ２に変換する。ここで、ＤＡ１のレ
ベルはＤＡ２のレベルの１／２に設定されている。ま
た、ＤＡ２の最大レベルは、三角波ＴＲＩ１及びＴＲＩ
２の波高値と等しくなるように設定されている。したが
って、ＤＡ１の最大レベルは、三角波ＴＲＩ１及びＴＲ
Ｉ２の波高値の１／２と等しい。
【００４８】コンパレータ７００は、三角波ＴＲＩ１の
電位とアナログ画像信号ＤＡ１の電位とを比較し、その
比較結果をエッジ信号ＰＷＭ１ａとして出力する。一
方、コンパレータ８００は、三角波ＴＲＩ１と位相が１
８０度異なる三角波ＴＲＩ２の電位と、アナログ画像信
号ＤＡ１の電位とを比較し、その比較結果をエッジ信号
ＰＷＭ１ｂとして出力する。論理回路９００は、エッジ
信号ＰＷＭ１ａとエッジ信号ＰＷＭ１ｂとの論理積を演
算してパルス幅変調信号ＰＷＭ１を出力する。
電位とアナログ画像信号ＤＡ１の電位とを比較し、その
比較結果をエッジ信号ＰＷＭ１ａとして出力する。一
方、コンパレータ８００は、三角波ＴＲＩ１と位相が１
８０度異なる三角波ＴＲＩ２の電位と、アナログ画像信
号ＤＡ１の電位とを比較し、その比較結果をエッジ信号
ＰＷＭ１ｂとして出力する。論理回路９００は、エッジ
信号ＰＷＭ１ａとエッジ信号ＰＷＭ１ｂとの論理積を演
算してパルス幅変調信号ＰＷＭ１を出力する。
【００４９】このパルス幅変調信号ＰＷＭ１は、図２に
示す三角波ＴＲＩ、即ち、クロック信号ＳＣＫと同一の
周期を有し、波高値がＤＡ１と等しい三角波を基準信号
として、ＤＡ１をパルス幅変調した信号と等しい。な
お、仮に、従来例にように、三角波ＴＲＩを基準信号と
してＤＡ１をパルス幅変調すると、前述のような問題、
即ち、パルス幅が狭いパルス幅変調信号を生成すること
が困難であるという問題がある。
示す三角波ＴＲＩ、即ち、クロック信号ＳＣＫと同一の
周期を有し、波高値がＤＡ１と等しい三角波を基準信号
として、ＤＡ１をパルス幅変調した信号と等しい。な
お、仮に、従来例にように、三角波ＴＲＩを基準信号と
してＤＡ１をパルス幅変調すると、前述のような問題、
即ち、パルス幅が狭いパルス幅変調信号を生成すること
が困難であるという問題がある。
【００５０】一方、この実施の形態によれば、エッジ信
号ＰＭＷ１ａ及びＰＷＭ１ｂは、夫々、１画素の期間
（クロック信号ＳＣＫの１周期）の２倍の周期を有する
と共にＤＡ１の最大レベルの２倍の波高値を有する三角
波ＴＲＩ１及びＴＲＩ２を基準信号として生成された信
号であるため、従来例におけるパルス幅変調信号（コン
パレータの出力）に比べてパルス幅が広い。そして、パ
ルス幅変調信号ＰＷＭ１のパルス幅、即ち、立上がりエ
ッジ及び立下がりエッジの位置は、エッジ信号ＰＷＭ１
ａ及びＰＷＭ１ｂにより規定される。また、エッジ信号
ＰＷＭ１ａ及びＰＷＭ１ｂよりパルス幅変調信号ＰＷＭ
１を生成するための論理回路９００は、単純で高速動作
の容易な素子（この場合、ＡＮＤ回路）で構成すること
ができる。したがって、この実施の形態に係るパルス幅
変調回路によれば、狭いパルス幅のパルス幅変調信号を
得ることができる。
号ＰＭＷ１ａ及びＰＷＭ１ｂは、夫々、１画素の期間
（クロック信号ＳＣＫの１周期）の２倍の周期を有する
と共にＤＡ１の最大レベルの２倍の波高値を有する三角
波ＴＲＩ１及びＴＲＩ２を基準信号として生成された信
号であるため、従来例におけるパルス幅変調信号（コン
パレータの出力）に比べてパルス幅が広い。そして、パ
ルス幅変調信号ＰＷＭ１のパルス幅、即ち、立上がりエ
ッジ及び立下がりエッジの位置は、エッジ信号ＰＷＭ１
ａ及びＰＷＭ１ｂにより規定される。また、エッジ信号
ＰＷＭ１ａ及びＰＷＭ１ｂよりパルス幅変調信号ＰＷＭ
１を生成するための論理回路９００は、単純で高速動作
の容易な素子（この場合、ＡＮＤ回路）で構成すること
ができる。したがって、この実施の形態に係るパルス幅
変調回路によれば、狭いパルス幅のパルス幅変調信号を
得ることができる。
【００５１】更に、この実施の形態に係るパルス幅変調
回路は、クロック信号ＳＣＫの２倍の周期を有するパル
ス幅変調信号ＰＷＭ２を生成するために、コンパレータ
１０００を有する。
回路は、クロック信号ＳＣＫの２倍の周期を有するパル
ス幅変調信号ＰＷＭ２を生成するために、コンパレータ
１０００を有する。
【００５２】この実施の形態に係るパルス幅変調回路と
しての信号発生装置は、例えば、電子写真方式の画像形
成装置において、像但持体に潜像を形成するためのレー
ザ等の発光素子を直接又は間接に駆動するための信号を
発生する装置として好適である。この信号発装置を適用
した画像形成装置は、特に、中間調画像の形成に好適で
ある。
しての信号発生装置は、例えば、電子写真方式の画像形
成装置において、像但持体に潜像を形成するためのレー
ザ等の発光素子を直接又は間接に駆動するための信号を
発生する装置として好適である。この信号発装置を適用
した画像形成装置は、特に、中間調画像の形成に好適で
ある。
【００５３】なお、この信号発生装置は、画像形成装置
にのみならず、狭いパルス幅の信号を要求する装置に広
く適用することができる。
にのみならず、狭いパルス幅の信号を要求する装置に広
く適用することができる。
【００５４】［第２の実施の形態］この実施の形態は、
文字、図形等の画像を高解像度に再現する画像形成装置
に好適な信号発生装置に関する。図３は、本発明の第２
の実施の形態に係る信号発生装置の構成を示す図であ
る。なお、図１に示す第１の実施の形態に係る信号発生
装置と同様の構成要素には同一の符号を付している。
文字、図形等の画像を高解像度に再現する画像形成装置
に好適な信号発生装置に関する。図３は、本発明の第２
の実施の形態に係る信号発生装置の構成を示す図であ
る。なお、図１に示す第１の実施の形態に係る信号発生
装置と同様の構成要素には同一の符号を付している。
【００５５】この実施の形態に係る信号発生装置は、第
１の実施の形態に係る信号発生装置に対して、コンパレ
ータ１３１０〜１３３０並びに論理回路１２１０〜１２
５０、１３４０及び１３５０を付加して構成され、第１
の実施の形態と同様のパルス幅変調信号ＰＷＭ１を発生
することができる他、クロック信号ＳＣＫの４倍の周波
数に相当する速度で２値の画像信号（例えば、レーザを
駆動するための信号）を発生することができる。なお、
第１の実施の形態と同様に、クロック信号ＳＣＫの２倍
の周期を有するパルス幅変調信号ＰＷＭ２を生成する回
路を付加してもよいし、逆に、パルス幅変調信号ＰＷＭ
１を生成する回路を削除してもよい。
１の実施の形態に係る信号発生装置に対して、コンパレ
ータ１３１０〜１３３０並びに論理回路１２１０〜１２
５０、１３４０及び１３５０を付加して構成され、第１
の実施の形態と同様のパルス幅変調信号ＰＷＭ１を発生
することができる他、クロック信号ＳＣＫの４倍の周波
数に相当する速度で２値の画像信号（例えば、レーザを
駆動するための信号）を発生することができる。なお、
第１の実施の形態と同様に、クロック信号ＳＣＫの２倍
の周期を有するパルス幅変調信号ＰＷＭ２を生成する回
路を付加してもよいし、逆に、パルス幅変調信号ＰＷＭ
１を生成する回路を削除してもよい。
【００５６】図４は、図３に示す信号生成回路における
主要信号のタイミングチャートである。以下、図３及び
図４を参照しながら説明する。
主要信号のタイミングチャートである。以下、図３及び
図４を参照しながら説明する。
【００５７】論理回路１２１０〜１２５０は、論理回路
１３４０及び１３５０から出力される２ビットの制御信
号ＣＫ６及びＣＫ８に基づいて、ラッチ回路４００から
出力されたラッチ信号（デジタル画像データ）の４ビッ
ト（図示の例では、８ビット中の上位４ビット）のいず
れかを選択的に出力する。
１３４０及び１３５０から出力される２ビットの制御信
号ＣＫ６及びＣＫ８に基づいて、ラッチ回路４００から
出力されたラッチ信号（デジタル画像データ）の４ビッ
ト（図示の例では、８ビット中の上位４ビット）のいず
れかを選択的に出力する。
【００５８】コンパレータ１３１０は、三角波ＴＲＩ１
の電位と、三角波ＴＲＩ１及びＴＲＩ２の波高値の７５
％の電位の基準電位Ｖ７５とを比較してエッジ信号ＣＫ
５を出力する。コンパレータ１３２０は、三角波ＴＲＩ
２の電位と基準電位Ｖ７５とを比較してエッジ信号ＣＫ
４を出力する。論理回路１３４０は、エッジ信号ＣＫ４
とＣＫ５との論理和を演算してエッジ信号ＣＫ６を出力
する。
の電位と、三角波ＴＲＩ１及びＴＲＩ２の波高値の７５
％の電位の基準電位Ｖ７５とを比較してエッジ信号ＣＫ
５を出力する。コンパレータ１３２０は、三角波ＴＲＩ
２の電位と基準電位Ｖ７５とを比較してエッジ信号ＣＫ
４を出力する。論理回路１３４０は、エッジ信号ＣＫ４
とＣＫ５との論理和を演算してエッジ信号ＣＫ６を出力
する。
【００５９】更に、コンパレータ１３３０は、三角波Ｔ
ＲＩ１（＋端子の入力）の電位と三角波ＴＲＩ２（−端
子の入力）の電位とを比較してエッジ信号ＣＫ７を出力
する。論理回路ＣＫ８は、クロック信号ＳＣＫとエッジ
信号ＣＫ７との排他的論理和を演算してエッジ信号ＣＫ
８を出力する。
ＲＩ１（＋端子の入力）の電位と三角波ＴＲＩ２（−端
子の入力）の電位とを比較してエッジ信号ＣＫ７を出力
する。論理回路ＣＫ８は、クロック信号ＳＣＫとエッジ
信号ＣＫ７との排他的論理和を演算してエッジ信号ＣＫ
８を出力する。
【００６０】以上の構成により、画像信号ＤＤ［８：
１］をラッチ回路４００でラッチしたラッチ信号Ｄ
［８：１］の上位４ビットの２値データがＤ８，Ｄ７，
Ｄ６，Ｄ５の順に論理回路１２５０から順に出力され
る。即ち、この信号生成回路では、４ビットのパラレル
データをシリアルデータに変換して、クロック信号ＳＣ
Ｋの１周期の期間内に出力する。
１］をラッチ回路４００でラッチしたラッチ信号Ｄ
［８：１］の上位４ビットの２値データがＤ８，Ｄ７，
Ｄ６，Ｄ５の順に論理回路１２５０から順に出力され
る。即ち、この信号生成回路では、４ビットのパラレル
データをシリアルデータに変換して、クロック信号ＳＣ
Ｋの１周期の期間内に出力する。
【００６１】例えば、クロック信号ＳＣＫが６００ｄｐ
ｉに相当するクロック信号であるとすると、この信号生
成回路によれば、２４００ｄｐｉ相当の画像信号（Ｐ／
Ｓ）を得ることができるため、高解像度化を実現するこ
とができる。すなわち、クロック信号ＳＣＫが１００Ｍ
Ｈｚの場合に６００ｄｐｉの解像度が実現可能であると
すると、従来は、２４００ｄｐｉの解像度を実現するた
めに４００ＭＨｚのクロック信号ＳＣＫが要求された
が、この信号処理回路によれば、クロック信号ＳＣＫの
周波数は１００ＭＨｚで十分である。
ｉに相当するクロック信号であるとすると、この信号生
成回路によれば、２４００ｄｐｉ相当の画像信号（Ｐ／
Ｓ）を得ることができるため、高解像度化を実現するこ
とができる。すなわち、クロック信号ＳＣＫが１００Ｍ
Ｈｚの場合に６００ｄｐｉの解像度が実現可能であると
すると、従来は、２４００ｄｐｉの解像度を実現するた
めに４００ＭＨｚのクロック信号ＳＣＫが要求された
が、この信号処理回路によれば、クロック信号ＳＣＫの
周波数は１００ＭＨｚで十分である。
【００６２】なお、本発明は、複数の機器（例えば、ホ
ストコンピュータ、インタフェイス機器、リーダ、プリ
ンタなど）から構成されるシステムに適用しても、一つ
の機器からなる装置（例えば、複写機、ファクシミリ装
置など）に適用してもよい。
ストコンピュータ、インタフェイス機器、リーダ、プリ
ンタなど）から構成されるシステムに適用しても、一つ
の機器からなる装置（例えば、複写機、ファクシミリ装
置など）に適用してもよい。
【発明の効果】本発明によれば、例えば、高画質の画像
を得ることができる。
を得ることができる。
【００６３】
【図１】本発明の第１の実施の形態に係るパルス幅変調
回路（信号生成回路）の構成を示す図である。
回路（信号生成回路）の構成を示す図である。
【図２】図１に示すパルス幅変調回路における主要信号
のタイミングチャートである。
のタイミングチャートである。
【図３】第２の実施の形態に係る信号発生装置の構成を
示す図である。
示す図である。
【図４】図３に示す信号生成回路における主要信号のタ
イミングチャートである。
イミングチャートである。
【図５】従来のパルス幅変調回路の構成を示す図であ
る。
る。
【図６】第１三角波発生回路１の詳細な構成を示す図で
ある。
ある。
【図７】第２三角波発生回路２の詳細な構成を示す図で
ある。
ある。
【図８】図５に示すパルス幅変調回路における主要信号
を示すタイミングチャートである。
を示すタイミングチャートである。
【図９】可変遅延回路６の詳細な構成を示す図である。
【図１０】三角波ＴＲＩＡ、基準信号Ｖ１０及びＶ９０
並びにコンパレータ１２及び１３の比較結果信号Ｐ１０
及びＰ９０を示す図である。
並びにコンパレータ１２及び１３の比較結果信号Ｐ１０
及びＰ９０を示す図である。
【図１１】パルス幅変調信号を発生する際の問題点を説
明するための図である。
明するための図である。
【図１２】チャージポンプ回路の構成を示す図である。
１ 第１三角波発生回路 ２ 第２三角波発生回路 ３ Ｄ／Ａ変換器 ４ ラッチ回路 ５ 分周回路 ６ 可変遅延回路 ７，８ コンパレータ ９ 論理回路 １０ コンパレータ １１ バッファ １２，１３ コンパレータ １４，１５ チャージポンプ回路 １６，１７ 誤差信号発生回路 １００ 第１三角波発生回路 ２００ 第２三角波発生回路 ３００ Ｄ／Ａ変換回路 ４００ ラッチ回路 ５００ 分周回路 ７００，８００ コンパレータ ９００ 論理回路 １０００ コンパレータ １１００ 反転回路 １３１０〜１３３０ コンパレータ １３４０，１３５０ 論理回路 １２１０〜１２５０ 論理回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０３Ｋ 4/06 Ｂ４１Ｊ 3/00 Ａ Ｈ０４Ｎ 1/23 １０３ Ｈ０３Ｋ 3/023 Ｚ 1/405 Ｈ０４Ｎ 1/40 Ｂ
Claims (12)
- 【請求項１】 三角波を利用して信号を生成する信号生
成回路であって、 互いに位相が１８０度異なり波高値が同一の第１及び第
２三角波を発生する三角波発生器と、 アナログ信号の電位と前記第１三角波の電位とを比較す
る第１比較器と、 前記アナログ信号の電位と前記第２三角波の電位とを比
較する第２比較器と、 前記第１比較器の出力の変化点と前記第２比較器の出力
の変化点でパルス幅が定義されるパルス信号を前記アナ
ログ信号のパルス幅変調信号として出力する論理回路
と、 を備えることを特徴とする信号生成回路。 - 【請求項２】 前記論理回路は、前記第１比較器の出力
と前記第２比較器の出力との論理積を演算するＡＮＤ回
路を含むことを特徴とする請求項１に記載の信号生成回
路。 - 【請求項３】 入力デジタル画像信号をアナログ信号に
変換するＤ／Ａ変換器を更に備え、変換に係るアナログ
信号を前記第１及び第２比較器に供給することを特徴と
する請求項１又は請求項２に記載の信号生成回路。 - 【請求項４】 前記Ｄ／Ａ変換器は、前記第１及び第２
三角波の波高値の１／２を最大値とするアナログ信号を
出力することを特徴とする請求項３に記載の信号生成回
路。 - 【請求項５】 三角波を利用して信号を生成する信号生
成回路であって、パラレル信号を入力する入力回路と、 互いに位相が１８０度異なり波高値が同一の第１及び第
２三角波を発生する三角波発生器と、 前記第１三角波の電位と前記第２三角波の電位とを比較
する比較器と、 前記比較器の出力に基づいて、入力パラレル信号の該当
するビットを選択して出力する出力回路と、 を備えることを特徴とする信号生成回路。 - 【請求項６】 第１基準電位と前記第１三角波の電位と
を比較する第２比較器と、 第２基準電位と前記第２三角波の電位とを比較する第３
比較器と、 を更に備え、前記出力回路は、前記第１乃至第３比較器
の出力に基づいて、前記第１及び第２三角波の周期を４
分割し、４分割された各期間に応じて入力パラレル信号
の該当するビットを選択して出力することにより、該入
力パラレル信号の４ビットをシリアル信号に変換するこ
とを特徴とする請求項５に記載の信号生成回路。 - 【請求項７】 前記第１及び第２基準電位は、前記第１
及び第２三角波の波高値の３／４の電位であることを特
徴とする請求項６に記載の信号生成回路。 - 【請求項８】 前記第１及び第２基準電位は、前記第１
及び第２三角波の波高値の１／４の電位であることを特
徴とする請求項６に記載の信号生成回路。 - 【請求項９】 三角波を利用して信号を生成する信号発
生回路であって、 パラレル信号を入力する入力回路と、 三角波を発生する三角波発生器と、 少なくとも１つの基準信号の電位と前記三角波の電位と
を比較する比較器と、 前記比較器の出力に基づいて、前記三角波の周期を略均
等にｎ（ｎ≧２）分割し、分割に係る各期間に応じて入
力パラレル信号の該当するビットを選択して出力するこ
とにより、該入力パラレル信号のｎビットをシリアル信
号に変換する変換回路と、 を備えることを特徴とする信号生成回路。 - 【請求項１０】 前記基準信号の少なくとも１つは、前
記三角波発生器が発生する三角波と１８０度位相が異な
り波高値が同一の三角波であることを特徴とする請求項
９に記載の信号生成回路。 - 【請求項１１】 前記基準信号の少なくとも１つは、一
定の電位に固定された信号であることを特徴とする請求
項９又は請求項１０に記載の信号生成回路。 - 【請求項１２】 請求項１乃至請求項１０のいずれか１
項に記載の信号生成回路と、 前記信号生成回路により生成された信号に基づいて画像
を形成する画像形成部と、 を備えることを特徴とする画像形成装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10135738A JPH11330932A (ja) | 1998-05-18 | 1998-05-18 | 信号生成回路及び画像形成装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10135738A JPH11330932A (ja) | 1998-05-18 | 1998-05-18 | 信号生成回路及び画像形成装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11330932A true JPH11330932A (ja) | 1999-11-30 |
Family
ID=15158726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10135738A Withdrawn JPH11330932A (ja) | 1998-05-18 | 1998-05-18 | 信号生成回路及び画像形成装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11330932A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007031840A1 (en) * | 2005-09-13 | 2007-03-22 | Toyota Jidosha Kabushiki Kaisha | Pwm signal generating circuit |
| JP2010103680A (ja) * | 2008-10-22 | 2010-05-06 | Seiko Epson Corp | パルス幅変調回路 |
-
1998
- 1998-05-18 JP JP10135738A patent/JPH11330932A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007031840A1 (en) * | 2005-09-13 | 2007-03-22 | Toyota Jidosha Kabushiki Kaisha | Pwm signal generating circuit |
| JP2009508380A (ja) * | 2005-09-13 | 2009-02-26 | トヨタ自動車株式会社 | Ｐｗｍ信号生成回路 |
| US7583158B2 (en) | 2005-09-13 | 2009-09-01 | Toyota Jidosha Kabushiki Kaisha | PWM signal generating circuit |
| JP4760909B2 (ja) * | 2005-09-13 | 2011-08-31 | トヨタ自動車株式会社 | Ｐｗｍ信号生成回路 |
| JP2010103680A (ja) * | 2008-10-22 | 2010-05-06 | Seiko Epson Corp | パルス幅変調回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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