JPH06339014A - 画素変調装置 - Google Patents

Abstract

(57)【要約】 【構成】 デューティの崩れている入力クロック信号Ｓ
ＣＫは、分周回路５２で分周される。分周されたクロッ
ク信号は可変パルス遅延回路５３に入力され、遅延クロ
ックが出力される。この遅延クロック信号は、無遅延ク
ロックと共に排他的論理和ゲート回路５４に入力され
る。今、可変パルス遅延回路５３の遅延時間を入力クロ
ック信号周期の１／２に設定したとすると、排他的論理
和ゲート回路５４からデューティの再生されたクロック
信号が出力される。このクロック信号は、三角波発生部
５５に入力される。また、チャージポンプ回路５９の出
力はオフセット誤差作成回路６０に入力され、オフセッ
ト誤差信号が作成され、可変パルス遅延回路５３に入力
され、パルス遅延時間を変動することによってクロック
デューティを制御する。 【効果】 高周波クロックを使用することなく高安定か
つ高速・高精細な画像形成を可能とした画素変調装置を
提供する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、入力画像データに対し
て階調処理またはパラレル−シリアル変換処理を施す画
素変調装置に関するものである。

【０００２】

【従来の技術】従来から知られているとおり、ＬＢＰ
（レーザー・ビーム・プリンタ）において高精細（高階
調）のビデオ画像を印画するとき、印画濃度（トナーの
付着量）と相関のあるレーザー光量については、画素単
位でビーム照射時間を制御するＰＷＭ画素変調を行って
いる。

【０００３】図２０は、従来のＰＷＭ画素変調回路の一
例を示すものである。また図２１は、図２０の動作を示
すタイミングチャートである。ここで、入力端子１に
は、紙面の水平基準位置を示すＢＤ（ビームディテク
ト）パルスに同期した画素単位を表すビデオ・クロック
（図２１（ａ））が入力され、１／２カウンタ２を介し
て三角波発生回路７３で図２１（ｄ）に示されるように
ビデオ・クロックに同期した三角波を発生してコンパレ
ータ２７に入力される。

【０００４】一方、入力端子７２には各々の画素の印画
濃度を設定する画素データ（図２１（ｂ））が例えば８
ビットで入力される。そして、ＤＡコンバータ４５にお
いて、まず入力画素データをビデオ・クロックでラッチ
して画素データ（図２１（ｃ））にしてから、図２１
（ｄ）に示す各々の画素データに対応したアナログ電圧
に変換され、コンパレータ２７に入力される。

【０００５】コンパレータ２７では、図２１（ｄ）に示
すように、入力三角波信号と上記画素アナログ電圧とに
よって、各画素データに対応してパルス幅変調されたレ
ーザー駆動パルスが出力される（図２１（ｅ））。

【０００６】図２１（ｅ）に示されたレーザー駆動パル
スがＨレベルの時レーザー・ビームが照射されるので、
画素データＤ_N+2 の時は“濃い画素”に、反対に、Ｄ
_N+1 の時は“淡い画素”に対応する。パルス幅（照射時
間）に対する印画濃度は非常に敏感であるため、三角波
のピーク・レベル値とＤＣオフセット値が設定できるこ
とのみならず、何よりも安定していることが条件であ
る。

【０００７】従来の三角波発生回路７３を図２２に示
す。入力端子１７に入力されたビデオ・クロックはリン
ギングなどのノイズを除去するため、波形整形アンプ７
４で波形整形され、クロック周期より適度に大きい時定
数Ｔ＝Ｒ₁ ・Ｃ₅ の時定数回路で三角波にされる。

【０００８】この三角波のレベルはＲ₁ の抵抗値で設定
できる。また、十分大容量のコンデンサＣ₆ を介して可
変抵抗ＶＲ₁ によってＤＣオフセットが設定できる。三
角波のスロープの直線性を確保する目的で、時定数Ｔを
ビデオクロック周期の３倍程度にする必要がある。

【０００９】また、画素変調には、画素クロック周期を
Ｎ分割した単位を画素データに応じて任意に変調する手
法もある。

【００１０】図２３に“Ａ”という文字をデジタル信号
で表現した場合の例を示す。図２３（Ａ）を理想形とす
ると、図２３（Ｂ）は画素クロック単位で表現したもの
である。この（Ｂ）を見てわかるように、解像度が低く
斜め線の直線性が損なわれ（曲線も同様）、鮮明な画像
として表現できていない。これを改善したものを（Ｃ）
に示す。

【００１１】図２３（Ｃ）は、図２３（Ｂ）の画素クロ
ック周期を４分割した単位で任意に画素変調を行ったも
のである。

【００１２】次に、図２３（Ｃ）の変調の動作を図２４
に示すタイミングチャートで説明する。この図２４にお
いて、ＳＫ１は図２３（Ｂ）を表現した画像クロックと
同じである。またＳＫ２は、ＳＫ１の４倍の周波数のク
ロック信号であり、Ａ〜Ｄは画素クロックの１／４単位
を変調する変調データである。変調は、Ｄ１〜Ｄ４の４
ビットパラレルデータを、ＳＫ２のタイミングでパラレ
ル−シリアル変換することで行っている。

【００１３】このパラレル−シリアル変換はシフトレジ
スタにより容易に行うことができ、図２５にシフトレジ
スタ回路を、図２６にそのタイミングチャートの一例を
示す。

【００１４】このように図２３（Ｂ）の画素クロックの
４倍のクロックと、４ビットの変調データとにより、図
２３（Ｃ）のように画像が改善される。

【００１５】

【発明が解決しようとする課題】しかしながら、図２０
〜図２６を参照して説明してきた従来の画素変調装置に
は、以下に列挙するような欠点がみられる。

【００１６】１）入力クロック信号のデューティが保証
されないので、最低でも２倍周波数のクロック信号の発
生が必要になる。しかも、高精細・高速印画の要望の高
いＬＢＰシステムにおいては、さらに高周波化が必要と
なり、高価な水晶発振器ブロックが必要になってしま
う。

【００１７】２）三角波信号の発生レベルを一般の高速
ＤＡコンバータの出力特性に合わせるためには、０．６
〜０．７Ｖｐｐ程度は確保する必要がある。このため、
バッファを１２ボルト程度の大レベルでドライブしなけ
ればならず、ＩＣ構成上不利である。

【００１８】３）三角波レベルを決定する時定数Ｔは環
境変化で影響するため、ＬＢＰにおける画素変調に用い
る場合、温度管理して使用しているのが実情である。こ
れは、ＬＢＰのＰＷＭ画素変調システムを構成する上
で、大きな負荷となっている。

【００１９】４）三角波レベルとオフセット値調整が独
立してＰＷＭ特性を決定できないため、調整を非常に難
しくしている。

【００２０】５）画素クロック周期をＮ分割するために
Ｎ倍のクロックが必要となるため、高速・高精細に対応
するためにクロック周波数が高くなりすぎて、８０〜１
００ＭＨｚを越えると、高速なＥＣＬロジック、高価な
水晶発振器が必要になる。

【００２１】よって本発明の目的は上述の点に鑑み、高
周波クロックを使用することなく高安定かつ高速・高精
細な画像形成を可能とした画素変調装置を提供すること
にある。

【００２２】

【課題を解決するための手段】かかる目的を達成するた
めに、本発明は、画像データに対応した可視画像を形成
する個々の画素に対して階調処理のための画素変調を施
す画素変調装置において、入力クロック信号に同期した
三角波信号を発生する三角波発生手段と、前記三角波信
号を複数のしきい値で比較する複数の比較手段と、前記
比較手段の少なくとも１つからの出力に基づいて前記入
力クロック信号のデューティを制御する位相制御手段と
を具備したものである。ここで、前記位相制御手段は、
入力クロック信号を分周する分周手段と、該分周クロッ
クを任意に遅延できる第１の可変パルス遅延手段とを備
え、所定の比較手段からの出力に基づいて入力クロック
信号のデューティを制御するものである。また、前記三
角波発生手段と前記比較手段と前記位相制御手段から成
る三角波信号発生回路は、三角波信号のレベルを管理す
る第１の制御ループと該三角波信号のＤＣオフセット分
を管理する第２の制御ループを備えたものである。

【００２３】さらに加えて、前記三角波信号のレベルを
規定する制御値と、前記三角波信号のＤＣオフセット分
を規定する制御値を入力とする制御手段を備えた構成と
したり、あるいはさらに加えて、入力クロックに対応し
た最小単位画素のＮ倍の画素を１単位として画素変調す
るとき、該入力クロック周期の１／２周期を単位として
画素変調位相を可変できる画素変調位相制御手段を備え
た構成とすることができる。

【００２４】また、本発明の上記構成にさらに加えて、
前記第１の可変パルス遅延手段の遅延量と相関のある遅
延量をもつ複数のパルス遅延手段と、前記第１の可変パ
ルス遅延手段の出力と該複数のパルス遅延手段の出力に
よって制御されるパラレル−シリアル変換手段とを備
え、所定の条件下において当該パラレル−シリアル変換
されたデータを出力することも可能である。さらに加え
て、画素変調出力を強制的にハイレベルおよびローレベ
ルに制御する出力制御手段を備えた構成とすることも可
能である。

【００２５】

【作用】本発明によれば、ＰＷＭ変調に用いる三角波信
号を発生させるに際して、入力クロック信号のレベル変
化時点で充放電を切り換えることにより入力クロック信
号に同期した三角波信号を発生させ、複数の所定のしき
い値でレベル比較して複数のパルスに変換し、この複数
のパルスを使用して三角波レベルとオフセット値を検出
し、得られた誤差信号によって充電（放電）電流源の電
流値を制御すると共に、入力クロック信号のデューティ
を制御して、所定の三角波信号を発生させることができ
る。

【００２６】また、三角波信号のバイアスと相関のある
電圧を入力することにより、三角波信号のレベル，オフ
セットに相関のある電圧を安定に出力させ、安定なＰＷ
Ｍ変調を行うことを可能にする。

【００２７】さらに、入力クロックのデューティを制御
する手段を利用し、それと相関のあるディレー手段を設
けることによって、画素クロック周期内に新しい位相を
作り出し、高い周波数のクロックを使わずにパラレル−
シリアル変換を行うことが可能となる。

【００２８】

【実施例】以下、本発明の各実施例を詳細に説明する。

【００２９】第１の実施例 図１は本発明の第１の実施例を示すブロック図である。
図２に図１を説明するタイミングチャートを示す。図１
において、端子１には例えば、ビデオクロックの様な、
ある同期信号ＮＨＤタイミングにおいてクロック信号が
欠落すると共に、位相がジャンプする同期クロック信号
ＳＣＫが入力される。また入力クロック信号のデューテ
ィは保証できるものでないので、まずクロック信号のデ
ューティを再生する必要がある。

【００３０】端子１に入力されたクロック信号ＳＣＫは
第１の三角波発生回路３４に入力され、第１の三角波発
生回路３４は、デューティが５０％に再生されたクロッ
ク信号ＳＫ１を端子３７に、そして、デューティ５０％
でＳＫ１と９０°の位相差をもつクロック信号ＤＬＳＫ
１を端子３８に出力し、ＳＫ１のＨＩ区間で立ち上がり
スロープ、ＬＯ区間で立ち下がりスロープをもつデュー
ティ５０％の三角波信号を出力する。

【００３１】ＳＫ１はさらに１／２カウンタ３５と１／
３カウンタ３６に入力され、それぞれの出力はモード信
号Ｍ５により制御されるＳＷ２５で切り替え選択され、
第２の三角波発生回路２６に入力される。このときＳＷ
２５の極性は、Ｍ５＝０で１／２カウンタ出力側、Ｍ５
＝１で１／３カウンタ出力側が選択される。

【００３２】第２の三角波発生回路２６は入力されるク
ロック信号のＨＩ区間で立ち上がりスロープ、ＬＯ区間
で立ち下がりスロープをもつデューティ５０％の三角波
信号を出力する。

【００３３】第１の三角波発生回路３４の出力ＴＲＩ
１、および、第２の三角波発生回路２６の出力ＴＲＩ２
はそれぞれ、デューティは５０％に、三角波レベルおよ
びＤＣオフセットはある規定値に制御されている。

【００３４】ＴＲＩ１はコンパレータ２７の正入力端
子、ＴＲＩ２はコンパレータ２８の正入力端子に、それ
ぞれ入力されている。コンパレータ２７，２８の負入力
には、それぞれＤＡコンバータ４５（以下、ＤＡＣと略
す）の第１の出力ＶＤＡ１と第２の出力ＶＤＡ２が入力
されている。

【００３５】ＤＡＣ４５のＶＤＡ１のＬＳＢレベルは、
ＬＳＢ調整回路３９の調整端子４１により制御されるＬ
ＳＢ調整回路３９の第１の出力ＶＬ１により決定され、
ＶＤＡ２のＬＳＢレベルは、ＬＳＢ調整端子４２により
制御されるＬＳＢ調整回路３９の第２の出力ＶＬ２で決
定される。ＶＬ１，ＶＬ２はそれぞれ三角波信号ＴＲＩ
１，ＴＲＩ２のＤＣオフセットおよび信号レベルと相関
がとられており、電源変動や温度変動などの環境変化が
あっても、ＤＡＣ４５のＬＳＢレベルは三角波信号との
関係において、変化しない構成をとっている。

【００３６】ＤＡＣ４５のＶＤＡ１のＭＳＢレベルはＭ
ＳＢ調整回路４０の調整端子４３により制御されるＭＳ
Ｂ調整回路４０の第１の出力ＶＭ１により決定され、Ｖ
ＤＡ２のＭＳＢレベルは、ＭＳＢ調整端子４４により制
御されるＭＳＢ調整回路４０の第２の出力ＶＭ２で決定
される。ＶＭ１，ＶＭ２もＶＬ１，ＶＬ２と同様にそれ
ぞれ三角波信号ＴＲＩ１，ＴＲＩ２のＤＣオフセットお
よび信号レベルと相関がとられており、電源変動や温度
変動などの環境変化があっても、ＤＡＣ４５のＭＳＢレ
ベルは三角波信号との関係において、変化しない構成を
とっている。

【００３７】ＤＡＣ４５は、入力されるたとえば８ビッ
トの画素データ（Ｄ１〜Ｄ８）に応じたレベルをコンパ
レータ２７，２８の負入力端子に出力する。

【００３８】コンパレータ２７，２８は、ＤＡＣ４５の
調整状態と画素データの値に応じて、三角波信号の頂点
を中心としたＰＷＭ信号ＰＷＭ１，ＰＷＭ２をそれぞれ
出力する。ＰＷＭ１，ＰＷＭ２はそれぞれＳＷ３１の入
力端子に接続され、モード信号Ｍ６により制御されＭ６
＝０のときＰＷＭ１が、Ｍ６＝１のときＰＷＭ２が出力
される。

【００３９】ＳＷ３１の出力ＰＷＭは、ＳＷ３２の入力
端子の一方に入力されている。ＳＷ３２のもう一方の入
力端子には、パラレル−シリアル変換回路３０（以下、
ＰＳ変換回路）の出力ＰＳが入力されている。

【００４０】ＰＳ変換回路３０には画素データのたとえ
ば下位４ビット（Ｄ１〜Ｄ４）のパラレル入力データと
して入力され、クロック信号として前述のＳＫ１，ＤＬ
ＳＫ１が入力されている。ＳＷ３２はモード信号Ｍ９に
より制御され、Ｍ９＝０のときＰＷＭを、Ｍ９＝１のと
きＰＳを出力する。

【００４１】次に、三角波発生回路３４の動作を詳細に
説明する。図３に三角波発生回路３４の内部ブロック図
を示す。図４は、図３の動作を説明するタイミングチャ
ートである。

【００４２】図３において、図４（ａ）のようなデュー
ティの崩れている入力クロック信号ＳＣＫは、分周回路
５２で図４（ｂ）のように分周される。分周されたクロ
ック信号は可変パルス遅延回路５３に入力され、図４
（ｃ）のように遅延クロックが出力される。この遅延ク
ロック信号は、無遅延クロックと共に排他的論理和ゲー
ト回路５４に入力され、例えば排他的論理和出力には図
４（ｄ）のようなクロック信号が出力される。

【００４３】今、可変パルス遅延回路５３の遅延時間を
入力クロック信号周期の１／２に設定したとすると、排
他的論理和ゲート回路５４からデューティの再生された
クロック信号が出力される。

【００４４】このクロック信号は、三角波発生部５５に
入力される。Ｑ６＝Ｑ８、２・Ｑ１１＝Ｑ７、Ｑ９＝Ｑ
１０、２・Ｒ４＝Ｒ７、Ｒ５＝Ｒ６とする。ただし、ト
ランジスタに対する等号はエミッタサイズが同じことを
表す。この場合、コンデンサＣ１に流れる充放電電流値
は等しくなり、Ｑ８によって充放電が切り換えられて三
角波信号を発生する。

【００４５】この三角波信号はバッファ５７を介してコ
ンパレータアンプ５８および６１に入力される。コンパ
レータアンプ５８においては、逆相入力に前記三角波信
号を入力し、正相入力には図７（ａ）で示すように、所
望の三角波信号の上頂点から１０％レベルを規定する電
圧Ｖ１０が入力される。

【００４６】コンパレータアンプ５８からは、三角波信
号のピーク値，オフセット値が規定値になっているとす
ると図７（ｃ）のような１０％負パルスが出力される。
一方、コンパレータアンプ６１においては、正相入力に
三角波信号を入力し、逆相入力に所望の三角波信号の下
頂点から１０％レベルを規定する電圧Ｖ９０が入力され
る。

【００４７】前述のように、三角波信号が規定値である
ならば図７（ｃ）のような１０％負パルスおよび９０％
負パルスがコンパレータアンプ５８，６１より出力され
る。この２つのパルスは図２７の回路例で示されるチャ
ージポンプ回路６２に入力される。５・Ｑ２９＝９・Ｑ
３３、Ｑ３３＝Ｑ３２＝Ｑ３６、Ｑ３１＝Ｑ３７、９・
Ｒ１５＝５・Ｒ１８、Ｒ１６＝Ｒ１７＝Ｒ１９とする
と、Ｑ３４，Ｑ３７がＯＮしたときに流れる電流値に対
して、Ｑ３３に流れる電流は１．８倍になる。

【００４８】このため、２つのコンパレータアンプ５
８，６１の出力パルスＰ１０，Ｐ９０のＬレベル期間の
和が三角波信号周期に対して２０％になったときのみ、
コンデンサＣ４（図２７参照）に対する放電電流と充電
電流の和が平衡してチャージポンプ回路６２の出力電圧
が安定する。ところで、三角波発生部５６より発生する
三角波信号はコンデンサＣ１に対して充放電電流のみで
発生させているので、三角波スロープは直線となってい
るため、前記チャージポンプ回路６２の平衡条件下にお
いて三角波信号のピーク値は所望の規定値になる。

【００４９】チャージポンプ回路６２の出力はピーク誤
差作成回路６３によってピーク誤差信号となり、三角波
信号発生部５６の充放電電流値を制御する。例えば、三
角波信号のピーク値が規定値より大きいとチャージポン
プ回路６２の出力電圧は上昇し、ピーク誤差作成回路６
３の出力電圧を下降させ、三角波信号のピークレベル値
を減少させるようにする。反対に、三角波信号のピーク
値が小さいとチャージポンプ回路６２の出力電圧が下降
し、ピーク誤差信号の電圧を上昇させて、三角波信号の
ピークレベル値を増大させ規定値に収束させる。

【００５０】一方、コンパレータアンプ５８の出力は図
２８の回路例で示されるチャージポンプ回路５９に入力
される。Ｑ２４＝Ｑ２６、９・Ｑ２３＝１０・Ｑ２７、
Ｒ１２＝Ｒ１３、１０・Ｒ１１＝９・Ｒ１４を満たすよ
うにすると、コンデンサＣ３に対する充電電流値と放電
電流の平均値が、パルスＰ１０のＬレベル期間が三角波
信号周期の１０％になったときのみ等しくなり、チャー
ジポンプ回路５９の出力電圧を平衡させる。

【００５１】もし、三角波信号発生部５６に入力される
クロック信号のデューティがとれていないとすると、三
角波信号を発生させるコンデンサＣ１に供給される充電
電流値と放電電流値が等しいため、三角波信号のオフセ
ット電圧が安定できず、従ってチャージポンプ回路５９
も平衡することができない。

【００５２】チャージポンプ回路５９の出力はオフセッ
ト誤差作成回路６０に入力され、オフセット誤差信号が
作成され、可変パルス遅延回路５３に入力され、パルス
遅延時間を変動することによってクロックデューティを
制御する。クロックデューティの制御は、三角波信号の
オフセット電圧を規定することになる。

【００５３】可変パルス遅延回路５３の回路例を図５に
示す。Ｑ１２＝Ｑ２２、Ｑ１３＝Ｑ２９、Ｑ１６＝Ｑ１
８、Ｑ１４＝Ｑ２０、Ｑ１５＝Ｑ２１、Ｒ８＝Ｒ１０と
する。

【００５４】図６は、この可変パルス遅延回路５３の動
作を示すタイムチャートである。図６（ａ), (ｂ）はＱ
１５／Ｂ，Ｑ２１／Ｂに入力される差動分周クロック信
号を示す（／Ｂはベースを表わす）。図６（ｃ), (ｄ）
はＱ１４／Ｅ，Ｑ２０／Ｅに出力される信号を示す（／
Ｅはエミッタを表わす）。また図６（ｅ), (ｆ）はＱ１
２／Ｅ，Ｑ２２／Ｅに出力される遅延クロック信号を示
す。遅延時間ｔｄはＣ２・Ｉｏ・Ｒ８／Ｉｄに比例す
る。ここでＩｄはＱ１７を流れる電流であり、オフセッ
ト誤差信号によって遅延時間ｔｄを制御できる。

【００５５】このため例えば、Ｑ８／Ｂの入力クロック
信号のデューティが大きい（Ｈレベル期間がＬレベル期
間に対して）時、三角波信号のオフセット電圧が安定せ
ず上昇するので、チャージポンプ回路５９の出力電圧が
上昇してオフセット誤差作成回路６０の出力電圧を下降
させ、Ｑ１７を流れる電流Ｉｄを減少させて遅延時間ｔ
ｄを減少することによってＱ８／Ｂに入力されるクロッ
ク信号のデューティを補正する。Ｑ８／Ｂの入力クロッ
ク信号のデューティが小さい場合も同様にして、クロッ
クデューティを補正する。

【００５６】Ｑ８／Ｂに入力されるクロック信号のデュ
ーティの収束値は、コンデンサＣ１の充電電流と放電電
流の比で規定されるが、ＩＣ回路技術では±１％以下の
バラツキに抑えることが可能である。

【００５７】起動回路５５はクロック欠落期間で三角波
信号発生部５６の出力電圧を図７（ａ）で示すＶ１００
の三角波信号の下頂点電圧に固定しておくためのもので
ある。Ｑ４＝Ｑ１１、Ｑ５＞２・Ｑ２、Ｒ１＞２・Ｒ３
にしておく。

【００５８】クロック欠落期間において、Ｑ８はＯＮし
てコンデンサＣ１は充電され続け、Ｖ１００以下になる
と、Ｑ５よりコンデンサＣ１に放電電流が供給されてＣ
１の充電をＶ１００で停止し、次に入力されるクロック
信号を待機する。

【００５９】図１に示した第２の三角波発生回路２６の
ブロック図を図８に示す。第２の三角波発生回路２６
は、基本的には単位画素変調用の三角波信号発生回路と
同様な構成でよい。しかし、三角波信号のオフセット値
制御においては、入力クロック信号のクロックデューテ
ィが確保されている（分周クロック）ので、本実施例で
はオフセット誤差作成回路６０の出力を電圧−電流変換
回路６４を使用して誤差電流に変換し、三角波信号発生
部出力に加算して三角波信号発生用コンデンサの充放電
電流バランスを制御して、三角波信号のオフセット値を
制御する。

【００６０】この方式にすることによって、第２の三角
波信号発生回路２６においても制御ループ数を２つに抑
えることができ、ループエラーに起因する位相，ピー
ク，オフセットの各ジッタ量を最小にすることができ
る。

【００６１】図９に、ＤＡＣ４５の構成例を示す。図９
には、第１の出力ＶＤＡ１の系統のみを示しているが、
第２の出力ＶＤＡ２の系統も同じ構成である。図９にお
いてＶＬ１は前述のＬＳＢ調整回路３９の出力であり、
ＶＭ１はＭＳＢ調整回路４０の出力である。

【００６２】画素データＤ１〜Ｄ８はラッチ回路にてク
ロック信号ＳＣＫの立ち上がりエッジでラッチされ、各
ラッチ出力ＬＤｎは電流ＳＷの制御端子に入力されてお
り、ＬＤｎがＨＩのときＳＷをオンさせる。ＳＷを流れ
る電流値はＶＭ１によって決定されており、その電流値
をＩｏとすると、ＤＡＣ４５の出力ＶＤＡ１は、

【００６３】

【数１】Ｄ１〜Ｄ８＝０のときＶＤＡ１＝ＶＬ１ Ｄ１〜Ｄ８＝１のときＶＤＡ１＝ＶＬ１−Ｒ・Ｉｏ と設定してある。

【００６４】次に、ＬＳＢ調整回路３９、および、ＭＳ
Ｂ調整回路４０を説明する。ＬＳＢ調整回路３９および
ＭＳＢ調整回路４０は、たとえば図７に示すＶ０からＶ
１００までＤＡＣ１８が出力するように調整する。ただ
し、Ｖ（ＶＬＢ）＞Ｖ（ＭＳＢ）。

【００６５】このとき、Ｖ０は三角波信号の頂点のＤＣ
レベルであり、Ｖ１００は三角波信号の下側の頂点レベ
ルである。三角波レベルおよびそのＤＣオフセットは三
角波発生回路の説明で述べたように、Ｖ１０，Ｖ９０と
いうＤＣレベルが基準となっている。

【００６６】したがって、ＤＡＣ４５の出力をＶ１０，
Ｖ９０またはその両方の関数で作ることにより、環境変
化等での三角波信号の信号レベル，ＤＣオフセットが変
動しても、その変動に追従することができる。

【００６７】ＬＳＢ調整回路３９の一例を図１０に示
す。調整端子４１に、たとえばＶ１０とＶ９０に相関の
ある電圧

【００６８】

【数２】 Ｖａｌ（＝ｎ・Ｖ１０＋（１−ｎ）・Ｖ９０） （０≦ｎ≦１） が入力されると、Ｑ８／Ｃには（／Ｃはコレクタを表わ
す）、

【００６９】

【数３】Ｖ（Ｑ８／Ｃ）＝Ｖ１０＋Ｒ２（（１−ｎ） ・（Ｖ１０−Ｖ９０）／Ｒ１）−Ｉ１） したがって、（Ｉ１・Ｒ２）をＶ１０，Ｖ９０と同じ関
数にしておくことにより、Ｖ（Ｑ８／Ｃ）は電源電圧Ｖ
ＣＣ、温度に依らず調整でき、その後も安定にできる。

【００７０】たとえば、ＬＳＢレベルの調整範囲をＶ０
〜Ｖ３０に設計するには、

【００７１】

【数４】 Ｒ２・Ｉ１＝Ｖ１０−Ｖ３０＝△Ｖ２０ （Ｖ１０−Ｖ９０）・Ｒ２／Ｒ１＝Ｖ０−Ｖ３０＝△Ｖ３０ △Ｖ２０：三角波レベルを１００％としたときの２０％
に当たるレベルとすればよく、端子４１の電圧（Ｖ１０
〜Ｖ９０）に応じて 端子４１電圧Ｖ１０のとき Ｖ３０ 端子４１電圧Ｖ９０のとき Ｖ０ にＬＳＢレベルを調整することができる。

【００７２】ＭＳＢ調整回路４０の一例を図１１に示
す。調整端子４３にはＬＳＢ調整端子Ｖａｌと同じ電圧
範囲をもつ

【００７３】

【数５】 Ｖａｍ（＝ｍ・Ｖ１０＋（ｌ−ｍ）・Ｖ９０） （０≦ｍ≦１） が入力される。Ｑ７／Ｂ電圧は

【００７４】

【数６】 Ｖ（Ｑ７／Ｂ）＝Ｖ９０＋ｍ（Ｖ１０−Ｖ９０）・Ｒ２／（Ｒ１＋Ｒ２） Ｑ１０／Ｂの電圧は

【００７５】

【数７】Ｖ（Ｑ１０／Ｂ）＝Ｖ（Ｑ７／Ｂ）−Ｒ３・Ｉ
１ （Ｒ３・Ｉ１）をＶ１０，Ｖ９０と同じ関数にしていく
ことにより、Ｖ（Ｑ１０／Ｂ）は、電源電圧ＶＣＣ、温
度に依らず、三角波のバイアスに相関のある電圧とな
る。

【００７６】図１１の波線で囲まれた部分は、フィード
バックアンプを形成しており、Ｑ１１／ＢがＱ１０／Ｂ
と同電位となるようにフィードバックがかかっている。
Ｑ１１／ＢにはＶＬ１からＱ１３の出力電流Ｉ２とＲ８
による電圧降下した電圧（Ｒ８・Ｉ２）がかかってい
る。

【００７７】ここで、Ｒ８，Ｉ２を図９におけるＲ，Ｉ
ｏとすることによりＱ１１／Ｂの電圧はＤＡＣ４５のＭ
ＳＢレベルとなる。従って、このフィードバックアンプ
はＤＡＣ４５のＭＳＢレベルがＱ１０／Ｂ電位となるよ
うな電流をＱ１６／Ｃに出力する。その電流をＤＡＣ４
５のバイアスに変換して、ＶＭ１としてＤＡＣ４５に出
力する。

【００７８】たとえば、ＭＳＢの調整範囲をＶ７０〜Ｖ
１００に設計するには、Ｑ７／Ｂの変化幅である｛（Ｖ
１０−Ｖ９０）・Ｒ２／（Ｒ１＋Ｒ２）｝をＶ３０（＝
Ｖ７０−Ｖ１００）に設計する。

【００７９】

【数８】 Ｒ２／（Ｒ１＋Ｒ２）＝Ｖ３０／Ｖ（１０／９０）＝３／８ ｍ＝０のときＱ７／Ｂ＝Ｖ９０であるのでＲ３によるレ
ベルシフト量は

【００８０】

【数９】Ｒ３・Ｉ１＝Ｖ１００−Ｖ９０＝△Ｖ１０ △Ｖ１０：三角波レベルの１０％の意味 と設計すれば、調整端子４３の電圧（Ｖ１０〜Ｖ９０）
により 端子４３電圧Ｖ１０のとき Ｖ７０ 端子４３電圧Ｖ９０のとき Ｖ１００ にＭＳＢレベルを調整することができる。

【００８１】次に、ＰＳ変換回路３０について説明す
る。図１２は本発明の一実施例におけるＰＳ変換回路３
０のブロック図を、図１３にその動作を説明するタイミ
ングチャートを示す。

【００８２】図１２において、ＳＫ１はデューティの保
証されていない画素クロック信号ＳＣＫ１を図１におけ
る三角波信号発生回路３４にてデューティ再生したクロ
ック信号であり、ＤＬＳＫ１はＳＫ１と９０°の位相差
をもつクロック信号である。ＳＣＫ１はデータラッチ２
〜５のクロック入力端子に入力されている。画素データ
Ｄ４〜Ｄ１は第１から第４のＤ型フリップフロップ（以
下、ＤＦＦという）のデータ入力端子にそれぞれ入力さ
れており、各ＤＦＦ６５〜６８はＳＣＫ１のタイミング
でそれぞれのデータをラッチし出力する。

【００８３】画素データのＭＳＢデータＤ４が入力され
ている第１のＤＦＦ６５の出力は、第１のＳＷ６９の第
１の入力端子に入力されている。ＳＷ６９のもう一方の
第２の入力端子には、画素データのＬＳＢデータＤ１が
入力されている第４のＤＦＦ６８の出力が入力されてい
る。

【００８４】ＳＷ７０の第１の入力端子にはＤ３が入力
されている第２ＤＦＦ６６出力、第２の入力端子にはＤ
２が入力されている第３のＤＦＦ６７出力が入力されて
いる。ＳＷ６９，７０の制御端子にはＳＫ１が入力され
ており、ＳＷ６９，７０の出力は、ＳＫ１がＨレベルの
とき第１の入力端子白丸側に、ＬＯレベル時第２の入力
端子黒丸側に切り替わるようになっている。

【００８５】さらに、ＳＷ６９の出力はＳＷ７１の第２
の入力端子に、ＳＷ７０の出力はＳＷ７１の第１の入力
端子に入力されている。ＳＷ７１の制御端子にはＤＬＳ
Ｋ１が入力されており、ＳＷ７１の出力はＤＬＳＫ１が
ＨＩのとき第１の入力端子白丸側に、ＬＯのとき第２の
入力端子黒丸側に切り替わる。

【００８６】ＳＷ７１の出力は図１３Ｆのように、パラ
レル−シリアル変換出力となっている。

【００８７】第２の実施例 ＰＷＭ画素変調を行うＬＢＰシステムにおいて、前述の
ように画素変調を単位画素や２倍・３倍画素単位と画素
単位を変えるだけでなく、画素変調位相を副走査単位で
制御するなど多彩な画素変調をして、高品位の印画像を
得ようとする要望がある。

【００８８】図１４は、上記要望に対処した画素変調装
置の第２の実施例である。図１と同一の動作をするブロ
ックについては同一の番号を付してある。

【００８９】ここでは、図１との差異について説明す
る。図１４に示されるように、本実施例では第１の三角
波発生回路４６に三角波信号の位相をモード信号Ｍ１で
０°、１８０°に切り換えるＳＷ５が追加されている。

【００９０】図１５（ａ）は水平同期信号ＮＨＤ、図１
５（ｂ）は入力クロック信号である。このとき、ＳＷ５
の出力クロック信号は図１５（ｃ）（Ｍ１＝“Ｌ”）、
図１５（ｄ）（Ｍ１＝“Ｈ”）のようになる。ただし図
１５（ｄ）中の斜線部においてクロックを反転しただけ
ではＨレベルになってしまい、三角波信号発生回路９の
動作上において好ましくないので、ブランキングクリア
回路６によるブランキングパルスとゲート回路７によ
り、斜線部期間を強制的にＬレベルにする。

【００９１】さらにモードＭ１がＨレベルの時、図３に
おけるオフセット誤差作成回路６０の出力極性を逆転さ
せるためにモードＭ１を入力する。図１５（ｃ), (ｄ）
の点線で示す三角波信号は三角波信号発生回路９の各々
の状態のときの出力信号を示す。

【００９２】一方、第２の三角波発生回路２６の入力ク
ロック信号は、倍画素変調位相制御回路４７と３倍画素
変調位相制御回路４８によってその位相を変えることが
できる。

【００９３】倍画素変調位相制御回路４７の出力にはモ
ードＭ２，Ｍ３の状態を（Ｍ３Ｍ２）で示すと、図１５
（ｅ）：（００），図１５（ｆ）：（０１），図１５
（ｇ）：（１０），図１５（ｈ）：（１１）のようにな
る。図１５（ｇ), (ｈ）中の斜線部期間においては、Ｓ
Ｗ１３によって位相を反転しただけではＨレベルになっ
てしまい三角波信号発生部２６の動作上好ましくないの
で、ブランキングクリア回路１４とゲート回路１５とに
より、斜線部期間を強制的にＬレベルにする。

【００９４】３倍画素変調位相制御回路４８の動作を説
明するタイミングチャートを図１６に示す。図１６
（ａ）は水平同期信号ＮＨＤ、図１６（ｂ）はデューテ
ィの再生されたクロック信号ＳＫ１である。ＳＫ１はＳ
Ｗ１８の制御信号Ｍ４がＬＯのとき選択され、一致回路
１９の入力端子に入力されている。排他的論理和回路１
９の出力はモード信号Ｍ２によりその極性を切り替える
ことができ、Ｍ２がＬＯのときＳＷ２０は排他的論理和
回路（一致）出力を、Ｍ２がＨＩのとき極性を反転して
不一致回路出力として出力する。

【００９５】ＳＷ２０の出力は第１，第２のＤＦＦ２
１，２２のクロック入力端子に入力されている。第１，
第２のＤＦＦ出力は水平同期信号ＮＨＤでクリアされて
おり、ＮＨＤ信号ＬＯの区間強制的にＬＯとなってい
る。第２のＤＦＦ２２の反転出力ＮＱ２は排他的論理和
回路１９の入力端子および第１のＤＦＦのデータ入力端
子に入力され、第１のＤＦＦ２１出力Ｑ１は第２のＤＦ
Ｆ２２データ入力端子に入力されている。

【００９６】図１６（ｂ）のクロック信号が排他的論理
和回路１９に入力されると、排他的論理和回路１９のも
う一方の入力端子にはＮＨＤによりクリアされていた第
２のＤＦＦの反転出力ＮＱ２（図１６（ｄ）、初期値Ｈ
Ｉ）により排他的論理和回路１９出力はＬＯからＨＩに
立ち上がる。それをクロックとするＤＦＦ２１，ＤＦＦ
２２はそれぞれのデータに応じてその出力を制御する
（図１６（ｆ), (ｇ））。

【００９７】次に図１６（ｅ）が立ち上がると、さらに
ＤＦＦ２１，ＤＦＦ２２は図１６のように変化するが、
このとき図１６（ｂ), (ｄ）により変化した排他的論理
和回路出力（図１６（ｅ））の立ち上がりによってＤＦ
Ｆ２２出力が変化し、排他的論理和回路出力をＬＯにす
る。この動作を続けるとＭ４＝ＬＯ，Ｍ２＝ＬＯにおい
て図１６（ｄ), (ｅ),（ｆ), (ｇ）が各ブロックから出
力される。

【００９８】３倍画素変調位相制御回路の入力クロック
（図１６（ｂ））に対し、ＤＦＦ２１出力（図１６
（ｆ））は３倍の周期の位相差０の信号となっており、
ＤＦＦ２２出力（図１６（ｇ））は、ＤＦＦ２１出力に
対して１２０°位相の遅れた信号になっている。

【００９９】Ｍ４＝ＬＯ，Ｍ２＝ＨＩの状態では、ＤＦ
Ｆ２１反転出力は図１６（ｈ）、ＳＷ２０の出力は図１
６（ｉ）、ＤＦＦ２１正出力は図１６（ｊ）、ＤＦＦ２
２出力は図１６（ｋ）となる。図１６（ｆ）に対して図
１６（ｊ）は６０°、図１６（ｋ）は１８０°が位相の
遅れた信号になっている。

【０１００】Ｍ４＝ＨＩ状態では、ＳＷ１８はゲート１
７の出力側が選択され図１６（ｃ）のブランキングパル
スによって、マスクされたクロック信号（図１６
（ｌ））が排他的論理和回路１９の入力端子に入力され
る。

【０１０１】排他的論理和回路出力以後の動作は、上述
の動作と同じであるため、ＤＦＦ２１，ＤＦＦ２２の各
出力はＭ２モードに応じ図１６（ｄ）〜（ｇ）が図１６
（ｂ）の一周期分遅れた信号となる。すなわち、図１６
（ｆ）に対してＤＦＦ２２出力は、Ｍ２＝ＬＯのとき２
４０°、Ｍ２＝ＨＩのとき３００°位相の遅れた信号と
なる。

【０１０２】ＤＦＦ２１，ＤＦＦ２２の出力はＳＷ２４
の入力端子にそれぞれ入力されている。ＳＷ２４の制御
端子にはモード信号Ｍ３，Ｍ４を入力とする排他的論理
和回路２３の出力が接続されており、排他的論理和回路
２３出力がＬＯのときＤＦＦ２２側、ＨＩのときＤＦＦ
２１側を選択する。

【０１０３】３倍画素変調位相制御回路４８の出力は、
モードＭ２，Ｍ３，Ｍ４の状態を（Ｍ４Ｍ３Ｍ２）で示
すと、図１５（ｉ）：（０００），図１５（ｊ）：（０
０１），図１５（ｋ）：（０１０），図１５（ｌ）：
（０１１），図１５（ｍ）：（１００），図１５
（ｎ）：（１０１）のようになる。

【０１０４】図１７に、各モード（Ｍ１〜Ｍ４）におけ
る単画素変調クロック（ＳＷ５出力），２倍画素変調ク
ロック（ゲート１５出力），３倍画素変調クロック（Ｓ
Ｗ２４出力）の位相を示す。

【０１０５】以下、第一の実施例と同様の動作により出
力端子３３に画素変調信号を出力することができる。た
だし、図１４におけるブロック２９は図１のＤＡＣ４
５，ＬＳＢ調整回路３９，ＭＳＢ調整回路を含んだＤＡ
Ｃ部であり、ブロック９は図３におけるデューティ再生
回路を除いた５５〜６３で示される三角波発生部であ
る。

【０１０６】第３の実施例 図１８に本発明の第３の実施例を示す。図１８におい
て、図１４と同じ動作をするブロックについては同一番
号が付けられている。また、図１４の出力端子３３が強
制ＨＬ制御回路７６に接続されて、モード信号Ｍ７，Ｍ
８により出力状態を制御されるようになっている。

【０１０７】端子３３に現れる信号はモード信号Ｍ７
（強制Ｌ）Ｍ８（強制Ｈ）によって画素データＤ１〜Ｄ
９に拘わらず画素変調信号出力を強制的にＨＬ制御され
る。これにより、たとえば印画濃度を０または１００％
にしたいとき、最小・最大パルス幅で設定される印画濃
度を使わずに、完全にまた広い範囲で保証することがで
きる。

【０１０８】図１９に図１８を説明するタイミングチャ
ートを示す。図１９において、（ａ）は画素データ、
（ｂ）は１倍クロックの三角波信号、（ｃ）はＰＷＭモ
ードだけの画素変調出力である。ここで、（ｃ）は印画
濃度０％を示す画素データ００Ｈに対して最小パルス幅
を、印画濃度１００％を示す画素データＦＦＨに対する
最大パルス幅を画素変調出力として出力する。これは、
最小・最大パルス幅付近で有効に変調するために必要な
セッティングである。

【０１０９】しかし、パルス幅が環境で安定になってい
たとしても、実際に印画されるにはレーザードライバ，
感光体等さまざまなものが介在するため、環境変化等で
完全に絶対印画濃度０％、１００％を保証することは難
しい。そこで、図１９（ｄ）のように強制ＨＬモードを
使用することにより、完全に絶対印画濃度０％，１００
％を保証する。

【０１１０】実施例による効果 以上説明したように、本発明を適用した画素変調装置に
よって、次の列挙する効果が得られる。

【０１１１】１）三角波信号のレベル値とオフセット値
をフィードバックループ回路によって規定することによ
り、無調整で電源電圧，環境温度，素子バラツキに対し
て安定な三角波信号を発生させ、それと比較するＤＡコ
ンバータ出力電圧を三角波信号のレベル値とオフセット
値と相関をもたせることによって、電源電圧，環境温度
に対して安定なＰＷＭ画素変調信号を得ることができ
る。

【０１１２】２）三角波信号のオフセット値を三角波発
生部に入力されるクロック信号デューティで制御したこ
とによって、本回路システムに入力されるクロック信号
のデューティを規定する必要が無くなり、したがって２
倍クロックの必要性がなくシステム構成上、有利であ
る。

【０１１３】３）従来の三角波発生回路のように大きな
電源電圧を必要とせず、加えてスロープの直線性のよい
三角波信号を発生することができる。

【０１１４】４）非常に簡単な構成の起動回路を追加す
ることで、欠落期間が存在しかつ欠落期間の前後でクロ
ック位相が変化するビデオクロックのような同期クロッ
ク信号に対しても、起動特性の優れた構成にできる。

【０１１５】５）ＰＷＭ信号の最小パルス幅・最大パル
ス幅の設定を完全に独立させることができるので、容易
に調整することができる。

【０１１６】６）画素変調の単位は、単画素，２倍画
素，３倍画素とモード信号によって変えることができ、
さらにその変調位相を単画素変調時は０°，１８０°、
２倍画素変調時は０°，９０°，１８０°，２７０°、
３倍画素変調時は０°，６０°，１２０°，１８０°，
２４０°，３００°と単画素変調の半周期単位で変える
ことができるので、多彩な画素変調をして高品位の印画
像を得ることができる。

【０１１７】７）画素クロック周期をＮ分割した時間間
隔でＮビットのシリアル−パラレル変換を行う画素変調
において、制御されたディレー量のディレー回路とそれ
に相関をもったディレー回路の出力によりシリアル−パ
ラレル変換を行うことにより、Ｎ倍のクロックが必要な
いシステムを構成できる。

【０１１８】

【発明の効果】以上説明したとおり本発明によれば、高
周波クロックを使用することなく高安定かつ高速・高精
細な画像形成を可能とした画素変調装置を提供すること
ができる。

【図面の簡単な説明】

【図１】第１の実施例による画素変調装置を示すブロッ
ク図である。

【図２】第１の動作を説明するタイミング図である。

【図３】第１に示した三角波発生回路を示す図である。

【図４】第３の動作を説明するタイミング図である。

【図５】第１の実施例における可変ディレー回路を示す
図である。

【図６】図５の動作を説明するタイミング図である。

【図７】第１の実施例におけるＰＷＭ変調の概念を示す
図である。

【図８】第１の実施例における三角波発生回路を示すブ
ロック図である。

【図９】第１の実施例におけるＤＡコンバータを示すブ
ロック図である。

【図１０】第１の実施例におけるＬＳＢ調整回路を示す
回路図である。

【図１１】第１の実施例におけるＭＳＢ調整回路を示す
回路図である。

【図１２】第１の実施例におけるパラレル−シリアル変
換回路を示す回路図である。

【図１３】図１２の動作を説明するタイミング図であ
る。

【図１４】第２の実施例による画素変調装置を示すブロ
ック図でる。

【図１５】図１４の動作を説明するタイミング図であ
る。

【図１６】３倍画素変調位相制御回路の動作を説明する
タイミング図である。

【図１７】画素変調位相とモード信号との関係を示す図
である。

【図１８】第３の実施例による画素変調装置を示すブロ
ック図である。

【図１９】図１８の動作を説明するタイミングチャート
である。

【図２０】従来の画素変調装置を示すブロック図であ
る。

【図２１】図２０の動作を説明するタイミング図であ
る。

【図２２】三角波発生回路の従来例を示す回路図であ
る。

【図２３】画像のドットイメージ図である。

【図２４】従来の画素変調におけるタイミング図であ
る。

【図２５】シフトレジスタ構成例を示すブロック図であ
る。

【図２６】図２５の動作を説明するタイミング図であ
る。

【図２７】チャージポンプの回路例を示す図である。

【図２８】チャージポンプの回路例を示す図である。

【符号の説明】

１ クロック入力端子 ２ 分周回路 ３ 可変パルス遅延回路 ６ ブランキングパルス発生回路 ８ 可変パルス遅延回路 ９ 三角波発生回路 １４ ブランキングパルス発生回路 １６ ブランキングパルス発生回路 ２１ Ｄフリップフロップ ２２ Ｄフリップフロップ ２６ 三角波発生回路 ３０ パラレル−シリアル変換回路 ３３ 画素変調信号出力端子 ３５ ２分周回路 ３６ ３分周回路 ３９ ＬＳＢ調整回路 ４０ ＭＳＢ調整回路 ４５ ＤＡコンバータ ５３ 可変パルス遅延回路 ５５ 起動回路 ５６ 三角波発生部 ５９ チャージポンプ ６０ 誤差作成回路 ６２ チャージポンプ ６３ 誤差作成回路 ６４ 画素データ入力端子 ６５ Ｄフリップフロップ ６６ Ｄフリップフロップ ６７ Ｄフリップフロップ ６８ Ｄフリップフロップ

Claims (7)

【特許請求の範囲】
1. 【請求項１】 画像データに対応した可視画像を形成す
   る個々の画素に対して階調処理のための画素変調を施す
   画素変調装置において、 入力クロック信号に同期した三角波信号を発生する三角
   波発生手段と、 前記三角波信号を複数のしきい値で比較する複数の比較
   手段と、 前記比較手段の少なくとも１つからの出力に基づいて前
   記入力クロック信号のデューティを制御する位相制御手
   段とを具備したことを特徴とする画素変調装置。
2. 【請求項２】 請求項１において、前記位相制御手段
   は、入力クロック信号を分周する分周手段と、該分周ク
   ロックを任意に遅延できる第１の可変パルス遅延手段と
   を備え、所定の比較手段からの出力に基づいて入力クロ
   ック信号のデューティを制御することを特徴とする画素
   変調装置。
3. 【請求項３】 請求項１において、前記三角波発生手段
   と前記比較手段と前記位相制御手段から成る三角波信号
   発生回路は、三角波信号のレベルを管理する第１の制御
   ループと該三角波信号のＤＣオフセット分を管理する第
   ２の制御ループを備えたことを特徴とする画素変調装
   置。
4. 【請求項４】 請求項３にさらに加えて、前記三角波信
   号のレベルを規定する制御値と、前記三角波信号のＤＣ
   オフセット分を規定する制御値を入力とする制御手段を
   備えたことを特徴とする画素変調装置。
5. 【請求項５】 請求項１にさらに加えて、入力クロック
   に対応した最小単位画素のＮ倍の画素を１単位として画
   素変調するとき、該入力クロック周期の１／２周期を単
   位として画素変調位相を可変できる画素変調位相制御手
   段を備えたことを特徴とする画素変調装置。
6. 【請求項６】 請求項２にさらに加えて、前記第１の可
   変パルス遅延手段の遅延量と相関のある遅延量をもつ複
   数のパルス遅延手段と、前記第１の可変パルス遅延手段
   の出力と該複数のパルス遅延手段の出力によって制御さ
   れるパラレル−シリアル変換手段とを備え、所定の条件
   下において当該パラレル−シリアル変換されたデータを
   出力することを特徴とする画素変調装置。
7. 【請求項７】 請求項１にさらに加えて、画素変調出力
   を強制的にハイレベルおよびローレベルに制御する出力
   制御手段を備えたことを特徴とする画素変調装置。