JP2000127514A

JP2000127514A - 画像形成装置

Info

Publication number: JP2000127514A
Application number: JP31995898A
Authority: JP
Inventors: Masaaki Ishida; 雅章石田; Hidetoshi Ema; 秀利江間
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1998-10-23
Filing date: 1998-10-23
Publication date: 2000-05-09

Abstract

(57)【要約】【課題】動作速度が速い場合でも画像の高階調性を実
現できるパルス幅変調方式を用いた画像形成装置を提供
する。【解決手段】デジタル多値画像データに基づきパルス
幅変調された画像変調信号によって画像を形成する画像
形成装置であって、デジタル多値画像データに略反比例
する遅延信号を生成し、基準となる基本信号の正転もし
くは反転信号を前記遅延信号に基づき所望の位相で遅延
させるアナログ遅延部１６と、前記アナログ遅延部１６
で生成されたパルスと前記基本信号とに基づいてパルス
幅信号を生成するパルス幅生成部１８とを有し、パルス
幅生成部１８で生成されたパルス幅信号を画像変調信号
として画像を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、レーザプリンタ，
ＬＥＤプリンタ，光ディスク装置，デジタル複写機，光
通信装置等における光源の光出力を制御および変調する
ことなどに利用されるパルス幅変調方式を用いた画像形
成装置に関する。

【０００２】

【従来の技術】近年、光源の光出力を変調する方式とし
て、光の量自体を変調するパワー変調方式、光の点灯時
間を変調するパルス幅変調方式、およびその両者を組み
合わせたパワー・パルス幅混合変調方式などがある。そ
れらの方式のうち、パルス幅変調方式としては、例えば
図１９に示すように、各パルス発生周期に対応した三角
波もしくはのこぎり波を発生し(図１９(ａ))、三角波も
しくはのこぎり波のレベルをコンパレータを用いてスラ
イスレベルと比較することでパルス幅変調信号を生成す
る(図１９(ｂ))所謂アナログ的なパルス幅変調方式や、
例えば、図２０に示すように、高周波クロックを生成し
(図２０(ａ))、デジタル的にそのクロックを分周するこ
とで遅延パルスを生成し(図２０(ｂ)，(ｃ)，(ｄ))、そ
の論理和または論理積でパルス幅変調信号(図２０(ｅ)
には、図２０(ｂ)のパルスと図２０(ｃ)のパルスとの論
理積をとったパルス幅変調信号が示されている)を生成
する所謂デジタル式のパルス幅変調方式などが提案され
ている。

【０００３】

【発明が解決しようとする課題】ところで、近年、パル
ス幅変調にて画像の階調表現を行なう画像形成装置にお
いては動作速度の高速化が望まれている。なお、図２１
には、パルス幅変調にて画像の階調表現を行なう仕方の
一例が示されている。すなわち、１画素を黒画素として
表現する場合には、図２１(ａ)に示すように、１画素分
(１ドット分)のパルス幅をもつパルスを生成する。ま
た、１画素を白画素として表現する場合には、図２１
(ｂ)に示すように、パルス幅が０のパルスを生成する
(すなわち、パルスを発生しない)。また、１画素を中間
画素(グレイ階調の画素)として表現する場合には、図２
１(ｃ)あるいは(ｄ)に示すように、１画素分(１ドット
分)のパルス幅よりも小さいパルス幅をもつパルスを生
成することによって、階調表現を行なうことができる。

【０００４】しかしながら、パルス幅変調方式として、
上述した従来のアナログ的なパルス幅変調方式を用いる
場合、三角波もしくはのこぎり波の直線性，再現性と動
作速度の高速化とが両立しない。すなわち、動作速度を
高速化させると、三角波もしくはのこぎり波の直線性
(リニアリティー)を得ることが困難になり、正確なパル
ス幅を得ることができない。また、パルス幅変調方式と
して上述した従来のデジタル式のパルス幅変調方式を用
いる場合には、最高動作周波数はデバイスに依存し、画
像の階調性と動作速度の高速化が両立しない。

【０００５】例えば、画素クロックが５０ＭＨｚにおい
て２５６値変調をパルス幅で行なおうとすれば、アナロ
グ的なパルス幅変調方式においては２０ｎ秒の周期にお
いて三角波もしくはのこぎり波に良好な直線性およびス
イングをもたせることは困難である。また、デジタル式
のパルス幅変調方式においては５０ＭＨｚ×２５６＝１
２．８ＧＨｚのクロックを有する構成が必要となるが、
１２．８ＧＨｚのクロックを有する構成を実現すること
は困難である。

【０００６】このように、従来では、高階調性を実現で
き、かつ、高速動作を実現するパルス幅変調方式は困難
であった。

【０００７】本発明は、動作速度が速い場合でも画像の
高階調性を実現できるパルス幅変調方式を用いた画像形
成装置を提供することを目的としている。

【０００８】

【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、デジタル多値画像データに
基づきパルス幅変調された画像変調信号によって画像を
形成する画像形成装置であって、デジタル多値画像デー
タに略反比例する遅延信号を生成し、基準となる基本信
号の正転もしくは反転信号を前記遅延信号に基づき所望
の位相で遅延させるアナログ遅延手段と、前記アナログ
遅延手段で生成されたパルスと前記基本信号とに基づい
てパルス幅信号を生成するパルス幅生成手段とを有し、
パルス幅生成手段で生成されたパルス幅信号を画像変調
信号として画像を形成することを特徴としている。

【０００９】また、請求項２記載の発明は、請求項１記
載の画像形成装置において、前記アナログ遅延手段は、
第１の遅延制御電流Ｉｉを生成する第１の遅延制御電流
生成手段と、第２の遅延制御電流Ｉｊ(ｊ≠ｉ)を生成す
る第２の遅延制御電流生成手段と、第１の遅延制御電流
Ｉｉと第２の遅延制御電流Ｉｊとの差分(Ｉｉ−Ｉｊ)と
デジタル多値画像データＡｎとに基づき、遅延量制御電
流Ｉｎを遅延信号として算出する遅延量制御電流算出手
段と、基準となる基本信号の正転もしくは反転信号を前
記遅延信号に基づき遅延させる遅延手段とにより構成さ
れていることを特徴としている。

【００１０】また、請求項３記載の発明は、請求項２記
載の画像形成装置において、前記第１および第２の遅延
制御電流生成手段は、所定のパルスを遅延する遅延手段
と、遅延したパルスの位相遅れ量を検出する位相検出手
段と、前記位相検出手段により出力される位相遅れ検出
信号と基準信号とを比較し前記遅延手段の遅延量を制御
する反転増幅手段とにより構成されていることを特徴と
している。

【００１１】また、請求項４記載の発明は、請求項２記
載の画像形成装置において、前記遅延量制御電流算出手
段は、階調を表現するデータをＤ／Ａ変換してＤ／Ａ変
換結果Ａｎを出力するＤ／Ａ変換手段と、ＩｉとＩｊの
乗算結果を、Ｄ／Ａ変換手段からのＤ／Ａ変換結果Ａｎ
によって割算して遅延信号Ｉｎを得る割算手段とから構
成されていることを特徴としている。

【００１２】また、請求項５記載の発明は、デジタル多
値画像データに基づきパルス幅変調された画像変調信号
によって画像を形成する画像形成装置であって、所定周
波数の基準となるクロック信号に対し、周波数が逓倍さ
れた逓倍クロック信号を生成し、生成した逓倍クロック
信号から所定の位相遅延した複数のパルスを生成するデ
ジタル遅延手段と、デジタル多値画像データの上位ビッ
ト信号に基づき、前記位相の異なる複数のパルスのうち
の１つのパルスを選択するパルス選択手段と、デジタル
多値画像データの下位ビット信号に基づき遅延信号を生
成し、前記パルス選択手段で選択されたパルスを前記遅
延信号に基づき所望の位相で遅延させるアナログ遅延手
段と、前記アナログ遅延手段で生成されたパルスと前記
デジタル遅延手段により生成された複数のパルスのうち
の１つのパルスとに基づいてパルス幅信号を生成するパ
ルス幅生成手段とを有し、パルス幅生成手段で生成され
たパルス幅信号を画像変調信号として画像を形成するこ
とを特徴としている。

【００１３】また、請求項６記載の発明は、請求項５記
載の画像形成装置において、前記アナログ遅延手段は、
第１の遅延制御電流Ｉｉを生成する第１の遅延制御電流
生成手段と、第２の遅延制御電流Ｉｊ(ｊ≠ｉ)を生成す
る第２の遅延制御電流生成手段と、第１の遅延制御電流
Ｉｉと第２の遅延制御電流Ｉｊとの差分(Ｉｉ−Ｉｊ)と
デジタル多値画像データの下位ビット信号Ａｎとに基づ
き、遅延量制御電流Ｉｎを遅延信号として算出する遅延
量制御電流算出手段と、前記パルス選択手段で選択され
たパルスを前記遅延信号に基づき遅延させる遅延手段と
により構成されていることを特徴としている。

【００１４】また、請求項７記載の発明は、請求項６記
載の画像形成装置において、前記第１および第２の遅延
制御電流生成手段は、所定のパルスを遅延する遅延手段
と、遅延したパルスの位相遅れ量を検出する位相検出手
段と、前記位相検出手段により出力される位相遅れ検出
信号と基準信号とを比較し前記遅延手段の遅延量を制御
する反転増幅手段とにより構成されていることを特徴と
している。

【００１５】また、請求項８記載の発明は、請求項６記
載の画像形成装置において、前記遅延量制御電流算出手
段は、デジタル多値画像データの下位ビット信号をＤ／
Ａ変換してＤ／Ａ変換結果Ａｎを出力するＤ／Ａ変換手
段と、ＩｉとＩｊの乗算結果を、Ｄ／Ａ変換手段からの
Ｄ／Ａ変換結果Ａｎによって割算して遅延信号Ｉｎを得
る割算手段とから構成されていることを特徴としてい
る。

【００１６】また、請求項９記載の発明は、請求項５記
載の画像形成装置において、さらに、第１のモードと第
２のモードとの切換を行なうモード切換手段を有し、第
１のモード時には前記基準となるクロック信号の周期を
１画素とするパルス幅変調を行ない、第２のモード時に
は前記基準となるクロック信号の半分の周期を１画素と
するパルス幅変調を行なうことを特徴としている。

【００１７】また、請求項１０記載の発明は、請求項１
または請求項５記載の画像形成装置において、該画像形
成装置は、画像変調信号としてのパルス幅信号により半
導体レーザの光出力を駆動し、該光出力を回転感光体に
走査する走査手段と、前記回転感光体に対し所定の位置
において前記走査手段からの走査光を検出する走査光検
出手段とを有し、前記走査光検出手段からの検出信号に
基づいた所定のダイミングで前記デジタル値画像データ
に応じた静電潜像を形成し、記録媒体に前記静電潜像に
応じた画像を形成するようになっており、前記画像形成
装置は、さらに、前記半導体レーザの光出力を受光素子
により検出した受光信号と基準信号を比較し前記半導体
レーザの光出力を制御する誤差増幅部と、前記誤差増幅
部より得られた半導体レーザ駆動電流により所望の光出
力で半導体レーザを駆動する半導体レーザ駆動部と、前
記走査光検出手段からの検出信号に同期した基準となる
クロック信号を生成するクロック生成部とを有している
ことを特徴としている。

【００１８】

【発明の実施の形態】図１は本発明に係る画像形成装置
に用いられるパルス幅変調装置の構成例を示す図であ
る。図１のパルス幅変調装置は、ＶＣＯ１１，分周回路
１２，位相比較器または位相周波数比較器１３を有し、
位相の異なる複数のパルス、例えばＸ０，Ｘ１，Ｘ２，
Ｘ３を生成するＰＬＬ(フェーズ・ロックド・ループ)回路
１と、ＰＬＬ回路１で生成された位相の異なる複数のパ
ルスのうちの１つのパルスを選択するセレクタ１５と、
セレクタ１５により選択されたパルスの位相をアナログ
的に遅延させるアナログ遅延部１６と、アナログ遅延部
１６により位相が一定量遅れたパルスと基準となる基本
信号(例えば、外部からのクロックＣＬＫ、あるいは、
ＰＬＬ回路１により生成された位相の異なる複数のパル
スのうちの１つのパルス(例えばＸ０など))とによりパ
ルス幅を生成するパルス幅生成部１８とから構成されて
いる。

【００１９】図２は図１のパルス幅変調装置の動作の概
略を説明するためのタイムチャートである。図２におい
ては、説明を簡単にするため、ＰＬＬ回路１において、
外部からのクロック(画素クロック)ＣＬＫの周波数は４
逓倍されるとする。例えば、ＰＬＬ回路１に入力するク
ロックの周波数が５０ＭＨｚであるとき、ＰＬＬ回路１
のＶＣＯ１１から出力されるパルス周波数は、５０×４
＝２００ＭＨｚになるとする。図２(ａ)には４逓倍され
たクロック(４×ＣＬＫ)が示されている。ここで、この
４逓倍されたクロックのデューティは５０％であるとす
る。これは、４逓倍されたクロック(４×ＣＬＫ)の周波
数(例えば２００ＭＨｚ)をさらに逓倍して４００ＭＨｚ
の周波数のものにすることができるからである。

【００２０】また、ＰＬＬ回路１の分周回路１２は、Ｖ
ＣＯ１１から出力される４逓倍されたクロック(４×Ｃ
ＬＫ)より図２(ｂ)〜(ｅ)に示すようなπ／４づつ位相
の異なるパルスＸ０〜Ｘ３を生成する。ここで、このパ
ルス幅変調装置のパルス幅変調によって画像の階調表現
を行なうとする場合、最上位ビットがＤ４，最下位ビッ
トがＤ０であるデジタル多値画像データ(デジタルデー
タ；階調を表現するデータ)が入力されると仮定し(すな
わち、１ドットあたり２⁵＝３２階調のパルス幅変調を
行なうと仮定し)、図１に示すように、上位ビットＤ
４，Ｄ３，Ｄ２がセレクタ１５に入力し、下位ビットデ
ータＤ１，Ｄ０がアナログ遅延部１６に入力するとす
る。この例の場合、セレクタ１５における論理は、セレ
クタ１５の出力をＰ_Sとするとき、例えば次式で表わさ
れる。

【００２１】

【数１】Ｐ_S ＝Ｄ４・(Ｄ３・Ｄ２・Ｘ３＋Ｄ３・＊Ｄ２・Ｘ
２＋＊Ｄ３・Ｄ２・Ｘ１＋＊Ｄ３・＊Ｄ２・Ｘ０)＋＊Ｄ４・
(Ｄ３・Ｄ２・＊Ｘ３＋Ｄ３・＊Ｄ２・＊Ｘ２
＋＊Ｄ３・Ｄ２・＊Ｘ１＋＊Ｄ３・＊Ｄ２・＊Ｘ０)

【００２２】すなわち、セレクタ１５からは、データＤ
４，Ｄ３，Ｄ２に応じて、Ｘ３，Ｘ２，Ｘ１，Ｘ０，＊
Ｘ３，＊Ｘ２，＊Ｘ１，＊Ｘ０のいずれか１つが選択さ
れて出力される。なお、＊は反転記号である。

【００２３】次に、アナログ遅延部１６においては、下
位ビットデータＤ１，Ｄ０に従い、Ｘ０の周期をＴとす
るとき、Ｄ１・Ｄ０を(３/３２)Ｔ遅延とし、Ｄ１・＊Ｄ
０を(２/３２)Ｔ遅延とし、＊Ｄ１・Ｄ０を(１/３２)Ｔ
遅延とし、＊Ｄ１・＊Ｄ０を遅延なしとする。いま、例
えば、Ｄ４，Ｄ３，Ｄ２，Ｄ１，Ｄ０が(１，１，０，
１，０)であるときには、アナログ遅延部１６の出力を
Ｄ_PLSとすると、アナログ遅延部１６の出力Ｄ_PLSは、図
２(ｆ)に示すように、Ｘ２＋Δ１(Δ１＝(２/３２)Ｔ遅
延)となる。そして、パルス幅生成部１８では、例え
ば、アナログ遅延部１６の出力Ｄ_PLSと＊Ｘ０との論理
積をとってＵとする。上述の例では、Ｕ＝＊Ｘ０・(Ｘ２
＋Δ１)となり、図２(ｇ)に示すようなパルスＵが得ら
れる。また、パルス幅生成部１８では、Ｄ４・Ｘ０＋Ｕ
をパルス幅信号ＰＷＭＯＵＴとして最終的に出力する。
すなわち、上述の例では、最上位ビットＤ４が１である
ので、図２(ｈ)に示すようなパルス幅信号ＰＷＭＯＵＴ
を１ドットに出力することができる。

【００２４】なお、図２の例では、１ドット内において
左に寄せたドットを形成しているが、セレクタ１５の論
理やアナログ遅延部１６の設定により、ドット内におい
て右に寄せたドット形成も可能である。図３には、ドッ
ト内において右に寄せたドットを形成する例が示されて
いる。なお、図３において、図３(ａ)乃至(ｅ)に示す基
本パルス４×ＣＬＫ，分周パルスＸ０〜Ｘ３は、図２
(ａ)乃至(ｅ)に示すものと同じである。

【００２５】ドット内において右に寄せたドットを形成
する場合には、セレクタ１５における論理は、セレクタ
１５の出力をＰ_Sとするとき、次式で表わされる。

【００２６】

【数２】Ｐ_S ＝Ｄ４・(Ｄ３・Ｄ２・Ｘ０＋Ｄ３・＊Ｄ２・Ｘ
１＋＊Ｄ３・Ｄ２・Ｘ２＋＊Ｄ３・＊Ｄ２・Ｘ３)＋＊Ｄ４・
(Ｄ３・Ｄ２・＊Ｘ０＋Ｄ３・＊Ｄ２・＊Ｘ１
＋＊Ｄ３・Ｄ２・＊Ｘ２＋＊Ｄ３・＊Ｄ２・＊Ｘ３)

【００２７】すなわち、この場合も、セレクタ１５から
は、データＤ４，Ｄ３，Ｄ２に応じて、Ｘ３，Ｘ２，Ｘ
１，Ｘ０，＊Ｘ３，＊Ｘ２，＊Ｘ１，＊Ｘ０のいずれか
１つが選択されて出力されるが、図３(数２)の例では、
図２(数１)の例に対し、Ｘ０，Ｘ１，Ｘ２，Ｘ３，＊Ｘ
０，＊Ｘ１，＊Ｘ２，＊Ｘ３の選択論理の順序が逆にな
っている。

【００２８】そして、図３の例では、アナログ遅延部１
６において、Ｄ１・Ｄ０を(１/３２)Ｔ遅延とし、Ｄ１・
＊Ｄ０を(２/３２)Ｔ遅延とし、＊Ｄ１・Ｄ０を(３/３
２)Ｔ遅延とし、＊Ｄ１・＊Ｄ０を(４/３２)Ｔ遅延とす
る。いま、例えば、Ｄ４，Ｄ３，Ｄ２，Ｄ１，Ｄ０が
(１，０，１，０，１)であるときには、アナログ遅延部
１６の出力Ｄ_PLSは、図３(ｆ)に示すように、Ｘ２＋Δ
２(Δ２＝(３/３２)Ｔ遅延)となる。そして、パルス幅
生成部１８では、アナログ遅延部の出力Ｄ_PLSとＸ０と
の論理積をとってＵとする。上述の例では、Ｕ＝Ｘ０・
(Ｘ２＋Δ２)となり、図３(ｇ)に示すようなパルスＵが
得られる。また、パルス幅生成部１８では、Ｄ４・＊Ｘ
０＋Ｕをパルス幅信号ＰＷＭＯＵＴとして最終的に出力
する。すなわち、上述の例では、最上位ビットＤ４が１
であるので、図３(ｈ)に示すようなパルス幅信号ＰＷＭ
ＯＵＴを１ドットに出力することができる。

【００２９】このように、セレクタ１５の論理やアナロ
グ遅延部１６の設定により、ドット内において右に寄せ
たドット形成も可能であり、上記論理や遅延を切り替え
るモードセレクタがあれば、外部制御信号により、１ド
ット内でドット毎に左寄せ、右寄せのドット形成が可能
である。

【００３０】図４はアナログ遅延部１６の構成例を示す
図である。図４を参照すると、アナログ遅延部１６は、
第１の遅延制御電流Ｉｉを生成する第１の遅延制御電流
生成部１９ａと、第２の遅延制御電流Ｉｊ(ｊ≠ｉ)を生
成する第２の遅延制御電流生成部１９ｂと、第１の遅延
制御電流Ｉｉと第２の遅延制御電流Ｉｊとの差分(Ｉｉ
−Ｉｊ)と階調を表現するデータ(デジタル多値画像デー
タ)Ａｎとに基づき、遅延量すなわち遅延信号(いま遅延
させたい量を決定する遅延電流)Ｉｎを算出する遅延量
制御電流算出部２０と、遅延量制御電流部２０によって
算出された遅延信号(遅延電流)に基づき基準となる基本
信号の正転もしくは反転信号を遅延させる遅延部２５と
を備えている。なお、以下の説明では、第１の遅延制御
電流生成部１９ａと第２の遅延制御電流生成部１９ｂと
を合わせて、便宜上、遅延量制御部１７と称す。また、
遅延量制御電流算出部２０は、デジタル多値画像データ
(階調を表現するデジタル多値画像データのうち、下位
ビットデータ(例えば、Ｄ１，Ｄ０))をＤ／Ａ変換して
Ｄ／Ａ変換結果Ａｎを出力するＤ／Ａ変換回路３１と、
ＩｉとＩｊの乗算結果を、Ｄ／Ａ変換回路３１からのＤ
／Ａ変換結果Ａｎによって割算して遅延信号Ｉｎを得る
割算回路３２とから構成されている。

【００３１】また、図５は第１の遅延制御電流生成部１
９ａの一構成例を示す図である。図５の例では、第１の
遅延制御電流生成部１９ａは、所定のパルスを遅延させ
る遅延部２１と、遅延したパルスの位相遅れ量を検出す
る位相検出部２２と、位相検出部２２の出力(位相遅れ
検出信号)と基準信号とを比較して遅延部２１の遅延量
を制御する誤差ＡＭＰ部(反転増幅部)２３とからなって
おり、ある遅れ量が制御されている電流、すなわち遅延
制御電流Ｉｉを生成するようになっている。

【００３２】また、図６は第１の遅延制御電流生成部１
９ａの他の構成例を示す図である。図６の構成例は図５
とほぼ同様であるが、図６の構成の場合、位相検出部２
２に制御信号を加えて位相遅れ検出量を制御できる構成
とすることにより、誤差ＡＭＰ部２３の回路構成を簡略
化でき、回路素子数を低減することができる。

【００３３】図７は第１の遅延制御電流生成部１９ａの
動作を説明するための図である。先ず、図７(ａ)，
(ｂ)，(ｃ)，(ｄ)に示すように、例えばパルスＸ０，＊
Ｘ０は、遅延部２１により時間ΔＴだけ遅延されてＸ０
Ｄ，＊Ｘ０Ｄとなる。この場合、位相検出部２２は、次
式で表わされる論理αを出力する。

【００３４】

【数３】α＝＊Ｘ０・Ｘ０Ｄ＋Ｘ０・＊Ｘ０Ｄ

【００３５】この場合、Ｘ０・＊Ｘ０Ｄ，＊Ｘ０・Ｘ０Ｄ
は、図７(ｅ)，(ｆ)に示すように、同期Ｔで現れる遅延
時間ΔＴのパルスであり、Ｘ０・＊Ｘ０Ｄ＋＊Ｘ０・Ｘ０
Ｄ，すなわちαは、図７(ｇ)に示すように、Ｔ／２周期
で現れる遅延時間ΔＴのパルスとなる。ここで、論理α
に対応する電流出力をＩｃとし、そのピーク電流値をＮ
×Ｉｒｅｆとし、誤差ＡＭＰ部２３において、電流出力
Ｉｃと基準信号となる基準電流Ｉｒｅｆとを比較して、
遅延部２１の遅延量を決定する電流Ｉｉを制御する。こ
の場合、例えば、Ｎ＝４とすれば、遅延時間ΔＴ＝Ｔ／
８となる場合にαの積分波形の平均値がＩｒｅｆとなる
ので、Ｉｉは、遅延時間ΔＴ＝Ｔ／８となるように制御
される。一般に、遅延時間ΔＴ＝Ｔ／(２Ｎ)と表わすこ
とができる。つまり、Ｎを自由に設定することにより、
入力パルスＸ０の半分の周期Ｔ／２の範囲内の遅延で、
制御された遅延パルス(遅延電流パルスＩｉ)を自在に得
ることができる。

【００３６】図８は第１の遅延制御電流生成部１９ａを
バイポーラトランジスタで構成した場合の具体的な回路
例を示す図である。図８の回路の動作を説明する。図８
の回路では、Ｑ１６，Ｑ１７，Ｑ１８，およびＲ０で構
成される電流源により、遅延量を決定する電流Ｉｉを生
成する。入力されるパルスＸ０，＊Ｘ０は、Ｑ１，Ｑ２
で構成されるダイオード負荷回路およびＱ１９，Ｑ２０
で構成されるエミッタフォロワ回路により遅延される。
Ｑ１，Ｑ２で構成されるダイオード負荷回路の出力は、
非常に小さい振幅であるので、Ｑ３，Ｑ４，Ｒ３，Ｒ４
で構成される２値化回路を介すことでスイングを調整す
る。Ｑ５，Ｑ６，Ｑ７，Ｑ８，Ｑ９，Ｑ１０で構成され
る二重平衡回路、すなわちＥＣＬ(エミッタ・カップルド
・ロジック)回路は、その電流出力Ｉｃに対応する論理を
αとすると、α＝＊Ｘ０・Ｘ０Ｄ＋Ｘ０・＊Ｘ０Ｄであ
り、その電流出力ＩｃはＱ１１，Ｑ１２で構成されるカ
レントミラー回路により反転されて、Ｑ１４，Ｒ１で構
成される基準電流Ｉｒｅｆと比較される。この比較部で
あるＱ１４のコレクタはハイインピーダンスであり、ま
た、接地電位ＧＮＤに対し容量Ｃ１が接続されているこ
とにより，Ｉｃと基準電流Ｉｒｅｆとが比較され、その
出力はＱ１５，Ｒ０で構成される電流となる。ここで、
Ｑ１５，Ｑ１６，Ｑ１７，Ｑ１８で構成される電流源
は、エミッタ抵抗がそれぞれＲ０であることにより、そ
れぞれに流れる電流が同じとなるカレントミラー回路と
なっている。つまり、Ｑ１５，Ｒ０で構成される電流は
Ｉｉとなり、所望の遅延量が得られるように出力電流Ｉ
ｉは制御される。ここで、Ｑ１３，Ｒ２で構成される電
流源の電流をＩｒｅｆのＮ倍とすると、前述のように、
遅延時間ΔＴ＝Ｔ／(２Ｎ)となる遅延パルスＸ０Ｄおよ
び＊Ｘ０Ｄを得ることができる。例えば、Ｎ＝４の場合
には、Ｒ１：Ｒ２＝４：１、Ｑ１３のエリアファクタ
(エミッタ面積)：Ｑ１４のエリアファクタ(エミッタ面
積)＝４：１となるように設定すれば、４×Ｉｒｅｆな
る電流をＱ１３，Ｒ２で構成される電流源に正確に流す
ことが可能であるので、遅延時間ΔＴ＝Ｔ／８、つまり
位相遅れ量としてはΔθ＝π／４の遅延パルスを生成す
ることができる。第１の遅延制御電流生成部１９ａをす
べての設定したい遅延量に対し、それぞれ構成すれば、
すべての遅延時間を制御することが可能となる。

【００３７】ここで、遅延時間と遅延を生成する電流Ｉ
ｉとの関係を考える。例えば、図８に示す回路の場合、
Ｘ０がハイレベルの時、Ｑ２１，Ｑ２２で構成される差
動トランジスタのＱ２２はオフとなっており、その結果
として、Ｑ２２に対しダイオード負荷となっているＱ２
はオフであり電流が流れていない。Ｘ０がハイレベルの
状態からローレベルの状態に高速に変化したときの過渡
動作を考えると、Ｑ２２に電流が流れ始めるが、Ｑ２の
エミッタ抵抗は電流がほとんど流れていないためハイイ
ンピーダンスとなっており、Ｑ２２のコレクタにはコレ
クタ−基板間寄生容量などの寄生容量があるため、Ｑ２
２に流れる電流、すなわちＩｉは、寄生容量の変化電位
に対する充放電電流となる。

【００３８】図９は図８に示す回路の遅延部の等価的な
回路構成を示す図である。図９の等価回路において、Ｘ
０，＊Ｘ０として図１０(ａ)に示すような信号が入力す
るとき、Ｘ０がハイレベル(＊Ｘ０がローレベル)となっ
ているときには(図１０(ａ)に、この状態をで示す)、
ダイオードＱ１に電流Ｉが流れる一方、ダイオードＱ２
には電流は流れない(電流は０となる)。また、Ｘ０がハ
イレベルからロウレベルになるときには(図１０(ａ)
に、この状態をで示す)、ダイオードＱ１に流れてい
た電流Ｉは０になり、一方、ダイオードＱ２に流れる電
流は０からＩになる。なお、このとき、図９において、
寄生容量ＣとダイオードＱ２の内部抵抗Ｒとの時定数Ｃ
Ｒによって、ダイオードＱ２に流れ始める電流Ｉは、信
号Ｘ０，＊Ｘ０に対して、図１０(ｂ)に示すような過渡
応答を示す。すなわち、時定数ＣＲによって定まる時間
ｔ＝ＣＲだけ遅延したものとなる。ここで、遅延時間ｔ
と電流Ｉ(＝Ｉｉ)との関係は次のようになる。

【００３９】すなわち、一般に容量をＣ、変化電位をΔ
Ｖ、電流をＩ、充放電時間をｔとすると、電荷Ｑは、Ｑ
＝Ｃ・ΔＶ＝Ｉ・ｔで表わすことができる。これから、寄
生容量の充放電に要する時間、つまり遅延時間ｔは、ｔ
＝(Ｃ・ΔＶ)／Ｉであり、容量に充放電する電流Ｉに反
比例する。

【００４０】上述した例の遅延時間ΔＴ＝Ｔ／８、つま
り位相遅れ量としてはΔθ＝π／４の遅延の場合の遅延
時間と遅延制御電流Ｉｉ(ｉ＝８)との関係は、次式で表
わされる。

【００４１】

【数４】τ／８＝Ｋ／Ｉ８＋Δτ

【００４２】ここで、τは周期、Ｋは比例定数、Ｉ８は
τ／８遅れを制御する遅延制御電流Ｉｉ(ｉ＝８)であ
り、Δτは固定遅れ定数とする。同様に、Ｉ１６をτ／
８＋τ／１６遅れを制御する遅延制御電流Ｉｉ(ｉ＝１
６)とし、Ｉ３２をτ／８＋τ／３２遅れを制御する遅
延制御電流Ｉｉ(ｉ＝３２)とし、Ｉ６４をτ／８＋τ／
６４遅れを制御する遅延制御電流Ｉｉ(ｉ＝６４)とし、
Ｉ１２８をτ／８＋τ／１２８遅れを制御する遅延制御
電流Ｉｉ(ｉ＝１２８)とし、Ｉ２５６をτ／８＋τ／２
５６遅れを制御する遅延制御電流Ｉｉ(ｉ＝２５６)とす
ると、遅延時間と遅延制御電流Ｉｉとの関係は、次式の
ように表わすことができる。

【００４３】

【数５】τ／８＋τ／１６＝Ｋ／Ｉ１６＋Δτ τ／８＋τ／３２＝Ｋ／Ｉ３２＋Δτ τ／８＋τ／６４＝Ｋ／Ｉ６４＋Δτ τ／８＋τ／１２８＝Ｋ／Ｉ１２８＋Δτ τ／８＋τ／２５６＝Ｋ／Ｉ２５６＋Δτ

【００４４】換言すれば、第１の遅延制御電流生成部１
９ａにおいて、遅延時間と遅延制御電流Ｉｉ(ＩＡｎ)と
の関係は、一般に、次式のようになる。

【００４５】

【数６】τ／８＋τ／Ａｎ＝Ｋ／ＩＡｎ＋Δτ

【００４６】同様に、第２の遅延制御電流生成部１９ｂ
も、図５あるいは、図６と同様の構成となっており、図
７と同様の動作を行なうようになっている。また、第２
の遅延制御電流生成部１９ｂをバイポ−ラトランジスタ
で構成した場合の具体的な回路例も図８と同様のものに
することができ、この場合も、遅延時間と遅延制御電流
Ｉｊとの関係は、数４，数５，数６によって与えられ
る。

【００４７】このように、第１の遅延制御電流生成部１
９ａと第２の遅延制御電流生成部１９ｂとは、互いに同
様の構成，動作のものにすることができるが、第１の遅
延制御電流生成部１９ａは、ある遅延量が制御されてい
る電流Ｉｉを生成するのに対し、第２の遅延制御電流生
成部１９ｂは、第１の遅延制御電流生成部１９ａとは異
なる遅延量が制御されている電流Ｉｊ(ｊ≠ｉ)を生成す
るようになっている。

【００４８】そして、遅延量制御電流算出部２０は、第
１の遅延制御電流Ｉｉと、第２の遅延制御電流Ｉｊとの
差分(Ｉｉ−Ｉｊ)と遅延データ(階調を表現するデータ)
Ａｎとに基づき、遅延量すなわち遅延信号(いま遅延さ
せたい量を決定する遅延電流)Ｉｎを算出するようにな
っている。

【００４９】具体的に、第１の遅延制御電流生成部１９
ａにおいてτ／８遅れを生成する電流Ｉ８(ｉ＝８)を生
成し、また、第２の遅延制御電流生成部１９ｂにおいて
３τ／１６遅れを生成する電流Ｉ１６(ｊ＝１６)を生成
すると考えると、遅延量制御電流算出部２０は、数４，
数５，数６よりτ、Ｋ、Δτを消去して、次式のよう
に、遅延電流ＩｎをＩ８およびＩ１６を用いて算出する
ことができる。

【００５０】

【数７】Ｉｎ＝２・Ｉ８・Ｉ１６／｛(３２・(Ｉ８−Ｉ１
６)／Ａｎ＋２・Ｉ１６)｝

【００５１】また、図１１は遅延量制御電流算出部２０
をバイポーラトランジスタで構成した具体的な回路例を
示す図である。図１１を参照すると、遅延量制御電流算
出部２０は、デジタル多値画像データ(例えば、Ｄ３〜
Ｄ０)をＤ／Ａ変換するＤ／Ａ変換回路３１と、Ｉｉと
Ｉｊの乗算結果をＤ／Ａ変換回路３１からのＤ／Ａ変換
結果Ａｎによって割算する割算回路３２とにより構成さ
れている。

【００５２】図１１の割算回路３２の動作について説明
する。図１１に示すように、電流源をそれぞれＩ０，Ｉ
１，Ｉ２，Ｉｎ，Ｉｎ'とし、ＩＤ０，ＩＤ１，ＩＤ
２，ＩＤ３で示す差動スイッチからＩ１に加算される電
流がないとする。Ｑ３０，Ｑ３１で構成される差動回路
のベース電位は、そのまま、Ｑ３４，Ｑ３５で構成され
るエミッタフォロワ回路を介して、Ｑ３２，Ｑ３３で構
成される差動回路のベース電位に入力されるので、Ｑ３
０，Ｑ３１で構成される差動回路に流れる電流比とＱ３
２，Ｑ３３で構成される差動回路に流れる電流比は同じ
である。このことにより、Ｉｎ＋Ｉｎ'＝Ｉ２，Ｉｎ：
Ｉｎ'＝Ｉ０：(Ｉ１−Ｉ０)なる関係式が導かれ、その
結果、次式で表わされる割算回路が構成されていること
がわかる。

【００５３】

【数８】Ｉｎ＝Ｉ０・Ｉ２／Ｉ１

【００５４】数７および数８において、Ｉ０＝Ｉ８Ｉ２＝２・Ｉ１６Ｉ１＝２・Ｉ１６ ΔＩ＝Ｉ８−Ｉ１６とすると、図１１に示す回路構成により数７に示す遅延
電流Ｉｎを生成することが可能となる。図１１に示す回
路構成の場合、ＩＤ０，ＩＤ１，ＩＤ２，ＩＤ３で示す
差動スイッチおよびＱ３０，Ｑ３１で構成される差動回
路、Ｑ３２，Ｑ３３で構成される差動回路は、すべて高
速に動作することにより、入力されるデジタル多値画像
データの下位ビットデータ(例えば、Ｄ０，Ｄ１，Ｄ
２，Ｄ３)に従い、各ドット毎に遅延量を高速に変化さ
せることが可能である構成を実現できる。図１１に示す
回路例では、Ｉ８，Ｉ１６のそれぞれの制御電流を生成
し、ＩＤ０，ＩＤ１，ＩＤ２，ＩＤ３で示す４ビット構
成の差動スイッチにより１ドットあたり８ビット階調
(２５６階調)表現を行なう構成例(Ｄ０〜Ｄ３のデジタ
ル多値画像データが入力するとしたときの構成例)を示
しているが、もちろんさらに高階調表現が必要な系や階
調数の少ない系においても、同様の構成により自在にパ
ルス幅を生成することが可能である。

【００５５】また、図１２は遅延部２５をバイポーラト
ランジスタで構成した具体的な回路例を示す図である。
図１２を参照すると、遅延部２５には遅延信号すなわち
遅延電流Ｉｎが流れ、これにより、パルス，例えばＸ
０，＊Ｘ０を、この遅延電流Ｉｎに応じた遅延量でアナ
ログ遅延させ、Ｘ０Ｄ，＊Ｘ０Ｄを出力するように構成
されている。

【００５６】以上のように、本発明は、階調を表現する
データに略反比例する遅延信号を生成し、基準となる基
本信号(例えば、外部からのクロックＣＬＫ、あるい
は、ＰＬＬ回路１により生成された位相の異なる複数の
パルスのうちの１つのパルス(例えばＸ０など))の正転
もしくは反転信号を、上記遅延信号Ｉｎに基づき所望の
位相で遅延させるアナログ遅延部１６と、アナログ遅延
部１６で生成されたパルスと前記基本信号とに基づいて
パルス幅信号を生成するパルス幅生成部１８とを有して
おり、上記アナログ遅延部１６を用いることで、高速ア
ナログ遅延回路を実現でき、動作速度が速い場合でも画
像の高階調性を実現できるパルス幅変調方式を用いた画
像形成装置を提供することができる。

【００５７】図１３は本発明の画像形成装置に用いられ
るパルス幅変調回路を集積化(ＩＣ化)する場合の集積回
路(ＩＣ回路)の構成例を示す図である。なお、図１３で
は、１ドットあたり８ビット階調(２５６階調)出力が可
能となるパルス幅生成ブロック構成図が示されている。
また、図１３において、クロックを生成するＶＣＯ，分
周回路，位相比較器または位相周波数比較器などで構成
されるＰＬＬ回路部は、便宜上省略されている。そし
て、図１３において、遅延量制御部１７，π／４遅延・
３π／８遅延セレクタ５２，Ｌ位相シフト部５３，Ｒ位
相シフト部５４は、図４のアナログ遅延部１６の構成に
相当し、また、ＰＷＭ生成部５６，遅延量調整部５７
は、図１のパルス幅生成部１８に相当している。なお、
図４のアナログ遅延部１６の構成例において、遅延量制
御電流算出部２０および遅延部２５に相当する構成は、
図１３のＬ位相シフト上部５３，Ｒ位相シフト部５４に
内蔵されている。

【００５８】図１３において、先ず、セレクタ１５の論
理を示す。いま、セレクタ１５の出力をＬＰＷＭ１，Ｒ
ＰＷＭ１とすると、ＬＰＷＭ１，ＲＰＷＭ１は、次式の
ようになる。

【００５９】

【数９】ＬＰＷＭ１＝ＬＤ６・ＬＤ５・＊Ｘ１＋ＬＤ６・
＊ＬＤ５・＊Ｘ０＋＊ＬＤ６・ＬＤ５・Ｘ３＋＊ＬＤ６・＊
ＬＤ５・＊Ｘ２ＲＰＷＭ１＝ＲＤ６・ＲＤ５・＊Ｘ１＋ＲＤ６・＊ＲＤ５・
＊Ｘ０＋＊ＲＤ６・ＲＤ５・Ｘ３＋＊ＲＤ６・＊ＲＤ５・＊
Ｘ２

【００６０】ここで、ＬＤ５やＲＤ５などで示されるデ
ータ(Ｌ(左)データ，Ｒ(右)データ)は、図１４に示され
るように、それぞれ図に示すＬ(左)ラッチパルス、Ｒ
(右)ラッチパルスによりラッチされた画像データ(Ｌ
(左)ラッチデータ，Ｒ(右)ラッチデータ)により、次式
の論理により生成されるデータであるとする。

【００６１】

【数１０】ＬＤ６＝Ｍ・(Ｐ・Ｄ６＋＊Ｐ・＊Ｄ６)＋＊Ｍ・
(Ｄ７・Ｄ６＋＊Ｄ７・＊Ｄ６) ＬＤ５＝Ｍ・(Ｐ・Ｄ５＋＊Ｐ・＊Ｄ５)＋＊Ｍ・(Ｄ７・Ｄ５
＋＊Ｄ７・＊Ｄ５) ＬＤ４＝Ｍ・(Ｐ・Ｄ４＋＊Ｐ・＊Ｄ４)＋＊Ｍ・(Ｄ７・Ｄ４
＋＊Ｄ７・＊Ｄ４) ＬＤ３＝Ｍ・(Ｐ・Ｄ３＋＊Ｐ・＊Ｄ３)＋＊Ｍ・(＊Ｄ７・＊
(Ｄ６＋Ｄ５)・＊Ｄ４) ＬＤ２＝Ｍ・(Ｐ・Ｄ２＋＊Ｐ・＊Ｄ２)＋＊Ｍ・(＊Ｄ７・＊
(Ｄ６＋Ｄ５)・＊Ｄ４) ＬＤ１＝Ｍ・(Ｐ・Ｄ１＋＊Ｐ・＊Ｄ１)＋＊Ｍ・(＊Ｄ７・＊
(Ｄ６＋Ｄ５)・＊Ｄ４) ＬＤ０＝Ｍ・(Ｐ・Ｄ０＋＊Ｐ・＊Ｄ０)＋＊Ｍ・(＊Ｄ７・＊
(Ｄ６＋Ｄ５)・＊Ｄ４) ＲＤ６＝Ｍ・(Ｐ・Ｄ６＋＊Ｐ・＊Ｄ６)＋＊Ｍ・(Ｄ３・Ｄ２
＋＊Ｄ３・＊Ｄ２) ＲＤ５＝Ｍ・(Ｐ・Ｄ５＋＊Ｐ・＊Ｄ５)＋＊Ｍ・(Ｄ３・Ｄ１
＋＊Ｄ３・＊Ｄ１) ＲＤ４＝Ｍ・(Ｐ・Ｄ４＋＊Ｐ・＊Ｄ４)＋＊Ｍ・(Ｄ３・Ｄ０
＋＊Ｄ３・＊Ｄ０) ＲＤ３＝Ｍ・(Ｐ・Ｄ３＋＊Ｐ・＊Ｄ３)＋＊Ｍ・(＊Ｄ３・＊
(Ｄ２＋Ｄ１)・＊Ｄ０) ＲＤ２＝Ｍ・(Ｐ・Ｄ２＋＊Ｐ・＊Ｄ２)＋＊Ｍ・(＊Ｄ３・＊
(Ｄ２＋Ｄ１)・＊Ｄ０) ＲＤ１＝Ｍ・(Ｐ・Ｄ１＋＊Ｐ・＊Ｄ１)＋＊Ｍ・(＊Ｄ３・＊
(Ｄ２＋Ｄ１)・＊Ｄ０) ＲＤ０＝Ｍ・(Ｐ・Ｄ０＋＊Ｐ・＊Ｄ０)＋＊Ｍ・(＊Ｄ３・＊
(Ｄ２＋Ｄ１)・＊Ｄ０) Ｌ０Ｎ＝Ｍ・Ｐ・Ｄ７＋＊Ｍ・Ｄ７・Ｄ６・Ｄ５・Ｄ４Ｒ０Ｎ＝Ｍ・＊Ｐ・Ｄ７＋＊Ｍ・Ｄ３・Ｄ２・Ｄ１・Ｄ０ＲＰ０Ｓ＝Ｍ・Ｐ＋＊Ｍ・Ｄ３ＬＰ０Ｓ＝Ｍ・Ｐ＋＊Ｍ・Ｄ７

【００６２】ここで、Ｍはモード切り換え信号、Ｐはポ
ジション信号であり、それぞれ、Ｍがハイレベルの時は
通常モード、Ｍがローレベルの時は倍速モードであり、
Ｐがハイレベルの場合にはドットを左から形成する左モ
ード、Ｐがローレベルの場合にはドットを右から形成す
る右モードとなる。また、ＬＤ６・ＬＤ５の時に＊Ｘ１
のパルスを選択する理由は、後段における遅延量を考慮
して選択がなされているからである。そのタイミング図
を図１４に示す。

【００６３】π／４遅延・３π／８遅延セレクタ５２で
は、セレクタ１５からＬＰＷＭ１，ＲＰＷＭ１が入力す
ると、データＬＤ４，ＲＤ４との間で、次式の割算を行
ない、Ｌ_PLS，Ｒ_PLSを出力する。

【００６４】

【数１１】Ｌ_PLS＝ＬＤ４・(ＬＰＷＭ１を３π／８遅延)
＋＊ＬＤ４・(ＬＰＷＭ１をπ／４遅延) Ｒ_PLS＝ＲＤ４・(ＲＰＷＭ１を３π／８遅延)＋＊ＲＤ４
・(ＲＰＷＭ１をπ／４遅延)

【００６５】また、Ｌ位相シフト部５３では、図１０の
ＩＤ０，ＩＤ１，ＩＤ２，ＩＤ３で示す４ビット構成の
差動スイッチにそれぞれＬＤ０，ＬＤ１，ＬＤ２，ＬＤ
３を入力することにより、次式のようにしてＬＰＷＭを
算出する。

【００６６】

【数１２】ＬＰＷＭ＝ＬＤ３・ＬＤ２・ＬＤ１・ＬＤ０・(Ｌ_PLSをπ/４＋１５・π/１２８遅延) ＋ＬＤ３・ＬＤ２・ＬＤ１・＊ＬＤ０・(Ｌ_PLSをπ/４＋１４・π/１２８遅延) ＋ＬＤ３・ＬＤ２・＊ＬＤ１・ＬＤ０・(Ｌ_PLSをπ/４＋１３・π/１２８遅延) ＋・＋・＋＊ＬＤ３・＊ＬＤ２・ＬＤ１・＊ＬＤ０・(Ｌ_PLSをπ/４＋２・π/１２８遅延) ＋＊ＬＤ３・＊ＬＤ２・＊ＬＤ１・ＬＤ０・(Ｌ_PLSをπ/４＋１・π/１２８遅延) ＋＊ＬＤ３・＊ＬＤ２・＊ＬＤ１・＊ＬＤ０・(Ｌ_PLSをπ/４＋０・π/１２８遅延)

【００６７】なお、上記式中、点々で表わしている部分
には上下の論理と同様に論理式が継続しているものとす
る。同様に、Ｒ位相シフト部５４では、次式のようにし
てＲＰＷＭを算出する。

【００６８】

【数１３】ＲＰＷＭ＝ＲＤ３・ＲＤ２・ＲＤ１・ＲＤ０・(Ｒ_PLSをπ/４＋１５・π/１２８遅延) ＋ＲＤ３・ＲＤ２・ＲＤ１・＊ＲＤ０・(Ｒ_PLSをπ/４＋１４・π/１２８遅延) ＋ＲＤ３・ＲＤ２・＊ＲＤ１・ＲＤ０・(Ｒ_PLSをπ/４＋１３・π/１２８遅延) ＋・＋・＋＊ＲＤ３・＊ＲＤ２・ＲＤ１・＊ＲＤ０・(Ｒ_PLSをπ/４＋２・π/１２８遅延) ＋＊ＲＤ３・＊ＲＤ２・＊ＲＤ１・ＲＤ０・(Ｒ_PLSをπ/４＋１・π/１２８遅延) ＋＊ＲＤ３・＊ＲＤ２・＊ＲＤ１・＊ＲＤ０・(Ｒ_PLSをπ/４＋０・π/１２８遅延)

【００６９】上記論理により、例えばＬ_PLSからは、画
像データによりπ／４〜略３π／８位相が遅れたパルス
ＬＰＷＭを生成することができる。なお、ここで、Ｌ位
相シフト部５３，Ｒ位相シフト部５４には、図１２に示
す構成の遅延部２５がそれぞれ内蔵されており、上記Ｌ
_PLS，ＬＰＷＭは図１２において例えばＸ０，Ｘ０Ｄに
それぞれ対応している。また、位相シフト部がＬ位相シ
フト部５３とＲ位相シフト部５４との２つから構成され
ている理由は、図１１に示す遅延量制御電流算出部２０
においてＤ／Ａ変換回路も割算回路も十分高速に動作し
て遅延電流生成を行なうが、遅延電流生成が十分に安定
した後に遅延を行なう方が、より安定した正確な遅延パ
ルスが得られるからである。

【００７０】また、図１３において、遅延量制御部１７
は、図５もしくは図６に示す回路が２チャンネルで構成
され(図４に示すように、第１の遅延制御電流生成部１
９ａと第２の遅延制御電流生成部１９ｂとの２つのチャ
ンネルで構成され)、１チャンネルにおいて、例えば、
τ／８遅れ(π／４位相遅れ)を生成する電流Ｉ８が制御
され、もう１チャンネルにおいて、例えば、３τ／１６
遅れ(３π／８位相遅れ)を生成する電流Ｉ１６が制御さ
れている。

【００７１】また、図１３において、遅延量調整部５７
には、ＰＷＭを生成する基本クロックとなるＸ２が入力
し、ＰＷＭ生成部５６には、遅延量調整部５７から遅延
量の微調整を受けたＤＣＬＫが入力する。また、ＰＷＭ
生成部５６には、パルス幅をドットの左端および右端の
どちらから画像データに従いドットを形成するかを決定
する位置制御信号であるＰＯＳ信号を数１０で示すＬＰ
ＯＳ，ＲＰＯＳとするとき、ＬＰＯＳ，ＲＰＯＳのそれ
ぞれが入力される。この場合、ＰＷＭ生成部５６におけ
る論理は、その出力をＰＷＭＯＵＴとするとき、次式の
ようになる。

【００７２】

【数１４】ＰＷＭＯＵＴ＝ＤＣＬＫ・(＊ＬＰＷＭ・ＬＰ
ＯＳ＋ＬＰＷＭ・＊ＬＰＯＳ＋ＬＯＮ)＋＊ＤＣＬＫ・(＊
ＲＰＷＭ・ＲＰＯＳ＋ＲＰＷＭ・＊ＲＰＯＳ＋ＲＯＮ)

【００７３】このような構成とすることにより、１ドッ
トあたりパルス幅変調による２５６値階調出力が得ら
れ、またドットの書き込み位置制御機能によりドットの
左寄せおよび右寄せが自在である高速な画像形成装置が
実現できる。

【００７４】また、図１３において、レベル調整部５８
では、ＰＷＭ生成部５６の出力ＰＷＭＯＵＴのレベル調
整を行なう。レベル調整を行なう際、スイッチを設け
て、強制ＬＤ点灯信号ＬＤＯＮや強制ＬＤ消灯信号であ
るＬＤＯＦＦなどを介することにより、強制ＬＤ点灯機
能、強制ＬＤ消灯機能などを付加することができる。

【００７５】また、倍速モード時、上記式(数１０)の論
理に従い、通常のドットの左半分の画像データとしてＤ
７，Ｄ６，Ｄ５，Ｄ４、通常のドットの右半分の画像デ
ータとしてＤ３，Ｄ２，Ｄ１，Ｄ０を与えるとすれば、
通常のドットの左半分および右半分はそれぞれ独立のド
ットとなり、それぞれ４ビット階調分のＰＷＭ変調が実
現できる。このような倍速モードを用いれば、画素クロ
ックおよび画像データの転送レートを変更することな
く、階調数は減少するが、見かけ上、倍の動作速度で動
作するパルス幅変調回路が実現できる。

【００７６】このことは、例えばレーザプリンタやデジ
タル複写機のようにレーザ光をポリゴンなどを用いてラ
スタースキャンする系においては、ポリゴンの回転数を
倍にすれば、画素クロックもしくは画像データ転送レー
トの倍の速度で動作する高速な画像形成装置が実現で
き、また、ポリゴンの回転数が同じであれば、主走査方
向の密度が倍になる高密度な画像形成装置が実現でき
る。

【００７７】具体的には、例えば画素クロックが５０Ｍ
Ｈｚで(時間では２０ｎ秒)、通常モードの１ドット当た
り８ビット(２５６値)変調を行なえるとすれば、倍速モ
ード時には、画素クロックおよび画像データ転送は５０
ＭＨｚであるが、１ドット当たり(時間では１０ｎ秒で
あり通常モード時のドットの半分)４ビット(１６値)変
調がモード切り換え部の切り換えにより容易に可能であ
るパルス幅変調回路およびそのパルス幅を画像変調信号
とする画像形成装置を実現できる。つまり、画素クロッ
クおよび画像データの転送レートを変化させることな
く、画像クロックの倍のスピードで書き込みを行なうこ
とができる画像形成装置が実現できる。

【００７８】図１５は、上述したパルス幅変調回路(デ
ジタル遅延＋アナログ遅延方式によるＰＷＭ変調部)
に、さらに発光素子駆動部６０，誤差増幅部６１を付加
し、集積化(ＩＣ化)した場合の画像形成装置の構成例を
示す図である。すなわち、図１５において、発光素子駆
動部６０は、パルス幅生成部１８の出力ＰＷＭＯＵＴに
よって発光素子(例えば半導体レーザ)ＬＤを高速に駆動
し、受光素子ＰＤの出力を抵抗ＲＰＤで受け、その値を
誤差増幅部６１において基準信号と比較することにより
発光素子駆動部６０の設定電流とするように構成されて
いる。図１５に示す構成を集積化(ＩＣ化)することによ
り、１チップでＰＷＭ変調から発光素子駆動までを高速
に実現できる。すなわち、小型・ローコスト・高速・高機
能な画像形成装置を実現できる。なお、図１５の例で
は、発光素子ＬＤを半導体レーザとしているが、発光素
子ＬＤがＬＥＤ(発光ダイオード)であっても良く、この
場合にも同様の効果が得られる。

【００７９】図１６は発光素子として例えば半導体レー
ザを光源とするレーザプリンタもしくはデジタル複写機
等における一般的な光走査装置の構成例を示す図であ
る。図１６において、発光素子(半導体レーザ)７１は、
発光素子変調・駆動信号により変調・駆動され、光変調さ
れた光ビームを出射する。出射された光ビームは、コリ
メータレンズ７２およびシリンダーレンズ７３を介し
て、回転駆動されるポリゴンミラー７４に入射して偏向
される。ポリゴンミラー７４により偏向された光ビーム
はｆθレンズ７５、トロイダルレンズ７６、反射ミラー
７７を介して感光体７８上に照射される。そして、ポリ
ゴンミラー７４の回転に伴なう主走査方向および感光体
７８の回転に伴なう副走査方向に所定のタイミングで順
次走査する。これにより、予め表面を一様に帯電された
感光体７８上に、変調された光ビームに応じた静電潜像
が形成される。画像形成に関しては、図１６では図示し
ない現像器により現像され、副走査方向に給送される記
録媒体に画像が転写され、定着処理されることにより行
なわれる。なお、図１６において、ＰＷＭ生成部および
発光素子駆動部には、本発明の前述した構成(例えば図
１５の構成)が用いられる。

【００８０】図１７は図１６と同様の光走査装置の構成
例を示す図であるが、図１７の構成例においては、水平
同期信号をＰＷＭ生成部および発光素子駆動部に入力し
ている。

【００８１】図１８は水平同期信号をＰＷＭ生成部およ
び発光素子駆動部に入力させる場合(光走査装置を図１
７の構成にした場合)の構成例を示す図である。図１８
の構成では、図１５の回路構成においてさらにクロック
生成部６３が設けられている。図１８に示す構成を集積
化(ＩＣ化)することにより、より小型・ローコストの画
像形成装置を実現できる。

【００８２】このように、本発明の画像形成装置は、デ
ジタル多値画像データに基づきパルス幅変調された画像
変調信号によって画像を形成する画像形成装置であっ
て、デジタル多値画像データに略反比例する遅延信号を
生成し、基準となる基本信号の正転もしくは反転信号を
前記遅延信号に基づき所望の位相で遅延させるアナログ
遅延手段と、前記アナログ遅延手段で生成されたパルス
と前記基本信号とに基づいてパルス幅信号を生成するパ
ルス幅生成手段とを有し、パルス幅生成手段で生成され
たパルス幅信号を画像変調信号として画像を形成するよ
うになっている。

【００８３】また、本発明の画像形成装置は、デジタル
多値画像データに基づきパルス幅変調された画像変調信
号によって画像を形成する画像形成装置であって、所定
周波数の基準となるクロック信号に対し、周波数が逓倍
された逓倍クロック信号を生成し、生成した逓倍クロッ
ク信号から所定の位相遅延した複数のパルスを生成する
デジタル遅延手段と、デジタル多値画像データの上位ビ
ット信号に基づき、前記位相の異なる複数のパルスのう
ちの１つのパルスを選択するパルス選択手段と、デジタ
ル多値画像データの下位ビット信号に基づき遅延信号を
生成し、前記パルス選択手段で選択されたパルスを前記
遅延信号に基づき所望の位相で遅延させるアナログ遅延
手段と、前記アナログ遅延手段で生成されたパルスと前
記デジタル遅延手段により生成された複数のパルスのう
ちの１つのパルスとに基づいてパルス幅信号を生成する
パルス幅生成手段とを有し、パルス幅生成手段で生成さ
れたパルス幅信号を画像変調信号として画像を形成する
ようになっている。

【００８４】また、本発明の画像形成装置は、さらに、
第１のモードと第２のモードとの切換を行なうモード切
換手段を有し、第１のモード時には前記基準となるクロ
ック信号の周期を１画素とするパルス幅変調を行ない、
第２のモード時には前記基準となるクロック信号の半分
の周期を１画素とするパルス幅変調を行なうようになっ
ている。

【００８５】また、本発明の画像形成装置は、画像変調
信号としてのパルス幅信号により半導体レーザの光出力
を駆動し、該光出力を回転感光体に走査する走査手段
と、前記回転感光体に対し所定の位置において前記走査
手段からの走査光を検出する走査光検出手段とを有し、
前記走査光検出手段からの検出信号に基づいた所定のダ
イミングで前記デジタル値画像データに応じた静電潜像
を形成し、記録媒体に前記静電潜像に応じた画像を形成
するようになっており、本発明の画像形成装置は、さら
に、前記半導体レーザの光出力を受光素子により検出し
た受光信号と基準信号を比較し前記半導体レーザの光出
力を制御する誤差増幅部と、前記誤差増幅部より得られ
た半導体レーザ駆動電流により所望の光出力で半導体レ
ーザを駆動する半導体レーザ駆動部と、前記走査光検出
手段からの検出信号に同期した基準となるクロック信号
を生成するクロック生成部とを有している。

【００８６】

【発明の効果】以上に説明したように、請求項１乃至請
求項４，請求項１０記載の発明によれば、デジタル多値
画像データに基づきパルス幅変調された画像変調信号に
よって画像を形成する画像形成装置であって、デジタル
多値画像データに略反比例する遅延信号を生成し、基準
となる基本信号の正転もしくは反転信号を前記遅延信号
に基づき所望の位相で遅延させるアナログ遅延手段と、
前記アナログ遅延手段で生成されたパルスと前記基本信
号とに基づいてパルス幅信号を生成するパルス幅生成手
段とを有し、パルス幅生成手段で生成されたパルス幅信
号を画像変調信号として画像を形成するので、高速アナ
ログ遅延回路を実現でき、動作速度が速い場合でも画像
の高階調性を実現できる画像形成装置を提供することが
できる。

【００８７】また、請求項５乃至請求項１０記載の発明
によれば、デジタル多値画像データに基づきパルス幅変
調された画像変調信号によって画像を形成する画像形成
装置であって、所定周波数の基準となるクロック信号に
対し、周波数が逓倍された逓倍クロック信号を生成し、
生成した逓倍クロック信号から所定の位相遅延した複数
のパルスを生成するデジタル遅延手段と、デジタル多値
画像データの上位ビット信号に基づき、前記位相の異な
る複数のパルスのうちの１つのパルスを選択するパルス
選択手段と、デジタル多値画像データの下位ビット信号
に基づき遅延信号を生成し、前記パルス選択手段で選択
されたパルスを前記遅延信号に基づき所望の位相で遅延
させるアナログ遅延手段と、前記アナログ遅延手段で生
成されたパルスと前記デジタル遅延手段により生成され
た複数のパルスのうちの１つのパルスとに基づいてパル
ス幅信号を生成するパルス幅生成手段とを有し、パルス
幅生成手段で生成されたパルス幅信号を画像変調信号と
して画像を形成するようになっており、パルス幅変調に
て画像の階調表現を行なう画像形成装置においてデジタ
ル遅延回路と高速アナログ遅延回路を組み合わせること
により、動作速度が速い場合でも画像の高階調性を実現
できる小型，ローコストの画像形成装置を実現できる。

【図面の簡単な説明】

【図１】本発明に係るパルス幅変調装置の構成例を示す
図である。

【図２】図１のパルス幅変調装置の動作の概略を説明す
るためのタイムチャートである。

【図３】図１のパルス幅変調装置の動作の概略を説明す
るためのタイムチャートである。

【図４】アナログ遅延部の一部を示す図である。

【図５】第１の遅延制御電流生成部の構成例を示す図で
ある。

【図６】第１の遅延制御電流生成部の他の構成例を示す
図である。

【図７】第１の遅延制御電流生成部の動作を説明するた
めの図である。

【図８】第１の遅延制御電流生成部をバイポーラトラン
ジスタで構成した場合の具体的な回路例を示す図であ
る。

【図９】図８に示す回路の遅延部の等価的な回路構成を
示す図である。

【図１０】図９の遅延部の動作を説明するための図であ
る。

【図１１】遅延量制御電流算出部をバイポーラトランジ
スタで構成した具体的な回路例を示す図である。

【図１２】遅延部をバイポーラトランジスタで構成した
具体的な回路例を示す図である。

【図１３】本発明のパルス幅変調回路を集積化(ＩＣ化)
する場合の集積回路(ＩＣ回路)の構成例を示す図であ
る。

【図１４】図１３の回路の動作を説明するための図であ
る。

【図１５】本発明におけるパルス幅変調回路に、さら
に、発光素子駆動部，誤差増幅部を付加し、集積化(Ｉ
Ｃ化)した場合の構成例を示す図である。

【図１６】発光素子として例えば半導体レーザを光源と
するレーザプリンタもしくはデジタル複写機等における
一般的な光走査装置の構成例を示す図である。

【図１７】図１６と同様の光走査装置の構成例を示す図
である。

【図１８】水平同期信号をＰＷＭ生成部および発光素子
駆動部に入力させる場合のパルス幅変調回路の構成例を
示す図である。

【図１９】アナログ的なパルス幅変調方式を説明するた
めの図である。

【図２０】デジタル式のパルス幅変調方式を説明するた
めの図である。

【図２１】パルス幅変調にて画像の階調表現を行なう仕
方の一例を示す図である。

【符号の説明】

１ＰＬＬ回路１１ＶＣＯ１２分周回路１３位相比較器または位相周波数比較器１５セレクタ１６アナログ遅延部１７遅延量制御部１８パルス幅生成部１９ａ第１の遅延制御電流生成部１９ｂ第２の遅延制御電流生成部２０遅延量制御電流算出部２１遅延部２２位相検出部２３誤差ＡＭＰ部２５遅延部３１Ｄ／Ａ変換回路３２割算回路５２ π／４遅延・３π／８遅延セレクタ５３Ｌ位相シフト部５４Ｒ位相シフト部５６ＰＷＭ生成部５７遅延量調整部５８レベル調整部６０発光素子駆動部６１誤差増幅部７１発光素子７２コリメータレンズ７３シリンダーレンズ７４ポリゴンミラー７５ｆθレンズ７６トロイダルレンズ７７反射ミラー７８感光体

Claims

【特許請求の範囲】

【請求項１】デジタル多値画像データに基づきパルス
幅変調された画像変調信号によって画像を形成する画像
形成装置であって、デジタル多値画像データに略反比例
する遅延信号を生成し、基準となる基本信号の正転もし
くは反転信号を前記遅延信号に基づき所望の位相で遅延
させるアナログ遅延手段と、前記アナログ遅延手段で生
成されたパルスと前記基本信号とに基づいてパルス幅信
号を生成するパルス幅生成手段とを有し、パルス幅生成
手段で生成されたパルス幅信号を画像変調信号として画
像を形成することを特徴とする画像形成装置。
【請求項２】請求項１記載の画像形成装置において、
前記アナログ遅延手段は、第１の遅延制御電流Ｉｉを生
成する第１の遅延制御電流生成手段と、第２の遅延制御
電流Ｉｊ(ｊ≠ｉ)を生成する第２の遅延制御電流生成手
段と、第１の遅延制御電流Ｉｉと第２の遅延制御電流Ｉ
ｊとの差分(Ｉｉ−Ｉｊ)とデジタル多値画像データＡｎ
とに基づき、遅延量制御電流Ｉｎを遅延信号として算出
する遅延量制御電流算出手段と、基準となる基本信号の
正転もしくは反転信号を前記遅延信号に基づき遅延させ
る遅延手段とにより構成されていることを特徴とする画
像形成装置。
【請求項３】請求項２記載の画像形成装置において、
前記第１および第２の遅延制御電流生成手段は、所定の
パルスを遅延する遅延手段と、遅延したパルスの位相遅
れ量を検出する位相検出手段と、前記位相検出手段によ
り出力される位相遅れ検出信号と基準信号とを比較し前
記遅延手段の遅延量を制御する反転増幅手段とにより構
成されていることを特徴とする画像形成装置。
【請求項４】請求項２記載の画像形成装置において、
前記遅延量制御電流算出手段は、階調を表現するデータ
をＤ／Ａ変換してＤ／Ａ変換結果Ａｎを出力するＤ／Ａ
変換手段と、ＩｉとＩｊの乗算結果を、Ｄ／Ａ変換手段
からのＤ／Ａ変換結果Ａｎによって割算して遅延信号Ｉ
ｎを得る割算手段とから構成されていることを特徴とす
る画像形成装置。
【請求項５】デジタル多値画像データに基づきパルス
幅変調された画像変調信号によって画像を形成する画像
形成装置であって、所定周波数の基準となるクロック信
号に対し、周波数が逓倍された逓倍クロック信号を生成
し、生成した逓倍クロック信号から所定の位相遅延した
複数のパルスを生成するデジタル遅延手段と、デジタル
多値画像データの上位ビット信号に基づき、前記位相の
異なる複数のパルスのうちの１つのパルスを選択するパ
ルス選択手段と、デジタル多値画像データの下位ビット
信号に基づき遅延信号を生成し、前記パルス選択手段で
選択されたパルスを前記遅延信号に基づき所望の位相で
遅延させるアナログ遅延手段と、前記アナログ遅延手段
で生成されたパルスと前記デジタル遅延手段により生成
された複数のパルスのうちの１つのパルスとに基づいて
パルス幅信号を生成するパルス幅生成手段とを有し、パ
ルス幅生成手段で生成されたパルス幅信号を画像変調信
号として画像を形成することを特徴とする画像形成装
置。
【請求項６】請求項５記載の画像形成装置において、
前記アナログ遅延手段は、第１の遅延制御電流Ｉｉを生
成する第１の遅延制御電流生成手段と、第２の遅延制御
電流Ｉｊ(ｊ≠ｉ)を生成する第２の遅延制御電流生成手
段と、第１の遅延制御電流Ｉｉと第２の遅延制御電流Ｉ
ｊとの差分(Ｉｉ−Ｉｊ)とデジタル多値画像データの下
位ビット信号Ａｎとに基づき、遅延量制御電流Ｉｎを遅
延信号として算出する遅延量制御電流算出手段と、前記
パルス選択手段で選択されたパルスを前記遅延信号に基
づき遅延させる遅延手段とにより構成されていることを
特徴とする画像形成装置。
【請求項７】請求項６記載の画像形成装置において、
前記第１および第２の遅延制御電流生成手段は、所定の
パルスを遅延する遅延手段と、遅延したパルスの位相遅
れ量を検出する位相検出手段と、前記位相検出手段によ
り出力される位相遅れ検出信号と基準信号とを比較し前
記遅延手段の遅延量を制御する反転増幅手段とにより構
成されていることを特徴とする画像形成装置。
【請求項８】請求項６記載の画像形成装置において、
前記遅延量制御電流算出手段は、デジタル多値画像デー
タの下位ビット信号をＤ／Ａ変換してＤ／Ａ変換結果Ａ
ｎを出力するＤ／Ａ変換手段と、ＩｉとＩｊの乗算結果
を、Ｄ／Ａ変換手段からのＤ／Ａ変換結果Ａｎによって
割算して遅延信号Ｉｎを得る割算手段とから構成されて
いることを特徴とする画像形成装置。
【請求項９】請求項５記載の画像形成装置において、
さらに、第１のモードと第２のモードとの切換を行なう
モード切換手段を有し、第１のモード時には前記基準と
なるクロック信号の周期を１画素とするパルス幅変調を
行ない、第２のモード時には前記基準となるクロック信
号の半分の周期を１画素とするパルス幅変調を行なうこ
とを特徴とする画像形成装置。
【請求項１０】請求項１または請求項５記載の画像形
成装置において、該画像形成装置は、画像変調信号とし
てのパルス幅信号により半導体レーザの光出力を駆動
し、該光出力を回転感光体に走査する走査手段と、前記
回転感光体に対し所定の位置において前記走査手段から
の走査光を検出する走査光検出手段とを有し、前記走査
光検出手段からの検出信号に基づいた所定のダイミング
で前記デジタル値画像データに応じた静電潜像を形成
し、記録媒体に前記静電潜像に応じた画像を形成するよ
うになっており、前記画像形成装置は、さらに、前記半
導体レーザの光出力を受光素子により検出した受光信号
と基準信号を比較し前記半導体レーザの光出力を制御す
る誤差増幅部と、前記誤差増幅部より得られた半導体レ
ーザ駆動電流により所望の光出力で半導体レーザを駆動
する半導体レーザ駆動部と、前記走査光検出手段からの
検出信号に同期した基準となるクロック信号を生成する
クロック生成部とを有していることを特徴とする画像形
成装置。