JP3531775B2 - マルチビーム画像形成装置 - Google Patents
マルチビーム画像形成装置Info
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Description
【０００１】
【発明の属する技術分野】本発明は、複数のビームを用
いて画像を略同時に書き込むマルチビーム画像形成装置
に関する。
いて画像を略同時に書き込むマルチビーム画像形成装置
に関する。
【０００２】
【従来の技術】一般に、複写機やプリンタにおいて高速
化しようとすると、ビデオクロックの周波数が高速にな
り、入手可能なＩＣやＬＤ（レーザダイオード）ドライ
バがないので、例えば特開平４−２００６６号公報に示
すように複数の書き込みビームの各々に異なる画像を割
り当てて光変調を行う方法が提案されている。この方法
によれば、ｎ個のＬＤを用いて同時にｎラインを書き込
む場合にはビデオクロックの周波数を１／ｎにすること
ができる。
化しようとすると、ビデオクロックの周波数が高速にな
り、入手可能なＩＣやＬＤ（レーザダイオード）ドライ
バがないので、例えば特開平４−２００６６号公報に示
すように複数の書き込みビームの各々に異なる画像を割
り当てて光変調を行う方法が提案されている。この方法
によれば、ｎ個のＬＤを用いて同時にｎラインを書き込
む場合にはビデオクロックの周波数を１／ｎにすること
ができる。
【０００３】また、２つのＬＤを用いた場合、第１のビ
ームにより検出された本物の同期検知信号から第２ビー
ム用のダミーの同期検知信号を生成し、２つのラインメ
モリの各ライトイネーブル信号を本物とダミーの同期検
知信号でトグルして選択することにより２つのラインメ
モリに画像データを書き込む。
ームにより検出された本物の同期検知信号から第２ビー
ム用のダミーの同期検知信号を生成し、２つのラインメ
モリの各ライトイネーブル信号を本物とダミーの同期検
知信号でトグルして選択することにより２つのラインメ
モリに画像データを書き込む。
【０００４】
【発明が解決しようとする課題】しかしながら、例えば
２個の発光素子を主走査方向にずらして配置し、各画像
データに応じて変調されたビームの出射を各配置位置に
応じて開始するマルチビーム画像形成装置では、２つの
ラインメモリの各ライトイネーブル信号を本物とダミー
の同期検知信号でトグルして選択して書き込みを行う
と、画像有効領域の最初では第１ビームが選択される場
合と第２ビームが選択される場合が同じ確率であり、そ
のため第２ビームから始まると主走査方向の位相同期が
ずれて斜線が途切れる等の問題がある。
２個の発光素子を主走査方向にずらして配置し、各画像
データに応じて変調されたビームの出射を各配置位置に
応じて開始するマルチビーム画像形成装置では、２つの
ラインメモリの各ライトイネーブル信号を本物とダミー
の同期検知信号でトグルして選択して書き込みを行う
と、画像有効領域の最初では第１ビームが選択される場
合と第２ビームが選択される場合が同じ確率であり、そ
のため第２ビームから始まると主走査方向の位相同期が
ずれて斜線が途切れる等の問題がある。
【０００５】また、ＬＤの特性は一般に、閾値電流やス
ロープ効率が異なるので、ＬＤの光量特性の違いによ
り、同じ濃度で書き込むべき画像に濃度むらが発生する
という問題点がある。
ロープ効率が異なるので、ＬＤの光量特性の違いによ
り、同じ濃度で書き込むべき画像に濃度むらが発生する
という問題点がある。
【０００６】本発明は上記従来の問題点に鑑み、複数の
発光素子を主走査方向にずらして配置し、各画像データ
に応じて変調されたビームの出射を各配置位置に応じて
開始する場合に高品質の画像を実現することができるマ
ルチビーム画像形成装置を提供することを目的とする。
発光素子を主走査方向にずらして配置し、各画像データ
に応じて変調されたビームの出射を各配置位置に応じて
開始する場合に高品質の画像を実現することができるマ
ルチビーム画像形成装置を提供することを目的とする。
【０００７】
【０００８】
【課題を解決するための手段】第１の手段は上記目的を
達成するために、主走査方向にずらして配置され、各画
像データに応じて変調されたビームの出射を各配置位置
に応じて開始するｎ個の発光素子と、前記ｎ個の発光素
子に対する画像データをそれぞれ記憶するｎ個のライン
メモリと、前記ｎ個の発光素子が出射する各ビームを受
光して同期検知信号を出力する１つの同期検知素子と、
前記ｎ個の発光素子の第１の発光素子が出射して前記同
期検知素子により検知された第１ビームの同期検知信号
に基づいて他の発光素子用のｎ−１個のダミー同期検知
信号を生成する手段と、画像有効期間が始まった後に前
記第１ビームの同期検知信号に基づいて前記ｎ個のライ
ンメモリを同時にライトリセットし、次いで前記ｎ個の
ラインメモリをそれぞれ前記第１ビームの同期検知信号
と前記ｎ−１個のダミー同期検知信号に基づいて順次ラ
イトイネーブルにすることにより各ラインの画像データ
を前記ｎ個のラインメモリに書き込み、前記ｎ個のライ
ンメモリからそれぞれ前記ｎ個の発光素子の各配置位置
に応じて読み出して前記ｎ個の発光素子に印加する制御
手段とを備えたことを特徴とする。
達成するために、主走査方向にずらして配置され、各画
像データに応じて変調されたビームの出射を各配置位置
に応じて開始するｎ個の発光素子と、前記ｎ個の発光素
子に対する画像データをそれぞれ記憶するｎ個のライン
メモリと、前記ｎ個の発光素子が出射する各ビームを受
光して同期検知信号を出力する１つの同期検知素子と、
前記ｎ個の発光素子の第１の発光素子が出射して前記同
期検知素子により検知された第１ビームの同期検知信号
に基づいて他の発光素子用のｎ−１個のダミー同期検知
信号を生成する手段と、画像有効期間が始まった後に前
記第１ビームの同期検知信号に基づいて前記ｎ個のライ
ンメモリを同時にライトリセットし、次いで前記ｎ個の
ラインメモリをそれぞれ前記第１ビームの同期検知信号
と前記ｎ−１個のダミー同期検知信号に基づいて順次ラ
イトイネーブルにすることにより各ラインの画像データ
を前記ｎ個のラインメモリに書き込み、前記ｎ個のライ
ンメモリからそれぞれ前記ｎ個の発光素子の各配置位置
に応じて読み出して前記ｎ個の発光素子に印加する制御
手段とを備えたことを特徴とする。
【０００９】第２の手段は、第１の手段において前記制
御手段が、前記第１ビームの同期検知信号及び前記ｎ−
１個のダミー同期検知信号を所定時間遅延して前記ｎ個
のラインメモリに対する書み込みを行うことを特徴とす
る。
御手段が、前記第１ビームの同期検知信号及び前記ｎ−
１個のダミー同期検知信号を所定時間遅延して前記ｎ個
のラインメモリに対する書み込みを行うことを特徴とす
る。
【００１０】第３の手段は、第１、第２の手段において
前記制御手段が、前記第１のラインメモリに書き込むタ
イミングを読み出しタイミングより遅らせることを特徴
とする。
前記制御手段が、前記第１のラインメモリに書き込むタ
イミングを読み出しタイミングより遅らせることを特徴
とする。
【００１１】
【００１２】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。図１は本発明に係るマルチビーム
画像形成装置の一実施形態を示す構成図、図２は図１の
２つのレーザダイオードの配置位置を示す説明図、図３
は図１のマルチビーム画像形成装置における２つのレー
ザビームの副走査方向の走査位置を示す説明図、図４は
図１のマルチビーム画像形成装置における２つのレーザ
ビームの主走査方向の走査位置を示す説明図、図５は図
１のマルチビーム画像形成装置の同期検知回路を示す回
路図、図６は図５の同期検知回路により検知される同期
検知信号を示す説明図、図７は図１のマルチビーム画像
形成装置の概略構成を示すブロック図、図８は図７のＡ
ＳＩＣの構成を詳細に示すブロック図、図９は図８のダ
ミー同期検知信号発生回路を詳細に示すブロック図、図
１０は図８のＡＳＩＣの主要信号を示すタイミングチャ
ートである。
施の形態を説明する。図１は本発明に係るマルチビーム
画像形成装置の一実施形態を示す構成図、図２は図１の
２つのレーザダイオードの配置位置を示す説明図、図３
は図１のマルチビーム画像形成装置における２つのレー
ザビームの副走査方向の走査位置を示す説明図、図４は
図１のマルチビーム画像形成装置における２つのレーザ
ビームの主走査方向の走査位置を示す説明図、図５は図
１のマルチビーム画像形成装置の同期検知回路を示す回
路図、図６は図５の同期検知回路により検知される同期
検知信号を示す説明図、図７は図１のマルチビーム画像
形成装置の概略構成を示すブロック図、図８は図７のＡ
ＳＩＣの構成を詳細に示すブロック図、図９は図８のダ
ミー同期検知信号発生回路を詳細に示すブロック図、図
１０は図８のＡＳＩＣの主要信号を示すタイミングチャ
ートである。
【００１３】図１１は図８のＬＣＬＲ発生回路を詳細に
示すブロック図、図１２は図１１のＬＣＬＲ信号を示す
タイミングチャート、図１３は図８のＡＳＩＣ内のリー
ドイネーブル信号遅延回路を詳細に示すブロック図、図
１４は図８のＡＳＩＣ内の要部回路を詳細に示すブロッ
ク図、図１５は図１４の位相同期回路の一例を詳細に示
すブロック図、図１６は図１５の位相同期回路の主要信
号を示すタイミングチャート、図１７は図８のＡＳＩＣ
内のＬＤＳＹＮＣ信号発生回路を詳細に示すブロック
図、図１８は図８のＡＳＩＣの主要信号を示すタイミン
グチャート、図１９は図７のＬＤ制御部を詳細に示すブ
ロック図、図２０は図１９のルックアップテーブルの濃
度変換特性を示す説明図である。
示すブロック図、図１２は図１１のＬＣＬＲ信号を示す
タイミングチャート、図１３は図８のＡＳＩＣ内のリー
ドイネーブル信号遅延回路を詳細に示すブロック図、図
１４は図８のＡＳＩＣ内の要部回路を詳細に示すブロッ
ク図、図１５は図１４の位相同期回路の一例を詳細に示
すブロック図、図１６は図１５の位相同期回路の主要信
号を示すタイミングチャート、図１７は図８のＡＳＩＣ
内のＬＤＳＹＮＣ信号発生回路を詳細に示すブロック
図、図１８は図８のＡＳＩＣの主要信号を示すタイミン
グチャート、図１９は図７のＬＤ制御部を詳細に示すブ
ロック図、図２０は図１９のルックアップテーブルの濃
度変換特性を示す説明図である。
【００１４】図１〜図４において、ＬＤ制御板１上には
ＬＤユニット２が実装され、ＬＤユニット２には一例と
して２個のＬＤ１、ＬＤ２が実装されている。なお、Ｌ
Ｄの数が３個以上であっても基本的な考え方は同一であ
る。ＬＤ１、ＬＤ２から出射された各レーザビームは、
共通のコリメートレンズ３により平行化され、次いでビ
ームコンプレッサ４によりビームの副走査方向のみがポ
リゴンスキャナ５の反射面上に集光される。ポリゴンス
キャナ５は矢印で示す主走査方向に回転し、これにより
レーザビームが主走査方向に等角速度で偏向される。こ
のビームはｆθレンズ６により等速度偏向に補正された
後、感光体７上に照射されると共に同期検知素子８によ
り検出される。感光体７は副走査方向に回転している。
ＬＤユニット２が実装され、ＬＤユニット２には一例と
して２個のＬＤ１、ＬＤ２が実装されている。なお、Ｌ
Ｄの数が３個以上であっても基本的な考え方は同一であ
る。ＬＤ１、ＬＤ２から出射された各レーザビームは、
共通のコリメートレンズ３により平行化され、次いでビ
ームコンプレッサ４によりビームの副走査方向のみがポ
リゴンスキャナ５の反射面上に集光される。ポリゴンス
キャナ５は矢印で示す主走査方向に回転し、これにより
レーザビームが主走査方向に等角速度で偏向される。こ
のビームはｆθレンズ６により等速度偏向に補正された
後、感光体７上に照射されると共に同期検知素子８によ
り検出される。感光体７は副走査方向に回転している。
【００１５】ＬＤユニット２上の２個のＬＤ１、ＬＤ２
は、図２に示すように主走査方向については距離ａだけ
離れ（距離ａだけずらされて）、副走査方向については
距離ｂだけ離れて配置されている。そして、ＬＤ１、Ｌ
Ｄ２から出射されて図３に示すようにポリゴンスキャナ
５により反射される２つのビームは、ビームコンプレッ
サ４がビームの副走査方向のみを集光するので副走査方
向に距離Ｃだけ離れ、また、距離Ｃは距離ｂより非常に
小さい値となる。
は、図２に示すように主走査方向については距離ａだけ
離れ（距離ａだけずらされて）、副走査方向については
距離ｂだけ離れて配置されている。そして、ＬＤ１、Ｌ
Ｄ２から出射されて図３に示すようにポリゴンスキャナ
５により反射される２つのビームは、ビームコンプレッ
サ４がビームの副走査方向のみを集光するので副走査方
向に距離Ｃだけ離れ、また、距離Ｃは距離ｂより非常に
小さい値となる。
【００１６】更に、ＬＤ１、ＬＤ２から出射された２つ
のビームは図４に示すように、ＬＤ１、ＬＤ２の主走査
方向の距離ａの分だけずれて同期検知素子８により受光
される。同期検知素子８は図５に示すように一例として
フォトダイオード（ＰＤ）９を有し、ＰＤ９がビームを
受光すると電流Ｉが流れ、Ｖ１（＝Ｉ・Ｒ）が基準電圧
Ｖref を越えるとコンパレータ１０が正のパルスの同期
検知信号ＤＥＴＰを出力する。この場合、図６に示すよ
うに１周期においてＬＤ１の第１ビームを検出した時の
同期検知信号ＤＥＴＰ１と、ＬＤ２の第２ビームを検出
した時の同期検知信号ＤＥＴＰ２が生成され、また、同
期検知信号ＤＥＴＰ１より同期検知信号ＤＥＴＰ２が遅
れる。
のビームは図４に示すように、ＬＤ１、ＬＤ２の主走査
方向の距離ａの分だけずれて同期検知素子８により受光
される。同期検知素子８は図５に示すように一例として
フォトダイオード（ＰＤ）９を有し、ＰＤ９がビームを
受光すると電流Ｉが流れ、Ｖ１（＝Ｉ・Ｒ）が基準電圧
Ｖref を越えるとコンパレータ１０が正のパルスの同期
検知信号ＤＥＴＰを出力する。この場合、図６に示すよ
うに１周期においてＬＤ１の第１ビームを検出した時の
同期検知信号ＤＥＴＰ１と、ＬＤ２の第２ビームを検出
した時の同期検知信号ＤＥＴＰ２が生成され、また、同
期検知信号ＤＥＴＰ１より同期検知信号ＤＥＴＰ２が遅
れる。
【００１７】図７に示すＡＳ（特定用途向け）ＩＣ１４
は本発明のマルチビーム画像形成装置を構成している。
図７においては書き込み速度は読み取り速度の１／２で
あり、ＣＣＤ１１は原稿画像を読み取って画像信号をＩ
ＰＵ（画像処理ゲートアレイ）１２に出力する。ＩＰＵ
１２はＣＣＤ１１からの画像信号とＡＳＩＣ１４からの
書き込み同期信号ＬＤＳＹＮＣに基づいて画像データＳ
ＤＡＴＡと、クロック信号ＳＣＬＫと書き込み同期信号
ＬＤＳＹＮＣをＧＡＶＤ（ビデオ処理ゲートアレー）１
３に出力する。
は本発明のマルチビーム画像形成装置を構成している。
図７においては書き込み速度は読み取り速度の１／２で
あり、ＣＣＤ１１は原稿画像を読み取って画像信号をＩ
ＰＵ（画像処理ゲートアレイ）１２に出力する。ＩＰＵ
１２はＣＣＤ１１からの画像信号とＡＳＩＣ１４からの
書き込み同期信号ＬＤＳＹＮＣに基づいて画像データＳ
ＤＡＴＡと、クロック信号ＳＣＬＫと書き込み同期信号
ＬＤＳＹＮＣをＧＡＶＤ（ビデオ処理ゲートアレー）１
３に出力する。
【００１８】ＧＡＶＤ１３はＩＰＵ１２からの上記信号
と、後述するような第１ビームの同期検知信号ＤＥＴＰ
１と画像クロックＶＣＬＫに基づいて、また、ＦＩＦＯ
メモリ１６、１７を用いて画像データＶＤＡＴＡ及びク
ロック信号ＶＣＬＫと、書き込み同期信号ＬＤＳＹＮＣ
をＡＳＩＣ１４に出力する。ここで、ＦＩＦＯメモリ１
６、１７は、読み取り時と書き込み時では画素周波数が
異なるのでそのタイミング調整を行う。ここで、本実施
形態では、第１ビームの本物の同期検知信号（以下、本
物同期検知信号）ＤＥＴＰ１と、本物同期検知信号ＤＥ
ＴＰ１に基づいて生成された第１ビームのダミーの同期
検知信号（以下、ダミー同期検知信号）ＤＥＴＰ１’
と、第２ビームの同期検知信号ＤＥＴＰ２が用いられて
いる。
と、後述するような第１ビームの同期検知信号ＤＥＴＰ
１と画像クロックＶＣＬＫに基づいて、また、ＦＩＦＯ
メモリ１６、１７を用いて画像データＶＤＡＴＡ及びク
ロック信号ＶＣＬＫと、書き込み同期信号ＬＤＳＹＮＣ
をＡＳＩＣ１４に出力する。ここで、ＦＩＦＯメモリ１
６、１７は、読み取り時と書き込み時では画素周波数が
異なるのでそのタイミング調整を行う。ここで、本実施
形態では、第１ビームの本物の同期検知信号（以下、本
物同期検知信号）ＤＥＴＰ１と、本物同期検知信号ＤＥ
ＴＰ１に基づいて生成された第１ビームのダミーの同期
検知信号（以下、ダミー同期検知信号）ＤＥＴＰ１’
と、第２ビームの同期検知信号ＤＥＴＰ２が用いられて
いる。
【００１９】ＡＳＩＣ１４はＧＡＶＤ１３からの上記信
号と、本物同期検知信号ＤＥＴＰ１と第２ビーム同期検
知信号ＤＥＴＰ２に基づいて、また、ＦＩＦＯメモリ１
８、１９を用いて画像データＶＤＡＴＡ及びクロック信
号ＶＣＬＫの１／２の速度のＬＤ１用の画像データＶＤ
ＡＴＡ１及びクロック信号ＶＣＬＫ１を生成して第１Ｌ
Ｄ制御部１５ａに出力すると共に、ＬＤ２用の画像デー
タＶＤＡＴＡ２及びクロック信号ＶＣＬＫ２を生成して
第２ＬＤ制御部１５ｂに出力し、また、本物同期検知信
号ＤＥＴＰ１とダミー同期検知信号ＤＥＴＰ１’の論理
和信号である同期信号ＬＤＳＹＮＣをＩＰＵ１２に出力
する。ＦＩＦＯメモリ１８、１９は後述するようにＧＡ
ＶＤ１３からの１ビームデータＶＤＡＴＡを２ビームデ
ータＶＤＡＴＡ１、ＶＤＡＴＡ２に変換するために用い
られる。
号と、本物同期検知信号ＤＥＴＰ１と第２ビーム同期検
知信号ＤＥＴＰ２に基づいて、また、ＦＩＦＯメモリ１
８、１９を用いて画像データＶＤＡＴＡ及びクロック信
号ＶＣＬＫの１／２の速度のＬＤ１用の画像データＶＤ
ＡＴＡ１及びクロック信号ＶＣＬＫ１を生成して第１Ｌ
Ｄ制御部１５ａに出力すると共に、ＬＤ２用の画像デー
タＶＤＡＴＡ２及びクロック信号ＶＣＬＫ２を生成して
第２ＬＤ制御部１５ｂに出力し、また、本物同期検知信
号ＤＥＴＰ１とダミー同期検知信号ＤＥＴＰ１’の論理
和信号である同期信号ＬＤＳＹＮＣをＩＰＵ１２に出力
する。ＦＩＦＯメモリ１８、１９は後述するようにＧＡ
ＶＤ１３からの１ビームデータＶＤＡＴＡを２ビームデ
ータＶＤＡＴＡ１、ＶＤＡＴＡ２に変換するために用い
られる。
【００２０】ＡＳＩＣ１４は図８に詳しく示すように、
ＦＩＦＯメモリのライト、リード処理部／１ビーム→２
ビーム変換部２１と、ダミー同期信号発生部／ＬＣＬＲ
発生部２２と、位相同期回路２３とクロック分周部２４
を有する。ダミー同期信号発生部（２２）では図９に示
すように、カウンタ３１により画素クロックＶＣＬＫを
カウントし、次いでコンパレータ３２によりカウンタ３
１のカウント値と、本物同期検知信号ＤＥＴＰ１の１周
期の１／２に対応する設定値を比較する。そして、ワン
ショット発生回路３３によりコンパレータ３２の比較結
果が一致した時に所定パルス幅のダミー同期検知信号Ｄ
ＥＰＴ１’を発生し、次いで図１０に示すようにＯＲゲ
ート３４によりダミー同期検知信号ＤＥＰＴ１’と本物
同期検知信号ＤＥＴＰ１の論理和信号ＤＥＴＰ１Ａを出
力する。
ＦＩＦＯメモリのライト、リード処理部／１ビーム→２
ビーム変換部２１と、ダミー同期信号発生部／ＬＣＬＲ
発生部２２と、位相同期回路２３とクロック分周部２４
を有する。ダミー同期信号発生部（２２）では図９に示
すように、カウンタ３１により画素クロックＶＣＬＫを
カウントし、次いでコンパレータ３２によりカウンタ３
１のカウント値と、本物同期検知信号ＤＥＴＰ１の１周
期の１／２に対応する設定値を比較する。そして、ワン
ショット発生回路３３によりコンパレータ３２の比較結
果が一致した時に所定パルス幅のダミー同期検知信号Ｄ
ＥＰＴ１’を発生し、次いで図１０に示すようにＯＲゲ
ート３４によりダミー同期検知信号ＤＥＰＴ１’と本物
同期検知信号ＤＥＴＰ１の論理和信号ＤＥＴＰ１Ａを出
力する。
【００２１】また、ＬＣＬＲ発生部（２２）は図１１に
示すようにＤフリップフロップ３５、３６、３７、イン
バータ３８及びＡＮＤゲート３９を有し、図１０、図１
２に示すように信号ＤＥＴＰ１Ａがハイとなる期間中に
２画素クロック期間だけハイとなる信号ＬＣＬＲを発生
する。
示すようにＤフリップフロップ３５、３６、３７、イン
バータ３８及びＡＮＤゲート３９を有し、図１０、図１
２に示すように信号ＤＥＴＰ１Ａがハイとなる期間中に
２画素クロック期間だけハイとなる信号ＬＣＬＲを発生
する。
【００２２】図１３はＡＳＩＣ１４におけるリードイネ
ーブル信号ＲＥの発生回路を示している。カウンタ１０
１、１０２はそれぞれ本物同期検知信号ＤＥＴＰ１と第
２ビーム同期検知信号ＤＥＴＰ２によりクリアされて画
素クロックＶＣＬＫ１、ＶＣＬＫ２をカウントする。コ
ンパレータ１０３、１０４はそれぞれカウンタ１０１、
１０２の各カウント値と、ＬＤ１、ＬＤ２の主走査方向
の距離ａの分に対応した各設定値を比較し、一致した時
に図１０に示すようにＦＩＦＯメモリ１８，１９のリー
ドイネーブル信号ＲＥ１、ＲＥ２を出力する。
ーブル信号ＲＥの発生回路を示している。カウンタ１０
１、１０２はそれぞれ本物同期検知信号ＤＥＴＰ１と第
２ビーム同期検知信号ＤＥＴＰ２によりクリアされて画
素クロックＶＣＬＫ１、ＶＣＬＫ２をカウントする。コ
ンパレータ１０３、１０４はそれぞれカウンタ１０１、
１０２の各カウント値と、ＬＤ１、ＬＤ２の主走査方向
の距離ａの分に対応した各設定値を比較し、一致した時
に図１０に示すようにＦＩＦＯメモリ１８，１９のリー
ドイネーブル信号ＲＥ１、ＲＥ２を出力する。
【００２３】図１４はＦＩＦＯメモリ１８、１９のライ
ト、リード処理部／１ビーム→２ビーム変換部２１と、
位相同期回路２３とクロック分周部２４を示している。
位相同期回路２３は２系統の位相同期回路２３ａ、２３
ｂを有し、クロック分周部２４も同様に２系統の分周回
路２４ａ、２４ｂを有する。位相同期回路２３ａ、２３
ｂは画素クロックＶＣＬＫをそれぞれ同期検知信号ＤＥ
ＴＰ１、ＤＥＴＰ２により位相同期をとった画素クロッ
クＶＣＬＫＡ、ＶＣＬＫＢを出力し、分周回路２４ａ、
２４ｂはそれぞれ画素クロックＶＣＬＫＡ、ＶＣＬＫＢ
を１／２に分周してＦＩＦＯメモリ１８、１９のライト
クロックＲＣＬＫとして印加する。
ト、リード処理部／１ビーム→２ビーム変換部２１と、
位相同期回路２３とクロック分周部２４を示している。
位相同期回路２３は２系統の位相同期回路２３ａ、２３
ｂを有し、クロック分周部２４も同様に２系統の分周回
路２４ａ、２４ｂを有する。位相同期回路２３ａ、２３
ｂは画素クロックＶＣＬＫをそれぞれ同期検知信号ＤＥ
ＴＰ１、ＤＥＴＰ２により位相同期をとった画素クロッ
クＶＣＬＫＡ、ＶＣＬＫＢを出力し、分周回路２４ａ、
２４ｂはそれぞれ画素クロックＶＣＬＫＡ、ＶＣＬＫＢ
を１／２に分周してＦＩＦＯメモリ１８、１９のライト
クロックＲＣＬＫとして印加する。
【００２４】ここで、位相同期回路２３ａ、２３ｂは例
えば図１５、図１６に示すように、入力クロックＶＣＬ
Ｋを１／８周期づつずらして８種類のクロック信号を生
成し、同期検知信号ＤＥＴＰ１、２に最も位相が近いク
ロック信号を選択することにより、画素クロックＶＣＬ
ＫＡ、ＶＣＬＫＢを出力することができる。この例では
位相同期精度は１／８ドットとなる。
えば図１５、図１６に示すように、入力クロックＶＣＬ
Ｋを１／８周期づつずらして８種類のクロック信号を生
成し、同期検知信号ＤＥＴＰ１、２に最も位相が近いク
ロック信号を選択することにより、画素クロックＶＣＬ
ＫＡ、ＶＣＬＫＢを出力することができる。この例では
位相同期精度は１／８ドットとなる。
【００２５】図１４、図１０に示すように、ＦＩＦＯメ
モリ１８、１９は共に、本物同期検知信号ＤＥＴＰ１に
よりライトリセット（ラインアドレスリセット）される
（図示ＷＲＥＳ）。また、他の入力信号としては、画素
クロックＶＣＬＫとＧＡＶＤ１３からの画像データＶＤ
ＡＴＡがライトデータＷＤＡＴＡとして、更にＦＦ２５
の／Ｑ（／は反転信号を示す）信号がライトイネーブル
信号ＷＥとして印加される。
モリ１８、１９は共に、本物同期検知信号ＤＥＴＰ１に
よりライトリセット（ラインアドレスリセット）される
（図示ＷＲＥＳ）。また、他の入力信号としては、画素
クロックＶＣＬＫとＧＡＶＤ１３からの画像データＶＤ
ＡＴＡがライトデータＷＤＡＴＡとして、更にＦＦ２５
の／Ｑ（／は反転信号を示す）信号がライトイネーブル
信号ＷＥとして印加される。
【００２６】ＦＦ２５とインバータ２６はＦＩＦＯメモ
リ１８、１９のライトイネーブル信号ＷＥをトグルする
ためのものであり、副走査画像領域有効信号ＦＧＡＴＥ
と本物同期検知信号ＤＥＴＰ１の論理積信号によりリセ
ットされる。したがって、画像有効領域が始まった後の
最初の本物の同期検知信号ＤＥＴＰ１によりリセットさ
れるので、この時、ＦＩＦＯメモリ１８のライトイネー
ブル信号ＷＥがハイになる。また、ＦＦ２５は信号ＬＣ
ＬＲにより出力Ｑ、／Ｑがトグルし、ＦＩＦＯメモリ１
８、１９のライトイネーブル信号ＷＥは信号ＬＣＬＲに
より交互にハイとなる。したがって、画像有効領域が始
まった後の最初の本物の同期検知信号ＤＥＴＰ１により
ＦＩＦＯメモリ１８が選択されるので、ＬＤ１が常に先
に発光し、その結果、ＬＤ１、ＬＤ２の主走査方向の配
置位置がずれていても、主走査方向の位相同期がずれて
斜線が途切れる等の問題が発生しない。
リ１８、１９のライトイネーブル信号ＷＥをトグルする
ためのものであり、副走査画像領域有効信号ＦＧＡＴＥ
と本物同期検知信号ＤＥＴＰ１の論理積信号によりリセ
ットされる。したがって、画像有効領域が始まった後の
最初の本物の同期検知信号ＤＥＴＰ１によりリセットさ
れるので、この時、ＦＩＦＯメモリ１８のライトイネー
ブル信号ＷＥがハイになる。また、ＦＦ２５は信号ＬＣ
ＬＲにより出力Ｑ、／Ｑがトグルし、ＦＩＦＯメモリ１
８、１９のライトイネーブル信号ＷＥは信号ＬＣＬＲに
より交互にハイとなる。したがって、画像有効領域が始
まった後の最初の本物の同期検知信号ＤＥＴＰ１により
ＦＩＦＯメモリ１８が選択されるので、ＬＤ１が常に先
に発光し、その結果、ＬＤ１、ＬＤ２の主走査方向の配
置位置がずれていても、主走査方向の位相同期がずれて
斜線が途切れる等の問題が発生しない。
【００２７】ＡＳＩＣ１４はまた、図１７に示すように
本物同期検知信号ＤＥＴＰ１とダミー同期検知信号ＤＥ
ＴＰ１’を設定時間だけ遅延し、その論理和信号ＬＤＳ
ＩＮＣをＩＰＵ１２に出力する。ＩＰＵ１２はこの信号
ＬＤＳＩＮＣに同期してビデオデータＳＤＡＴＡをＧＡ
ＶＤ１３に出力する。図１８を参照して説明すると、信
号ＬＤＳＩＮＣは本物同期検知信号ＤＥＴＰ１とダミー
同期検知信号ＤＥＴＰ１’からそれぞれ設定時間Ｔ１、
Ｔ２だけ遅れる。また、ＦＩＦＯメモリ１８、１９のリ
ードイネーブル信号ＲＥが本物同期検知信号ＤＥＴＰ１
から遅れる時間Ｔ３は、同期検知素子８の位置と感光体
７上の画像書き込み開始位置の関係で決まる固定値であ
る。
本物同期検知信号ＤＥＴＰ１とダミー同期検知信号ＤＥ
ＴＰ１’を設定時間だけ遅延し、その論理和信号ＬＤＳ
ＩＮＣをＩＰＵ１２に出力する。ＩＰＵ１２はこの信号
ＬＤＳＩＮＣに同期してビデオデータＳＤＡＴＡをＧＡ
ＶＤ１３に出力する。図１８を参照して説明すると、信
号ＬＤＳＩＮＣは本物同期検知信号ＤＥＴＰ１とダミー
同期検知信号ＤＥＴＰ１’からそれぞれ設定時間Ｔ１、
Ｔ２だけ遅れる。また、ＦＩＦＯメモリ１８、１９のリ
ードイネーブル信号ＲＥが本物同期検知信号ＤＥＴＰ１
から遅れる時間Ｔ３は、同期検知素子８の位置と感光体
７上の画像書き込み開始位置の関係で決まる固定値であ
る。
【００２８】ここで、図１８に示すように時間Ｔ１を時
間Ｔ３より大きく設定すると、ＦＩＦＯメモリ１８、１
９共に旧ラインデータのリードとなるので、第１、第２
ビームの順序はライン「０」「１」「２」「３」〜とな
り、正しく書き込まれる。これに対し、時間Ｔ１を時間
Ｔ３より小さく設定すると、ＦＩＦＯメモリ１８は新ラ
インデータのリード、ＦＩＦＯメモリ１９は旧ラインデ
ータのリードとなるので、第１、第２ビームの順序はラ
イン「１」「０」「３」「２」「５」「４」〜となり、
正しく書き込まれない。そこで、本実施形態では、正し
いライン順になるように本物同期検知信号ＤＥＴＰ１と
ダミー同期検知信号ＤＥＴＰ１’を設定時間Ｔ１、Ｔ２
だけ遅らせている。
間Ｔ３より大きく設定すると、ＦＩＦＯメモリ１８、１
９共に旧ラインデータのリードとなるので、第１、第２
ビームの順序はライン「０」「１」「２」「３」〜とな
り、正しく書き込まれる。これに対し、時間Ｔ１を時間
Ｔ３より小さく設定すると、ＦＩＦＯメモリ１８は新ラ
インデータのリード、ＦＩＦＯメモリ１９は旧ラインデ
ータのリードとなるので、第１、第２ビームの順序はラ
イン「１」「０」「３」「２」「５」「４」〜となり、
正しく書き込まれない。そこで、本実施形態では、正し
いライン順になるように本物同期検知信号ＤＥＴＰ１と
ダミー同期検知信号ＤＥＴＰ１’を設定時間Ｔ１、Ｔ２
だけ遅らせている。
【００２９】次に、図１９、図２０を参照して第１ＬＤ
制御部１５ａ、第２ＬＤ制御部１５ｂの構成を説明す
る。ここで、ＬＤ１、ＬＤ２は閾値電流やスロープ効率
が異なるので、ＬＤの光量特性の違いにより、同じ濃度
で書き込むべき画像に濃度むらが発生する。そこで、第
１ＬＤ制御部１５ａ、第２ＬＤ制御部１５ｂはそれぞれ
ルックアップテーブル（ＬＵＴ）１５１ａ、１５１ｂと
ＬＤドライバ１５２ａ、１５２ｂを有し、ＬＵＴ１５１
ａ、１５１ｂは例えば図２０に示すように、特性が異な
っても同じ濃度が得られるような濃度変換特性を有す
る。
制御部１５ａ、第２ＬＤ制御部１５ｂの構成を説明す
る。ここで、ＬＤ１、ＬＤ２は閾値電流やスロープ効率
が異なるので、ＬＤの光量特性の違いにより、同じ濃度
で書き込むべき画像に濃度むらが発生する。そこで、第
１ＬＤ制御部１５ａ、第２ＬＤ制御部１５ｂはそれぞれ
ルックアップテーブル（ＬＵＴ）１５１ａ、１５１ｂと
ＬＤドライバ１５２ａ、１５２ｂを有し、ＬＵＴ１５１
ａ、１５１ｂは例えば図２０に示すように、特性が異な
っても同じ濃度が得られるような濃度変換特性を有す
る。
【００３０】
【発明の効果】以上説明したように請求項１記載の発明
によれば、画像有効期間が始まった後に共通の第１ビー
ムの同期検知信号に基づいてｎ個のラインメモリを同時
にライトリセットし、次いでｎ個のラインメモリをそれ
ぞれ第１ビームの同期検知信号とｎ−１個のダミー同期
検知信号に基づいて順次ライトイネーブルにすることに
より各ラインの画像データをｎ個のラインメモリに書き
込むようにしたので、ｎ個のラインメモリにはライン順
に書き込まれ、したがって、複数の発光素子が主走査方
向にずれて配置され、各画像データに応じて変調された
ビームの出射を各配置位置に応じて開始する場合に高品
質の画像を実現することができる。
によれば、画像有効期間が始まった後に共通の第１ビー
ムの同期検知信号に基づいてｎ個のラインメモリを同時
にライトリセットし、次いでｎ個のラインメモリをそれ
ぞれ第１ビームの同期検知信号とｎ−１個のダミー同期
検知信号に基づいて順次ライトイネーブルにすることに
より各ラインの画像データをｎ個のラインメモリに書き
込むようにしたので、ｎ個のラインメモリにはライン順
に書き込まれ、したがって、複数の発光素子が主走査方
向にずれて配置され、各画像データに応じて変調された
ビームの出射を各配置位置に応じて開始する場合に高品
質の画像を実現することができる。
【００３１】請求項２記載の発明によれば、第１ビーム
の同期検知信号及び前記ｎ−１個のダミー同期検知信号
を所定時間遅延してｎ個のラインメモリに対する書み込
みを行うので、ｎ個のラインメモリにはライン順に書き
込まれ、したがって、複数の発光素子が主走査方向にず
れて配置され、各画像データに応じて変調されたビーム
の出射を各配置位置に応じて開始する場合に高品質の画
像を実現することができる。
の同期検知信号及び前記ｎ−１個のダミー同期検知信号
を所定時間遅延してｎ個のラインメモリに対する書み込
みを行うので、ｎ個のラインメモリにはライン順に書き
込まれ、したがって、複数の発光素子が主走査方向にず
れて配置され、各画像データに応じて変調されたビーム
の出射を各配置位置に応じて開始する場合に高品質の画
像を実現することができる。
【００３２】請求項３記載の発明によれば、第１のライ
ンメモリに書き込むタイミングを読み出しタイミングを
遅らせるので、ｎ個のラインメモリにはライン順に書き
込まれ、したがって、複数の発光素子が主走査方向にず
れて配置され、各画像データに応じて変調されたビーム
の出射を各配置位置に応じて開始する場合に高品質の画
像を実現することができる。
ンメモリに書き込むタイミングを読み出しタイミングを
遅らせるので、ｎ個のラインメモリにはライン順に書き
込まれ、したがって、複数の発光素子が主走査方向にず
れて配置され、各画像データに応じて変調されたビーム
の出射を各配置位置に応じて開始する場合に高品質の画
像を実現することができる。
【００３３】
【図１】本発明に係るマルチビーム画像形成装置の一実
施形態を示す構成図である。
施形態を示す構成図である。
【図２】図１の２つのレーザダイオードの配置位置を示
す説明図である。
す説明図である。
【図３】図１のマルチビーム画像形成装置における２つ
のレーザビームの副走査方向の走査位置を示す説明図で
ある。
のレーザビームの副走査方向の走査位置を示す説明図で
ある。
【図４】図１のマルチビーム画像形成装置における２つ
のレーザビームの主走査方向の走査位置を示す説明図で
ある。
のレーザビームの主走査方向の走査位置を示す説明図で
ある。
【図５】図１のマルチビーム画像形成装置の同期検知回
路を示す回路図である。
路を示す回路図である。
【図６】図５の同期検知回路により検知される同期検知
信号を示す説明図である。
信号を示す説明図である。
【図７】図１のマルチビーム画像形成装置の概略構成を
示すブロック図である。
示すブロック図である。
【図８】図７のＡＳＩＣの構成を詳細に示すブロック図
である。
である。
【図９】図８のダミー同期検知信号発生回路を詳細に示
すブロック図である。
すブロック図である。
【図１０】図８のＡＳＩＣの主要信号を示すタイミング
チャートである。
チャートである。
【図１１】図８のＬＣＬＲ発生回路を詳細に示すブロッ
ク図である。
ク図である。
【図１２】図１１のＬＣＬＲ信号を示すタイミングチャ
ートである。
ートである。
【図１３】図８のＡＳＩＣ内のリードイネーブル信号発
生回路を詳細に示すブロック図である。
生回路を詳細に示すブロック図である。
【図１４】図８のＡＳＩＣ内の要部回路を詳細に示すブ
ロック図である。
ロック図である。
【図１５】図１４の位相同期回路の一例を詳細に示すブ
ロック図である。
ロック図である。
【図１６】図１５の位相同期回路の主要信号を示すタイ
ミングチャートである。
ミングチャートである。
【図１７】図８のＡＳＩＣ内のＬＤＳＹＮＣ信号遅延回
路を詳細に示すブロック図である。
路を詳細に示すブロック図である。
【図１８】図８のＡＳＩＣの主要信号を示すタイミング
チャートである。
チャートである。
【図１９】図７のＬＤ制御部を詳細に示すブロック図で
ある。
ある。
【図２０】図１９のルックアップテーブルの濃度変換特
性を示す説明図である。
性を示す説明図である。
１８，１９ ＦＩＦＯメモリ
２１ ＦＩＦＯメモリのライト、リード処理部／１ビー
ム→２ビーム変換部 ２２ ダミー同期信号発生部／ＬＣＬＲ発生部
ム→２ビーム変換部 ２２ ダミー同期信号発生部／ＬＣＬＲ発生部
Claims (3)
- 【請求項１】 主走査方向にずらして配置され、各画像
データに応じて変調されたビームの出射を各配置位置に
応じて開始するｎ個の発光素子と、 前記ｎ個の発光素子に対する画像データをそれぞれ記憶
するｎ個のラインメモリと、 前記ｎ個の発光素子が出射する各ビームを受光して同期
検知信号を出力する１つの同期検知素子と、 前記ｎ個の発光素子の第１の発光素子が出射して前記同
期検知素子により検知された第１ビームの同期検知信号
に基づいて他の発光素子用のｎ−１個のダミー同期検知
信号を生成する手段と、 画像有効期間が始まった後に前記第１ビームの同期検知
信号に基づいて前記ｎ個のラインメモリを同時にライト
リセットし、次いで前記ｎ個のラインメモリをそれぞれ
前記第１ビームの同期検知信号と前記ｎ−１個のダミー
同期検知信号に基づいて順次ライトイネーブルにするこ
とにより各ラインの画像データを前記ｎ個のラインメモ
リに書き込み、前記ｎ個のラインメモリからそれぞれ前
記ｎ個の発光素子の各配置位置に応じて読み出して前記
ｎ個の発光素子に印加する制御手段と、 を備えたマルチビーム画像形成装置。 - 【請求項２】 前記制御手段は、前記第１ビームの同期
検知信号及び前記ｎ−１個のダミー同期検知信号を所定
時間遅延して前記ｎ個のラインメモリに対する書み込み
を行うことを特徴とする請求項１記載のマルチビーム画
像形成装置。 - 【請求項３】 前記制御手段は、前記第１のラインメモ
リに書き込むタイミングを読み出しタイミングより遅ら
せることを特徴とする請求項１または２記載のマルチビ
ーム画像形成装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23794796A JP3531775B2 (ja) | 1996-09-09 | 1996-09-09 | マルチビーム画像形成装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23794796A JP3531775B2 (ja) | 1996-09-09 | 1996-09-09 | マルチビーム画像形成装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1081034A JPH1081034A (ja) | 1998-03-31 |
| JP3531775B2 true JP3531775B2 (ja) | 2004-05-31 |
Family
ID=17022828
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23794796A Expired - Fee Related JP3531775B2 (ja) | 1996-09-09 | 1996-09-09 | マルチビーム画像形成装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3531775B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3491665B2 (ja) * | 1997-04-16 | 2004-01-26 | ソニー株式会社 | 遠隔制御装置および遠隔制御方法 |
| JP2002267963A (ja) * | 2001-03-07 | 2002-09-18 | Ricoh Co Ltd | 画像形成装置 |
-
1996
- 1996-09-09 JP JP23794796A patent/JP3531775B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1081034A (ja) | 1998-03-31 |
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