JP3592854B2 - マルチビーム画像形成装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、複数のビームを用いて画像を略同時に書き込むマルチビーム画像形成装置に関する。
【０００２】
【従来の技術】
一般に、複写機やプリンタにおいて高速化しようとすると、ビデオクロックの周波数が高速になり、入手可能なＩＣやＬＤ（レーザダイオード）ドライバがないので、例えば特開平４−２００６６号公報に示すように複数の書き込みビームの各々に異なる画像を割り当てて光変調を行う方法が提案されている。この方法によれば、ｎ個のＬＤを用いて同時にｎラインを書き込む場合にはビデオクロックの周波数を１／ｎにすることができる。
【０００３】
また、２つのＬＤを用いたマルチビーム画像形成装置では、第１のビームにより検出された本物の同期検知信号から第２ビーム用のダミーの同期検知信号を生成し、２つのラインメモリの各ライトイネーブル信号を本物とダミーの同期検知信号でトグルして選択することにより２つのラインメモリに画像データを書き込む。
【０００４】
【発明が解決しようとする課題】
ところで、複写機やプリンタでは一般に画素密度を切り替えるので、ビデオクロック周波数は低速から高速までの広い範囲をカバーする必要がある。しかしながら、広い範囲のビデオクロック周波数をカバーしようとすると、ラインメモリのリードがライトを追い越してしまい、この場合にはラインメモリに未だ記憶されている前のラインをリードして画像書き込みを行うので不良画像が発生するという問題点がある。
【０００５】
本発明は上記従来の問題点に鑑み、広い範囲のビデオクロック周波数をカバーする場合にもラインメモリのライトとリードを正しい順番で行うことができ、ひいては不良画像が発生することを防止することができるマルチビーム画像形成装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明は上記目的を達成するために、主走査方向にずれて配置され、各画像データに応じて変調されたビームの出射を各配置位置に応じて開始するｎ個の発光素子と、前記ｎ個の発光素子に対する画像データをそれぞれ記憶する少なくともｎ個のラインメモリと、前記ｎ個の発光素子が出射する各ビームを受光して同期検知信号を出力する１つの同期検知素子と、前記ｎ個の発光素子の第１の発光素子が出射して前記同期検知素子により検知された第１ビームの同期検知信号に基づいて他の発光素子用のｎ−１個のダミー同期検知信号を生成する手段と、前記第１ビームの同期検知信号に基づいて第１ビーム用のラインメモリをライトイネーブルに設定し、前記第１ビームの同期検知信号と前記ｎ−１個のダミー同期検知信号に基づいて前記ｎ個のラインメモリのライトをトグル制御すると共に、前記同期検知素子により検知されたｎ個の同期検知信号に基づいて前記ｎ個のラインメモリのライト及びリードをトグル制御する制御手段とを備えたマルチビーム画像形成装置において、前記制御手段が、前記ラインメモリをライトリセットに設定する時点からライトイネーブルに設定する時点までの時間と、リードリセットに設定する時点からリードイネーブルに設定する時点までの時間を可変にすることを特徴とする。
【０００９】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。図１は本発明に係るマルチビーム画像形成装置の一実施形態を示す構成図、図２は図１の２つのレーザダイオードの配置位置を示す説明図、図３は図１のマルチビーム画像形成装置における２つのレーザビームの副走査方向の走査位置を示す説明図、図４は図１のマルチビーム画像形成装置における２つのレーザビームの主走査方向の走査位置を示す説明図、図５は図１のマルチビーム画像形成装置の同期検知回路を示す回路図、図６は図５の同期検知回路により検知される同期検知信号を示す説明図、図７は図１のマルチビーム画像形成装置の概略構成を示すブロック図、図８は図７のＡＳＩＣの構成を詳細に示すブロック図、図９は同期検知信号分離回路を示すブロック図、図１０は図８のＡＳＩＣの主要信号を示すタイミングチャート、図１１は図８のダミー同期検知信号発生回路を詳細に示すブロック図、図１２は図８のＬＣＬＲ信号発生回路を示すブロック図、図１３はＬＣＬＲ信号を示す説明図、図１４は図８のＡＳＩＣ内のリードイネーブル信号発生回路を示すブロック図、図１５は図８のＡＳＩＣの主要部を詳細に示すブロック図、図１６は図１５の位相同期回路の一例を詳細に示すブロック図、図１７は図１６の位相同期回路の主要信号を示すタイミングチャート、図１８はリードイネーブル信号遅延回路を示すブロック図、図１９は図１８のリードイネーブル信号遅延回路の主要信号を示すタイミングチャートである。
【００１０】
図１〜図４において、ＬＤ制御板１上にはＬＤユニット２が実装され、ＬＤユニット２には一例として２個のＬＤ１、ＬＤ２が実装されている。なお、ＬＤの数が３個以上であっても基本的な考え方は同一である。ＬＤ１、ＬＤ２から出射された各レーザビームは、共通のコリメートレンズ３により平行化され、次いでビームコンプレッサ４によりビームの副走査方向のみがポリゴンスキャナ５の反射面上に集光される。ポリゴンスキャナ５は矢印で示す主走査方向に回転し、これによりレーザビームが主走査方向に等角速度で偏向される。このビームはｆθレンズ６により等速度偏向に補正された後、感光体７上に照射されると共に同期検知素子８により検出される。感光体７は副走査方向に回転している。
【００１１】
ＬＤユニット２上の２個のＬＤ１、ＬＤ２は、図２に示すように主走査方向については距離ａだけ離れ、副走査方向については距離ｂだけ離れて配置されている。そして、ＬＤ１、ＬＤ２から出射されて図３に示すようにポリゴンスキャナ５により反射される２つのビームは、ビームコンプレッサ４がビームの副走査方向のみを集光するので副走査方向に距離Ｃだけ離れ、また、距離Ｃは距離ｂより非常に小さい値となる。
【００１２】
更に、ＬＤ１、ＬＤ２から出射された２つのビームは図４に示すように、ＬＤ１、ＬＤ２の主走査方向の距離ａの分だけずれて同期検知素子８により受光される。同期検知素子８は図５に示すように一例としてフォトダイオード（ＰＤ）９を有し、ＰＤ９がビームを受光すると電流Ｉが流れ、Ｖ１（＝Ｉ・Ｒ）が基準電圧Ｖｒｅｆ を越えるとコンパレータ１０が正のパルスの同期検知信号ＤＥＴＰを出力する。この場合、図６に示すように１周期においてＬＤ１の第１ビームを検出した時の同期検知信号ＤＥＴＰ１と、ＬＤ２の第２ビームを検出した時の同期検知信号ＤＥＴＰ２が生成され、また、同期検知信号ＤＥＴＰ１より同期検知信号ＤＥＴＰ２が遅れる。
【００１３】
図７に示すＡＳ（特定用途向け）ＩＣ１４は本発明のマルチビーム画像形成装置を構成している。図７においては書き込み速度は読み取り速度の１／２であり、ＣＣＤ１１は原稿画像を読み取って画像信号をＩＰＵ（画像処理ゲートアレイ）１２に出力する。ＩＰＵ１２はＣＣＤ１１からの画像信号に基づいて画像データＳＤＡＴＡとクロック信号ＳＣＬＫをＧＡＶＤ（ビデオ処理ゲートアレー）１３に出力する。
【００１４】
ＧＡＶＤ１３はＩＰＵ１２からの上記信号に基づいて、また、ＦＩＦＯメモリ「１」１６、「２」１７を用いて画像データＶＤＡＴＡ及びクロック信号ＶＣＬＫをＡＳＩＣ１４に出力する。ここで、ＦＩＦＯメモリ１６、１７は、読み取り時と書き込み時では画素周波数が異なるのでそのタイミング調整を行う。
【００１５】
ここで、本実施形態では、第１ビームの本物の同期検知信号（以下、本物同期検知信号）ＤＥＴＰ１と、本物同期検知信号ＤＥＴＰ１に基づいて生成された第１ビームのダミーの同期検知信号（以下、ダミー同期検知信号）ＤＥＴＰ１’と、第２ビームの同期検知信号ＤＥＴＰ２が用いられている。
【００１６】
ＡＳＩＣ１４はＧＡＶＤ１３からの上記信号に基づいて、また、第１ビーム用ＦＩＦＯメモリ「３」１８１、「４」１８２と第２ビーム用ＦＩＦＯメモリ「５」１８３、「６」１８４を用いて画像データＶＤＡＴＡ及びクロック信号ＶＣＬＫの１／２の速度のＬＤ１用の画像データＶＤＡＴＡ１及びクロック信号ＶＣＬＫ１を生成して第１ＬＤ制御部１５ａに出力すると共に、ＬＤ２用の画像データＶＤＡＴＡ２及びクロック信号ＶＣＬＫ２を生成して第２ＬＤ制御部１５ｂに出力する。ＦＩＦＯメモリ「３」〜「６」１８１〜１８４は後述するようにＧＡＶＤ１３からの１ビームデータＶＤＡＴＡを２ビームデータＶＤＡＴＡ１、ＶＤＡＴＡ２に変換するために用いられる。
【００１７】
ＡＳＩＣ１４は図８に詳しく示すように、ＦＩＦＯメモリ１８１〜１８４のライト、リード処理部／１ビーム→２ビーム変換部２１と、ダミー同期信号発生部／ＬＣＬＲ発生部２２と、位相同期回路２３とクロック分周部２４を有する。ＡＳＩＣ１４では先ず、図９に示すようなＤ−ＦＦ１１１、１１２、ＪＫ−ＦＦ１１３及びゲート１１４、１１５により、図１０に示すようにＬＤ１の第１ビームを検出した時の同期検知信号ＤＥＴＰ１と、ＬＤ２の第２ビームを検出した時の同期検知信号ＤＥＴＰ２が分離される。
【００１８】
図９において、入力信号ＸＤＰＩＮは同期検知素子８により検出された本物の信号ＤＥＰＴ（＝ＤＥＴＰ１＋ＤＥＴＰ２）であり、ＪＫ−ＦＦ１１３の出力信号Ｑは始めはＬであるのでゲート１１４から同期検知信号ＤＥＴＰ１が出力される。次いで、同期検知信号ＤＥＴＰ１の立ち上がりでＪＫ−ＦＦ１１３の出力信号ＱがＨ、出力信号／ＱがＬになり、ゲート１１５から同期検知信号ＤＥＴＰ２が出力される。また、同期検知信号ＤＥＴＰ１がディレイされたＸＬＳＹＮＣ信号によりＪＫ−ＦＦ１１３がリセットされて出力信号ＱがＬになり、したがって、次のラインの同期検知信号ＤＥＴＰ１、ＤＥＴＰ２が分離される。
【００１９】
ダミー同期信号発生部／ＬＣＬＲ信号発生部２２では、図１１に示すようにカウンタ３１により画素クロックＶＣＬＫをカウントし、次いでコンパレータ３２によりカウンタ３１のカウント値と、本物同期検知信号ＤＥＴＰ１の１周期の１／２に対応する設定値を比較する。そして、ワンショット発生回路３３によりコンパレータ３２の比較結果が一致した時に所定パルス幅のダミー同期検知信号ＤＥＰＴ１’を発生し、次いでＯＲゲート３４により図１０に示すようにダミー同期検知信号ＤＥＰＴ１’と本物同期検知信号ＤＥＴＰ１の論理和信号ＤＥＴＰ１Ａを出力する。
【００２０】
次いで図１２に示すように、Ｄフリップフロップ３５、３６、３７、インバータ３８及びＡＮＤゲート３９により、図１０、図１３に示すように信号ＤＥＴＰ１Ａがハイとなる期間中に２画素クロック期間だけハイとなる信号ＬＣＬＲを発生する。
【００２１】
図１４はＡＳＩＣ１４におけるリードイネーブル信号ＲＥの発生回路を示している。カウンタ１０１、１０２はそれぞれ本物同期検知信号／ＤＥＴＰ１と第２ビーム同期検知信号／ＤＥＴＰ２によりクリアされて画素クロックＶＣＬＫ１、ＶＣＬＫ２をカウントする。コンパレータ１０３、１０４はそれぞれカウンタ１０１、１０２の各カウント値と、ＬＤ１、ＬＤ２の主走査方向の距離ａの分に対応した各設定値を比較し、一致した時に第１ビーム用ＦＩＦＯメモリ（１８１、１８２）、第２ビーム用ＦＩＦＯメモリ（１８３、１８４）のリードイネーブル信号ＸＲＥ１、ＸＲＥ２を出力する。
【００２２】
図１５はＦＩＦＯメモリ１８１〜１８４のライト、リード処理部／１ビーム→２ビーム変換部２１と、位相同期回路２３とクロック分周部２４を詳細に示している。位相同期回路２３は２系統の位相同期回路２３ａ、２３ｂを有し、クロック分周部２４も同様に２系統の分周回路２４ａ、２４ｂを有する。位相同期回路２３ａ、２３ｂは画素クロックＶＣＬＫをそれぞれ同期検知信号ＤＥＴＰ１、ＤＥＴＰ２により位相同期をとった画素クロックＶＣＬＫＡ、ＶＣＬＫＢを出力する。分周回路２４ａ、２４ｂは画素クロックＶＣＬＫを１／２に分周し、それぞれ第１ビーム用ＦＩＦＯメモリ（１８１、１８２）、第２ビーム用ＦＩＦＯメモリ（１８３、１８４）のライトクロックＲＣＬＫとして、また、第１ビーム用ＬＤ制御部１５ａのクロックＶＣＬＫ１、第２ビーム用ＬＤ制御部１５ｂのクロックＶＣＬＫ２として出力する。
【００２３】
ここで、位相同期回路２３ａ、２３ｂは例えば図１６、図１７に示すように、入力クロックＶＣＬＫを１／８周期づつずらして８種類のクロック信号を生成し、同期検知信号ＤＥＴＰ１、２に最も位相が近いクロック信号を選択することにより、画素クロックＶＣＬＫＡ、ＶＣＬＫＢを出力することができる。この例では位相同期精度は１／８ドットとなる。
【００２４】
図１５、図１０に戻り、ＦＩＦＯメモリ１８１〜１８４には共通に、ＧＡＶＤ１３からの画像データＶＤＡＴＡがライトデータＷＤＡＴＡとして、クロックＶＣＬＫがライトクロックＷＣＫとして印加され、また、ＬＣＬＲ信号がライトリセット信号ＸＷＲＥＳとして印加される。
【００２５】
そして、ＪＫ−ＦＦ２５はＦＩＦＯメモリ１８１〜１８４のライトイネーブル信号ＸＷＥをトグルするためのものであり、副走査画像領域有効信号ＦＧＡＴＥと本物同期検知信号ＤＥＰＴ１の論理積信号（図示ＡＮＤゲート１２４）によりリセットされ、ＬＣＬＲ信号により出力信号Ｑ、／Ｑがトグルする。出力信号Ｑはディレイ部１２５により遅延され、次いでゲート１２８、１２９を介してそれぞれＦＩＦＯメモリ１８１、１８２のライトイネーブル端子ＸＷＥに印加され、また、出力信号／Ｑはディレイ部１２６により遅延され、次いでゲート１３０、１３１を介してそれぞれＦＩＦＯメモリ１８３、１８４のライトイネーブル端子ＸＷＥに印加される。したがって、副走査画像領域が始まった最初の本物同期検知信号ＤＥＰＴ１によりＪＫ−ＦＦ２５がリセットされるので、ゲート１２８、１２９の入力信号がＬになる。この場合、ディレイ部１２５、１２５の遅延時間はビデオクロック周波数に応じて設定される。
【００２６】
また、ＪＫ−ＦＦ１２１はＦＩＦＯメモリ１８１〜１８４のライトイネーブル信号ＸＷＥとリードイネーブル信号ＸＲＥを本物の同期検知信号ＸＤＥＴＰ（＝ＤＥＴＰ１＋ＤＥＴＰ２）によりトグルするためのものであり、副走査画像領域が始まるとリセットされる。その出力信号／Ｑはゲート１２８、１３０を介してそれぞれＦＩＦＯメモリ１８１、１８３のライトイネーブル端子ＸＷＥに印加されると共に、インバータ１２７により反転されてゲート１２９、１３１を介してそれぞれＦＩＦＯメモリ１８２、１８４のライトイネーブル端子ＸＷＥに印加される。
【００２７】
副走査画像領域が始まった最初の同期検知信号ＸＤＥＴＰによりＪＫ−ＦＦ１２１がリセットされると、ＦＩＦＯメモリ１８１のライトイネーブル信号ＸＷＥのみがアクティブになる。次のＬＣＬＲ信号（ダミー同期検知信号ＤＥＰＴ１’）により、ＪＫ−ＦＦ２５の出力Ｑ、／Ｑが反転してその出力信号／ＱがＬになると、ＦＩＦＯメモリ１８３のライトイネーブル信号ＸＷＥのみがアクティブになる。
【００２８】
次の同期検知信号ＸＤＥＴＰによりＪＫ−ＦＦ１２１がトグルされると、その出力信号／ＱがＬからＨになり、ＦＩＦＯメモリ１８２、１８４のライトイネーブル信号ＸＷＥがイネーブルになると共にＦＩＦＯメモリ１８１、１８３のライトイネーブル信号ＸＷＥがディスエーブルになる。この場合、次の同期検知信号ＸＤＥＴＰがＪＫ−ＦＦ１２１に入力するということは、ＬＣＬＲ信号がＨになることになるので、ＪＫ−ＦＦ２５がトグルしてその出力信号／ＱがＨになり、したがって、ＦＩＦＯメモリ１８２のライトイネーブル信号ＸＷＥのみがアクティブになる。次のＬＣＬＲ信号（ダミー同期検知信号ＤＥＰＴ１’）により、ＪＫ−ＦＦ２５の出力Ｑ、／Ｑが反転してその出力信号／ＱがＬになると、ＦＩＦＯメモリ１８４のライトイネーブル信号ＸＷＥのみがアクティブになる。
【００２９】
次に、リードについて説明する。ＪＫ−ＦＦ１２１の出力信号／Ｑはインバータ１２３により反転され、次いでゲート１３４、１３６に印加されると共にインバータ１３２、１３３を介してそれぞれゲート１３５、１３７に印加される。また、ゲート１３４、１３５にはリードイネーブル信号ＸＲＥ１が印加され、ゲート１３６、１３７にはリードイネーブル信号ＸＲＥ２が印加される。そして、ゲート１３４〜１３７の出力信号がそれぞれＦＩＦＯメモリ１８１〜１８４のリードイネーブル信号ＸＲＥとして印加される。また、ＦＩＦＯメモリ１８１、１８２は共通に同期検知信号ＤＥＰＴ１によりリードリセットされ、ＦＩＦＯメモリ１８３、１８４は共通に同期検知信号ＤＥＰＴ２によりリードリセットされる（図示ＸＲＲＥＳ）。
【００３０】
副走査画像領域有効信号ＦＧＡＴＥがアクティブになった後、最初の同期検知信号ＸＤＥＰＴが入力すると、ＪＫ−ＦＦ１２１の出力信号／ＱがＬになり、ＦＩＦＯメモリ１８３、１８４のリードイネーブル信号ＸＲＥがＬになる。次の同期検知信号ＸＤＥＰＴが入力すると、ＪＫ−ＦＦ１２１の出力信号／ＱがＨになり、ＦＩＦＯメモリ１８１、１８３のリードイネーブル信号ＸＲＥがＬになる。したがって、同期検知信号ＬＣＬＲ（本物同期検知信号ＤＥＰＴ＋ダミー同期検知信号ＤＥＰＴ’）を用いてＦＩＦＯメモリ１８１〜１８４のライトをトグルし、本物の同期検知信号ＸＤＥＰＴ（＝ＤＥＴＰ１＋ＤＥＴＰ２）を用いてＦＩＦＯメモリ１８１〜１８４のライトとリードをトグルすることができる。
【００３１】
また、リードイネーブル信号ＸＲＥは図１８、図１９に示すように、ビデオクロック周波数に応じてディレイ部１４１、１４２の各遅延時間Ｔ１、Ｔ２を可変にし、リードリセット信号ＸＲＲＥＳ信号をディレイ部１４１により時間Ｔ１だけ遅延してＦＦ１４３をセットし、ディレイ部１４２により時間Ｔ２（＞Ｔ１）だけ遅延してＦＦ１４３をリセットすることにより、広い範囲のビデオクロック周波数をカバーする場合にもラインメモリのライトとリードを正しい順番で行うことができる。
【００３２】
【発明の効果】
以上説明したように本発明によれば、ラインメモリをライトリセットに設定する時点からライトイネーブルに設定する時点までの時間と、リードリセットに設定する時点からリードイネーブルに設定する時点までの時間を可変にするので、広い範囲のビデオクロック周波数をカバーする場合にもラインメモリのライトとリードを正しい順番で行うことができる。
【図面の簡単な説明】
【図１】本発明に係るマルチビーム画像形成装置の一実施形態を示す構成図である。
【図２】図１の２つのレーザダイオードの配置位置を示す説明図である。
【図３】図１のマルチビーム画像形成装置における２つのレーザビームの副走査方向の走査位置を示す説明図である。
【図４】図１のマルチビーム画像形成装置における２つのレーザビームの主走査方向の走査位置を示す説明図である。
【図５】図１のマルチビーム画像形成装置の同期検知回路を示す回路図である。
【図６】図５の同期検知回路により検知される同期検知信号を示す説明図である。
【図７】図１のマルチビーム画像形成装置の概略構成を示すブロック図である。
【図８】図７のＡＳＩＣの構成を詳細に示すブロック図である。
【図９】同期検知信号分離回路を示すブロック図である。
【図１０】図８のＡＳＩＣの主要信号を示すタイミングチャートである。
【図１１】図８のダミー同期検知信号発生回路を詳細に示すブロック図である。
【図１２】図８のＬＣＬＲ信号発生回路を示すブロック図である。
【図１３】ＬＣＬＲ信号を示す説明図である。
【図１４】図８のＡＳＩＣ内のリードイネーブル信号発生回路を示すブロック図である。
【図１５】図８のＡＳＩＣの主要部を詳細に示すブロック図である。
【図１６】図１５の位相同期回路の一例を詳細に示すブロック図である。
【図１７】図１６の位相同期回路の主要信号を示すタイミングチャートである。
【図１８】リードイネーブル信号遅延回路を示すブロック図である。
【図１９】図１８のリードイネーブル信号遅延回路の主要信号を示すタイミングチャートである。
【符号の説明】
２１ ライト、リード処理部／１ビーム→２ビーム変換部
２２ ダミー同期信号発生部／ＬＣＬＲ発生部
２５，１２１ ＪＫ−ＦＦ
１８１〜１８４ ＦＩＦＯメモリ
【発明の属する技術分野】
本発明は、複数のビームを用いて画像を略同時に書き込むマルチビーム画像形成装置に関する。
【０００２】
【従来の技術】
一般に、複写機やプリンタにおいて高速化しようとすると、ビデオクロックの周波数が高速になり、入手可能なＩＣやＬＤ（レーザダイオード）ドライバがないので、例えば特開平４−２００６６号公報に示すように複数の書き込みビームの各々に異なる画像を割り当てて光変調を行う方法が提案されている。この方法によれば、ｎ個のＬＤを用いて同時にｎラインを書き込む場合にはビデオクロックの周波数を１／ｎにすることができる。
【０００３】
また、２つのＬＤを用いたマルチビーム画像形成装置では、第１のビームにより検出された本物の同期検知信号から第２ビーム用のダミーの同期検知信号を生成し、２つのラインメモリの各ライトイネーブル信号を本物とダミーの同期検知信号でトグルして選択することにより２つのラインメモリに画像データを書き込む。
【０００４】
【発明が解決しようとする課題】
ところで、複写機やプリンタでは一般に画素密度を切り替えるので、ビデオクロック周波数は低速から高速までの広い範囲をカバーする必要がある。しかしながら、広い範囲のビデオクロック周波数をカバーしようとすると、ラインメモリのリードがライトを追い越してしまい、この場合にはラインメモリに未だ記憶されている前のラインをリードして画像書き込みを行うので不良画像が発生するという問題点がある。
【０００５】
本発明は上記従来の問題点に鑑み、広い範囲のビデオクロック周波数をカバーする場合にもラインメモリのライトとリードを正しい順番で行うことができ、ひいては不良画像が発生することを防止することができるマルチビーム画像形成装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明は上記目的を達成するために、主走査方向にずれて配置され、各画像データに応じて変調されたビームの出射を各配置位置に応じて開始するｎ個の発光素子と、前記ｎ個の発光素子に対する画像データをそれぞれ記憶する少なくともｎ個のラインメモリと、前記ｎ個の発光素子が出射する各ビームを受光して同期検知信号を出力する１つの同期検知素子と、前記ｎ個の発光素子の第１の発光素子が出射して前記同期検知素子により検知された第１ビームの同期検知信号に基づいて他の発光素子用のｎ−１個のダミー同期検知信号を生成する手段と、前記第１ビームの同期検知信号に基づいて第１ビーム用のラインメモリをライトイネーブルに設定し、前記第１ビームの同期検知信号と前記ｎ−１個のダミー同期検知信号に基づいて前記ｎ個のラインメモリのライトをトグル制御すると共に、前記同期検知素子により検知されたｎ個の同期検知信号に基づいて前記ｎ個のラインメモリのライト及びリードをトグル制御する制御手段とを備えたマルチビーム画像形成装置において、前記制御手段が、前記ラインメモリをライトリセットに設定する時点からライトイネーブルに設定する時点までの時間と、リードリセットに設定する時点からリードイネーブルに設定する時点までの時間を可変にすることを特徴とする。
【０００９】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。図１は本発明に係るマルチビーム画像形成装置の一実施形態を示す構成図、図２は図１の２つのレーザダイオードの配置位置を示す説明図、図３は図１のマルチビーム画像形成装置における２つのレーザビームの副走査方向の走査位置を示す説明図、図４は図１のマルチビーム画像形成装置における２つのレーザビームの主走査方向の走査位置を示す説明図、図５は図１のマルチビーム画像形成装置の同期検知回路を示す回路図、図６は図５の同期検知回路により検知される同期検知信号を示す説明図、図７は図１のマルチビーム画像形成装置の概略構成を示すブロック図、図８は図７のＡＳＩＣの構成を詳細に示すブロック図、図９は同期検知信号分離回路を示すブロック図、図１０は図８のＡＳＩＣの主要信号を示すタイミングチャート、図１１は図８のダミー同期検知信号発生回路を詳細に示すブロック図、図１２は図８のＬＣＬＲ信号発生回路を示すブロック図、図１３はＬＣＬＲ信号を示す説明図、図１４は図８のＡＳＩＣ内のリードイネーブル信号発生回路を示すブロック図、図１５は図８のＡＳＩＣの主要部を詳細に示すブロック図、図１６は図１５の位相同期回路の一例を詳細に示すブロック図、図１７は図１６の位相同期回路の主要信号を示すタイミングチャート、図１８はリードイネーブル信号遅延回路を示すブロック図、図１９は図１８のリードイネーブル信号遅延回路の主要信号を示すタイミングチャートである。
【００１０】
図１〜図４において、ＬＤ制御板１上にはＬＤユニット２が実装され、ＬＤユニット２には一例として２個のＬＤ１、ＬＤ２が実装されている。なお、ＬＤの数が３個以上であっても基本的な考え方は同一である。ＬＤ１、ＬＤ２から出射された各レーザビームは、共通のコリメートレンズ３により平行化され、次いでビームコンプレッサ４によりビームの副走査方向のみがポリゴンスキャナ５の反射面上に集光される。ポリゴンスキャナ５は矢印で示す主走査方向に回転し、これによりレーザビームが主走査方向に等角速度で偏向される。このビームはｆθレンズ６により等速度偏向に補正された後、感光体７上に照射されると共に同期検知素子８により検出される。感光体７は副走査方向に回転している。
【００１１】
ＬＤユニット２上の２個のＬＤ１、ＬＤ２は、図２に示すように主走査方向については距離ａだけ離れ、副走査方向については距離ｂだけ離れて配置されている。そして、ＬＤ１、ＬＤ２から出射されて図３に示すようにポリゴンスキャナ５により反射される２つのビームは、ビームコンプレッサ４がビームの副走査方向のみを集光するので副走査方向に距離Ｃだけ離れ、また、距離Ｃは距離ｂより非常に小さい値となる。
【００１２】
更に、ＬＤ１、ＬＤ２から出射された２つのビームは図４に示すように、ＬＤ１、ＬＤ２の主走査方向の距離ａの分だけずれて同期検知素子８により受光される。同期検知素子８は図５に示すように一例としてフォトダイオード（ＰＤ）９を有し、ＰＤ９がビームを受光すると電流Ｉが流れ、Ｖ１（＝Ｉ・Ｒ）が基準電圧Ｖｒｅｆ を越えるとコンパレータ１０が正のパルスの同期検知信号ＤＥＴＰを出力する。この場合、図６に示すように１周期においてＬＤ１の第１ビームを検出した時の同期検知信号ＤＥＴＰ１と、ＬＤ２の第２ビームを検出した時の同期検知信号ＤＥＴＰ２が生成され、また、同期検知信号ＤＥＴＰ１より同期検知信号ＤＥＴＰ２が遅れる。
【００１３】
図７に示すＡＳ（特定用途向け）ＩＣ１４は本発明のマルチビーム画像形成装置を構成している。図７においては書き込み速度は読み取り速度の１／２であり、ＣＣＤ１１は原稿画像を読み取って画像信号をＩＰＵ（画像処理ゲートアレイ）１２に出力する。ＩＰＵ１２はＣＣＤ１１からの画像信号に基づいて画像データＳＤＡＴＡとクロック信号ＳＣＬＫをＧＡＶＤ（ビデオ処理ゲートアレー）１３に出力する。
【００１４】
ＧＡＶＤ１３はＩＰＵ１２からの上記信号に基づいて、また、ＦＩＦＯメモリ「１」１６、「２」１７を用いて画像データＶＤＡＴＡ及びクロック信号ＶＣＬＫをＡＳＩＣ１４に出力する。ここで、ＦＩＦＯメモリ１６、１７は、読み取り時と書き込み時では画素周波数が異なるのでそのタイミング調整を行う。
【００１５】
ここで、本実施形態では、第１ビームの本物の同期検知信号（以下、本物同期検知信号）ＤＥＴＰ１と、本物同期検知信号ＤＥＴＰ１に基づいて生成された第１ビームのダミーの同期検知信号（以下、ダミー同期検知信号）ＤＥＴＰ１’と、第２ビームの同期検知信号ＤＥＴＰ２が用いられている。
【００１６】
ＡＳＩＣ１４はＧＡＶＤ１３からの上記信号に基づいて、また、第１ビーム用ＦＩＦＯメモリ「３」１８１、「４」１８２と第２ビーム用ＦＩＦＯメモリ「５」１８３、「６」１８４を用いて画像データＶＤＡＴＡ及びクロック信号ＶＣＬＫの１／２の速度のＬＤ１用の画像データＶＤＡＴＡ１及びクロック信号ＶＣＬＫ１を生成して第１ＬＤ制御部１５ａに出力すると共に、ＬＤ２用の画像データＶＤＡＴＡ２及びクロック信号ＶＣＬＫ２を生成して第２ＬＤ制御部１５ｂに出力する。ＦＩＦＯメモリ「３」〜「６」１８１〜１８４は後述するようにＧＡＶＤ１３からの１ビームデータＶＤＡＴＡを２ビームデータＶＤＡＴＡ１、ＶＤＡＴＡ２に変換するために用いられる。
【００１７】
ＡＳＩＣ１４は図８に詳しく示すように、ＦＩＦＯメモリ１８１〜１８４のライト、リード処理部／１ビーム→２ビーム変換部２１と、ダミー同期信号発生部／ＬＣＬＲ発生部２２と、位相同期回路２３とクロック分周部２４を有する。ＡＳＩＣ１４では先ず、図９に示すようなＤ−ＦＦ１１１、１１２、ＪＫ−ＦＦ１１３及びゲート１１４、１１５により、図１０に示すようにＬＤ１の第１ビームを検出した時の同期検知信号ＤＥＴＰ１と、ＬＤ２の第２ビームを検出した時の同期検知信号ＤＥＴＰ２が分離される。
【００１８】
図９において、入力信号ＸＤＰＩＮは同期検知素子８により検出された本物の信号ＤＥＰＴ（＝ＤＥＴＰ１＋ＤＥＴＰ２）であり、ＪＫ−ＦＦ１１３の出力信号Ｑは始めはＬであるのでゲート１１４から同期検知信号ＤＥＴＰ１が出力される。次いで、同期検知信号ＤＥＴＰ１の立ち上がりでＪＫ−ＦＦ１１３の出力信号ＱがＨ、出力信号／ＱがＬになり、ゲート１１５から同期検知信号ＤＥＴＰ２が出力される。また、同期検知信号ＤＥＴＰ１がディレイされたＸＬＳＹＮＣ信号によりＪＫ−ＦＦ１１３がリセットされて出力信号ＱがＬになり、したがって、次のラインの同期検知信号ＤＥＴＰ１、ＤＥＴＰ２が分離される。
【００１９】
ダミー同期信号発生部／ＬＣＬＲ信号発生部２２では、図１１に示すようにカウンタ３１により画素クロックＶＣＬＫをカウントし、次いでコンパレータ３２によりカウンタ３１のカウント値と、本物同期検知信号ＤＥＴＰ１の１周期の１／２に対応する設定値を比較する。そして、ワンショット発生回路３３によりコンパレータ３２の比較結果が一致した時に所定パルス幅のダミー同期検知信号ＤＥＰＴ１’を発生し、次いでＯＲゲート３４により図１０に示すようにダミー同期検知信号ＤＥＰＴ１’と本物同期検知信号ＤＥＴＰ１の論理和信号ＤＥＴＰ１Ａを出力する。
【００２０】
次いで図１２に示すように、Ｄフリップフロップ３５、３６、３７、インバータ３８及びＡＮＤゲート３９により、図１０、図１３に示すように信号ＤＥＴＰ１Ａがハイとなる期間中に２画素クロック期間だけハイとなる信号ＬＣＬＲを発生する。
【００２１】
図１４はＡＳＩＣ１４におけるリードイネーブル信号ＲＥの発生回路を示している。カウンタ１０１、１０２はそれぞれ本物同期検知信号／ＤＥＴＰ１と第２ビーム同期検知信号／ＤＥＴＰ２によりクリアされて画素クロックＶＣＬＫ１、ＶＣＬＫ２をカウントする。コンパレータ１０３、１０４はそれぞれカウンタ１０１、１０２の各カウント値と、ＬＤ１、ＬＤ２の主走査方向の距離ａの分に対応した各設定値を比較し、一致した時に第１ビーム用ＦＩＦＯメモリ（１８１、１８２）、第２ビーム用ＦＩＦＯメモリ（１８３、１８４）のリードイネーブル信号ＸＲＥ１、ＸＲＥ２を出力する。
【００２２】
図１５はＦＩＦＯメモリ１８１〜１８４のライト、リード処理部／１ビーム→２ビーム変換部２１と、位相同期回路２３とクロック分周部２４を詳細に示している。位相同期回路２３は２系統の位相同期回路２３ａ、２３ｂを有し、クロック分周部２４も同様に２系統の分周回路２４ａ、２４ｂを有する。位相同期回路２３ａ、２３ｂは画素クロックＶＣＬＫをそれぞれ同期検知信号ＤＥＴＰ１、ＤＥＴＰ２により位相同期をとった画素クロックＶＣＬＫＡ、ＶＣＬＫＢを出力する。分周回路２４ａ、２４ｂは画素クロックＶＣＬＫを１／２に分周し、それぞれ第１ビーム用ＦＩＦＯメモリ（１８１、１８２）、第２ビーム用ＦＩＦＯメモリ（１８３、１８４）のライトクロックＲＣＬＫとして、また、第１ビーム用ＬＤ制御部１５ａのクロックＶＣＬＫ１、第２ビーム用ＬＤ制御部１５ｂのクロックＶＣＬＫ２として出力する。
【００２３】
ここで、位相同期回路２３ａ、２３ｂは例えば図１６、図１７に示すように、入力クロックＶＣＬＫを１／８周期づつずらして８種類のクロック信号を生成し、同期検知信号ＤＥＴＰ１、２に最も位相が近いクロック信号を選択することにより、画素クロックＶＣＬＫＡ、ＶＣＬＫＢを出力することができる。この例では位相同期精度は１／８ドットとなる。
【００２４】
図１５、図１０に戻り、ＦＩＦＯメモリ１８１〜１８４には共通に、ＧＡＶＤ１３からの画像データＶＤＡＴＡがライトデータＷＤＡＴＡとして、クロックＶＣＬＫがライトクロックＷＣＫとして印加され、また、ＬＣＬＲ信号がライトリセット信号ＸＷＲＥＳとして印加される。
【００２５】
そして、ＪＫ−ＦＦ２５はＦＩＦＯメモリ１８１〜１８４のライトイネーブル信号ＸＷＥをトグルするためのものであり、副走査画像領域有効信号ＦＧＡＴＥと本物同期検知信号ＤＥＰＴ１の論理積信号（図示ＡＮＤゲート１２４）によりリセットされ、ＬＣＬＲ信号により出力信号Ｑ、／Ｑがトグルする。出力信号Ｑはディレイ部１２５により遅延され、次いでゲート１２８、１２９を介してそれぞれＦＩＦＯメモリ１８１、１８２のライトイネーブル端子ＸＷＥに印加され、また、出力信号／Ｑはディレイ部１２６により遅延され、次いでゲート１３０、１３１を介してそれぞれＦＩＦＯメモリ１８３、１８４のライトイネーブル端子ＸＷＥに印加される。したがって、副走査画像領域が始まった最初の本物同期検知信号ＤＥＰＴ１によりＪＫ−ＦＦ２５がリセットされるので、ゲート１２８、１２９の入力信号がＬになる。この場合、ディレイ部１２５、１２５の遅延時間はビデオクロック周波数に応じて設定される。
【００２６】
また、ＪＫ−ＦＦ１２１はＦＩＦＯメモリ１８１〜１８４のライトイネーブル信号ＸＷＥとリードイネーブル信号ＸＲＥを本物の同期検知信号ＸＤＥＴＰ（＝ＤＥＴＰ１＋ＤＥＴＰ２）によりトグルするためのものであり、副走査画像領域が始まるとリセットされる。その出力信号／Ｑはゲート１２８、１３０を介してそれぞれＦＩＦＯメモリ１８１、１８３のライトイネーブル端子ＸＷＥに印加されると共に、インバータ１２７により反転されてゲート１２９、１３１を介してそれぞれＦＩＦＯメモリ１８２、１８４のライトイネーブル端子ＸＷＥに印加される。
【００２７】
副走査画像領域が始まった最初の同期検知信号ＸＤＥＴＰによりＪＫ−ＦＦ１２１がリセットされると、ＦＩＦＯメモリ１８１のライトイネーブル信号ＸＷＥのみがアクティブになる。次のＬＣＬＲ信号（ダミー同期検知信号ＤＥＰＴ１’）により、ＪＫ−ＦＦ２５の出力Ｑ、／Ｑが反転してその出力信号／ＱがＬになると、ＦＩＦＯメモリ１８３のライトイネーブル信号ＸＷＥのみがアクティブになる。
【００２８】
次の同期検知信号ＸＤＥＴＰによりＪＫ−ＦＦ１２１がトグルされると、その出力信号／ＱがＬからＨになり、ＦＩＦＯメモリ１８２、１８４のライトイネーブル信号ＸＷＥがイネーブルになると共にＦＩＦＯメモリ１８１、１８３のライトイネーブル信号ＸＷＥがディスエーブルになる。この場合、次の同期検知信号ＸＤＥＴＰがＪＫ−ＦＦ１２１に入力するということは、ＬＣＬＲ信号がＨになることになるので、ＪＫ−ＦＦ２５がトグルしてその出力信号／ＱがＨになり、したがって、ＦＩＦＯメモリ１８２のライトイネーブル信号ＸＷＥのみがアクティブになる。次のＬＣＬＲ信号（ダミー同期検知信号ＤＥＰＴ１’）により、ＪＫ−ＦＦ２５の出力Ｑ、／Ｑが反転してその出力信号／ＱがＬになると、ＦＩＦＯメモリ１８４のライトイネーブル信号ＸＷＥのみがアクティブになる。
【００２９】
次に、リードについて説明する。ＪＫ−ＦＦ１２１の出力信号／Ｑはインバータ１２３により反転され、次いでゲート１３４、１３６に印加されると共にインバータ１３２、１３３を介してそれぞれゲート１３５、１３７に印加される。また、ゲート１３４、１３５にはリードイネーブル信号ＸＲＥ１が印加され、ゲート１３６、１３７にはリードイネーブル信号ＸＲＥ２が印加される。そして、ゲート１３４〜１３７の出力信号がそれぞれＦＩＦＯメモリ１８１〜１８４のリードイネーブル信号ＸＲＥとして印加される。また、ＦＩＦＯメモリ１８１、１８２は共通に同期検知信号ＤＥＰＴ１によりリードリセットされ、ＦＩＦＯメモリ１８３、１８４は共通に同期検知信号ＤＥＰＴ２によりリードリセットされる（図示ＸＲＲＥＳ）。
【００３０】
副走査画像領域有効信号ＦＧＡＴＥがアクティブになった後、最初の同期検知信号ＸＤＥＰＴが入力すると、ＪＫ−ＦＦ１２１の出力信号／ＱがＬになり、ＦＩＦＯメモリ１８３、１８４のリードイネーブル信号ＸＲＥがＬになる。次の同期検知信号ＸＤＥＰＴが入力すると、ＪＫ−ＦＦ１２１の出力信号／ＱがＨになり、ＦＩＦＯメモリ１８１、１８３のリードイネーブル信号ＸＲＥがＬになる。したがって、同期検知信号ＬＣＬＲ（本物同期検知信号ＤＥＰＴ＋ダミー同期検知信号ＤＥＰＴ’）を用いてＦＩＦＯメモリ１８１〜１８４のライトをトグルし、本物の同期検知信号ＸＤＥＰＴ（＝ＤＥＴＰ１＋ＤＥＴＰ２）を用いてＦＩＦＯメモリ１８１〜１８４のライトとリードをトグルすることができる。
【００３１】
また、リードイネーブル信号ＸＲＥは図１８、図１９に示すように、ビデオクロック周波数に応じてディレイ部１４１、１４２の各遅延時間Ｔ１、Ｔ２を可変にし、リードリセット信号ＸＲＲＥＳ信号をディレイ部１４１により時間Ｔ１だけ遅延してＦＦ１４３をセットし、ディレイ部１４２により時間Ｔ２（＞Ｔ１）だけ遅延してＦＦ１４３をリセットすることにより、広い範囲のビデオクロック周波数をカバーする場合にもラインメモリのライトとリードを正しい順番で行うことができる。
【００３２】
【発明の効果】
以上説明したように本発明によれば、ラインメモリをライトリセットに設定する時点からライトイネーブルに設定する時点までの時間と、リードリセットに設定する時点からリードイネーブルに設定する時点までの時間を可変にするので、広い範囲のビデオクロック周波数をカバーする場合にもラインメモリのライトとリードを正しい順番で行うことができる。
【図面の簡単な説明】
【図１】本発明に係るマルチビーム画像形成装置の一実施形態を示す構成図である。
【図２】図１の２つのレーザダイオードの配置位置を示す説明図である。
【図３】図１のマルチビーム画像形成装置における２つのレーザビームの副走査方向の走査位置を示す説明図である。
【図４】図１のマルチビーム画像形成装置における２つのレーザビームの主走査方向の走査位置を示す説明図である。
【図５】図１のマルチビーム画像形成装置の同期検知回路を示す回路図である。
【図６】図５の同期検知回路により検知される同期検知信号を示す説明図である。
【図７】図１のマルチビーム画像形成装置の概略構成を示すブロック図である。
【図８】図７のＡＳＩＣの構成を詳細に示すブロック図である。
【図９】同期検知信号分離回路を示すブロック図である。
【図１０】図８のＡＳＩＣの主要信号を示すタイミングチャートである。
【図１１】図８のダミー同期検知信号発生回路を詳細に示すブロック図である。
【図１２】図８のＬＣＬＲ信号発生回路を示すブロック図である。
【図１３】ＬＣＬＲ信号を示す説明図である。
【図１４】図８のＡＳＩＣ内のリードイネーブル信号発生回路を示すブロック図である。
【図１５】図８のＡＳＩＣの主要部を詳細に示すブロック図である。
【図１６】図１５の位相同期回路の一例を詳細に示すブロック図である。
【図１７】図１６の位相同期回路の主要信号を示すタイミングチャートである。
【図１８】リードイネーブル信号遅延回路を示すブロック図である。
【図１９】図１８のリードイネーブル信号遅延回路の主要信号を示すタイミングチャートである。
【符号の説明】
２１ ライト、リード処理部／１ビーム→２ビーム変換部
２２ ダミー同期信号発生部／ＬＣＬＲ発生部
２５，１２１ ＪＫ−ＦＦ
１８１〜１８４ ＦＩＦＯメモリ
Claims (1)
- 主走査方向にずれて配置され、各画像データに応じて変調されたビームの出射を各配置位置に応じて開始するｎ個の発光素子と、
前記ｎ個の発光素子に対する画像データをそれぞれ記憶する少なくともｎ個のラインメモリと、
前記ｎ個の発光素子が出射する各ビームを受光して同期検知信号を出力する１つの同期検知素子と、
前記ｎ個の発光素子の第１の発光素子が出射して前記同期検知素子により検知された第１ビームの同期検知信号に基づいて他の発光素子用のｎ−１個のダミー同期検知信号を生成する手段と、
前記第１ビームの同期検知信号に基づいて第１ビーム用のラインメモリをライトイネーブルに設定し、前記第１ビームの同期検知信号と前記ｎ−１個のダミー同期検知信号に基づいて前記ｎ個のラインメモリのライトをトグル制御すると共に、前記同期検知素子により検知されたｎ個の同期検知信号に基づいて前記ｎ個のラインメモリのライト及びリードをトグル制御する制御手段と、
を備えたマルチビーム画像形成装置において、
前記制御手段は、前記ラインメモリをライトリセットに設定する時点からライトイネーブルに設定する時点までの時間と、リードリセットに設定する時点からリードイネーブルに設定する時点までの時間を可変にすることを特徴とするマルチビーム画像形成装置。
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