JPH1110949A - マルチビーム画像形成装置 - Google Patents
マルチビーム画像形成装置Info
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- JPH1110949A JPH1110949A JP9172343A JP17234397A JPH1110949A JP H1110949 A JPH1110949 A JP H1110949A JP 9172343 A JP9172343 A JP 9172343A JP 17234397 A JP17234397 A JP 17234397A JP H1110949 A JPH1110949 A JP H1110949A
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Abstract
(57)【要約】
【課題】 複数の発光素子が主走査方向にずれて配置さ
れ、各画像データに応じて変調されたビームの出射を各
配置位置に応じて開始する場合に高品質の画像を実現す
る。 【解決手段】 位相同期回路２３ａは画素クロックＶＣ
ＬＫを同期検知信号ＤＥＴＰ１により位相同期をとった
画素クロックＶＣＬＫＡを分周回路２４ａと位相同期回
路２３ｂに出力する。同期検知信号ＤＥＴＰ１はＬＤ
１、ＬＤ２による主走査方向の走査時間間隔の分だけ遅
延回路１１０により遅延され、位相同期回路２３ｂは位
相同期回路２３ａからの画素クロックＶＣＬＫＡを遅延
回路３０により遅延された同期検知信号ＤＥＴＰ１ａに
より位相同期をとった画素クロックＶＣＬＫＢを出力す
る。遅延回路１１１は画素クロックＶＣＬＫＢを遅延し
た画素クロックＶＣＬＫＢ１を分周回路２４ｂに出力す
る。
れ、各画像データに応じて変調されたビームの出射を各
配置位置に応じて開始する場合に高品質の画像を実現す
る。 【解決手段】 位相同期回路２３ａは画素クロックＶＣ
ＬＫを同期検知信号ＤＥＴＰ１により位相同期をとった
画素クロックＶＣＬＫＡを分周回路２４ａと位相同期回
路２３ｂに出力する。同期検知信号ＤＥＴＰ１はＬＤ
１、ＬＤ２による主走査方向の走査時間間隔の分だけ遅
延回路１１０により遅延され、位相同期回路２３ｂは位
相同期回路２３ａからの画素クロックＶＣＬＫＡを遅延
回路３０により遅延された同期検知信号ＤＥＴＰ１ａに
より位相同期をとった画素クロックＶＣＬＫＢを出力す
る。遅延回路１１１は画素クロックＶＣＬＫＢを遅延し
た画素クロックＶＣＬＫＢ１を分周回路２４ｂに出力す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、複数のビームを用
いて画像を略同時に書き込むマルチビーム画像形成装置
に関し、特に複数のラインメモリの各々を選択的にライ
トイネーブルに設定する際の制御と、ラインメモリにラ
イン毎に順次書き込まれた複数ライン分の画像データを
略同時に読み出す際の制御に関する。
いて画像を略同時に書き込むマルチビーム画像形成装置
に関し、特に複数のラインメモリの各々を選択的にライ
トイネーブルに設定する際の制御と、ラインメモリにラ
イン毎に順次書き込まれた複数ライン分の画像データを
略同時に読み出す際の制御に関する。
【０００２】
【従来の技術】一般に、複写機やプリンタにおいて高速
化しようとすると、ビデオクロックの周波数が高速にな
り、入手可能なＩＣやＬＤ（レーザダイオード）ドライ
バがないので、例えば特開平４−２００６６号公報に示
すように複数の書き込みビームの各々に異なる画像を割
り当てて光変調を行う方法が提案されている。この方法
によれば、ｎ個のＬＤを用いて同時にｎラインを書き込
む場合にはビデオクロックの周波数を１／ｎにすること
ができる。
化しようとすると、ビデオクロックの周波数が高速にな
り、入手可能なＩＣやＬＤ（レーザダイオード）ドライ
バがないので、例えば特開平４−２００６６号公報に示
すように複数の書き込みビームの各々に異なる画像を割
り当てて光変調を行う方法が提案されている。この方法
によれば、ｎ個のＬＤを用いて同時にｎラインを書き込
む場合にはビデオクロックの周波数を１／ｎにすること
ができる。
【０００３】例えば２つのＬＤを用いた場合、２つのラ
インメモリをトグルして２ライン分の画像データをライ
トクロックでライン毎に順次書き込み、この２ラインメ
モリに書き込まれた各ラインの画像データを、ライトク
ロックの１／２の周波数のリードクロックで略同時に読
み出して２つのＬＤの各々に印加することができる。
インメモリをトグルして２ライン分の画像データをライ
トクロックでライン毎に順次書き込み、この２ラインメ
モリに書き込まれた各ラインの画像データを、ライトク
ロックの１／２の周波数のリードクロックで略同時に読
み出して２つのＬＤの各々に印加することができる。
【０００４】この種の従来例としは、例えば特開昭５７
−８８８７号公報に示すように複数のビームを検知した
個々の同期検知信号により位相合わせを行った読み出し
クロックで読み出す方法が提案されている。この方法に
よれば、例えば２個の発光素子は、主走査方向にずれて
配置されていても、各画像データに応じて変調されたビ
ームの出射を各配置位置に応じて開始する。
−８８８７号公報に示すように複数のビームを検知した
個々の同期検知信号により位相合わせを行った読み出し
クロックで読み出す方法が提案されている。この方法に
よれば、例えば２個の発光素子は、主走査方向にずれて
配置されていても、各画像データに応じて変調されたビ
ームの出射を各配置位置に応じて開始する。
【０００５】
【発明が解決しようとする課題】ところで、複数のビー
ムを検知した個々の同期検知信号により位相合わせを行
って読み出しクロックを生成するための位相同期回路
は、通常１／ｍドット単位で位相合わせを行う。したが
って、従来の方法によれば、２ビーム方式の場合、位相
合わせ回路により第１ビーム用の読み出しクロックの位
相が１／ｍドット進むと共に第２ビーム用の読み出しク
ロックの位相が１／ｍドット遅れると、位相合わせによ
るずれ量が加算されて２／ｍドット分の位相差が発生
し、これにより縦線の画像が曲がる等の異常画像が発生
するという問題点がある。
ムを検知した個々の同期検知信号により位相合わせを行
って読み出しクロックを生成するための位相同期回路
は、通常１／ｍドット単位で位相合わせを行う。したが
って、従来の方法によれば、２ビーム方式の場合、位相
合わせ回路により第１ビーム用の読み出しクロックの位
相が１／ｍドット進むと共に第２ビーム用の読み出しク
ロックの位相が１／ｍドット遅れると、位相合わせによ
るずれ量が加算されて２／ｍドット分の位相差が発生
し、これにより縦線の画像が曲がる等の異常画像が発生
するという問題点がある。
【０００６】また、２つのＬＤを用いた場合、その主走
査方向の間隔に依っては、第２ビームのラインメモリの
リードクロックとリードリセット信号のセットアップタ
イムやホールドタイムにマージンが無くなると異常画像
が発生する。更に、ラインメモリのライトリセットとリ
ードリセットをカウンタとレジスタを用いて行うと、回
路構成が複雑になる。
査方向の間隔に依っては、第２ビームのラインメモリの
リードクロックとリードリセット信号のセットアップタ
イムやホールドタイムにマージンが無くなると異常画像
が発生する。更に、ラインメモリのライトリセットとリ
ードリセットをカウンタとレジスタを用いて行うと、回
路構成が複雑になる。
【０００７】更に、２つのＬＤを用いた構成において、
２つのラインメモリの各ライトイネーブル信号を本物と
ダミーの同期検知信号でトグルして選択して書き込みを
行うと、画像有効領域の最初では第１ビームが選択され
る場合と第２ビームが選択される場合が同じ確率であ
り、そのため第２ビームから始まると主走査方向の位相
同期がずれて斜線が途切れる等の問題がある。
２つのラインメモリの各ライトイネーブル信号を本物と
ダミーの同期検知信号でトグルして選択して書き込みを
行うと、画像有効領域の最初では第１ビームが選択され
る場合と第２ビームが選択される場合が同じ確率であ
り、そのため第２ビームから始まると主走査方向の位相
同期がずれて斜線が途切れる等の問題がある。
【０００８】本発明は上記従来の問題点に鑑み、複数の
発光素子が主走査方向にずれて配置され、各画像データ
に応じて変調されたビームの出射を各配置位置に応じて
開始する構成において、各ラインメモリの読み出しクロ
ックの位相差のずれ量を低減して高品質の画像を実現す
ることができるマルチビーム画像形成装置を提供するこ
とを目的とする。
発光素子が主走査方向にずれて配置され、各画像データ
に応じて変調されたビームの出射を各配置位置に応じて
開始する構成において、各ラインメモリの読み出しクロ
ックの位相差のずれ量を低減して高品質の画像を実現す
ることができるマルチビーム画像形成装置を提供するこ
とを目的とする。
【０００９】
【課題を解決するための手段】第１の手段は上記目的を
達成するために、主走査方向にずれて配置され、各画像
データに応じて変調されたビームの出射を各配置位置に
応じて開始するｎ個の発光素子と、前記ｎ個の発光素子
に対する画像データをそれぞれ記憶するｎ個のラインメ
モリと、前記ｎ個の発光素子が出射する各ビームを受光
して同期検知信号を出力する１つの同期検知素子と、前
記ｎ個の発光素子の第１の発光素子が出射して前記同期
検知素子により検知された第１ビームの同期検知信号に
基づいて前記ｎ個のラインメモリの各々を選択的にライ
トイネーブルに設定するライトイネーブル設定回路と、
前記第１ビームの同期検知信号に基づいてクロックの位
相同期を行う第１の位相同期回路と、前記第１ビームの
同期検知信号を前記発光素子による主走査方向の走査時
間間隔の分だけ遅延する第１の遅延回路と、前記第１の
遅延回路により遅延された第１ビームの同期検知信号に
基づいて第１の位相同期回路により位相同期されたクロ
ックの位相同期を行うｎ−１個の第２の位相同期回路
と、前記ｎ−１個の第２の位相同期回路により位相同期
された各クロックを遅延して他のビーム用のクロックを
生成するｎ−１個の第２の遅延回路と、前記第１の位相
同期回路と前記第２の遅延回路により生成された各クロ
ックを１／ｎに分周してそれぞれ前記ｎ個のラインメモ
リのリードクロックを生成するｎ個の分周回路とを備え
たことを特徴とする。
達成するために、主走査方向にずれて配置され、各画像
データに応じて変調されたビームの出射を各配置位置に
応じて開始するｎ個の発光素子と、前記ｎ個の発光素子
に対する画像データをそれぞれ記憶するｎ個のラインメ
モリと、前記ｎ個の発光素子が出射する各ビームを受光
して同期検知信号を出力する１つの同期検知素子と、前
記ｎ個の発光素子の第１の発光素子が出射して前記同期
検知素子により検知された第１ビームの同期検知信号に
基づいて前記ｎ個のラインメモリの各々を選択的にライ
トイネーブルに設定するライトイネーブル設定回路と、
前記第１ビームの同期検知信号に基づいてクロックの位
相同期を行う第１の位相同期回路と、前記第１ビームの
同期検知信号を前記発光素子による主走査方向の走査時
間間隔の分だけ遅延する第１の遅延回路と、前記第１の
遅延回路により遅延された第１ビームの同期検知信号に
基づいて第１の位相同期回路により位相同期されたクロ
ックの位相同期を行うｎ−１個の第２の位相同期回路
と、前記ｎ−１個の第２の位相同期回路により位相同期
された各クロックを遅延して他のビーム用のクロックを
生成するｎ−１個の第２の遅延回路と、前記第１の位相
同期回路と前記第２の遅延回路により生成された各クロ
ックを１／ｎに分周してそれぞれ前記ｎ個のラインメモ
リのリードクロックを生成するｎ個の分周回路とを備え
たことを特徴とする。
【００１０】第２の手段は、第１の手段において前記第
１ビームの同期検知信号に基づいて他の発光素子用のｎ
−１個のダミー同期検知信号を生成すると共に、前記ｎ
個のラインメモリのライトリセットを前記第１ビームの
同期検知信号により行い、前記ｎ個のラインメモリのラ
イトを前記第１ビームの同期検知信号とｎ−１個のダミ
ー同期検知信号に基づいてトグル動作させることを特徴
とする。
１ビームの同期検知信号に基づいて他の発光素子用のｎ
−１個のダミー同期検知信号を生成すると共に、前記ｎ
個のラインメモリのライトリセットを前記第１ビームの
同期検知信号により行い、前記ｎ個のラインメモリのラ
イトを前記第１ビームの同期検知信号とｎ−１個のダミ
ー同期検知信号に基づいてトグル動作させることを特徴
とする。
【００１１】第３の手段は、第１、第２の手段において
前記位相同期回路が、前記ｎ個のラインメモリのライト
クロックの位相同期を行うことを特徴とする。
前記位相同期回路が、前記ｎ個のラインメモリのライト
クロックの位相同期を行うことを特徴とする。
【００１２】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。図１は本発明に係るマルチビーム
画像形成装置の一実施形態を示す構成図、図２は図１の
２つのレーザダイオードの配置位置を示す説明図、図３
は図１のマルチビーム画像形成装置における２つのレー
ザビームの副走査方向の走査位置を示す説明図、図４は
図１のマルチビーム画像形成装置における２つのレーザ
ビームの主走査方向の走査位置を示す説明図、図５は図
１のマルチビーム画像形成装置の同期検知回路を示す回
路図、図６は図５の同期検知回路により検知される同期
検知信号を示す説明図、図７は図１のマルチビーム画像
形成装置の概略構成を示すブロック図、図８は図７のＡ
ＳＩＣの構成を詳細に示すブロック図、図９は図８のダ
ミー同期検知信号発生回路を詳細に示すブロック図、図
１０は図８のＡＳＩＣの主要信号を示すタイミングチャ
ートである。
施の形態を説明する。図１は本発明に係るマルチビーム
画像形成装置の一実施形態を示す構成図、図２は図１の
２つのレーザダイオードの配置位置を示す説明図、図３
は図１のマルチビーム画像形成装置における２つのレー
ザビームの副走査方向の走査位置を示す説明図、図４は
図１のマルチビーム画像形成装置における２つのレーザ
ビームの主走査方向の走査位置を示す説明図、図５は図
１のマルチビーム画像形成装置の同期検知回路を示す回
路図、図６は図５の同期検知回路により検知される同期
検知信号を示す説明図、図７は図１のマルチビーム画像
形成装置の概略構成を示すブロック図、図８は図７のＡ
ＳＩＣの構成を詳細に示すブロック図、図９は図８のダ
ミー同期検知信号発生回路を詳細に示すブロック図、図
１０は図８のＡＳＩＣの主要信号を示すタイミングチャ
ートである。
【００１３】図１１は図８のＬＣＬＲ発生回路を詳細に
示すブロック図、図１２は図１１のＬＣＬＲ信号を示す
タイミングチャート、図１３は図８のＡＳＩＣ内のリー
ドイネーブル信号遅延回路を詳細に示すブロック図、図
１４は図８のＡＳＩＣ内の要部回路を詳細に示すブロッ
ク図、図１５は図１４の位相同期回路の一例を詳細に示
すブロック図、図１６は図１５の位相同期回路の主要信
号を示すタイミングチャートである。
示すブロック図、図１２は図１１のＬＣＬＲ信号を示す
タイミングチャート、図１３は図８のＡＳＩＣ内のリー
ドイネーブル信号遅延回路を詳細に示すブロック図、図
１４は図８のＡＳＩＣ内の要部回路を詳細に示すブロッ
ク図、図１５は図１４の位相同期回路の一例を詳細に示
すブロック図、図１６は図１５の位相同期回路の主要信
号を示すタイミングチャートである。
【００１４】図１〜図４において、ＬＤ制御板１上には
ＬＤユニット２が実装され、ＬＤユニット２には一例と
して２個のＬＤ１、ＬＤ２が実装されている。なお、Ｌ
Ｄの数が３個以上であっても基本的な考え方は同一であ
る。ＬＤ１、ＬＤ２から出射された各レーザビームは、
共通のコリメートレンズ３により平行化され、次いでビ
ームコンプレッサ４によりビームの副走査方向のみが集
光されてポリゴンスキャナ５により反射される。ポリゴ
ンスキャナ５は矢印で示す主走査方向に回転し、これに
よりレーザビームが主走査方向に等角速度で偏向され
る。このビームはｆθレンズ６により等速度偏向に補正
された後、感光体７上に照射されると共に同期検知素子
８により検出される。感光体７は副走査方向に回転して
いる。
ＬＤユニット２が実装され、ＬＤユニット２には一例と
して２個のＬＤ１、ＬＤ２が実装されている。なお、Ｌ
Ｄの数が３個以上であっても基本的な考え方は同一であ
る。ＬＤ１、ＬＤ２から出射された各レーザビームは、
共通のコリメートレンズ３により平行化され、次いでビ
ームコンプレッサ４によりビームの副走査方向のみが集
光されてポリゴンスキャナ５により反射される。ポリゴ
ンスキャナ５は矢印で示す主走査方向に回転し、これに
よりレーザビームが主走査方向に等角速度で偏向され
る。このビームはｆθレンズ６により等速度偏向に補正
された後、感光体７上に照射されると共に同期検知素子
８により検出される。感光体７は副走査方向に回転して
いる。
【００１５】ＬＤユニット２上の２個のＬＤ１、ＬＤ２
は、図２に示すように主走査方向については距離ａだけ
離れ、副走査方向については距離ｂだけ離れて配置され
ている。そして、ＬＤ１、ＬＤ２から出射されて図３に
示すようにポリゴンスキャナ５により反射される２つの
ビームは、ビームコンプレッサ４がビームの副走査方向
のみを集光するので副走査方向に距離Ｃだけ離れ、ま
た、距離Ｃは距離ｂより非常に小さい値となる。
は、図２に示すように主走査方向については距離ａだけ
離れ、副走査方向については距離ｂだけ離れて配置され
ている。そして、ＬＤ１、ＬＤ２から出射されて図３に
示すようにポリゴンスキャナ５により反射される２つの
ビームは、ビームコンプレッサ４がビームの副走査方向
のみを集光するので副走査方向に距離Ｃだけ離れ、ま
た、距離Ｃは距離ｂより非常に小さい値となる。
【００１６】更に、ＬＤ１、ＬＤ２から出射された２つ
のビームは図４に示すように、ＬＤ１、ＬＤ２の主走査
方向の距離ａの分だけずれて同期検知素子８により受光
される。同期検知素子８は図５に示すように一例として
フォトダイオード（ＰＤ）９を有し、ＰＤ９がビームを
受光すると電流Ｉが流れ、Ｖ１（＝Ｉ・Ｒ）が基準電圧
Ｖref を越えるとコンパレータ１０が正のパルスの同期
検知信号ＤＥＴＰを出力する。この場合、図６に示すよ
うに１周期においてＬＤ１の第１ビームを検出した時の
同期検知信号ＤＥＴＰ１と、ＬＤ２の第２ビームを検出
した時の同期検知信号ＤＥＴＰ２が生成され、また、同
期検知信号ＤＥＴＰ１より同期検知信号ＤＥＴＰ２が遅
れる。
のビームは図４に示すように、ＬＤ１、ＬＤ２の主走査
方向の距離ａの分だけずれて同期検知素子８により受光
される。同期検知素子８は図５に示すように一例として
フォトダイオード（ＰＤ）９を有し、ＰＤ９がビームを
受光すると電流Ｉが流れ、Ｖ１（＝Ｉ・Ｒ）が基準電圧
Ｖref を越えるとコンパレータ１０が正のパルスの同期
検知信号ＤＥＴＰを出力する。この場合、図６に示すよ
うに１周期においてＬＤ１の第１ビームを検出した時の
同期検知信号ＤＥＴＰ１と、ＬＤ２の第２ビームを検出
した時の同期検知信号ＤＥＴＰ２が生成され、また、同
期検知信号ＤＥＴＰ１より同期検知信号ＤＥＴＰ２が遅
れる。
【００１７】図７に示すＡＳ（特定用途向け）ＩＣ１４
は本発明のマルチビーム画像形成装置を構成し、ＬＤ
１、ＬＤ２の書き込み速度はＣＣＤ１１の読み取り速度
の１／２である。ＣＣＤ１１は原稿画像を読み取ってそ
の画像信号をＩＰＵ（画像処理ゲートアレイ）１２に出
力し、ＩＰＵ１２はＣＣＤ１１からの画像信号に基づい
て画像データＳＤＡＴＡとクロック信号ＳＣＬＫをＧＡ
ＶＤ（ビデオ処理ゲートアレー）１３に出力する。
は本発明のマルチビーム画像形成装置を構成し、ＬＤ
１、ＬＤ２の書き込み速度はＣＣＤ１１の読み取り速度
の１／２である。ＣＣＤ１１は原稿画像を読み取ってそ
の画像信号をＩＰＵ（画像処理ゲートアレイ）１２に出
力し、ＩＰＵ１２はＣＣＤ１１からの画像信号に基づい
て画像データＳＤＡＴＡとクロック信号ＳＣＬＫをＧＡ
ＶＤ（ビデオ処理ゲートアレー）１３に出力する。
【００１８】ＧＡＶＤ１３はＩＰＵ１２からの上記信号
ＳＤＡＴＡ、ＳＣＬＫと、後述するような第１ビームの
同期検知信号ＤＥＴＰ１と画像クロックＶＣＬＫに基づ
いて、また、ＦＩＦＯメモリ１６、１７を用いて画像デ
ータＶＤＡＴＡ及びクロック信号ＶＣＬＫをＡＳＩＣ１
４に出力する。ここで、ＦＩＦＯメモリ１６、１７は、
読み取り時と書き込み時では画素周波数が異なるのでそ
のタイミング調整を行う。また、本実施形態では、第１
ビームの本物の同期検知信号（以下、本物同期検知信
号）ＤＥＴＰ１と、本物同期検知信号ＤＥＴＰ１に基づ
いて生成されたダミーの同期検知信号（以下、ダミー同
期検知信号）ＤＥＴＰ１’と、第２ビームの同期検知信
号ＤＥＴＰ２が用いられている。
ＳＤＡＴＡ、ＳＣＬＫと、後述するような第１ビームの
同期検知信号ＤＥＴＰ１と画像クロックＶＣＬＫに基づ
いて、また、ＦＩＦＯメモリ１６、１７を用いて画像デ
ータＶＤＡＴＡ及びクロック信号ＶＣＬＫをＡＳＩＣ１
４に出力する。ここで、ＦＩＦＯメモリ１６、１７は、
読み取り時と書き込み時では画素周波数が異なるのでそ
のタイミング調整を行う。また、本実施形態では、第１
ビームの本物の同期検知信号（以下、本物同期検知信
号）ＤＥＴＰ１と、本物同期検知信号ＤＥＴＰ１に基づ
いて生成されたダミーの同期検知信号（以下、ダミー同
期検知信号）ＤＥＴＰ１’と、第２ビームの同期検知信
号ＤＥＴＰ２が用いられている。
【００１９】ＡＳＩＣ１４はＧＡＶＤ１３からの上記信
号ＶＤＡＴＡ、ＶＣＬＫと、本物同期検知信号ＤＥＴＰ
１と第２ビーム同期検知信号ＤＥＴＰ２に基づいて、ま
た、ＦＩＦＯメモリ１８、１９を用いてクロック信号Ｖ
ＣＬＫの１／２の速度のＬＤ１用の画像データＶＤＡＴ
Ａ１及びそのクロック信号ＶＣＬＫ１を生成して第１Ｌ
Ｄ制御部１５ａに出力すると共に、同じくクロック信号
ＶＣＬＫの１／２の速度のＬＤ２用の画像データＶＤＡ
ＴＡ２及びそのクロック信号ＶＣＬＫ２を生成して第２
ＬＤ制御部１５ｂに出力する。ＦＩＦＯメモリ１８、１
９は後述するようにＧＡＶＤ１３からの１ビームデータ
ＶＤＡＴＡを２ビームデータＶＤＡＴＡ１、ＶＤＡＴＡ
２に変換するために用いられる。
号ＶＤＡＴＡ、ＶＣＬＫと、本物同期検知信号ＤＥＴＰ
１と第２ビーム同期検知信号ＤＥＴＰ２に基づいて、ま
た、ＦＩＦＯメモリ１８、１９を用いてクロック信号Ｖ
ＣＬＫの１／２の速度のＬＤ１用の画像データＶＤＡＴ
Ａ１及びそのクロック信号ＶＣＬＫ１を生成して第１Ｌ
Ｄ制御部１５ａに出力すると共に、同じくクロック信号
ＶＣＬＫの１／２の速度のＬＤ２用の画像データＶＤＡ
ＴＡ２及びそのクロック信号ＶＣＬＫ２を生成して第２
ＬＤ制御部１５ｂに出力する。ＦＩＦＯメモリ１８、１
９は後述するようにＧＡＶＤ１３からの１ビームデータ
ＶＤＡＴＡを２ビームデータＶＤＡＴＡ１、ＶＤＡＴＡ
２に変換するために用いられる。
【００２０】ＡＳＩＣ１４は図８に詳しく示すように、
ＦＩＦＯメモリ１８、１９のライト、リード処理部／１
ビーム→２ビーム変換部２１と、ダミー同期信号発生部
／ＬＣＬＲ発生部２２と、位相同期回路２３とクロック
分周部２４を有する。ダミー同期信号発生部（２２）で
は図９に示すように、カウンタ３１により画素クロック
ＶＣＬＫをカウントし、次いでコンパレータ３２により
カウンタ３１のカウント値と、本物同期検知信号ＤＥＴ
Ｐ１の１周期の１／２に対応する設定値を比較する。そ
して、ワンショット発生回路３３によりコンパレータ３
２の比較結果が一致した時に所定パルス幅のダミー同期
検知信号ＤＥＰＴ１’を発生し、次いでＯＲゲート３４
により図１０に示すようにダミー同期検知信号ＤＥＰＴ
１’と本物同期検知信号ＤＥＴＰ１の論理和信号ＤＥＴ
Ｐ１Ａを出力する。
ＦＩＦＯメモリ１８、１９のライト、リード処理部／１
ビーム→２ビーム変換部２１と、ダミー同期信号発生部
／ＬＣＬＲ発生部２２と、位相同期回路２３とクロック
分周部２４を有する。ダミー同期信号発生部（２２）で
は図９に示すように、カウンタ３１により画素クロック
ＶＣＬＫをカウントし、次いでコンパレータ３２により
カウンタ３１のカウント値と、本物同期検知信号ＤＥＴ
Ｐ１の１周期の１／２に対応する設定値を比較する。そ
して、ワンショット発生回路３３によりコンパレータ３
２の比較結果が一致した時に所定パルス幅のダミー同期
検知信号ＤＥＰＴ１’を発生し、次いでＯＲゲート３４
により図１０に示すようにダミー同期検知信号ＤＥＰＴ
１’と本物同期検知信号ＤＥＴＰ１の論理和信号ＤＥＴ
Ｐ１Ａを出力する。
【００２１】また、ＬＣＬＲ発生部（２２）は図１１に
示すようにＤフリップフロップ３５、３６、３７、イン
バータ３８及びＡＮＤゲート３９を有し、図１０、図１
２に示すように信号ＤＥＴＰ１Ａがハイとなる期間中に
２画素クロック期間だけハイとなる信号ＬＣＬＲを発生
する。
示すようにＤフリップフロップ３５、３６、３７、イン
バータ３８及びＡＮＤゲート３９を有し、図１０、図１
２に示すように信号ＤＥＴＰ１Ａがハイとなる期間中に
２画素クロック期間だけハイとなる信号ＬＣＬＲを発生
する。
【００２２】図１３はＡＳＩＣ１４におけるリードイネ
ーブル信号ＲＥの発生回路を示している。カウンタ１０
１、１０２はそれぞれ本物同期検知信号ＤＥＴＰ１と第
２ビーム同期検知信号ＤＥＴＰ２によりクリアされて画
素クロックＶＣＬＫ１、ＶＣＬＫ２をカウントする。コ
ンパレータ１０３、１０４はそれぞれカウンタ１０１、
１０２の各カウント値と、ＬＤ１、ＬＤ２の主走査方向
の距離ａの分に対応した各設定値を比較し、一致した時
に図１０に示すように時間ｄだけずれたＦＩＦＯメモリ
１８、１９のリードイネーブル信号ＲＥ１、ＲＥ２を出
力する。
ーブル信号ＲＥの発生回路を示している。カウンタ１０
１、１０２はそれぞれ本物同期検知信号ＤＥＴＰ１と第
２ビーム同期検知信号ＤＥＴＰ２によりクリアされて画
素クロックＶＣＬＫ１、ＶＣＬＫ２をカウントする。コ
ンパレータ１０３、１０４はそれぞれカウンタ１０１、
１０２の各カウント値と、ＬＤ１、ＬＤ２の主走査方向
の距離ａの分に対応した各設定値を比較し、一致した時
に図１０に示すように時間ｄだけずれたＦＩＦＯメモリ
１８、１９のリードイネーブル信号ＲＥ１、ＲＥ２を出
力する。
【００２３】図１４はＦＩＦＯメモリ１８、１９のライ
ト、リード処理部／１ビーム→２ビーム変換部２１と、
位相同期回路２３とクロック分周部２４を示している。
位相同期回路２３は２系統の位相同期回路２３ａ、２３
ｂを有し、クロック分周部２４も同様に２系統の分周回
路２４ａ、２４ｂを有する。
ト、リード処理部／１ビーム→２ビーム変換部２１と、
位相同期回路２３とクロック分周部２４を示している。
位相同期回路２３は２系統の位相同期回路２３ａ、２３
ｂを有し、クロック分周部２４も同様に２系統の分周回
路２４ａ、２４ｂを有する。
【００２４】図１４、図１０に示すように、ＦＩＦＯメ
モリ１８、１９は共に、本物同期検知信号ＤＥＴＰ１に
よりライトリセット（ラインアドレスリセット）される
（図示ＷＲＥＳ）。また、他の入力信号としては、画素
クロックＶＣＬＫとＧＡＶＤ１３からの画像データＶＤ
ＡＴＡがライトデータＷＤＡＴＡとして印加され、更に
ＦＦ２５とインバータ２６からの信号がライトイネーブ
ル信号ＷＥとして印加される。
モリ１８、１９は共に、本物同期検知信号ＤＥＴＰ１に
よりライトリセット（ラインアドレスリセット）される
（図示ＷＲＥＳ）。また、他の入力信号としては、画素
クロックＶＣＬＫとＧＡＶＤ１３からの画像データＶＤ
ＡＴＡがライトデータＷＤＡＴＡとして印加され、更に
ＦＦ２５とインバータ２６からの信号がライトイネーブ
ル信号ＷＥとして印加される。
【００２５】ＦＦ２５とインバータ２６はＦＩＦＯメモ
リ１８、１９のライトイネーブル信号ＷＥをトグルする
ためのものであり、ＦＦ２５は副走査画像領域有効信号
ＦＧＡＴＥと本物同期検知信号ＤＥＴＰ１の論理積信号
によりリセットされる。したがって、画像有効領域が始
まった後の最初の本物の同期検知信号ＤＥＴＰ１により
リセットされるので、この時、ＦＩＦＯメモリ１８のラ
イトイネーブル信号ＷＥがハイになる。
リ１８、１９のライトイネーブル信号ＷＥをトグルする
ためのものであり、ＦＦ２５は副走査画像領域有効信号
ＦＧＡＴＥと本物同期検知信号ＤＥＴＰ１の論理積信号
によりリセットされる。したがって、画像有効領域が始
まった後の最初の本物の同期検知信号ＤＥＴＰ１により
リセットされるので、この時、ＦＩＦＯメモリ１８のラ
イトイネーブル信号ＷＥがハイになる。
【００２６】また、ＦＦ２５は次の信号ＬＣＬＲ（すな
わちダミーの同期検知信号）により出力Ｑが反転してロ
ウになり、ＦＩＦＯメモリ１８のライトイネーブル信号
ＷＥがノンアクティブになると共にＦＩＦＯメモリ１９
のライトイネーブル信号ＷＥがアクティブになる。した
がって、ＦＩＦＯメモリ１８、１９のライトイネーブル
信号ＷＥは信号ＬＣＬＲにより交互にハイとなる。した
がって、画像有効領域が始まった後の最初の本物の同期
検知信号ＤＥＴＰ１によりＦＩＦＯメモリ１８が選択さ
れるので、ＬＤ１が常に先に発光し、その結果、ＬＤ
１、ＬＤ２の主走査方向の配置位置がずれていても、主
走査方向の位相同期がずれて斜線が途切れる等の問題が
発生しない。
わちダミーの同期検知信号）により出力Ｑが反転してロ
ウになり、ＦＩＦＯメモリ１８のライトイネーブル信号
ＷＥがノンアクティブになると共にＦＩＦＯメモリ１９
のライトイネーブル信号ＷＥがアクティブになる。した
がって、ＦＩＦＯメモリ１８、１９のライトイネーブル
信号ＷＥは信号ＬＣＬＲにより交互にハイとなる。した
がって、画像有効領域が始まった後の最初の本物の同期
検知信号ＤＥＴＰ１によりＦＩＦＯメモリ１８が選択さ
れるので、ＬＤ１が常に先に発光し、その結果、ＬＤ
１、ＬＤ２の主走査方向の配置位置がずれていても、主
走査方向の位相同期がずれて斜線が途切れる等の問題が
発生しない。
【００２７】位相同期回路２３ａは画素クロック（＝ラ
インメモリのライトクロック）ＶＣＬＫを同期検知信号
ＤＥＴＰ１により位相同期をとった画素クロックＶＣＬ
ＫＡを分周回路２４ａと位相同期回路２３ｂに出力す
る。また、同期検知信号ＤＥＴＰ１はＬＤ１、ＬＤ２に
よる主走査方向の走査時間間隔の分だけ遅延回路１１０
により遅延され、位相同期回路２３ｂは位相同期回路２
３ａからの画素クロックＶＣＬＫＡを、この遅延回路３
０により遅延された同期検知信号ＤＥＴＰ１ａにより位
相同期をとった画素クロックＶＣＬＫＢを遅延回路１１
１に出力する。遅延回路１１１はこの画素クロックＶＣ
ＬＫＢを遅延した画素クロックＶＣＬＫＢ１を分周回路
２４ｂに出力する。
インメモリのライトクロック）ＶＣＬＫを同期検知信号
ＤＥＴＰ１により位相同期をとった画素クロックＶＣＬ
ＫＡを分周回路２４ａと位相同期回路２３ｂに出力す
る。また、同期検知信号ＤＥＴＰ１はＬＤ１、ＬＤ２に
よる主走査方向の走査時間間隔の分だけ遅延回路１１０
により遅延され、位相同期回路２３ｂは位相同期回路２
３ａからの画素クロックＶＣＬＫＡを、この遅延回路３
０により遅延された同期検知信号ＤＥＴＰ１ａにより位
相同期をとった画素クロックＶＣＬＫＢを遅延回路１１
１に出力する。遅延回路１１１はこの画素クロックＶＣ
ＬＫＢを遅延した画素クロックＶＣＬＫＢ１を分周回路
２４ｂに出力する。
【００２８】分周回路２４ａ、２４ｂはそれぞれ画素ク
ロックＶＣＬＫＡ、ＶＣＬＫＢ１を１／２に分周してク
ロックＶＣＬＫ１、ＶＣＬＫ２を生成し、これをＦＩＦ
Ｏメモリ１８、１９のリードクロックＲＣＬＫとして印
加する。位相同期回路２３ａ、２３ｂは例えば図１５、
図１６に示すように、入力クロックＶＣＬＫを１／８周
期づつずらして８種類のクロック信号を生成し、同期検
知信号ＤＥＴＰ１、２に最も位相が近いクロック信号を
選択することにより、画素クロックＶＣＬＫＡ、ＶＣＬ
ＫＢを出力することができる。この例では位相同期精度
は１／８ドットとなる。
ロックＶＣＬＫＡ、ＶＣＬＫＢ１を１／２に分周してク
ロックＶＣＬＫ１、ＶＣＬＫ２を生成し、これをＦＩＦ
Ｏメモリ１８、１９のリードクロックＲＣＬＫとして印
加する。位相同期回路２３ａ、２３ｂは例えば図１５、
図１６に示すように、入力クロックＶＣＬＫを１／８周
期づつずらして８種類のクロック信号を生成し、同期検
知信号ＤＥＴＰ１、２に最も位相が近いクロック信号を
選択することにより、画素クロックＶＣＬＫＡ、ＶＣＬ
ＫＢを出力することができる。この例では位相同期精度
は１／８ドットとなる。
【００２９】図１７は従来例を示し、図１４と比べて遅
延回路１１０、１１１が設けられておらず、また、ＬＤ
２用の位相同期回路２３ｂが画素クロックＶＣＬＫを第
２ビームの同期検知信号ＤＥＴＰ２により位相同期をと
っている。このような構成によれば、ＬＤ１の画素クロ
ックＶＣＬＫＡの位相が位相同期回路２３ａにより１／
８ドット進むと共に、ＬＤ２の画素クロックＶＣＬＫＢ
の位相が位相同期回路２３ｂにより１／８ドット遅れる
と、図１８に示すように位相合わせによるずれ量が加算
され、分周回路２４ａ、２４ｂにより分周されて生成さ
れたリードクロックＶＣＬＫ１、ＶＣＬＫ２の間には１
／４ドット分の位相差が発生する。
延回路１１０、１１１が設けられておらず、また、ＬＤ
２用の位相同期回路２３ｂが画素クロックＶＣＬＫを第
２ビームの同期検知信号ＤＥＴＰ２により位相同期をと
っている。このような構成によれば、ＬＤ１の画素クロ
ックＶＣＬＫＡの位相が位相同期回路２３ａにより１／
８ドット進むと共に、ＬＤ２の画素クロックＶＣＬＫＢ
の位相が位相同期回路２３ｂにより１／８ドット遅れる
と、図１８に示すように位相合わせによるずれ量が加算
され、分周回路２４ａ、２４ｂにより分周されて生成さ
れたリードクロックＶＣＬＫ１、ＶＣＬＫ２の間には１
／４ドット分の位相差が発生する。
【００３０】これに対し、図１４に示す構成では、位相
同期回路２３ｂは位相同期回路２３ａからの画素クロッ
クＶＣＬＫＡを、ＬＤ１、ＬＤ２による主走査方向の走
査時間間隔の分だけ遅延回路１１０により遅延された同
期検知信号ＤＥＴＰ１により位相同期をとった画素クロ
ックＶＣＬＫＢを出力し、更に遅延回路１１１がこの画
素クロックＶＣＬＫＢを遅延した画素クロックＶＣＬＫ
Ｂ１を出力するので、図１９に示すように位相合わせに
よるずれ量が加算されず、リードクロックＶＣＬＫ１、
ＶＣＬＫ２の間には１／８ドット分の位相差となる。
同期回路２３ｂは位相同期回路２３ａからの画素クロッ
クＶＣＬＫＡを、ＬＤ１、ＬＤ２による主走査方向の走
査時間間隔の分だけ遅延回路１１０により遅延された同
期検知信号ＤＥＴＰ１により位相同期をとった画素クロ
ックＶＣＬＫＢを出力し、更に遅延回路１１１がこの画
素クロックＶＣＬＫＢを遅延した画素クロックＶＣＬＫ
Ｂ１を出力するので、図１９に示すように位相合わせに
よるずれ量が加算されず、リードクロックＶＣＬＫ１、
ＶＣＬＫ２の間には１／８ドット分の位相差となる。
【００３１】
【発明の効果】以上説明したように請求項１記載の発明
によれば、第１ビームのラインメモリのリードクロック
については、第１ビームの同期検知信号に基づいて位相
同期を行って分周すると共に、他のビームのラインメモ
リのリードクロックについては、第１ビームの同期検知
信号を発光素子による主走査方向の走査時間間隔の分だ
け遅延して位相同期を行い、このクロックを更に遅延し
て分周するので、各ラインメモリの読み出しクロックの
位相差のずれ量を低減して高品質の画像を実現すること
ができる。また、クロックのディレイ量を調整すること
により、第２ビーム以降のラインメモリのリードクロッ
クとリードリセット信号のセットアップタイムやホール
ドタイムにマージンを大きくすることができるので、異
常画像を防止することができる。
によれば、第１ビームのラインメモリのリードクロック
については、第１ビームの同期検知信号に基づいて位相
同期を行って分周すると共に、他のビームのラインメモ
リのリードクロックについては、第１ビームの同期検知
信号を発光素子による主走査方向の走査時間間隔の分だ
け遅延して位相同期を行い、このクロックを更に遅延し
て分周するので、各ラインメモリの読み出しクロックの
位相差のずれ量を低減して高品質の画像を実現すること
ができる。また、クロックのディレイ量を調整すること
により、第２ビーム以降のラインメモリのリードクロッ
クとリードリセット信号のセットアップタイムやホール
ドタイムにマージンを大きくすることができるので、異
常画像を防止することができる。
【００３２】更に、第１ビームの同期検知信号に基づい
てｎ個のラインメモリの各々を選択的にライトイネーブ
ルに設定するので、画像有効領域が始まった後に第１の
発光素子が最初に発光し、したがって、位相ずれのない
高品質の画像を実現することができる。
てｎ個のラインメモリの各々を選択的にライトイネーブ
ルに設定するので、画像有効領域が始まった後に第１の
発光素子が最初に発光し、したがって、位相ずれのない
高品質の画像を実現することができる。
【００３３】請求項２記載の発明によれば、第１ビーム
の同期検知信号に基づいて他の発光素子用のｎ−１個の
ダミー同期検知信号を生成すると共に、ｎ個のラインメ
モリのライトリセットを第１ビームの同期検知信号によ
り行い、ｎ個のラインメモリのライトを第１ビームの同
期検知信号とｎ−１個のダミー同期検知信号に基づいて
トグル動作させるので、簡単な回路で実現することがで
きる。
の同期検知信号に基づいて他の発光素子用のｎ−１個の
ダミー同期検知信号を生成すると共に、ｎ個のラインメ
モリのライトリセットを第１ビームの同期検知信号によ
り行い、ｎ個のラインメモリのライトを第１ビームの同
期検知信号とｎ−１個のダミー同期検知信号に基づいて
トグル動作させるので、簡単な回路で実現することがで
きる。
【００３４】請求項３記載の発明によれば、ｎ個のライ
ンメモリのライトクロックを位相同期し、分周してリー
ドクロックを生成するので、簡単な回路で実現すること
ができる。
ンメモリのライトクロックを位相同期し、分周してリー
ドクロックを生成するので、簡単な回路で実現すること
ができる。
【図１】本発明に係るマルチビーム画像形成装置の一実
施形態を示す構成図である。
施形態を示す構成図である。
【図２】図１の２つのレーザダイオードの配置位置を示
す説明図である。
す説明図である。
【図３】図１のマルチビーム画像形成装置における２つ
のレーザビームの副走査方向の走査位置を示す説明図で
ある。
のレーザビームの副走査方向の走査位置を示す説明図で
ある。
【図４】図１のマルチビーム画像形成装置における２つ
のレーザビームの主走査方向の走査位置を示す説明図で
ある。
のレーザビームの主走査方向の走査位置を示す説明図で
ある。
【図５】図１のマルチビーム画像形成装置の同期検知回
路を示す回路図である。
路を示す回路図である。
【図６】図５の同期検知回路により検知される同期検知
信号を示す説明図である。
信号を示す説明図である。
【図７】図１のマルチビーム画像形成装置の概略構成を
示すブロック図である。
示すブロック図である。
【図８】図７のＡＳＩＣの構成を詳細に示すブロック図
である。
である。
【図９】図８のダミー同期検知信号発生回路を詳細に示
すブロック図である。
すブロック図である。
【図１０】図８のＡＳＩＣの主要信号を示すタイミング
チャートである。
チャートである。
【図１１】図８のＬＣＬＲ発生回路を詳細に示すブロッ
ク図である。
ク図である。
【図１２】図１１のＬＣＬＲ信号を示すタイミングチャ
ートである。
ートである。
【図１３】図８のＡＳＩＣ内のリードイネーブル信号発
生回路を詳細に示すブロック図である。
生回路を詳細に示すブロック図である。
【図１４】図８のＡＳＩＣ内の要部回路を詳細に示すブ
ロック図である。
ロック図である。
【図１５】図１４の位相同期回路の一例を詳細に示すブ
ロック図である。
ロック図である。
【図１６】図１５の位相同期回路の主要信号を示すタイ
ミングチャートである。
ミングチャートである。
【図１７】従来の要部回路を詳細に示すブロック図であ
る。
る。
【図１８】図１７の回路により生成されるリードクロッ
クを示すタイミングチャートである。
クを示すタイミングチャートである。
【図１９】図１４の回路により生成されるリードクロッ
クを示すタイミングチャートである。
クを示すタイミングチャートである。
１８，１９ ＦＩＦＯメモリ ２１ ＦＩＦＯメモリのライト、リード処理部／１ビー
ム→２ビーム変換部 ２２ ダミー同期信号発生部／ＬＣＬＲ発生部 ２３ａ，２３ｂ 位相同期回路 ２４ａ，２４ｂ １／２分周回路 ２５ ＦＦ １１０，１１１ 遅延回路
ム→２ビーム変換部 ２２ ダミー同期信号発生部／ＬＣＬＲ発生部 ２３ａ，２３ｂ 位相同期回路 ２４ａ，２４ｂ １／２分周回路 ２５ ＦＦ １１０，１１１ 遅延回路
Claims (3)
- 【請求項１】 主走査方向にずれて配置され、各画像デ
ータに応じて変調されたビームの出射を各配置位置に応
じて開始するｎ個の発光素子と、 前記ｎ個の発光素子に対する画像データをそれぞれ記憶
するｎ個のラインメモリと、 前記ｎ個の発光素子が出射する各ビームを受光して同期
検知信号を出力する１つの同期検知素子と、 前記ｎ個の発光素子の第１の発光素子が出射して前記同
期検知素子により検知された第１ビームの同期検知信号
に基づいて前記ｎ個のラインメモリの各々を選択的にラ
イトイネーブルに設定するライトイネーブル設定回路
と、 前記第１ビームの同期検知信号に基づいてクロックの位
相同期を行う第１の位相同期回路と、 前記第１ビームの同期検知信号を前記発光素子による主
走査方向の走査時間間隔の分だけ遅延する第１の遅延回
路と、 前記第１の遅延回路により遅延された第１ビームの同期
検知信号に基づいて第１の位相同期回路により位相同期
されたクロックの位相同期を行うｎ−１個の第２の位相
同期回路と、 前記ｎ−１個の第２の位相同期回路により位相同期され
た各クロックを遅延して他のビーム用のクロックを生成
するｎ−１個の第２の遅延回路と、 前記第１の位相同期回路と前記第２の遅延回路により生
成された各クロックを１／ｎに分周してそれぞれ前記ｎ
個のラインメモリのリードクロックを生成するｎ個の分
周回路と、を備えたマルチビーム画像形成装置。 - 【請求項２】 前記第１ビームの同期検知信号に基づい
て他の発光素子用のｎ−１個のダミー同期検知信号を生
成すると共に、前記ｎ個のラインメモリのライトリセッ
トを前記第１ビームの同期検知信号により行い、前記ｎ
個のラインメモリのライトを前記第１ビームの同期検知
信号とｎ−１個のダミー同期検知信号に基づいてトグル
動作させることを特徴とする請求項１記載のマルチビー
ム画像形成装置。 - 【請求項３】 前記位相同期回路は前記ｎ個のラインメ
モリのライトクロックの位相同期を行うことを特徴とす
る請求項１または２記載のマルチビーム画像形成装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9172343A JPH1110949A (ja) | 1997-06-27 | 1997-06-27 | マルチビーム画像形成装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9172343A JPH1110949A (ja) | 1997-06-27 | 1997-06-27 | マルチビーム画像形成装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1110949A true JPH1110949A (ja) | 1999-01-19 |
Family
ID=15940157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9172343A Pending JPH1110949A (ja) | 1997-06-27 | 1997-06-27 | マルチビーム画像形成装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1110949A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7050080B2 (en) * | 2000-06-05 | 2006-05-23 | Ricoh Company, Ltd. | Image forming apparatus for controlling image writing by adjusting image clock |
| JP2010208032A (ja) * | 2009-03-06 | 2010-09-24 | Seiko Epson Corp | 画像処理回路および画像形成装置 |
| US7843480B2 (en) * | 2001-05-18 | 2010-11-30 | Heidelberger Druckmaschinen Ag | Image-recording device for generating a number of image spots in projection line |
-
1997
- 1997-06-27 JP JP9172343A patent/JPH1110949A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7050080B2 (en) * | 2000-06-05 | 2006-05-23 | Ricoh Company, Ltd. | Image forming apparatus for controlling image writing by adjusting image clock |
| US7843480B2 (en) * | 2001-05-18 | 2010-11-30 | Heidelberger Druckmaschinen Ag | Image-recording device for generating a number of image spots in projection line |
| JP2010208032A (ja) * | 2009-03-06 | 2010-09-24 | Seiko Epson Corp | 画像処理回路および画像形成装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040301 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040406 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040803 |