JP3784531B2

JP3784531B2 - 画像データ処理装置

Info

Publication number: JP3784531B2
Application number: JP08122998A
Authority: JP
Inventors: 健一小野
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1998-03-27
Filing date: 1998-03-27
Publication date: 2006-06-14
Anticipated expiration: 2018-03-27
Also published as: JPH11284858A

Description

【０００１】
【発明の属する技術分野】
本発明は、マルチビームにより画像を形成するための画像データ処理装置に関し、レーザビームプリンタ、デジタル複写機、ファクシミリ装置等に好適な画像データ処理装置に関する。
【０００２】
【従来の技術】
レーザビームにより画像を形成する装置としては、シングルビーム方式とマルチビーム方式が知られている。シングルビーム方式の画像形成装置では、１つのレーザダイオードが出射するレーザビームを画像データにより変調し、ポリゴンミラーを有する走査手段により感光体上に主走査方向に走査する共に、感光体を副走査方向に移動させて画像（潜像）を１ラインづつ感光体上に書き込むように構成されている。
【０００３】
マルチビーム方式の画像形成装置では、複数のレーザダイオードが出射する各レーザビームを画像データにより変調し、ポリゴンミラーを有する走査手段により感光体上に主走査方向に走査する共に、感光体を副走査方向に移動させて画像（潜像）を複数ラインづつ同時又は略同時に感光体上に書き込むように構成されている。したがって、マルチビーム方式によれば、ポリゴンミラーの１面により複数ラインの画像を同時又は略同時に書き込むことができるので、低回転のポリゴンモータ、低出力のレーザダイオードを用いて高速で書き込むことができる。なお、この種の従来例としては、例えば特公平８−３４５３７号公報に示されている。
【０００４】
ところで、上記の画像形成装置に対して画像データをライン単位で入力させる場合には、シングルビーム方式、マルチビーム方式に関係なく、主走査方向のアドレスをライン同期信号によりリセットした後、所定の入力クロックにより１画素毎又は複数画素毎にインクリメントしてこれを繰り返す。
【０００５】
また、マルチビーム方式では、複数のレーザビームにより複数ラインの画像データを書き込むので、１ラインずつ入力する画像データを印刷クロックに同期して、複数のレーザビームを同時又は略同時に変調するために分配する必要がある。なお、上記の特公平８−３４５３７号公報には、複数のビーム検出信号と共通の基準クロックに基づいて発生される複数のクロック信号を個々のカウンタによりカウントして複数のバッファメモリアドレス信号を生成し、このアドレス信号により複数のバッファメモリから個々のラインの画像データを読み出し、この複数ラインの画像データにより個々のビームを変調することが記載されている。
【０００６】
【発明が解決しようとする課題】
ところで、この種の画像形成装置では、注目画素とその周辺画素より成るマトリクスを用いた画像処理が行われる。例えば、画像のエッジ部の斜め線や円弧のギザギザを軽減するスムージング処理を行うために、注目画素とその周辺画素の情報に基づいて注目画素のレーザビーム点灯時間や点灯タイミングを決定することが行われる。この場合、注目画素の周辺画素として注目画素の左右上下の画素を抽出するためにはマトリクスメモリとして複数ライン分のラインメモリを必要とする。また、画像データの速度を行うためにはラインメモリを必要とし、更に、マルチビーム方式では、このスムージング処理、速度変換された画像データをライン単位に分配するためには分配ライン数分のラインメモリを必要とする。
【０００７】
したがって、注目画素とその周辺画素より成るマトリクスを用いた画像処理とマルチビーム方式を組み合わせる場合に、多くのメモリを必要とするのでコストアップとなるという問題点がある。また、画像処理を１ラインずつのラスタデータの状態で行うので、処理速度が早くなり過ぎたり、画像処理後の多ビット転送が必要になり、転送レートを高速化することができないという問題点がある。
【０００８】
ここで、入力ラスタ画像データを複数ラインの印刷画像データにタイミング変換するためのバッファメモリと、スムージング処理用のマトリクスメモリを共用することが考えられるが、この構成では画像処理回路が分配ライン数の分だけ必要になる。通常、画像処理回路は規模が大きく、大量のロジックやメモリを使用することもあるので、ビーム毎に設けるとコストが高くなり、また、ＩＣ化する際にチップ面積が大きくなる等の問題点がある。
【０００９】
本発明は上記従来例の問題点に鑑み、注目画素とその周辺画素より成るマトリクスを用いた画像処理とマルチビーム方式を組み合わせる場合に回路構成を簡略化して低コスト化することができる画像データ処理装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
第１の手段は上記目的を達成するために、マルチビームにより画像を形成するための画像データ処理装置において、第１のクロックに同期して１ラインずつ発生する複数ライン分のドットマトリクス状の画像データを一時記憶し、第２のクロックに同期して複数ライン分のマトリクス画像データを同時に出力する第１の記憶手段と、前記第１の記憶手段が出力する画像データのマトリクスの注目画素と周辺画素の各値に基づいてスムージング処理を行うＬ（Ｌは２以上の自然数）個の同一処理を実行する画像処理手段と、前記画像処理手段が出力する複数ライン分の画像データを一時記憶し、前記マルチビームに対応して複数ラインの書き込みを行うために第３のクロックに同期してＮ（Ｎは自然数）ライン分の画像データを所定のラインずつ同時又は略同時に出力するＬ個の第２の記憶手段とを備えたことを特徴とする。
【００１１】
第２の手段は、前記第１の記憶手段が、Ｍ（ＭはＮ×２以上の自然数）個のメモリを有し、各々が第１のクロックに同期して１ラインずつ発生するドットマトリクス状の画像データの少なくとも１ライン分の記憶する容量を有する第１のメモリ群と、前記画像データを前記第１のメモリ群の各メモリに対して第１のクロックに同期して１ラインずつ書き込む第１の書き込み手段と、前記画像データのＬ（Ｌは２以上の自然数）ライン分が前記第１のメモリ群の各メモリに書き込まれている間に、残りのメモリからＭ−Ｌライン分の画像データを第２のクロックに同期して同時に読み出す第１のメモリ読み出し手段とからなり、前記Ｌ個の画像処理手段が前記第１のメモリ読み出し手段によって読み出されたＭ−Ｌライン分の画像データに基づいて画像処理を行い、前記第２の記憶手段が、Ｎ（Ｎは２以上の自然数）個×Ｌ組のメモリを有し、各々が前記画像データの少なくとも１ライン分の記憶する容量を有する第２のメモリ群と、前記Ｌ個の画像処理手段が出力する画像データを前記第２のメモリ群のＮ個×Ｌ組のメモリに対して第２のクロックに同期して１ラインずつ書き込む第２の書き込み手段と、前記画像処理手段が出力する画像データが前記第２のメモリ群のＮ個のメモリに書き込まれている間に、残りのメモリからＮライン分の画像データを第３のクロックに同期して同時に又は略同時に読み出す第２のメモリ読み出し手段とからなることを特徴とする。
【００１２】
第３の手段は、第１、第２の手段において前記第２のクロックが、前記第１のクロックをＬ分周することにより生成されることを特徴とする。
【００１３】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。図１は本発明に係る画像データ処理装置の一実施形態である印刷制御部が適用されたデジタル複写機を示す構成図、図２は図１の印刷制御部を詳しく示すブロック図、図３は図２の印刷制御部の具体的な構成を示すブロック図、図４は図３の印刷制御部の主要信号を示すタイミングチャートである。
【００１４】
図１に示すデジタル複写機１は一例として４ビーム方式を示し、概略的に原稿（図示せず）を読み取る画像読み取り部２と、この画像読み取り部２により読み取られた画像データに対して各種の処理を行う信号処理部３と、信号処理部３により処理された画像データに基づいて画像を公知の電子写真方式で印刷用紙（図示せず）上に印刷する画像印刷部４により構成されている。
【００１５】
より詳しくは、画像読み取り部２では、コンタクトガラス５上に載置された原稿が主走査方向に細長い光源６により照明され、その反射光が第１ミラー７、第２ミラー９、第３ミラー１０により順次反射され、次いで結像光学系１２により結像されてＣＣＤ（Charge Coupled Device）センサ１３により光電変換される。この場合、光源６と第１ミラー７が第１走査ユニット８を構成し、第２ミラー９と第３ミラー１０が第２走査ユニット１１を構成して、第１走査ユニット８と第２走査ユニット１１が２対１の速度比で移動することにより原稿が副主走査方向に走査される。
【００１６】
信号処理部３では、ＣＣＤセンサ１３により光電変換されたアナログ画像信号がアンプ１４により増幅され、次いでＡ／Ｄ変換器（ＡＤＣ）１５によりデジタル画像信号に変換される。次いでデジタル画像信号が画像処理部１６により明度補正処理や、変倍処理や編集処理等の画像処理を施され、次いでこの画像処理部１６により画像処理されたラスタ画像データが印刷制御部１８によりスムージング処理されると共に、４ビーム（４ライン）用の画像データに変換される。ＬＤ変調部１９ａ〜１９ｄはそれぞれこの４ライン分の画像データに基づいて、ＬＤユニット２０の４つの半導体レーザアレイの各ビームを変調する。なお、印刷制御部１８とＬＤ変調部１９ａ〜１９ｄの間に、画像範囲を制限したり、パターン合成などを行う回路が設けられることもある。
【００１７】
画像印刷部４では、ＬＤユニット２０から出射された４つのビームがシリンダレンズ２２により収束され、次いでポリゴンミラー２３により等角速度偏向される。この等角速度偏向された４つのビームは、ｆθレンズ２４により等速度偏向に補正されて感光体ドラム２６上に照射されて４ライン分の潜像が形成されると共に、光検知器２７により検知される。光検知器２７は主走査方向の有効書き込み領域の前に配置され、ビームを受光して同期検知パルス信号ＸＤＥＴＰを印刷制御部１８にフィードバックする。なお、ここでは４本のレーザビームを発生する半導体レーザアレイを用いた場合について説明しているが、ビーム数は４本に限定されず、また、単一の半導体レーザを複数個用いてもよい。
【００１８】
ここで、印刷制御部１８ではまた、画像読み取り部２から入力する画像データの入力速度と、画像印刷部４に対して画像データを出力する出力速度の調停も合わせて行う。すなわち、画像読み取り部２では、コンタクトガラス５上の原稿を第１、第２走査ユニット８、１１により副走査方向に走査してＣＣＤセンサ１３により読み取るので、ＣＣＤセンサ１３は副走査方向に連続する複数の主走査ラインのドットマトリクスの画像データを１ラインずつ信号処理部３に出力する。
【００１９】
また、このときＣＣＤセンサ１３が１ライン分の画像データをライン同期信号ＬＳＹＮＣによりアドレスをリセットされた後、画素クロック毎に主走査方向に１画素ずつ出力するので、信号処理部３（印刷制御部１８）に対しては第１、第２走査ユニット８、１１の走査速度やＣＣＤセンサ１３の読み取り周期などに基づく所定のライン周期で１ラインずつ出力される。また、画像印刷部４では、ポリゴンミラー２３により走査されたレーザビームが感光体ドラム２６の直前に入射すると、光検知器２７が同期検知パルス信号ＸＤＥＴＰを出力し、印刷制御部１８がこの同期検知パルス信号ＸＤＥＴＰに基づいて印刷タイミングを制御する。
【００２０】
そこで、印刷制御部１８ではスムージング処理と４ビーム化を行う。ここで、スムージング処理に必要なマトリクスは、一例として注目画素の前後の４ラインずつを含む計９ラインとする。図２に示すように、先ず、画像処理部１６からのドットマトリクス状の１０ライン分の画像データが第１の画素クロックに同期して１画素毎に順次第１の一時記憶部３１に記憶される。なお、本発明は、前段からの画像データが１クロック当たり複数画素のデータを複数の信号線を介して入力するパラレルデータの場合にも適用することができ、この場合にはパラレル−シリアル変換して１０ライン分の画像データを第１の一時記憶部３１に記憶する。
【００２１】
第１の一時記憶部３１に記憶された１０ライン分の画像データは、２ライン分の画像データが入力する間に、第２の画素クロックに同期して１０ライン分同時に読み出される。ここで、第２の画素クロックは第１の画素クロックを２分周したものでよく、この場合には書き込み速度の２倍の速度で読み出しが行われる。第１の一時記憶部３１から読み出された１０ライン分の画像データの内、最も新しいラインを除く９ラインが同時に画像処理部３２−１に出力され、また、最も古いラインを除く９ラインが同時に画像処理部３２−２に出力される。
【００２２】
画像処理部３２−１、３２−２では共に、画像のエッジ部の斜め線や円弧のギザギザを軽減するために、この９ラインによりマトリクスを生成して注目画素と周辺画素の各値に基づいて注目画素の特徴を抽出し、注目画素の値を決定する。また、画像処理部３２−１、３２−２ではこのスムージング処理を第２の画素クロック毎に行うことにより、１画素ずつ処理して１画素当たり複数ビットの多値データに変換する。
【００２３】
画像処理部３２−１、３２−２から１ライン毎に出力される多値データは、第２の画素クロックに同期してそれぞれ第２の一時記憶部３３−１、３３−２に転送され、２ライン分が第２の一時記憶部３３−１、３３−２の各々に記憶される。そして、印刷クロックに同期して一時記憶部３３−１からはＬＤ１（第１ライン）、ＬＤ３（第３ライン）用の画像データが読み出され、また、一時記憶部３３−２からはＬＤ２（第２ライン）、ＬＤ４（第４ライン）用の画像データが読み出される。
【００２４】
次に、図３、図４を参照して印刷制御部１８の具体例を説明する。第１のメモリ群として１２個のＲＡＭ＃１〜＃１２が設けられ、１つのＲＡＭの容量は１ライン分の画像データ量、例えば６００ｄｐｉのＡ３短手方向（２９７ｍｍ）を記憶するためには１画素当たり１ビットの場合、約７ｋビットの容量が必要である。また、第２のメモリ群として８個のＲＡＭ＃１３〜＃１６、＃１７〜＃２０が設けられ、１つのＲＡＭの容量は１ライン分の画像データ量、例えば６００ｄｐｉのＡ３短手方向（２９７ｍｍ）を記憶するためには１画素当たり４ビットの場合、約２８ビットの容量が必要である。
【００２５】
ここで、図面では説明を容易にするために、ライトアドレス及びライトデータとリードアドレス及びリードデータがそれぞれ別々の端子として示されているが、本発明ではライトとリードが同時に発生しないので、アドレスについてはライトとリードの区別がなく、データについては双方向によりライトデータとリードデータを共用する通常のＲＡＭを用いてもよい。また、ＲＡＭの代わりに、アドレスを自動的にインクリメントするＦＩＦＯメモリを用いてもよい。
【００２６】
入力画像データは前段の画像処理部１６からの入力クロック（第１クロック）ＰＣＬＫに同期して、同期検知パルス信号ＸＤＥＴＰ１の１パルス当たり４ラインの割合で１ラインずつ順次入力し、ライトデータとしてＲＡＭ＃１〜＃１２の全てに印加される。ライトアドレスカウンタ５１及びライトパルス発生器５２に入力するＸＰＬＧＡＴＥ信号は、入力画像データの主走査方向の有効領域を示し、各ラインの有効領域においてアクティブになる。ライトアドレスカウンタ５１はカウントがＸＰＬＧＡＴＥ信号がアクティブになるとリセットされた後、入力クロックＰＣＬＫ毎にインクリメントしてＲＡＭ＃１〜＃１２のライトアドレス（主走査方向の画素位置）を発生する。ライトパルス発生器５２は入力画像データが１ラインずつ順次ＲＡＭ＃１〜＃１２の各々に書き込まれるようにＲＡＭ＃１〜＃１２のライトパルスを発生する。
【００２７】
クロック分周器５３は前段の画像処理部１６からの入力クロックＰＣＬＫを２分周した第２のクロックを発生し、これをリードイネーブル発生器５４と、リードアドレスカウンタ５５と画像処理（スムージング）部５８、５９に出力する。リードイネーブル発生器５４は２ライン分の画像データが書き込まれる毎に、書き込みが行われていないＲＡＭ、例えばＲＡＭ＃１及び＃２が書き込み中にはＲＡＭ＃３〜＃１２、また、ＲＡＭ＃３及び＃４が書き込み中にはＲＡＭ＃１及び＃２とＲＡＭ＃５〜＃１２に対してリードイネーブル信号を出力する。リードイネーブル信号がアクティブになる期間は、この例では入力クロックＰＣＬＫを２分周した第２のクロックを発生するので、ライトパルスの２倍となる。リードイネーブル発生器５４はまた、このリードイネーブル信号に加えてリードイネーブル信号の同じ長さの主走査ゲート信号ＸＬＧＡＴＥ２をリードアドレスカウンタ５５と、ライトアドレスカウンタ６０とライトパルス発生器６１に出力する。
【００２８】
リードアドレスカウンタ５５はカウントが主走査ゲート信号ＸＬＧＡＴＥ２がアクティブになるとリセットされた後、第２のクロック毎にインクリメントしてＲＡＭ＃１〜＃１２のリードアドレス（主走査方向の画素位置）を発生する。ＲＡＭ＃１〜＃１２のリードデータについては、リードイネーブル信号がアクティブであって読み出し中の１０個のＲＡＭのリードデータが古い方からセレクタ５６により選択され、シフトレジスタ群５７に印加される。
【００２９】
シフトレジスタ群５７は１０ライン分の幅を有し、入力画像データを第２のクロックに同期してシフトする。例えばシフトレジスタ群５７が１３ビット長の場合、副走査方向が１０ライン、主走査方向が１３画素のマトリクスが形成され、このマトリクスは第２のクロック毎にシフトして注目画素が変化する。
【００３０】
そして、１０ラインのマトリクスデータの内、最新のラインのデータを除いた９ライン分のマトリクスデータが画像処理（スムージング）部５８に印加され、また、最古のラインのデータを除いた９ライン分のマトリクスデータが画像処理（スムージング）部５９に印加される。画像処理（スムージング）部５８、５９は、画像のエッジ部の斜め線や円弧のギザギザを軽減するために、１３画素×９ラインのマトリクスにおける注目画素とその周辺画素の情報に基づいて注目画素の特徴を抽出し、注目画素のレーザビーム点灯時間や点灯タイミングを決定し、１画素当たり４ビットの画像データをそれぞれ第２の一時記憶部３３−１、３３−２であるＲＡＭ＃１３〜＃１６、＃１７〜＃２０に出力する。
【００３１】
このとき、画像処理（スムージング）部５８、５９から出力される画像データは、第２のクロックに同期して同期検知パルス信号ＸＤＥＴＰ１の１パルス当たり２ラインの割合で１ラインずつ発生する。また、画像処理（スムージング）部５８から出力される画像データはＲＡＭ＃１３〜＃１６の全てに印加され、画像処理（スムージング）部５９から出力される画像データはＲＡＭ＃１７〜＃２０の全てに印加される。
【００３２】
リードイネーブル発生器５４からライトアドレスカウンタ６０とライトパルス発生器６１に印加される主走査ゲート信号ＸＬＧＡＴＥ２は、第１のメモリ群であるＲＡＭ＃１〜＃１２から読み出される画像データの主走査方向の有効期間を示し、各ライン毎にアクティブになる。ここで、ＲＡＭ＃１〜＃１２から読み出された画像データが順次セレクタ５６、シフトレジスタ群５７、画像処理（スムージング）部５８、５９を通過する際に遅延が発生するが、この遅延分だけ主走査ゲート信号ＸＬＧＡＴＥ２を遅らせることにより、ＲＡＭ＃１３〜＃１６、＃１７〜＃２０に入力する画像データと合わせることができる。
【００３３】
ライトパルス発生器６１はＲＡＭ＃１３〜＃１６、＃１７〜＃２０に対して１ラインずつ画像データが書き込まれるようにライトパルスを発生し、このときＲＡＭ＃１３〜＃１６へのライトパルスとＲＡＭ＃１７〜＃２０へのライトパルスは同じ信号である。ライトアドレスカウンタ６０はカウントが主走査ゲート信号ＸＬＧＡＴＥ２を遅延した信号がアクティブになるとリセットされた後、第２のクロック毎にインクリメントしてＲＡＭ＃１３〜＃１６、＃１７〜＃２０のライトアドレス（主走査方向の画素位置）を発生する。
【００３４】
印刷クロック発生器６２は水晶発振器やＰＬＬ周波数シンセサイザにより構成され、同期検知パルス信号ＸＤＥＴＰのタイミングに対して位相が同期した印刷画素クロックを第３のクロックとして発生し、これをリードイネーブル発生器６４とリードアドレスカウンタ６４に出力する。ここで、リードイネーブル発生器６３とリードアドレスカウンタ６４の他、印刷制御部１８とＬＤ変調部１９ａ〜１９ｄの間に画像範囲を制限したり、パターン合成などを行うために設けられる回路は全てこの第３のクロックに同期して動作する。
【００３５】
リードイネーブル発生器６３は同期検知パルス信号ＸＤＥＴＰ毎に、書き込みが行われていない４個のＲＡＭ、例えばＲＡＭ＃１３、＃１４、＃１７、＃１８が書き込み中にはＲＡＭ＃１５、＃１６、＃１９、＃２０、次にＲＡＭ＃１５、＃１６、＃１９、＃２０が書き込み中にはＲＡＭ＃１３、＃１４、＃１７、＃１８のリードイネーブル信号を発生する。ここで、リードイネーブル信号をアクティブにするタイミングはプログラマブルであり、また、このタイミングにより画像データの主走査方向の印刷開始位置と印刷終了位置が決定されるので、このタイミングは印刷用紙の横幅や搬送位置、機械の誤差に応じて変更される。
【００３６】
リードアドレスカウンタ６４はカウントがリードイネーブル信号がアクティブになるとリセットされた後、第３のクロック毎にインクリメントしてＲＡＭ＃１３〜＃１６、＃１７〜＃２０のリードアドレス（主走査方向の画素位置）を発生する。ＲＡＭ＃１３〜＃１６の２ライン分のリードデータはそれぞれセレクタ６５によりＬＤ１、ＬＤ３用に振り分けられ、ＲＡＭ＃１７〜＃２０の２ライン分のリードデータはそれぞれセレクタ６３によりＬＤ２、ＬＤ４用に振り分けられる。
【００３７】
【発明の効果】
以上説明したように請求項１記載の発明によれば、第１の記憶手段によりマトリクスデータを生成して画像処理し、次いで第２の記憶手段により複数ライン分の画像データを生成するので、注目画素とその周辺画素より成るマトリクスを用いた画像処理とマルチビーム方式を組み合わせる場合に回路構成を簡略化して低コスト化することができる。
【００３８】
請求項２記載の発明によれば、注目画素とその周辺画素より成るマトリクスを用いた画像処理とマルチビーム方式を組み合わせる場合に回路構成を簡略化して低コスト化することができる。
【００３９】
請求項３記載の発明によれば、第２のクロックが前記第１のクロックをＬ分周することにより生成されるので、元の画像データの速度を簡単に変更することができる。
【図面の簡単な説明】
【図１】本発明に係る画像データ処理装置の一実施形態である印刷制御部が適用されたデジタル複写機を示す構成図である。
【図２】図１の印刷制御部を詳しく示すブロック図である。
【図３】図２の印刷制御部の具体的な構成を示すブロック図である。
【図４】図３の印刷制御部の主要信号を示すタイミングチャートである。
【符号の説明】
３１第１の一時記憶部
３２−１，３２−２画像処理部
３３−１，３３−２第２の一時記憶部
ＲＡＭ＃１〜＃１２第１のメモリ群
ＲＡＭ＃１３〜＃２０第２のメモリ群
５１，６０ライトアドレスカウンタ
５２，６１ライトパルス発生器
５３クロック分周器
５４，６３リードイネーブル発生器
５５，６４リードアドレスカウンタ
５６，６５，６６セレクタ
５７シフトレジスタ
５８，５９画像処理（スムージング）部
６２印刷クロック発生器

Claims

マルチビームにより画像を形成するための画像データ処理装置において、
第１のクロックに同期して１ラインずつ発生する複数ライン分のドットマトリクス状の画像データを一時記憶し、第２のクロックに同期して複数ライン分のマトリクス画像データを同時に出力する第１の記憶手段と、
前記第１の記憶手段が出力する画像データのマトリクスの注目画素と周辺画素の各値に基づいてスムージング処理を行うＬ（Ｌは２以上の自然数）個の同一処理を実行する画像処理手段と、
前記画像処理手段が出力する複数ライン分の画像データを一時記憶し、前記マルチビームに対応して複数ラインの書き込みを行うために第３のクロックに同期してＮ（Ｎは自然数）ライン分の画像データを所定のラインずつ同時又は略同時に出力するＬ個の第２の記憶手段と、
を備えたことを特徴とする画像データ処理装置。
前記第１の記憶手段が、
Ｍ（ＭはＮ×２以上の自然数）個のメモリを有し、各々が第１のクロックに同期して１ラインずつ発生するドットマトリクス状の画像データの少なくとも１ライン分の記憶する容量を有する第１のメモリ群と、
前記画像データを前記第１のメモリ群の各メモリに対して第１のクロックに同期して１ラインずつ書き込む第１の書き込み手段と、
前記画像データのＬ（Ｌは２以上の自然数）ライン分が前記第１のメモリ群の各メモリに書き込まれている間に、残りのメモリからＭ−Ｌライン分の画像データを第２のクロックに同期して同時に読み出す第１のメモリ読み出し手段と、
からなり、
前記Ｌ個の画像処理手段が前記第１のメモリ読み出し手段によって読み出されたＭ−Ｌライン分の画像データに基づいて画像処理を行い、
前記第２の記憶手段が、
Ｎ（Ｎは２以上の自然数）個×Ｌ組のメモリを有し、各々が前記画像データの少なくとも１ライン分の記憶する容量を有する第２のメモリ群と、
前記Ｌ個の画像処理手段が出力する画像データを前記第２のメモリ群のＮ個×Ｌ組のメモリに対して第２のクロックに同期して１ラインずつ書き込む第２の書き込み手段と、
前記画像処理手段が出力する画像データが前記第２のメモリ群のＮ個のメモリに書き込まれている間に、残りのメモリからＮライン分の画像データを第３のクロックに同期して同時に又は略同時に読み出す第２のメモリ読み出し手段と、
からなることを特徴とする請求項１記載の画像データ処理装置。
前記第２のクロックは、前記第１のクロックをＬ分周することにより生成されることを特徴とする請求項１または２画像データ処理装置。