JPH10257243A - データ処理装置 - Google Patents

Abstract

(57)【要約】 【課題】１ライン分ずつ入力される画像データを印刷ク
ロックに同期した複数ライン分の画像データに分配でき
ず、構成が複雑でコストが高くなるという課題。 【解決手段】 ｎライン分を順次入力クロックに同期し
てメモリ３１、３２に書き込む間にメモリ３３、３４か
らｎライン分を印刷クロックに同期して同時に読み出
し、ｎライン分を順次入力クロックに同期してメモリ３
３、３４に書き込む間にメモリ３１、３２からｎライン
分を印刷クロックに同期して同時に読み出す動作を繰り
返す手段３５〜３７、３９、４０と、メモリ群３１〜４
からの１ライン分以外の各ライン分を遅延させる（ｎ−
１）個の遅延手段１９とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は複数ライン分の画像
を同時若しくは略同時に書き込む装置を有するレーザプ
リンタ、デジタル複写機、ファクシミリ装置等のデータ
処理装置に関する。

【０００２】

【従来の技術】従来、レーザプリンタ、デジタル複写
機、ファクシミリ装置等の画像形成装置は、入力画像デ
ータで変調される１個のレーザダイオードよりなる記録
用光源からの１本のレーザビームをポリゴンミラーから
なる走査手段により感光体上で主走査方向に走査すると
共に、感光体を副走査方向に移動させて感光体に１ライ
ン分ずつ画像を書き込む装置を搭載したシングルビーム
方式画像形成装置が用いられている。

【０００３】また、入力画像データで独立に変調される
複数のレーザダイオードよりなる記録用光源からの複数
本のレーザビームをポリゴンミラーからなる走査手段に
より感光体上で主走査方向に走査すると共に、感光体を
副走査方向に移動させて感光体に複数ライン分の画像を
同時若しくは略同時に書き込む装置を搭載したマルチビ
ーム方式画像形成装置が提案されている。このマルチビ
ーム方式画像形成装置は、ポリゴンミラーの１面で複数
ライン分の画像を同時若しくは略同時に書き込むことが
できるので、低回転のポリゴンミラー、低出力のレーザ
ダイオードを用いて高速な画像の書き込みができるとい
う特徴を持っている。

【０００４】上記画像形成装置において画像データを入
力する場合には、１個のレーザダイオードを有する書き
込み装置を搭載したシングルビーム方式画像形成装置で
あると、複数のレーザダイオードを有する書き込み装置
を搭載したマルチビーム方式画像形成装置であるとに拘
らず、１ライン分の画像データはライン同期信号により
主走査方向のアドレスをリセットしてから所定の入力ク
ロックで１画素ずつ、或いは複数画素ずつ主走査方向に
アドレスをインクリメントしながら入力し、これを繰り
返している。

【０００５】マルチビーム方式画像形成装置では、複数
のレーザダイオードからの複数本のレーザビームを用い
て複数ライン分の画像データを同時若しくは略同時に書
き込むので、１ライン分ずつ入力される画像データを印
刷クロックに同期した、複数のレーザダイオードを変調
するための複数ライン分の画像データに同時に若しくは
略同時に分配する必要がある。

【０００６】複数のレーザダイオードからの複数本のレ
ーザビームの走査位置が主走査方向に揃っていれば、１
つのレーザビームでタイミングをとって１ライン分の画
像データで１つのレーザダイオードを変調し、これと同
じタイミングで残りの各レーザダイオードをそれぞれ１
ライン分ずつの画像データで変調すればよい。ただし、
複数のレーザビームを主走査方向に揃えた上、複数のレ
ーザビームの副走査方向のピッチを例えば６３．５μｍ
（４００ｄｐｉ）に保つのは、光学的に難しく、また、
書き込み密度を可変し得る機能も要求されているために
複数のレーザビームの副走査方向のピッチを書き込み密
度に応じて切り替える必要があることから更に難しくな
る。

【０００７】そこで、複数本のレーザビームの走査位置
を主走査方向にある程度離し、複数のレーザダイオード
を含むレーザ発光部を回転させることにより、複数本の
レーザビームの副走査方向のピッチの調整や複数本のレ
ーザビームの副走査方向のピッチの切り替えを行う方式
が提案されている。この方式では、複数本のレーザビー
ムの発光タイミングは、それぞれ位相が異なるので、別
々に制御する必要がある。

【０００８】特公平８ー３４５３７号公報には、マルチ
ビーム方式画像形成装置に関するバッファメモリの構
成、方式が記載されており、複数のビーム検出信号と共
通の基準クロックとに基づいて発生する複数のクロック
信号をカウントする複数のカウント手段にて発生するア
ドレス信号によりバッファメモリから画像データを読み
出してその画像データで複数の光ビームを変調すること
が記載されている。

【０００９】この特公平８ー３４５３７号公報記載のマ
ルチビーム方式画像形成装置は、具体的には、ｎ個（ｎ
は２以上の自然数）の光ビームによって感光部材を走査
すると共に、ビーム検出手段により前記ｎ個の光ビーム
を検出して得られるｎ個のビーム検出信号に基づいて主
走査方向の同期をとる画像形成装置において、前記ｎ個
のビーム検出信号と共通の基準クロックとに基づいて、
前記ｎ個のビーム検出信号に個別に同期したｎ個のクロ
ック信号を発生する同期クロック発生手段と、前記ｎ個
のビーム検出信号に個別的に同期して更新するｎ個のア
ドレス信号を発生すべく、それぞれが前記ｎ個のクロッ
ク信号の１つをカウントするｎ個のカウント手段と、そ
れぞれが複数のバッファメモリを有するｎ個の記憶手段
と、前記各記憶手段において１つのバッファメモリへの
画像データの書き込みに並行して、前記ｎ個のビーム検
出信号に個別的に同期して更新するｎ個のアドレス信号
の１つを用いて他方のバッファメモリから画像データを
読み出すことにより、ｎ個の光ビームの検出タイミング
に応じた出力タイミングのｎ個の画像データを、前記ｎ
個の光ビームを変調するための信号として出力すること
を特徴とするものである。

【００１０】

【発明が解決しようとする課題】上記特公平８ー３４５
３７号公報には、マルチビーム方式画像形成装置におい
て、複数本の光ビームの走査タイミングを揃えることに
関しては記載されているが、１ライン分ずつ入力される
画像データを、複数本の光ビームをそれぞれ変調するた
めの複数ライン分の画像データに分配することについて
は記載されていない。また、複数のバッファメモリから
読み出した画像データはそれぞれ非同期であるので、上
記ｎ個のカウント手段だけでなく、読み出し画像データ
を処理する信号処理回路が光ビーム数分必要になり、構
成が複雑でコストが高くなる。

【００１１】本発明は、入力クロックに同期して１ライ
ン分ずつ順次に送られて来る画像データを印刷クロック
に同期した複数ライン分の画像データに変換することが
でき、（ｎ−１）個の遅延手段により位相の異なる複数
ライン分の画像データを得ることができ、複数本の光ビ
ームを変調するための複数ライン分の画像データで信号
処理回路を共通に使うことができて低コストにでき、調
整不要にできるデータ処理装置を提供することを目的と
する。

【００１２】

【課題を解決するための手段】上記目的を達成するた
め、請求項１に係る発明は、入力クロックに同期してド
ットマトリクス状の画像データを１ライン分ずつ順次に
発生するデータ入力手段と、このデータ入力手段からの
ドットマトリクス状の画像データを１ライン分以上記憶
できる記憶容量を具備したメモリを各々ｎ（ｎは２以上
の自然数）個備えた第１のメモリ群及び第２のメモリ群
と、前記データ入力手段からのｎライン分の画像データ
を１ライン分ずつ順次に前記入力クロックに同期して前
記第１のメモリ群に書き込む間に、前記第２のメモリ群
からｎライン分の画像データを印刷クロックに同期して
同時に読み出し、次に、前記データ入力手段からのｎラ
イン分の画像データを１ライン分ずつ順次に前記入力ク
ロックに同期して前記第２のメモリ群に書き込む間に、
前記第１のメモリ群からｎライン分の画像データを前記
印刷クロックに同期して同時に読み出す動作を繰り返す
メモリ制御手段と、互いに遅延時間が異なり前記第１の
メモリ群及び前記第２のメモリ群から読み出された画像
データのうちの１ライン分以外の各ライン分をそれぞれ
遅延させる（ｎ−１）個の遅延手段とを有するものであ
り、入力クロックに同期して１ライン分ずつ順次に送ら
れて来る画像データを印刷クロックに同期した複数ライ
ン分の画像データに変換することができ、（ｎ−１）個
の遅延手段により位相の異なる複数ライン分の画像デー
タを得ることができ、複数本の光ビームを変調するため
の複数ライン分の画像データで信号処理回路を共通に使
うことができて低コストにできる。

【００１３】請求項２に係る発明は、入力クロックに同
期してドットマトリクス状の画像データを１ライン分ず
つ順次に発生するデータ入力手段と、このデータ入力手
段からのドットマトリクス状の画像データを１ライン分
以上記憶できる記憶容量を具備したメモリを各々ｎ（ｎ
は２以上の自然数）個備えた第１のメモリ群及び第２の
メモリ群と、位相の異なるｎ個の同期信号及び、このｎ
個の同期信号にそれぞれ同期した、同じ周波数で位相の
異なるｎ個の印刷クロックを発生する信号発生手段と、
前記データ入力手段からのｎライン分の画像データを１
ライン分ずつ順次に前記入力クロックに同期して前記第
１のメモリ群に書き込む間に、前記第２のメモリ群から
ｎライン分の画像データを前記ｎ個の同期信号のうちの
最もタイミングの早い第１の同期信号をトリガーとして
前記ｎ個の印刷クロックのうちの前記第１の同期信号に
対応する第１の印刷クロックに同期して同時に読み出
し、次に、前記データ入力手段からのｎライン分の画像
データを１ライン分ずつ順次に前記入力クロックに同期
して前記第２のメモリ群に書き込む間に、前記第１のメ
モリ群からｎライン分の画像データを前記第１の同期信
号をトリガーとして前記第１の印刷クロックに同期して
同時に読み出す動作を繰り返すメモリ制御手段と、書き
込みリセット信号で書き込みアドレスがリセットされて
書き込みアドレスが書き込みクロックでインクリメント
され書き込みアドレスが記憶容量に達したらリセットす
る書き込みアドレスポインタ及び、読み出しリセット信
号で読み出しアドレスがリセットされて読み出しアドレ
スが読み出しクロックでインクリメントされ読み出しア
ドレスが記憶容量に達したらリセットする読み出しアド
レスポインタを具備し、書き込みと読み出しを同時に実
行できそれぞれ前記第１の同期信号と前記ｎ個の同期信
号のうちの残りの同期信号との各位相差に相当する画像
データ数以上の記憶容量を持つ（ｎ−１）個のＦＩＦＯ
メモリと、この（ｎ−１）個のＦＩＦＯメモリに対して
前記第１の同期信号を書き込みリセット信号とすると共
に前記第１の印刷クロックを書き込みクロックとして、
前記第１のメモリ群及び前記第２のメモリ群から読み出
されたｎライン分の画像データのうちの１ライン分以外
の（ｎ−１）ライン分の画像データを書き込み、前記ｎ
個の同期信号のうちの（ｎ−１）個の同期信号を読み出
しリセット信号とすると共に前記ｎ個の印刷クロックの
うちの前記（ｎ−１）個の同期信号に対応する（ｎ−
１）個の印刷クロックを読み出しクロックとして前記
（ｎ−１）個のＦＩＦＯメモリから画像データを読み出
すＦＩＦＯメモリ読み出し制御手段とを有するものであ
り、入力クロックに同期して１ライン分ずつ順次に送ら
れて来る画像データを印刷クロックに同期した複数ライ
ン分の画像データに変換することができ、（ｎ−１）個
のＦＩＦＯメモリにより位相の異なる複数ライン分の画
像データを得ることができ、複数本の光ビームを変調す
るための複数ライン分の画像データで信号処理回路を共
通に使うことができて低コストにできる上に、調整不要
で更に低コストにできる。

【００１４】

【発明の実施の形態】図２は本発明の一実施形態を示
す。この実施形態のデータ処理装置１は、請求項１、２
に係る発明の一実施形態であり、記録用光源として２個
の半導体レーザ（以下ＬＤという）ユニットを用いたデ
ジタル複写機からなる画像形成装置の一実施形態であ
る。このデジタル複写機１は、図示しない原稿の印刷す
べき画像を読み取って入力する画像読取部２と、この画
像読取部２により入力された画像データに各種処理を実
行する信号処理部３と、この信号処理部３から出力され
た画像データを図示しない印刷用紙からなる印刷材に印
刷して出力する画像印刷部４と有する。

【００１５】画像読取部２においては、原稿台５の下方
に、主走査方向に長いライン状の光源６及び反射ミラー
７からなる第１走査ユニット８と、一対の反射ミラー
９、１０からなる第２走査ユニット１１とが速度比二対
一で副走査方向に移動し得るように支持され、結像光学
系１２とＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅ
ｖｉｃｅ）センサ１３からなる撮像素子とが順次に配置
されている。

【００１６】信号処理部３においては、画像読取部２の
ＣＣＤセンサ１３に接続されたアンプ１４と、このアン
プ１４からの画像データをアナログ／デジタル変換する
アナログ／デジタル変換器（ＡＤＣ）１５と、このＡＤ
Ｃ１５からの画像データに各種処理を実行する画像処理
部１６と、この画像処理部１６からの画像データを一時
記憶するバッファメモリ１７と、このバッファメモリ１
７の画像データ読み出しタイミングを後述のように制御
することで２ライン化した画像データを、略同時（若し
くは同時）に走査される２本の光ビーム（レーザビー
ム）として出射する２個のＬＤを変調するための２ライ
ン分の画像データに変換する印刷制御部１８と、この印
刷制御部１８からの２ライン化された画像データのうち
の１ライン分の画像データを遅延させる遅延手段１９
と、この遅延手段１９からの１ライン分の画像データと
印刷制御部１８からの遅延されない１ライン分の画像デ
ータとに基づいて画像印刷部４を駆動制御する２つのＬ
Ｄ変調部２０ａ、２０ｂとを有する。

【００１７】画像印刷部４は、それぞれＬＤ変調部２０
ａ、２０ｂにより駆動制御されて画像データに応じて変
調された光ビーム（レーザビーム）を発生するＬＤをそ
れぞれ内蔵するＬＤユニット２１ａ、２１ｂと、ビーム
スプリッタ２２と、シリンダレンズ２３と、各ＬＤユニ
ット２１ａ、２１ｂより発生したレーザビームを走査す
るための走査手段としてのポリゴンミラー２４と、この
ポリゴンミラー２４を一定の回転数で回転させる図示し
ないモータなどを有する。

【００１８】さらに、画像印刷部４は、ポリゴンミラー
２４により走査されたレーザビームを感光体２５上に副
走査方向に所定の間隔を隔てて集光して結像させ、か
つ、等速で主走査方向に走査させるためのｆθレンズ２
６や、感光体２５、ビーム検出手段としての光検知器か
らなる同期検知器２７などを有する。同期検知器２７
は、主走査方向について有効書き込み領域の前（感光体
２５の直前）の位置に配置され、ｆθレンズ２６からの
レーザビームを受光してビーム検出信号を発生する。こ
の同期検知器２７からのビーム検出信号は同期検知パル
ス信号ＸＤＥＴＰとして信号処理部３内の印刷制御部１
８にフィードバックされる。

【００１９】この画像印刷部４においては、各ＬＤユニ
ット２１ａ、２１ｂからそれぞれ発生した２本のレーザ
ビームは、ビームスプリッタ２２にて合成された後に、
シリンダレンズ２３を透過してポリゴンミラー２４によ
り偏向走査され、ｆθレンズ２６を介して感光体２５及
び同期検知器２７に集光される。ＬＤユニット２１ａ、
２１ｂから出射された２本のレーザビームはポリゴンミ
ラー２４の同一の面で偏向走査されるが、第１のＬＤユ
ニット２１ａから出射されたレーザビームは第２のＬＤ
ユニット２１ｂから出射されたレーザビームよりも先に
走査される。なお、この実施形態では、記録用光源とし
て２個のＬＤユニット２１ａ、２１ｂを用いたが、記録
用光源の数は２個に限らないし、複数個のレーザ光源を
１つのパッケージに納めたＬＤアレイを記録用光源とし
て用いてもよい。

【００２０】このような構成のデジタル複写機１におい
ては、画像読取部２で原稿画像が読み取られて画像デー
タが入力され、この画像データが信号処理部３を介して
画像印刷部４で印刷用紙に印刷されて出力され、この過
程で画像データが信号処理部３で一時記憶されて画像読
取部２の入力速度と画像印刷部４の出力速度とが調停さ
れると同時に、画像読取部２で１ライン分ずつ入力され
る画像データが同時に２ライン分ずつ出力されるように
変換される。

【００２１】より詳細には、このデジタル複写機１にお
いては、画像読取部２にて原稿台５上に載置された原稿
の印刷すべき画像が第１走査ユニット８、第２走査ユニ
ット１１で副走査方向に読取走査されて結像光学系１２
によりＣＣＤセンサ１３に結像され、即ち、原稿台５上
の原稿が光源６により照明されてその反射光が反射ミラ
ー７、９、１０を介して結像光学系１２によりＣＣＤセ
ンサ１３に結像されると共に、第１走査ユニット８、第
２走査ユニット１１の移動で原稿台５上の原稿が副走査
方向に走査される。

【００２２】ＣＣＤセンサ１３は、副走査方向に連続す
る複数の主走査ラインとしてのドットマトリクス状の画
像データを１ライン（１主走査ライン）分ずつ信号処理
部３に出力する。この時、ＣＣＤセンサ１３は１ライン
分の画像データについてライン同期信号ＬＳＹＮＣによ
りアドレスをリセットしてから所定の画素クロックで主
走査方向に１画素分ずつ出力することになり、この画像
データが第１走査ユニット８、第２走査ユニット１１の
走査速度やＣＣＤセンサ１３の読取周期などに起因した
所定のライン周期で信号処理部３に１ライン分ずつ出力
される。

【００２３】信号処理部３では、画像読取部２のＣＣＤ
センサ１３から１ライン分ずつ入力された画像データ
は、アンプ１４で増幅されてＡＤＣ１５でアナログ値か
らデジタル値に変換され、画像処理部１６で明度補正処
理や変倍処理、編集処理などの各種処理が実行されて一
次記憶された後にバッファメモリ１７に入力される。こ
のバッファメモリ１７は後述するようなライトパルス、
リードイネーブル信号等のタイミング制御信号に従って
画像データが２ライン化されて印刷制御部１８に読み出
される（２ライン分ずつ同時に読み出される）。

【００２４】印刷制御部１８はバッファメモリ１７から
読み出された２ライン化された画像データについてそれ
ぞれ範囲限定やパターン合成などの各種処理を実行して
から出力する。この印刷制御部１８から出力された２ラ
イン分の画像データのうちの主走査方向に先行する１ラ
イン分のＬＤユニット２１ａ用画像データは、ＬＤ変調
部２０ａに出力される。

【００２５】印刷制御部１８から出力された２ライン分
の画像データのうちの主走査方向に後行する１ライン分
のＬＤユニット２１ｂ用画像データは、遅延手段１９に
より、感光体２５上に照射された２本のレーザビームの
主走査方向の距離に相当する時間だけ遅延され、ＬＤ変
調部２０ｂに出力される。ＬＤ変調部２０ａ、２０ｂは
それぞれ印刷制御部１８及び遅延手段１９から入力され
た２ライン分の画像データに対応して画像印刷部４の各
ＬＤユニット２１ａ、２１ｂを変調するための駆動電流
を各ＬＤユニット２１ａ、２１ｂに出力する。

【００２６】画像印刷部４では、各ＬＤユニット２１
ａ、２１ｂは、それぞれＬＤ変調部２０ａ、２０ｂによ
り２ライン分の画像データに対応して駆動され、２ライ
ン分の画像データによりそれぞれ変調された２本のレー
ザビームを出射する。このＬＤユニット２１ａ、２１ｂ
からの２本のレーザビームは、ビームスプリッタ２２に
より合成されてシリンダレンズ２３により収束され、ポ
リゴンミラー２４により偏向走査されてｆθレンズ２６
で補正された後に感光体２５の副走査方向に移動する被
走査面に結像される。

【００２７】感光体２５は、例えば感光体ドラムが用い
られて回転駆動部により副走査方向に回転駆動され、図
示しない帯電チャージャなどの帯電手段により一様に帯
電された後にｆθレンズ２６からの２本のレーザビーム
で主走査方向に繰り返して走査されることにより画像が
２ライン分ずつ書き込まれてドットマトリクス状の静電
潜像が形成される。この感光体２５上の静電潜像は図示
しない現像手段により現像されてトナー像となり、この
トナー像が図示しない転写手段により印刷用紙に転写さ
れることで、画像印刷が実行される。

【００２８】また、画像印刷部４では、ポリゴンミラー
２４で走査されたレーザビームがｆθレンズ２６を介し
て感光体２５の直前にて同期検知器２７に入射すると、
同期検知器２７が同期検知パルス信号ＸＤＥＴＰを信号
処理部３に出力する。信号処理部３は同期検知器２７か
らの同期検知パルス信号ＸＤＥＴＰに基づいてバッファ
メモリ１７に一時記憶されていた画像データを順次に２
ライン分ずつ読み出す。

【００２９】図１はデジタル複写機１のバッファメモリ
１７、印刷制御部１８、遅延手段としてのＦＩＦＯメモ
リ１９及びその周辺回路を示す。このデジタル複写機１
では、１ライン分ずつ順次に入力されるラスタ画像デー
タをバッファメモリ１７、印刷制御部１８、ＦＩＦＯメ
モリ１９及びその周辺回路により位相の異なる２ライン
分ずつの画像データに変換する。

【００３０】また、ポリゴンミラー２４からの２本のレ
ーザビームの走査位置は主走査方向にある程度（所定の
距離）離してあり、同期検知器２７が感光体２５の直前
にてレーザビームを検知して同期検知パルス信号ＸＤＥ
ＴＰを出力する同期検知時には、印刷制御部１８がＬＤ
ユニット２１ａ、２１ｂの両方を互いに位相の異なる発
光タイミングで遅延手段１９、ＬＤ変調部２１ａ、２１
ｂを介して点灯させる。この場合、印刷制御部１８はＬ
Ｄユニット２１ａ、２１ｂの発光タイミングを別々に制
御する。同期検知器２７は、感光体２５の直前にてｆθ
レンズ２６からの２本のレーザビームを検知し、ポリゴ
ンミラー２４の１面に付き同期検知パルス信号ＸＤＥＴ
Ｐを２個出力する。

【００３１】同期検知器２７からの同期検知パルス信号
ＸＤＥＴＰは、パルス分離器３０に入力され、パルス分
離器３０にてＬＤユニット２１ａからのレーザビームに
対応したＬＤユニット２１ａ用同期検知パルス信号ＸＤ
ＥＴＰ１とＬＤユニット２１ｂからのレーザビームに対
応したＬＤユニット２１ｂ用同期検知パルス信号ＸＤＥ
ＴＰ２とに分離される。

【００３２】バッファメモリ１７を構成するＲＡＭ３１
〜３４は、説明の容易化のため、ライトアドレス信号、
ライト（書き込み）データとリード（読み出し）アドレ
ス信号、リードデータが別々の端子から入出力するよう
になっているが、同一のメモリについて、同時にデータ
のライトとリードが起きないので、アドレス信号が入力
される端子はライトとリードとの区別がなくデータが入
出力される端子は双方向でライトとリードに共用される
通常のＲＡＭを用いても同様の構成を実現できる。ま
た、バッファメモリ１７はアドレスを自動でインクリメ
ントするＦＩＦＯメモリを使うこともできる。

【００３３】ＲＡＭ３１〜３４は、書き込み・読み出し
が可能であるランダムアクセスメモリであり、それぞれ
が１ライン分以上の画像データを記憶できる記憶容量を
持つ。入力画像データは、データ入力手段である画像処
理部１６にて入力クロックＰＣＬＫに同期して同期検知
パルス信号ＸＤＥＴＰの１パルスに付き２ライン分の割
合で１ライン分ずつ順次に発生する。

【００３４】この画像処理部１６からの入力画像データ
はライトデータとしてＲＡＭ３１〜３４全てに入力され
る。ＸＰＬＧＡＴＥ信号は、入力画像データの主走査方
向の有効領域を示す信号で、ライトアドレスカウンタ３
５及びライトパルス発生器３６に入力され、毎ラインで
アクティブになる。ライトアドレスカウンタ３５は、Ｘ
ＰＬＧＡＴＥ信号がアクティブになるとリセットされ、
画像処理部１６からの入力クロックＰＣＬＫでインクリ
メントされる。

【００３５】このライトアドレスカウンタ３５のカウン
ト値出力は、主走査方向の位置を示し、ライトアドレス
信号としてＲＡＭ３１〜３４全てのライトアドレス入力
端子に入力される。ライトパルス発生器３６は、ＲＡＭ
３１〜３４に１ライン分ずつ順に画像データの書き込み
が行われるようなライトパルスを発生してＲＡＭ３１〜
３４に入力する。

【００３６】この場合、ライトパルス発生器３６は、Ｒ
ＡＭ３３、３４から画像データが読み出されている間に
ＲＡＭ３１、３２に画像データが書き込まれ、ＲＡＭ３
１、３２から画像データが読み出されている間にＲＡＭ
３３、３４に画像データが書き込まれるという動作が繰
り返して行われるようにライトパルスを発生してＲＡＭ
３１〜３４に入力する。

【００３７】印刷クロック発生器は２つの印刷クロック
発生器３７、３８が用いられ、印刷クロック発生器３７
はパルス分離器３０からＬＤユニット２１ａ用同期検知
パルス信号ＸＤＥＴＰ１が入力され、印刷クロック発生
器３８はパルス分離器３０からＬＤユニット２１ｂ用同
期検知パルス信号ＸＤＥＴＰ２が入力される。

【００３８】この印刷クロック発生器３７、３８は、そ
れぞれパルス分離器３０からのＬＤユニット２１ａ用同
期検知パルス信号ＸＤＥＴＰ１、ＬＤユニット２１ｂ用
同期検知パルス信号ＸＤＥＴＰ２のタイミングに位相が
同期した印刷画素クロックＬＤＣＬＫ１、ＬＤＣＬＫ２
を発生する。ＲＡＭ３１〜３４の読み出しタイミング生
成のためのリードアドレスカウンタ３９、リードイネー
ブル発生器４０、印刷制御部１８の動作及びＦＩＦＯメ
モリ１９の書き込み動作は全てパルス分離器３０からの
ＬＤユニット２１ａ用同期検知パルス信号ＸＤＥＴＰ１
に同期して行われる。

【００３９】また、パルス分離器３０からのＬＤユニッ
ト２１ａ用同期検知パルス信号ＸＤＥＴＰ１は、画像処
理部１６内の画像入力部に出力され、入力画像データを
発生させるタイミングを得るために使われる。リードイ
ネーブル発生器４０は、パルス分離器３０からの同期検
知パルス信号ＸＤＥＴＰ１毎にＲＡＭ３１、３２とＲＡ
Ｍ３３、３４に２ライン分ずつ順次にリードイネーブル
信号を印刷クロック発生器３７からの印刷画素クロック
ＬＤＣＬＫ１に同期して出力する。このリードイネーブ
ル発生器４０はリードイネーブル信号をアクティブにす
るタイミングがプログラマブルであり、このタイミング
により画像データの主走査方向の印刷開始位置及び印刷
終了位置が決定される。このタイミングは、印刷用紙の
横幅や搬送位置により変更され、機械誤差の調整により
変更される。

【００４０】リードアドレスカウンタ３９は、リードイ
ネーブル発生器４０からのリードイネーブル信号がアク
ティブになるとリセットされ、印刷クロック発生器３７
からの印刷画素クロックＬＤＣＬＫ１によりインクリメ
ントされる。このリードアドレスカウンタ３９のカウン
ト値出力は、印刷すべき画像データの主走査方向の位置
を示し、ＲＡＭ３１〜３４全てのリードアドレス入力端
子に入力される。

【００４１】ＲＡＭ３１、３３から読み出された画像デ
ータは、ワイアードオアされて１つにまとめられ、ＬＤ
ユニット２１ａを変調するためのＬＤユニット２１ａ用
画像データとして印刷制御部１８に入力される。ＲＡＭ
３１、３３の画像データ読み出しは同時には起きないよ
うに制御されるので、ＲＡＭ３１、３３から読み出され
た各画像データがぶつかることはない。

【００４２】同様に、ＲＡＭ３２、３４から読み出され
た画像データは、ワイアードオアされて１つにまとめら
れ、ＬＤユニット２１ｂを変調するためのＬＤユニット
２１ｂ用画像データとして印刷制御部１８に入力され
る。ＲＡＭ３２、３４の画像データ読み出しは同時には
起きないように制御されるので、ＲＡＭ３２、３４から
読み出された各画像データがぶつかることはない。

【００４３】印刷制御部１８は、ＲＡＭ３１〜３４から
の画像データに範囲制限やパターン合成などの各種処理
を実行する。ＲＡＭ３１〜３４から読み出された２ライ
ン分の画像データは、ＬＤユニット２１ａの発光タイミ
ングと同じタイミングであり、パルス分離器３０からの
ＬＤユニット２１ａ用同期検知パルス信号ＸＤＥＴＰ１
に同期している。このため、この２ライン分の画像デー
タの処理は、位相の異なる２ライン分の画像データを扱
うのとは違い、各ライン分の画像データについて共通の
信号処理回路を使用できる部分が多く大幅に回路の節約
が可能になって低コストにできる。

【００４４】印刷制御部１８から出力されたＬＤユニッ
ト２１ａ用画像データは、印刷データ（印刷用画像デー
タ）としてＬＤ変調部２０ａに入力される。また、印刷
制御部１８から出力されたＬＤユニット２１ｂ用画像デ
ータは、遅延手段としてのＦＩＦＯメモリ１９に入力さ
れ、ＦＩＦＯメモリ１９により、感光体２５上に照射さ
れた２本のレーザビームの主走査方向の距離に相当する
時間だけ遅延される。このＦＩＦＯメモリ１９からの画
像データは印刷データとしてＬＤ変調部２０ｂに入力さ
れる。

【００４５】次に、バッファメモリ１７を構成するＲＡ
Ｍ３１〜３４に関する動作を説明する。図３は各ＲＡＭ
３１〜３４のライト（Ｗｒｉｔｅ）アドレス、リード
（Ｒｅａｄ）アドレスを示す。図３において、横軸は時
間を示し、縦軸はＲＡＭのアドレスを示す。また、太い
破線は各ＲＡＭ３１〜３４のライトアドレス、太い実線
は各ＲＡＭ３１〜３４のリードアドレスを示す。これら
の実線及び破線から引き出して注記しているのは、実際
に画像データが読み書きされるＲＡＭを記している。

【００４６】ポリゴンミラー２４で走査された２本のレ
ーザビームが感光体２５の主走査方向直前にある同期検
知器２７に入射すると、同期検知器２７から同期検知パ
ルス信号ＸＤＥＴＰが出力される。この場合、ポリゴン
ミラー２４からの２本のレーザビームの走査位置が主走
査方向にある程度離されているので、同期検知器２７か
らの同期検知パルス信号ＸＤＥＴＰはポリゴンミラー２
４の１面による２本のレーザビームの１回の走査に付き
２パルスが発生する。

【００４７】この同期検知器２７からの同期検知パルス
信号ＸＤＥＴＰはパルス分離器３０にてＬＤユニット２
１ａからのレーザビームに対応したＬＤユニット２１ａ
用同期検知パルス信号ＸＤＥＴＰ１とＬＤユニット２１
ｂからのレーザビームに対応したＬＤユニット２１ｂ用
同期検知パルス信号ＸＤＥＴＰ２とに分離される。

【００４８】画像処理部１６内の画像入力部は、同期検
知器２７から同期検知パルス信号ＸＤＥＴＰ１を受け、
上述のように各種処理を実行して一次記憶した画像デー
タを、同期検知パルス信号ＸＤＥＴＰ１の１周期に２ラ
イン分の割合で１ライン分ずつ順に、クロックＰＣＬＫ
に同期してクロックＰＣＬＫ、ＸＰＬＧＡＴＥ信号と共
に出力する。

【００４９】ＲＡＭ３１〜３４のライトアドレスを示す
ライトアドレスカウンタ３５のカウント値は、ＸＰＬＧ
ＡＴＥ信号の有効期間中に入力クロックＰＣＬＫでイン
クリメントされる。ライトパルス発生器３６で発生して
ＲＡＭ３１〜３４に加えられるライトパルスは画像デー
タの１ライン分毎に順次に切り換わるので、４つのＲＡ
Ｍ３１〜３４には画像データが１ライン分ずつ順に図３
に破線でライトアドレスを示したように１画素目から順
に書き込まれる。

【００５０】一方、画像データの読み出しについては、
同期検知パルス信号ＸＤＥＴＰの１周期に、該１周期に
画像データが書き込まれる２つのＲＡＭ３１、３２又は
ＲＡＭ３３、３４とは別の２つのＲＡＭ３３、３４又は
ＲＡＭ３１、３２から同時に、２ライン分の画像データ
が、印刷画素クロックＬＤＣＬＫ１に同期してリードイ
ネーブル発生器４０からのリードイネーブル信号がアク
ティブな期間、図３に太い実線でリードアドレスを示し
たように１画素目から順に読み出される。

【００５１】図４は４つのＲＡＭ３１〜３４それぞれの
モードを示す。ＲＡＭ３１は、ライン＃１（１ライン
目）の画像データの書き込み、ライン＃１の画像データ
の読み出し、ライン＃５（５ライン目）の画像データの
書き込み、ライン＃５の画像データの読み出しというよ
うに画像データの書き込み、読み出しが４ライン分毎に
順に行われる。

【００５２】ＲＡＭ３２は、ライン＃２（２ライン目）
の画像データの書き込み、ライン＃２の画像データの読
み出し、ライン＃６（６ライン目）の画像データの書き
込み、ライン＃６の画像データの読み出しというように
画像データの書き込み、読み出しが４ライン分毎に順に
行われる。

【００５３】ＲＡＭ３３、３４は、ＲＡＭ３１、３２に
ライン＃１、ライン＃２の画像データの書き込みが行わ
れている間にその前のライン＃−１、ライン＃０の画像
データの読み出しが同時に行われ、その後、ＲＡＭ３
１、３２からライン＃１、ライン＃２の画像データの読
み出しが行われている間に、ライン＃３、ライン＃４の
画像データの書き込みが順次に行われる。

【００５４】次に、ＲＡＭ３３、３４は、ＲＡＭ３１、
３２にライン＃５、ライン＃６の画像データの書き込み
が行われている間にその前のライン＃３、ライン＃４の
画像データの読み出しが同時に行われ、以後同様に順次
に、ＲＡＭ３１〜３４に画像データの書き込み、読み出
しが行われる。このようにＲＡＭ３１〜３４の画像デー
タの書き込み、読み出し動作が順序正しく切り替えられ
ることにより、画像データの周波数が変換されると同時
に２ライン分ずつの画像データに変換される。

【００５５】次に、ＦＩＦＯメモリ１９による画像デー
タ遅延動作について説明する。図５はＦＩＦＯメモリ１
９の端子を示す。ＦＩＦＯメモリ１９は、画像データを
ｆθレンズ２６から感光体２５上に照射された２本のレ
ーザビームの主走査方向の距離に相当する画素数以上記
憶する記憶容量を具備している。また、ＦＩＦＯメモリ
１９は画像データの書き込みと画像データの読み出しと
を独立して実行するようになっている。

【００５６】より詳細には、ＦＩＦＯメモリ１９は、書
き込むべき画像データが入力される入力端子Ｄｉｎ、読
み出し画像データを出力する出力端子Ｄｏｕｔ、書き込
みリセット信号が入力される入力端子ＸＷＲＥＳ、読み
出しリセット信号が入力される入力端子ＸＲＲＥＳ、書
き込みクロックが入力される入力端子ＷＣＬＫ、読み出
しクロックが入力される入力端子ＲＣＬＫ、書き込みア
ドレスをポイントする図示しない書き込みアドレスポイ
ンタ、読み出しアドレスをポイントする図示しない読み
出しアドレスポインタ等を具備している。

【００５７】なお、ここでは、ＦＩＦＯメモリ１９の入
力端子のうちで先頭がＸである入力端子は、その信号が
アクティブローであることを意味している。ＦＩＦＯメ
モリ１９において、書き込みアドレスポインタは、ポイ
ントする書き込みアドレスを書き込みクロックにより
“０”にリセットし、書き込みクロックにより書き込み
アドレスを順次にインクリメントする。そして、書き込
みアドレスポインタは、書き込みアドレスがＦＩＦＯメ
モリ１９の最終アドレスに達してからその次の書き込み
クロックにより書き込みアドレスを“０”にリセット
し、さらに書き込みクロックにより書き込みアドレスを
順次にインクリメントする。

【００５８】同様に、読み出しアドレスポインタは、ポ
イントする読み出しアドレスを読み出しリセット信号に
より“０”にリセットし、読み出しクロックにより読み
出しアドレスを順次にインクリメントする。そして、読
み出しアドレスポインタは、読み出しアドレスがＦＩＦ
Ｏメモリ１９の最終アドレスに達してからその次の読み
出しクロックにより読み出しアドレスを“０”にリセッ
トし、さらに読み出しクロックにより読み出しアドレス
を順次にインクリメントする。

【００５９】この実施形態では、ＦＩＦＯメモリ１９
は、入力端子Ｄｉｎには画像データとしてＬＤユニット
２１ｂ用画像データが印刷制御部１８から入力され、出
力端子Ｄｏｕｔから読み出したＬＤユニット２１ｂ用画
像データがＬＤ変調部２０ｂへ出力され、入力端子ＸＷ
ＲＥＳには書き込みリセット信号としてパルス分離器３
０からのＬＤユニット２１ａ用同期検知パルス信号ＸＤ
ＥＴＰ１が入力される。

【００６０】また、ＦＩＦＯメモリ１９は、入力端子Ｘ
ＲＲＥＳには読み出しリセット信号としてパルス分離器
３０からのＬＤユニット２１ｂ用同期検知パルス信号Ｘ
ＤＥＴＰ２が入力される。入力端子ＷＣＬＫには書き込
みクロックとして印刷クロック発生器３７からの印刷画
素クロックＬＤＣＬＫ１が入力され、入力端子ＲＣＬＫ
には読み出しクロックとして印刷クロック発生器３８か
らの印刷画素クロックＬＤＣＬＫ２が入力される。

【００６１】図６はＦＩＦＯメモリ１９のアドレスと時
間との関係及び同期検知パルス信号ＸＤＥＴＰ１、ＸＤ
ＥＴＰ２のタイミングを例示している。図６でＦＩＦＯ
メモリ１９のアドレスと時間との関係を示す部分におい
て、縦軸はＦＩＦＯメモリ１９のアドレスを示し、横軸
は時間を示す。図６において、破線はＦＩＦＯメモリ１
９に書き込む画像データの書き込みアドレスを意味して
おり、実線はＦＩＦＯメモリ１９から読み出す画像デー
タの読み出しアドレスを意味している。また、ＦＩＦＯ
メモリ１９の書き込み周波数と読み出し周波数は等し
い。

【００６２】ＦＩＦＯメモリ１９に画像データが書き込
まれる場合は、ＦＩＦＯメモリ１９は、最初に書き込み
リセット信号としてのパルス分離器３０からのＬＤユニ
ット２１ａ用同期検知パルス信号ＸＤＥＴＰ１により書
き込みアドレスポインタのポイントする書き込みアドレ
スがリセットされてから、書き込みクロックとしての印
刷クロック発生器３７からの印刷画素クロックＬＤＣＬ
Ｋ１がロー（低レベル）からハイ（高レベル）に遷移す
ると、書き込みアドレスに画像データが書き込まれる。

【００６３】ＦＩＦＯメモリ１９は、この書き込み動作
が実行される毎に書き込みアドレスがインクリメントさ
れ、画像データが書き込みアドレス“０”から順番に書
き込まれる。ただし、１ライン分の画像データの長さが
ＦＩＦＯメモリ１９の記憶容量を超える場合には、ＦＩ
ＦＯメモリ１９は書き込みアドレスポインタのポイント
する書き込みアドレスが１周以上するので、１ライン分
の画像データがＦＩＦＯメモリ１９に書き込まれる間に
はＦＩＦＯメモリ１９の同一書き込みアドレスに画像デ
ータが複数回書き込まれることになる。

【００６４】また、ＦＩＦＯメモリ１９から画像データ
が読み出される場合には、ＦＩＦＯメモリ１９は、最初
に読み出しリセット信号としてのパルス分離器３０から
のＬＤユニット２１ｂ用同期検知パルス信号ＸＤＥＴＰ
２により読み出しアドレスポインタのポイントする読み
出しアドレスがリセットされてから、読み出しクロック
としての印刷クロック発生器３８からの印刷画素クロッ
クＬＤＣＬＫ２がローからハイに遷移すると、読み出し
アドレスから画像データが読み出される。

【００６５】ＦＩＦＯメモリ１９は、この読み出し動作
が実行される毎に、読み出しアドレスポインタのポイン
トする読み出しアドレスがインクリメントされ、読み出
しアドレス“０”から順番に画像データが読み出され
る。ただし、１ライン分の画像データの長さがＦＩＦＯ
メモリ１９の記憶容量を超える場合には、ＦＩＦＯメモ
リ１９は読み出しアドレスポインタのポイントする読み
出しアドレスが１周以上するので、１ライン分の画像デ
ータがＦＩＦＯメモリ１９から読み出される間にはＦＩ
ＦＯメモリ１９の同一書き込みアドレスから画像データ
が複数回読み出されることになる。

【００６６】書き込みクロックとしての印刷クロック発
生器３７からの印刷画素クロックＬＤＣＬＫ１と読み出
しクロックとしての印刷クロック発生器３８からの印刷
画素クロックＬＤＣＬＫ２とは周波数が同じであるの
で、図６に示すようにＦＩＦＯメモリ１９の同じアドレ
スに対して画像データの書き込みと画像データの読み出
しが交互に行われる。このようにしてＦＩＦＯメモリ１
９により画像データの遅延が実現される。

【００６７】なお、この実施形態は２本のレーザビーム
で２ライン分ずつ感光体２５に画像の書き込みを行う実
施形態であるが、本発明は走査位置が主走査方向に順次
に所定の距離ずつ離れているｎ（ｎは２以上の自然数）
本の光ビームでｎ本分ずつ感光体に画像の書き込みを行
う場合に同様に適用することができる。この場合の一実
施形態では、バッファメモリ１７はデータ入力手段とし
ての画像処理部１６からのドットマトリクス状の画像デ
ータを１ライン分以上記憶できる記憶容量を具備したメ
モリを各々ｎ（ｎは２以上の自然数）個備えた第１のメ
モリ群及び第２のメモリ群が用いられ、ＬＤ２１ａ、２
１ｂの代りに例えばｎ個のＬＤユニットからなる光源が
用いられる。ポリゴンミラー２４からのｎ本のレーザビ
ームの走査位置は主走査方向に順次に所定の距離ずつ離
してあり、同期検知器２７が感光体２５の直前にてレー
ザビームを検知して同期検知パルス信号ＸＤＥＴＰを出
力する同期検知時には、印刷制御部１８がｎ個のＬＤユ
ニットを互いに位相の異なる発光タイミングでｎ個の遅
延手段１９、ｎ個のＬＤ変調部を介して点灯させる。

【００６８】このｎ個のＬＤユニットで発生したｎ本の
光ビームは、ビーム合成手段で合成された後にシリンダ
レンズ２３を透過してポリゴンミラー２４により偏向走
査され、ｆθレンズ２６を介して感光体２５及び同期検
知器２７に集光される。パルス分離器３０及び印刷クロ
ック発生器からなる信号発生手段は、パルス分離器３０
にて同期検知器２７からの同期検知パルス信号ＸＤＥＴ
Ｐをｎ個のＬＤユニットからのｎ本のレーザビームに対
応したｎ個の同期検知パルス信号からなる同期信号に分
離し、印刷クロック発生器３８の代りに（ｎ−１）個の
印刷クロック発生器が用いられる。

【００６９】また、上記第１のメモリ群及び上記第２の
メモリ群から同時にｎライン分ずつ読み出された画像デ
ータのうちの１ライン分の画像データは印刷制御部１８
を介して１つの光源変調部としてのＬＤ変調部へ出力さ
れ、他の各ライン分の画像データは画像印刷制御部１８
を介して（ｎ−１）個の遅延手段によりそれぞれ、感光
体上に照射されたｎ本のレーザビームの主走査方向のず
れ（距離）に相当する時間ずつ遅延されて（ｎ−１）個
の光源変調部としてのＬＤ変調部へ出力される。ｎ個の
ＬＤ変調部はｎ個の入力画像データにより上記ｎ個のＬ
Ｄユニット内のＬＤをそれぞれ駆動制御する。ここに、
画像印刷制御部１８からの１ライン分の画像データ及び
（ｎ−１）個の遅延手段からの（ｎ−１）ライン分の画
像データは、感光体上に照射されたｎ本のレーザビーム
の主走査方向のずれ（距離）に相当する時間ずつ遅延し
た、位相の異なる複数ライン分の画像データとなる。

【００７０】アドレスカウンタ３５はＸＰＬＧＡＴＥ信
号がアクティブになるとリセットされ、画像処理部１６
からの入力クロックＰＣＬＫでインクリメントされる。
このライトアドレスカウンタ３５のカウント値出力は、
主走査方向の位置を示し、ライトアドレス信号として上
記第１のメモリ群及び上記第２のメモリ群全てのライト
アドレス入力端子に入力される。

【００７１】ライトパルス発生器３６は上記第１のメモ
リ群及び上記第２のメモリ群の各メモリに１ライン分ず
つ順に画像データの書き込みが行われるようなライトパ
ルスを発生して上記第１のメモリ群及び上記第２のメモ
リ群に入力する。この場合、ライトパルス発生器３６
は、上記第２のメモリ群から画像データが読み出されて
いる間に上記第１のメモリ群に画像データが書き込ま
れ、上記第１のメモリ群から画像データが読み出されて
いる間に上記第２のメモリ群に画像データが書き込まれ
るという動作が繰り返して行われるようにライトパルス
を発生して上記第１のメモリ群及び上記第２のメモリ群
に入力する。

【００７２】上記（ｎ−１）個の印刷クロック発生器及
び上記印刷クロック発生器３７はパルス分離器３０から
のｎ個の同期信号にそれぞれ同期した、同じ周波数で位
相の異なるｎ個の印刷クロック（印刷画素クロック）を
発生する。リードイネーブル発生器４０はパルス分離器
３０からの同期信号ＸＤＥＴＰ１毎に上記第１のメモリ
群と上記第２のメモリ群とに交互にリードイネーブル信
号を印刷クロック発生器３７からの印刷画素クロックＬ
ＤＣＬＫ１に同期して出力する。リードアドレスカウン
タ３９は、リードイネーブル発生器４０からのリードイ
ネーブル信号がアクティブになるとリセットされ、印刷
クロック発生器３７からの印刷画素クロックＬＤＣＬＫ
１によりインクリメントされる。このリードアドレスカ
ウンタ３９のカウント値出力は、印刷画像データの主走
査方向の位置を示し、上記第１のメモリ群及び上記第２
のメモリ群全てのリードアドレス入力端子に入力され
る。

【００７３】バッファメモリ１７の読み書き動作を制御
するメモリ制御手段としてのライトアドレスカウンタ３
５、ライトパルス発生器３６、印刷クロック発生器３
７、リードイネーブル発生器４０、リードアドレスカウ
ンタ３９は、データ入力手段としての画像処理部１６か
らのｎライン分の画像データを１ライン分ずつ順次に入
力クロックＰＣＬＫに同期して上記第１のメモリ群に書
き込む間に、上記第２のメモリ群からｎライン分の画像
データを上記ｎ個の同期信号のうちの最もタイミングの
早い第１の同期信号ＸＤＥＴＰ１をトリガーとして上記
ｎ個の印刷クロックのうちの上記第１の同期信号ＸＤＥ
ＴＰ１に対応する第１の印刷クロックＬＤＣＬＫ１に同
期して同時に読み出し、次に、上記データ入力手段１６
からのｎライン分の画像データを１ライン分ずつ順次に
入力クロックＰＣＬＫに同期して上記第２のメモリ群に
書き込む間に、上記第１のメモリ群からｎライン分の画
像データを上記第１の同期信号ＸＤＥＴＰ１をトリガー
として上記第１の印刷クロックＬＤＣＬＫ１に同期して
同時に読み出す動作を繰り返す。

【００７４】また、ＦＩＦＯメモリ１９はそれぞれ上記
第１の同期信号ＸＤＥＴＰ１と上記ｎ個の同期信号のう
ちの残りの同期信号との各位相差に相当する画像データ
数以上の記憶容量を持つ（ｎ−１）個のＦＩＦＯメモリ
が用いられる。この（ｎ−１）個のＦＩＦＯメモリの読
み書きを制御するＦＩＦＯメモリ読み出し制御手段とし
てのパルス分離器３０、上記（ｎ−１）個の印刷クロッ
ク発生器及び印刷クロック発生器３７は、（ｎ−１）個
のＦＩＦＯメモリに対して、上記第１の同期信号ＸＤＥ
ＴＰ１を書き込みリセット信号とすると共に上記第１の
印刷クロックＬＤＣＬＫ１を書き込みクロックとして上
記第１のメモリ群及び上記第２のメモリ群から読み出さ
れたｎライン分の画像データのうちの１ライン分以外の
（ｎ−１）ライン分の画像データを書き込み、上記ｎ個
の同期信号のうちの（ｎ−１）個の同期信号を読み出し
リセット信号とすると共に上記ｎ個の印刷クロックのう
ちの上記（ｎ−１）個の同期信号に対応する（ｎ−１）
個の印刷クロックを読み出しクロックとして画像データ
を読み出す。

【００７５】このように、この実施形態は、請求項１に
係る発明の一実施形態であって、入力クロックＰＣＬＫ
に同期してドットマトリクス状の画像データを１ライン
分ずつ順次に発生するデータ入力手段としての画像処理
部１６と、このデータ入力手段１６からのドットマトリ
クス状の画像データを１ライン分以上記憶できる記憶容
量を具備したメモリを各々ｎ（ｎは２以上の自然数）個
備えた第１のメモリ群としてのＲＡＭ３１、３２及び第
２のメモリ群としてのＲＡＭ３３、３４と、前記データ
入力手段１６からのｎライン分の画像データを１ライン
分ずつ順次に前記入力クロックＰＣＬＫに同期して前記
第１のメモリ群３１、３２に書き込む間に、前記第２の
メモリ群３３、３４からｎライン分の画像データを印刷
クロックＬＤＣＬＫ１に同期して同時に読み出し、次
に、前記データ入力手段１６からのｎライン分の画像デ
ータを１ライン分ずつ順次に前記入力クロックＰＣＬＫ
に同期して前記第２のメモリ群３３、３４に書き込む間
に、前記第１のメモリ群３１、３２からｎライン分の画
像データを前記印刷クロックＬＤＣＬＫ１に同期して同
時に読み出す動作を繰り返すメモリ制御手段としてのラ
イトアドレスカウンタ３５、ライトパルス発生器３６、
印刷クロック発生器３７、リードイネーブル発生器４
０、リードアドレスカウンタ３９と、互いに遅延時間が
異なり前記第１のメモリ群３１、３２及び前記第２のメ
モリ群３３、３４から読み出された画像データのうちの
１ライン分以外の各ライン分をそれぞれ遅延させる（ｎ
−１）個の遅延手段としてのＦＩＦＯメモリ１９とを有
するので、入力クロックに同期して１ライン分ずつ順次
に送られて来る画像データを印刷クロックに同期した複
数ライン分の画像データに変換することができ、（ｎ−
１）個の遅延手段により位相の異なる複数ライン分の画
像データを得ることができ、複数本の光ビームを変調す
るための複数ライン分の画像データで信号処理回路を共
通に使うことができて低コストにできる。

【００７６】また、この実施形態は、請求項２に係る発
明の一実施形態であって、入力クロックＰＣＬＫに同期
してドットマトリクス状の画像データを１ライン分ずつ
順次に発生するデータ入力手段としての画像処理部１６
と、このデータ入力手段１６からのドットマトリクス状
の画像データを１ライン分以上記憶できる記憶容量を具
備したメモリを各々ｎ（ｎは２以上の自然数）個備えた
第１のメモリ群としてのＲＡＭ３１、３２及び第２のメ
モリ群としてのＲＡＭ３３、３４と、位相の異なるｎ個
の同期信号としての同期検知パルス信号ＸＤＥＴＰ１、
ＸＤＥＴＰ２及び、このｎ個の同期信号ＸＤＥＴＰ１、
ＸＤＥＴＰ２にそれぞれ同期した、同じ周波数で位相の
異なるｎ個の印刷クロック（印刷画素クロックＬＤＣＬ
Ｋ１、ＬＤＣＬＫ２）を発生するパルス分離器３０及び
印刷クロック発生器３７、３８からなる信号発生手段
と、前記データ入力手段１６からのｎライン分の画像デ
ータを１ライン分ずつ順次に前記入力クロックＰＣＬＫ
に同期して前記第１のメモリ群３１、３２に書き込む間
に、前記第２のメモリ群３３、３４からｎライン分の画
像データを前記ｎ個の同期信号ＸＤＥＴＰ１、ＸＤＥＴ
Ｐ２のうちの最もタイミングの早い第１の同期信号ＸＤ
ＥＴＰ１をトリガーとして前記ｎ個の印刷クロックＬＤ
ＣＬＫ１、ＬＤＣＬＫ２のうちの前記第１の同期信号Ｘ
ＤＥＴＰ１に対応する第１の印刷クロックＬＤＣＬＫ１
に同期して同時に読み出し、次に、前記データ入力手段
１６からのｎライン分の画像データを１ライン分ずつ順
次に前記入力クロックＰＣＬＫに同期して前記第２のメ
モリ群３３、３４に書き込む間に、前記第１のメモリ群
３１、３２からｎライン分の画像データを前記第１の同
期信号ＸＤＥＴＰ１をトリガーとして前記第１の印刷ク
ロックＬＤＣＬＫ１に同期して同時に読み出す動作を繰
り返すメモリ制御手段としてのライトアドレスカウンタ
３５、ライトパルス発生器３６、印刷クロック発生器３
７、リードイネーブル発生器４０、リードアドレスカウ
ンタ３９と、書き込みリセット信号で書き込みアドレス
がリセットされて書き込みアドレスが書き込みクロック
でインクリメントされ書き込みアドレスが記憶容量に達
したらリセットする書き込みアドレスポインタ及び、読
み出しリセット信号で読み出しアドレスがリセットされ
て読み出しアドレスが読み出しクロックでインクリメン
トされ読み出しアドレスが記憶容量に達したらリセット
する読み出しアドレスポインタを具備し、書き込みと読
み出しを同時に実行できそれぞれ前記第１の同期信号Ｘ
ＤＥＴＰ１と前記ｎ個の同期信号ＸＤＥＴＰ１、ＸＤＥ
ＴＰ２のうちの残りの同期信号ＸＤＥＴＰ２との各位相
差に相当する画像データ数以上の記憶容量を持つ（ｎ−
１）個のＦＩＦＯメモリとしてのＦＩＦＯメモリ１９
と、この（ｎ−１）個のＦＩＦＯメモリ１９に対して前
記第１の同期信号ＸＤＥＴＰ１を書き込みリセット信号
とすると共に前記第１の印刷クロックＬＤＣＬＫ１を書
き込みクロックとして、前記第１のメモリ群３１、３２
及び前記第２のメモリ群３３、３４から読み出されたｎ
ライン分の画像データのうちの１ライン分以外の（ｎ−
１）ライン分の画像データを書き込み、前記ｎ個の同期
信号ＸＤＥＴＰ１、ＸＤＥＴＰ２のうちの（ｎ−１）個
の同期信号ＸＤＥＴＰ２を読み出しリセット信号とする
と共に前記ｎ個の印刷クロックＬＤＣＬＫ１、ＬＤＣＬ
Ｋ２のうちの前記（ｎ−１）個の同期信号ＸＤＥＴＰ２
に対応する（ｎ−１）個の印刷クロックＬＤＣＬＫ２を
読み出しクロックとして前記（ｎ−１）個のＦＩＦＯメ
モリ１９から画像データを読み出すＦＩＦＯメモリ読み
出し制御手段としてのパルス分離器３０、印刷クロック
発生器３７、３８とを有するので、入力クロックに同期
して１ライン分ずつ順次に送られて来る画像データを印
刷クロックに同期した複数ライン分の画像データに変換
することができ、（ｎ−１）個のＦＩＦＯメモリにより
位相の異なる複数ライン分の画像データを得ることがで
き、複数本の光ビームを変調するための複数ライン分の
画像データで信号処理回路を共通に使うことができて低
コストにできる上に、調整不要で更に低コストにでき
る。なお、本発明は上記デジタル複写機以外のファクシ
ミリ装置、プリンタ等のマルチビーム方式画像形成装置
にも適用することができる。

【００７７】

【発明の効果】以上のように請求項１に係る発明によれ
ば、入力クロックに同期してドットマトリクス状の画像
データを１ライン分ずつ順次に発生するデータ入力手段
と、このデータ入力手段からのドットマトリクス状の画
像データを１ライン分以上記憶できる記憶容量を具備し
たメモリを各々ｎ（ｎは２以上の自然数）個備えた第１
のメモリ群及び第２のメモリ群と、前記データ入力手段
からのｎライン分の画像データを１ライン分ずつ順次に
前記入力クロックに同期して前記第１のメモリ群に書き
込む間に、前記第２のメモリ群からｎライン分の画像デ
ータを印刷クロックに同期して同時に読み出し、次に、
前記データ入力手段からのｎライン分の画像データを１
ライン分ずつ順次に前記入力クロックに同期して前記第
２のメモリ群に書き込む間に、前記第１のメモリ群から
ｎライン分の画像データを前記印刷クロックに同期して
同時に読み出す動作を繰り返すメモリ制御手段と、互い
に遅延時間が異なり前記第１のメモリ群及び前記第２の
メモリ群から読み出された画像データのうちの１ライン
分以外の各ライン分をそれぞれ遅延させる（ｎ−１）個
の遅延手段とを有するので、入力クロックに同期して１
ライン分ずつ順次に送られて来る画像データを印刷クロ
ックに同期した複数ライン分の画像データに変換するこ
とができ、（ｎ−１）個の遅延手段により位相の異なる
複数ライン分の画像データを得ることができ、複数本の
光ビームを変調するための複数ライン分の画像データで
信号処理回路を共通に使うことができて低コストにでき
る。

【００７８】請求項２に係る発明によれば、入力クロッ
クに同期してドットマトリクス状の画像データを１ライ
ン分ずつ順次に発生するデータ入力手段と、このデータ
入力手段からのドットマトリクス状の画像データを１ラ
イン分以上記憶できる記憶容量を具備したメモリを各々
ｎ（ｎは２以上の自然数）個備えた第１のメモリ群及び
第２のメモリ群と、位相の異なるｎ個の同期信号及び、
このｎ個の同期信号にそれぞれ同期した、同じ周波数で
位相の異なるｎ個の印刷クロックを発生する信号発生手
段と、前記データ入力手段からのｎライン分の画像デー
タを１ライン分ずつ順次に前記入力クロックに同期して
前記第１のメモリ群に書き込む間に、前記第２のメモリ
群からｎライン分の画像データを前記ｎ個の同期信号の
うちの最もタイミングの早い第１の同期信号をトリガー
として前記ｎ個の印刷クロックのうちの前記第１の同期
信号に対応する第１の印刷クロックに同期して同時に読
み出し、次に、前記データ入力手段からのｎライン分の
画像データを１ライン分ずつ順次に前記入力クロックに
同期して前記第２のメモリ群に書き込む間に、前記第１
のメモリ群からｎライン分の画像データを前記第１の同
期信号をトリガーとして前記第１の印刷クロックに同期
して同時に読み出す動作を繰り返すメモリ制御手段と、
書き込みリセット信号で書き込みアドレスがリセットさ
れて書き込みアドレスが書き込みクロックでインクリメ
ントされ書き込みアドレスが記憶容量に達したらリセッ
トする書き込みアドレスポインタ及び、読み出しリセッ
ト信号で読み出しアドレスがリセットされて読み出しア
ドレスが読み出しクロックでインクリメントされ読み出
しアドレスが記憶容量に達したらリセットする読み出し
アドレスポインタを具備し、書き込みと読み出しを同時
に実行できそれぞれ前記第１の同期信号と前記ｎ個の同
期信号のうちの残りの同期信号との各位相差に相当する
画像データ数以上の記憶容量を持つ（ｎ−１）個のＦＩ
ＦＯメモリと、この（ｎ−１）個のＦＩＦＯメモリに対
して前記第１の同期信号を書き込みリセット信号とする
と共に前記第１の印刷クロックを書き込みクロックとし
て、前記第１のメモリ群及び前記第２のメモリ群から読
み出されたｎライン分の画像データのうちの１ライン分
以外の（ｎ−１）ライン分の画像データを書き込み、前
記ｎ個の同期信号のうちの（ｎ−１）個の同期信号を読
み出しリセット信号とすると共に前記ｎ個の印刷クロッ
クのうちの前記（ｎ−１）個の同期信号に対応する（ｎ
−１）個の印刷クロックを読み出しクロックとして前記
（ｎ−１）個のＦＩＦＯメモリから画像データを読み出
すＦＩＦＯメモリ読み出し制御手段とを有するので、入
力クロックに同期して１ライン分ずつ順次に送られて来
る画像データを印刷クロックに同期した複数ライン分の
画像データに変換することができ、（ｎ−１）個のＦＩ
ＦＯメモリにより位相の異なる複数ライン分の画像デー
タを得ることができ、複数本の光ビームを変調するため
の複数ライン分の画像データで信号処理回路を共通に使
うことができて低コストにできる上に、調整不要で更に
低コストにできる。

【図面の簡単な説明】

【図１】本発明の一実施形態のバッファメモリ、印刷制
御部、ＦＩＦＯメモリ及びその周辺回路を示すブロック
図である。

【図２】同実施形態を示す概略図である。

【図３】同実施形態における各ＲＡＭのライトアドレ
ス、リードアドレスを示す図である。

【図４】同実施形態における４つのＲＡＭそれぞれのモ
ードを示す図である。

【図５】同実施形態におけるＦＩＦＯメモリの端子を示
すブロック図である。

【図６】同実施形態におけるＦＩＦＯメモリのアドレス
と時間との関係及び同期検知パルス信号のタイミングを
例示する図である。

【符号の説明】

１６ 画像処理部 １９ ＦＩＦＯメモリ１９ ３０ パルス分離器 ３１〜３４ ＲＡＭ ３５ ライトアドレスカウンタ ３６ ライトパルス発生器 ３７、３８ 印刷クロック発生器 ３９ リードアドレスカウンタ ４０ リードイネーブル発生器

Claims (2)

【特許請求の範囲】
1. 【請求項１】入力クロックに同期してドットマトリクス
   状の画像データを１ライン分ずつ順次に発生するデータ
   入力手段と、このデータ入力手段からのドットマトリク
   ス状の画像データを１ライン分以上記憶できる記憶容量
   を具備したメモリを各々ｎ（ｎは２以上の自然数）個備
   えた第１のメモリ群及び第２のメモリ群と、前記データ
   入力手段からのｎライン分の画像データを１ライン分ず
   つ順次に前記入力クロックに同期して前記第１のメモリ
   群に書き込む間に、前記第２のメモリ群からｎライン分
   の画像データを印刷クロックに同期して同時に読み出
   し、次に、前記データ入力手段からのｎライン分の画像
   データを１ライン分ずつ順次に前記入力クロックに同期
   して前記第２のメモリ群に書き込む間に、前記第１のメ
   モリ群からｎライン分の画像データを前記印刷クロック
   に同期して同時に読み出す動作を繰り返すメモリ制御手
   段と、互いに遅延時間が異なり前記第１のメモリ群及び
   前記第２のメモリ群から読み出された画像データのうち
   の１ライン分以外の各ライン分をそれぞれ遅延させる
   （ｎ−１）個の遅延手段とを有することを特徴とするデ
   ータ処理装置。
2. 【請求項２】入力クロックに同期してドットマトリクス
   状の画像データを１ライン分ずつ順次に発生するデータ
   入力手段と、このデータ入力手段からのドットマトリク
   ス状の画像データを１ライン分以上記憶できる記憶容量
   を具備したメモリを各々ｎ（ｎは２以上の自然数）個備
   えた第１のメモリ群及び第２のメモリ群と、位相の異な
   るｎ個の同期信号及び、このｎ個の同期信号にそれぞれ
   同期した、同じ周波数で位相の異なるｎ個の印刷クロッ
   クを発生する信号発生手段と、前記データ入力手段から
   のｎライン分の画像データを１ライン分ずつ順次に前記
   入力クロックに同期して前記第１のメモリ群に書き込む
   間に、前記第２のメモリ群からｎライン分の画像データ
   を前記ｎ個の同期信号のうちの最もタイミングの早い第
   １の同期信号をトリガーとして前記ｎ個の印刷クロック
   のうちの前記第１の同期信号に対応する第１の印刷クロ
   ックに同期して同時に読み出し、次に、前記データ入力
   手段からのｎライン分の画像データを１ライン分ずつ順
   次に前記入力クロックに同期して前記第２のメモリ群に
   書き込む間に、前記第１のメモリ群からｎライン分の画
   像データを前記第１の同期信号をトリガーとして前記第
   １の印刷クロックに同期して同時に読み出す動作を繰り
   返すメモリ制御手段と、書き込みリセット信号で書き込
   みアドレスがリセットされて書き込みアドレスが書き込
   みクロックでインクリメントされ書き込みアドレスが記
   憶容量に達したらリセットする書き込みアドレスポイン
   タ及び、読み出しリセット信号で読み出しアドレスがリ
   セットされて読み出しアドレスが読み出しクロックでイ
   ンクリメントされ読み出しアドレスが記憶容量に達した
   らリセットする読み出しアドレスポインタを具備し、書
   き込みと読み出しを同時に実行できそれぞれ前記第１の
   同期信号と前記ｎ個の同期信号のうちの残りの同期信号
   との各位相差に相当する画像データ数以上の記憶容量を
   持つ（ｎ−１）個のＦＩＦＯメモリと、この（ｎ−１）
   個のＦＩＦＯメモリに対して前記第１の同期信号を書き
   込みリセット信号とすると共に前記第１の印刷クロック
   を書き込みクロックとして、前記第１のメモリ群及び前
   記第２のメモリ群から読み出されたｎライン分の画像デ
   ータのうちの１ライン分以外の（ｎ−１）ライン分の画
   像データを書き込み、前記ｎ個の同期信号のうちの（ｎ
   −１）個の同期信号を読み出しリセット信号とすると共
   に前記ｎ個の印刷クロックのうちの前記（ｎ−１）個の
   同期信号に対応する（ｎ−１）個の印刷クロックを読み
   出しクロックとして前記（ｎ−１）個のＦＩＦＯメモリ
   から画像データを読み出すＦＩＦＯメモリ読み出し制御
   手段とを有することを特徴とするデータ処理装置。