本発明の実施形態に係る画像データ処理装置について、図面を参照しながら以下詳細に説明する。図1は本発明の実施形態に係る画像データ処理装置の例示としてのデジタル複写機の基本的構成を示す図である。
本実施形態に係る画像データ処理装置の一例であるデジタル複写機1は、原稿(図示せず)の印刷画像を読取入力する画像読取部2と、この画像読取部2で入力される画像データに各種処理を実行する信号処理部3と、この信号処理部3から出力される画像データを印刷用紙(図示せず)に印刷出力する画像印刷部4と、を順次接続した構造となっている。
画像読取部2は、コントタクトガラス5の下に、主走査方向に細長いライン光源6と反射ミラー7とからなる第1走査ユニット8と、1対の反射ミラー9,10からなる第2走査ユニット11とを、速度比が2対1となるよう副走査方向に移動自在に支持し、結像光学系12とCCD(Charge Coupled Devise)センサ13とを順次配置した構造となっている。
信号処理部3は、画像読取部2のCCDセンサ13に接続されたアンプ(AMP)14に、A/DC(Analog/Digital Converter)15、画像データに各種処理を実行する画像処理部16、画像データを一時記憶するラインバッファメモリ17、データ読み出しの開始タイミングを制御する印刷制御部18、画像データに基づいて画像印刷部4を駆動制御するLD(Laser Diode)変調部19、を順次接続した構成となっている。
画像印刷部4は、信号処理部3のLD変調部19に接続されたLD20の出射光路に、コリメータレンズ21やシリンドリカルレンズ22を介して主走査方向に回転自在なポリゴンミラー23の反射面を位置させ、このポリゴンミラー23の主走査光路にfθレンズ24や反射ミラー25を介して副走査方向に回転自在な感光体ドラム26に入射する直前の位置にフォトセンサからなる同期検知器27が配置されており、この同期検知器27の出力端子が信号処理部3の印刷制御部18にフィードバック接続されている。
このような構成において、デジタル複写機1は、原稿から画像データを画像読取部2で読取入力して画像印刷部4で印刷用紙に印刷出力するようになっており、この過程で画像データを信号処理部3で一時記憶して画像読取部2の入力速度と画像印刷部4の出力速度とを調停するようになっている。
さらに詳細に説明すると、デジタル複写機1では、画像読取部2は、コンタクトガラス5に載置された原稿の印刷画像を第1走査ユニット8および第2走査ユニット11で副走査方向に読取走査して結像光学系12でCCDセンサ13に結像するので、CCDセンサ13は、副走査方向に連続する主走査ラインとしてドットマトリクスの画像データを1ラインずつ信号処理部3に出力する。このとき、CCDセンサ13は、1ラインの画像データをライン同期信号LSYNC_Nによりアドレスをリセットしてから所定の画素クロックで副走査方向に1画素ずつ出力することになり、この画像データは、第1および第2走査ユニット8,11の走査速度やCCDセンサ13の読取周期などに起因した所定のライン周期で信号処理部3に1ラインずつ出力される。
そこで、信号処理部3では、1ラインずつ入力される画像データをアンプ14で増幅してA/DC15でアナログ値からデジタル値に変換し、画像処理部16で明度補正処理や変倍処理や編集処理などの各種処理を実行してからラインバッファメモリ17に入力する。そして、後述するように、このラインバッファメモリ17に印刷制御部18がタイミング制御信号を出力し、このタイミング制御信号に従ってラインバッファメモリ17の画像データが印刷制御部18に読み出される。印刷制御部18は範囲制限やパターン合成などの各種処理を実行した画像データをLD変調部19に出力し、LD変調部19は画像データに対応して変調する駆動電流を画像印刷部4のLD20に出力する。
そして、画像印刷部4では、画像データに対応して駆動されるLD20の出射光を各種レンズ21,22で収束してポリゴンミラー23で偏向走査し、この走査光をfθレンズ24で補正して感光体ドラム26の副走査方向に移動する被走査面に結像する。そこで、この感光体ドラム26の被走査面にドットマトリクスの静電潜像が形成されるので、これをトナー(図示せず)で現像して印刷用紙に転写することで画像印刷が実行される。
ここで、画像印刷部4では、ポリゴンミラー23の主走査光が感光体ドラム26の直前に入射する同期検知器27が同期検知信号DETP_Nを出力し、同期検知信号DETP_Nが入力される信号処理部3の印刷制御部18がラインバッファメモリ17にタイミング制御信号を出力する。このようにすることで、信号処理部3のラインバッファメモリ17で一時記憶された画像データは、画像印刷部4の印刷出力に適正なタイミングで順次読み出しされることになる。
なお、このようなデジタル複写機1は、画像読取部2から信号処理部3に画像データを書き込むことと、この信号処理部3から画像印刷部4に画像データを読み出すこととを連続的に実行するため、信号処理部3のラインバッファメモリ17を2系統として2ラインの画像データを1ラインずつ個別に入出力できるようにしている。そこで、一方のラインバッファメモリ17に1ラインの画像データを書き込んでいる時間に、他方のラインバッファメモリ17から事前に書き込まれた1ラインの画像データを読み出すようにし、このようなデータ読み出しとデータ書き込みとを2系統のラインバッファメモリ17で交互に実行する。
因みに、従来技術である上記特許文献1(特開平8−9119号公報)においては、1ラインのFIFOメモリで画像印刷部の入力速度と画像印刷部の出力速度とを調停する方法を示している。また、この特許文献1には、FIFOメモリの読み出しイネーブル信号の出力タイミングを変更することにより、データの主走査方向の印刷開始位置を変更することが記載されている。すなわち、FIFOメモリから画像データを読み出すタイミングを変更することで、画像を転写紙に対して主走査方向に移動して印刷するようになっている。また、従来技術である上記特許文献2(特開2002−152475号公報)は、主走査方向の印刷開始位置を、タイミングを遅らせる方向には移動できるが、タイミングを早める方向には制約があるという課題を解決する内容となっている。すなわち、読み出しイネーブル信号は、光ビーム書き込み手段の光書き込みビームの主走査方向の有効印刷領域の前に設けられたビーム検出手段(同期検知器)の光ビーム検出信号(同期検知信号DETP_N)の出力からカウントを開始する主走査カウンタにより発生する信号であるため、光ビーム検出信号(同期検知信号DETP_N)より前のタイミングで発生することはできず、タイミングを早める方向の印刷位置への移動には制約がある。例えば、ビーム検出手段から主走査方向の右側に向かって走査する画像形成装置において、右側10mmの位置から画像を出力するのがデフォルトの場合、画像の主走査方向の移動はタイミングを早める方向である左側10mm以上はずらせないのである。
図2は図1に示す本実施形態に係る画像データ処理装置の例示としてのデジタル複写機の基本的構成における具体的動作と信号授受を示す図である。図1にて説明のデジタル複写機1と同一の部分は、同一名称と符号を使用し、詳細な説明は省略する。図2に示すデジタル複写機28は、信号処理部29と画像印刷部4を接続した構成となっており、信号処理部29は、画像データ書き込み手段である画像入力部30と、ラインバッファメモリ〈1〉31と、画像データ読み出し手段である印刷制御部32と、LD変調部19と、を順次接続した構成となっている。また、画像印刷部4の同期検知器27が印刷制御部32に接続されている。
画像入力部30の出力である画像データ有効信号IPLGATE_Nが開始位置変更回路33に入力されており、開始位置変更回路33の出力信号は、ラインバッファメモリ〈1〉31に対して書き込みイネーブル信号XWE_1として入力されている。画像入力部30は、同期検知器27からの同期検知信号DETP_Nを印刷制御部32にてタイミング調整した画像データ取得用のライン同期信号MLSYNC_Nとして受け取り、ライン同期信号MLSYNC_Nに同期したタイミングで印刷制御部32に対して、ライン同期信号IPLSYNC_Nを書き込みリセット信号XWRES_1としてラインバッファメモリ〈1〉31に出力する。画像データ取得用のライン同期信号MLSYNC_Nとラインバッファメモリ〈1〉31への書き込み用のライン同期信号IPLSYNC_Nの遅延時間は、画像入力部内の処理によって変動することがある。
書き込み用ライン同期信号IPLSYNC_Nのパルスが出力されてから一定のクロック数の遅延で画像データ有効信号IPLGATE_Nがアクティブになる。画像データ有効信号IPLGATE_Nは、画像入力部30から出力される画像データの有効期間アクティブになる信号であり、この信号がアクティブになった時から画像データが1画素目より出力される(詳細は図3の説明において後述する)。
ここで、デジタル複写機28では、ラインバッファメモリ〈1〉31は、ドットマトリクスの画像データの1ライン以上の記憶容量を具備しており、書き込みアドレスに対応したデータ書き込みと読み出しアドレスに対応したデータ読み出しとが同時に独立して実行されるようになっている。また、画像入力部30は、書き込みイネーブル信号XWE_1がアクティブになってから所定周期の書き込みクロックで書き込みアドレスをインクリメントしてラインバッファメモリ〈1〉31に画像データを書き込むようになっており、印刷制御部32は画像入力部30とは独立した所定周期の読み出しクロックで読み出しイネーブル信号XRE_1がアクティブになってから読み出しアドレスを順次インクリメントしてラインバッファメモリ〈1〉31から画像データを読み出すようになっている。
さらに説明すると、ラインバッファメモリ〈1〉31は、書き込まれる画像データDin_1の入力端子、読み出される画像データDout_1の出力端子、書き込みイネーブル信号XWE_1の入力端子、読み出しイネーブル信号XRE_1の入力端子、書き込みリセット信号XWRES_1の入力端子、読み出しリセット信号XRRES_1の入力端子、書き込みクロックWCLK_1の入力端子、読み出しクロックRCLK_1の入力端子、書き込みアドレスをポイントする書き込みアドレスポインタ(図示せず)、読み出しアドレスをポイントする読み出しアドレスポインタ(図示せず)等を具備している。
なお、ここではラインバッファメモリ〈1〉31の入力端子において信号名の先頭がXのものは、その信号がアクティブローであることを意味している。そして、書き込みアドレスポインタでポイントされる書き込みアドレスは、書き込みリセット信号XWRES_1により「0」にリセットされ、書き込みイネーブル信号XWE_1がアクティブの場合に書き込みクロックWCLK_1でインクリメントされる。同様に、読み出しアドレスポインタでポイントされる読み出しアドレスは、読み出しリセット信号XRRES_1により「0」にリセットされ、読み出しイネーブル信号XRE_1がアクティブの場合に読み出しクロックRCLK_1でインクリメントされる。
図3は図2に示す本実施形態に係る画像データ処理装置の例示としてのデジタル複写機におけるラインバッファメモリへの画像データの書き込みと読み出し制御について説明するタイミングチャートである。
ラインバッファメモリ〈1〉31に画像データが書き込まれる場合は、最初に書き込みリセット信号XWRES_1で書き込みアドレスがリセットされた後、書き込みイネーブル信号XWE_1がアクティブな状態で書き込みクロックWCLK_1(CLK_IP)がローからハイに遷移すると、ラインバッファメモリ〈1〉31に書き込みクロックWCLK_1で画像データDin_1が書き込まれる。そして、この書き込み動作を実行する毎に書き込みアドレスがインクリメントされるので、画像データDin_1はラインバッファメモリ〈1〉31に書き込みアドレス「0」から順番に書き込まれる。
図3では、画像入力部30から出力される画像データ有効信号IPLGATE_Nを遅延せず、ラインバッファメモリ〈1〉31の書き込みイネーブルXWE_1としている(因みに、画像データ有効信号を遅延させた例は図4に示し、XWE_1はIPLGATEに対して遅延させており、その動作については後述する)。この場合、ラインバッファメモリ〈1〉31にはラインの先頭画素から順に記憶される。すなわち、ラインバッファメモリ〈1〉31から画像データDout_1が読み出される場合は、最初に読み出しリセット信号XRRES_1で読み出しアドレスがリセットされてから、読み出しイネーブル信号XRE_1がアクティブな状態で読み出しクロックRCLK_1(CLK_E)がローからハイに遷移すると、ラインバッファメモリ〈1〉31から読み出しクロックRCLK_1で画像データDout_1が読み出される。そして、この読み出し動作を実行する毎に読み出しアドレスがインクリメントされるので、画像データDout_1はラインバッファメモリ〈1〉31の読み出しアドレス「0」から順番に読み出される。
読み出しイネーブル信号XRE_1は、印刷制御部32の主走査カウンタにより発生タイミングが作られるので、紙サイズや機械調整によって発生タイミングを変更する。この信号の発生タイミングにより、主走査方向の印刷位置を変更することができる。主走査カウンタは、光ビーム書き込み手段の光書き込みビームの主走査方向の有効印刷領域の前に設けられたビーム検出手段の光ビーム検出信号の出力からカウントを開始するので、読み出しイネーブル信号XRE_1を光ビーム検出信号より前のタイミングで発生することはできず、このため、タイミングを早める方向の印刷位置の移動は制約がある。
ラインバッファメモリ〈1〉31は読み書き自在な1ライン以上のメモリ容量を2ライン持ち、片方のラインメモリを書き込んでいるときに、もう一方のラインメモリから読み出す構成であり、それぞれのメモリが1ラインずつ交互に書き込みと読み出しを繰り返すトグルバッファ方式で有れば、図3に示すように書き込まれたデータは1ライン遅延して読み出される。または、上記特許文献1に示す1ラインのFIFOメモリで実現することも可能である。
なお、図3における「BD」信号は、LDを強制点灯させる信号であり、同期検知信号DETP_Nを生成するために、ポリゴンスキャナによる書き込み光学系内をレーザ光が走査する仕組みにおいて、走査方向の同期検知器手前より所望のタイミングにてレーザ光を点灯し、Highレベルは点灯状態であり、同期検知信号DETP_N入力後にレーザ光を消灯する動作を行うものである。また、図3に示すT1、DT1、T2については、後述する図4でその定義と説明を併せて行う。
図4は図2に示す本実施形態に係る画像データ処理装置の例示としてのデジタル複写機におけるラインバッファメモリへの画像データの書き込みと読み出し制御において、画像入力部から出力される画像データ有効信号IPLGATE_N信号の開始位置を開始位置変更回路により遅延させてラインバッファメモリ〈1〉の書き込みイネーブル信号XWE_1とする場合のタイミングチャートである。
1画素が1クロック(CLK_IP)で転送されるシステムの場合、書き込みイネーブル信号XWE_1の開始位置を画像データ有効信号IPLGATE_NからMクロック遅延させれば(XWE_1がPLGATE_Nに対して遅延の無い図3のものに比べて、図4ではXWE_1がMクロック遅延することが図示)、M番目の画素の画像データがラインバッファメモリ〈1〉31の0番地に書き込まれる。ラインバッファメモリ〈1〉31の読み出し側は、0番地から順に読み出されるので、画像の印刷開始画素はM番目の画像データとなる。すなわち、図3の場合に比べて光ビーム検出器方向(左方向)にM画素分シフトした印刷画像が得られる。
光ビーム検出器から離れる方向(右方向)には、読み出しイネーブル信号XRE_1の発生タイミングを変えることで移動できるので、書き込みイネーブル信号XWE_1の発生タイミングを変更することと、読み出しイネーブル信号XRE_1の発生タイミングを変更することの組み合わせで、右方向にも左方向にも画像の移動が可能になる。
但し、図3及び図4に示すラインバッファメモリ〈1〉31への制御を行い、主走査方向の右方向にも左方向にも画像の移動が可能になった場合であっても、図2における印刷制御部32において範囲制限やパターン合成などの各種処理を実行した場合には、LD変調部19への画像データの出力タイミングが、ラインバッファメモリ〈1〉31から読み出されたタイミングに対して遅延することになる。
詳細には、図3及び図4に示す印刷制御部32への入力画像データDin_2は、同期検知信号DETP_Nより、T1時間のタイミングにてラインバッファメモリ〈1〉31より読み出されるように制御されていたはずが、印刷制御部32内部の範囲制限やパターン合成などの各種処理を行う回路による遅延にてDT1時間分の遅延時間が加算されることになる。その結果、LD変調部19への入力タイミングとしては、画像データDout_2として同期検知信号DETP_Nの立ち下がりに対し、T2時間(=T1+DT1)のタイミングでの入力となり、実際の画像印刷位置が主走査方向に対し、DT1時間分のLD書き込みタイミングの遅延分、主走査右方向にずれることになる。
図5は本実施形態の全体構成である画像データ処理装置の例示としてのデジタル複写機における信号処理部構成と信号授受を示す図である。図6は図5に示す本実施形態の前提構成である画像データ処理装置の例示としてのデジタル複写機におけるラインバッファメモリ〈1〉と〈2〉への画像データの書き込みと読み出し制御について説明するタイミングチャートであり、主として、ラインバッファメモリ〈2〉に関するタイミングチャートである。
図5に示す構成は、印刷制御部32aとLD変調部19の間に、新たにラインバッファメモリ〈2〉34を設けるものであり、図2に示す構成にラインバッファメモリ〈2〉34を図示の配置に追加している。なお、動作説明の簡略化のために、図5では、図2に記載の開始位置変更回路33を設けない構成として、すなわち、図3にて説明の開始位置変更回路33による関連信号の出力タイミング変更を行わない場合と等価な構成として記載する。
図5および図6において、印刷制御部32aは、ラインバッファメモリ〈2〉34に対して書き込みイネーブル信号XWE_2を入力しているが、図6に示すように、常時、アクティブ状態であるローレベルにて制御し、印刷制御部32aからの画像データを常時書き込む状態にて制御する。更に、印刷制御部32aは、ラインバッファメモリ〈1〉31への画像データの読み出しリセット信号LCLR_Eを、ラインバッファメモリ〈2〉34の書き込みリセット信号XWRES2_Nとして入力している(図6に示すタイミングチャートを参照)。
このような信号の接続とともに、ラインバッファメモリ〈1〉31から読み出しイネーブル状態にて読み出された画像データ以外の読み出しディセーブル状態の画像データが、印刷制御部32aにて白画素としてマスクされることにより、図6に示すような画像データが、DT1時間の遅延時間経過後にラインバッファメモリ〈2〉34に書き込まれる(図6に示すDin_3を参照)。ここで、上記の「読み出された画像データ以外の読み出しディセーブル状態の画像データ」とは、ラインバッファメモリ〈1〉31の読み出しイネーブル信号が有効でなく、このメモリ〈1〉からデータの読み出されない時間帯の印刷制御部内に入力される画像データ信号の状態を示すものであり、画像データとしては、不要な黒画素の生成を生み出さないように白画素マスクする必要がある。
また、印刷制御部32aは、書き込みイネーブル信号XWE_2を常時アクティブに制御し、書き込みクロックCLK_E(WCLK_2)で書き込みアドレスをインクリメントしてラインバッファメモリ〈2〉34に画像データを書き込むようになっており、これとは独立した制御にて読み出しクロックCLK_W(RCLK_2)で読み出しアドレスを順次インクリメントしてラインバッファメモリ〈2〉34から画像データを読み出すようになっている。なお、ラインバッファメモリ〈2〉34の読み出しイネーブル信号XRE_2も書き込みイネーブル信号XWE_2同様に、常時アクティブ状態であるローレベルにて制御し、ラインバッファメモリ〈2〉34からの画像データを常時読み出す状態にて制御する。
さらに説明すると、ラインバッファメモリ〈2〉34は、書き込まれる画像データDin_3の入力端子、読み出される画像データDout_3の出力端子、書き込みイネーブル信号XWE_2の入力端子、読み出しイネーブル信号XRE_2の入力端子、書き込みリセット信号XWRES_2の入力端子、読み出しリセット信号XRRES_2の入力端子、書き込みクロックWCLK_2の入力端子、読み出しクロックRCLK_2の入力端子、書き込みアドレスをポイントする書き込みアドレスポインタ(図示せず)、読み出しアドレスをポイントする読み出しアドレスポインタ(図示せず)等を具備している。
なお、ここではラインバッファメモリ〈2〉34の入力端子において信号名の先頭がXのものは、その信号がアクティブローであることを意味している。そして、書き込みアドレスポインタでポイントされる書き込みアドレスは、書き込みリセット信号XWRES_2により「0」にリセットされ、書き込みイネーブル信号XWE_1がアクティブの場合に書き込みクロックWCLK_2でインクリメントされる。同様に、読み出しアドレスポインタでポイントされる読み出しアドレスは、読み出しリセット信号XRRES_2により「0」にリセットされ、読み出しイネーブル信号XRE_2がアクティブの場合に読み出しクロックRCLK_2でインクリメントされる。
図5における印刷制御部32aにおいて範囲制限やパターン合成などの各種処理を実行した場合にも、LD変調部19への画像データの出力タイミングが、ラインバッファメモリ〈2〉34から読み出されたタイミングに対して遅延することになる。詳細には、図5に示す印刷制御部32aへの入力画像データDin_2は、同期検知信号DETP_Nより、T1時間のタイミングにてラインバッファメモリ〈1〉31より読み出されるように制御されていたはずが(図6に示すXRRES_1よりT1時間遅延されてDout_1が読み出される)、印刷制御部32a内部の範囲制限やパターン合成などの各種処理を行う回路による遅延にてDT1時間分の遅延時間が加算されることになる。
その結果、ラインバッファメモリ〈2〉34への書き込み時の入力タイミングとしては、画像データDout_2として同期検知信号DETP_Nの立ち下がりに対し、T2時間(=T1+DT1)のタイミングでの入力となり、同様に、ラインバッファメモリ〈2〉34からの読み出しタイミングも同様の状態が維持されるため、実際の画像印刷位置が主走査方向に対し、DT1時間分のLD書き込みタイミングの遅延分、主走査右方向にずれることになる。
以上の説明は、本発明の実施形態に係る画像データ処理装置の例示としてのデジタル複写機における背景技術とその動作についての説明であり(上述した図5は、本発明の実施形態を図示する図7の前提構成を示すものであり、図7に示す書込リセット信号遅延回路が無いため、図6の遅延時間(DT1)の補正ができない構成である)、本発明は、上述した印刷制御部32内部の回路仕様(回路遅延量)に左右されずに主走査方向の画像ずれを解消することと同時に、印刷制御部32における範囲制限やパターン合成などの各種処理機能を維持することのできるデジタル複写機を提供しようとするものである。
本発明の実施形態では、図7に示す書込リセット信号遅延回路35を図示の配置で設けることが構成上の特徴の1つであるが、その機能についての概要を以下説明する。ラインバッファメモリ〈1〉からの読み出し後の画像データ信号は、図13に示す有効幅(幅L内)以外のデータ(白画素)も扱い、この幅Mである主走査レジストの調整も行う機能に用いられるが、印刷制御部32でDT1時間の遅延が発生すると、DT1時間の距離換算した同期検知器からの主走査領域には画像出力ができず、主走査レジスト調整位置(有効画素の書き出し開始位置)は同期検知器からDT1時間換算距離以内への設定ができなくなったり、DT1換算距離>幅M の場合には、プリント用紙上にプリントできない領域が発生したりするため、DT1時間遅延削除の対応が必要となるのである。ここで、図13は本発明の実施形態に関するデジタル複写機の機能についての概要を説明する図である。
図7は、本発明の実施形態に係る画像データ処理装置の例示としてのデジタル複写機の特徴を表す信号処理部構成と信号授受を示す図である。図8は図7に示す本実施形態に係る画像データ処理装置の例示としてのデジタル複写機におけるラインバッファメモリ〈1〉と〈2〉への画像データの書き込みと読み出し制御について説明するタイミングチャートであり、主として、ラインバッファメモリ〈2〉に関するタイミングチャートである。
図7は、図5の構成に対して、さらに書き込みリセット信号遅延回路35を設けた場合のブロック図である。すなわち、図7は、図5の印刷制御部32aの出力であったラインバッファメモリ〈2〉34の書き込みリセットLCLR_Eが書き込みリセット信号遅延回路35に入力されており、書き込みリセット信号遅延回路35の出力信号は、ラインバッファメモリ〈2〉34に対して書き込みリセット信号XWRES_2として入力されている。
また、図8は、特に、図7のラインバッファメモリ〈2〉34に関するタイミングチャートを表しており、図8では、図6とは異なり、ラインバッファメモリ〈2〉34への書き込みリセット信号XWRES_2は、印刷制御部32aからLCLR_E信号として書き込みリセット信号遅延回路35に一旦入力され、印刷制御部32a内部の遅延時間に相当するDT1時間分遅延したタイミングにてラインバッファメモリ〈2〉34の書き込みリセット信号として入力される。これにより、図8に示すラインバッファメモリ〈2〉34の書き込みリセット信号XWRES_2は、点線にて示す図6の出力タイミングからDT1時間分遅延した出力タイミングとなり、ラインバッファメモリ〈2〉34への画像データの書き込みがDT1時間に対応する画素数分、すなわち、印刷制御部32aの内部遅延画素数分遅れることとなり、余分な遅延時間の発生に伴う余分な画像データのラインバッファメモリ〈2〉34への書き込みを行わない制御となる。
従って、ラインバッファメモリ〈2〉34からの画像データ読み出しのタイミングも図6のタイミングよりDT1時間分早いタイミングでの読み出しとなるため、その結果、ラインバッファメモリ〈2〉34から読み出された画像データの出力タイミングは、ラインバッファメモリ〈1〉31から読み出された時点におけるタイミング仕様と同一となり、主走査方向にずれの無い所望の画像印刷が可能となる。以上説明した図7に示す信号処理部の構成とタイミング制御とが本発明の実施形態に係る画像データ処理装置の特徴の1つである。
図9は、本発明の実施形態に係る画像データ処理装置の例示としてのデジタル複写機における2ビームのLD書き込み方式のブロック図である。図9は、図1のデジタル複写機1の信号処理部3に対し、LD変調部19を2ビーム対応とするため、LD変調部19aと19bの2つのブロックにて対応する場合のブロックであり、その前段にある印刷制御部18も2ビームのLD書き込み制御に対応した動作を行うことにより、2ビーム対応を行うものである。
図10は、図9に示す本実施形態に係る画像データ処理装置の例示としてのデジタル複写機における2ビームLD書き込み方式の信号処理部構成と信号授受を示す図である。図10によると、図7に示す各構成を各ビーム毎に配置することにより、複数ビームを扱うシステムに対しても、図7の構成による効果が得られる。更に、上記複数ビームに対応する場合に、各ビームに対して図10の構成を配置することにより、バッファメモリ〈2〉34による制御クロックの分割制御が可能となる。この分割制御は、バッファメモリ〈2〉34が画像データの書き込み制御と読み出し制御を個別のクロックにて同時に動作可能であることを活用し、次の構成が可能となる。
まず、バッファメモリ〈2〉34への画像データの書き込み制御に関して、複数のビームに対応の場合は、画像データの書き込み側の制御クロックである図8のCLK_Eを全てのビームに対応する回路に対して共通化することにより、クロックの共通化による構成部品の低減やASIC化する場合の同一クロックによる同期化設計での回路規模縮小・タイミング管理の容易化を促進できるようになる。
次に、バッファメモリ〈2〉34から画像データの読み出し制御に関して、複数のビームに対応の場合は、画像データの書き込み側の制御クロックである図8のCLK_Wを全てのビームに対応する回路に対して個別化する(図10のCLK_WaとCLK_Wbのように個別化する)ことにより、クロックの個別化による各ビームの同期検知信号の立ち下がりタイミングに同期した画像データの光書き込み制御が可能となると同時に、各バッファメモリ〈2〉34への読み出しリセット信号LCLR_Wを各ビームによる同期検知信号から生成し(図10のLCLR_WaとLCLR_Wb)、ビーム間位相を維持した画像データの読み出し制御に用いることも可能となる。以上のように、図9と図10を用いて説明した本実施形態に関するデジタル複写機における2ビームLD書き込み方式の構成と動作制御は、本発明の実施形態に係る画像データ処理装置の特徴の1つである。
図11は図10に示すデジタル複写機における2ビームLD書き込み方式の信号処理部構成の変形例と信号授受を示す図であり、図10に示す書き込みリセット信号遅延回路を共通化した場合のブロック図である。図11によると、画像データの書き込み側の書き込みリセット信号を全てのビームに対応する回路に対して共通化することにより、構成部品の低減やASIC化する場合の同一制御信号による同期化設計での回路規模縮小・タイミング管理の容易化を促進できるようになる。
図12は図11に示す本実施形態に係る画像データ処理装置の例示としてのデジタル複写機におけるラインバッファメモリ〈1〉と〈2〉への画像データの書き込みと読み出し制御について説明するタイミングチャートであり、主として、図11に示すラインバッファメモリ〈2〉に関するタイミングチャートである。
図12では、図8と同様に、ラインバッファメモリ〈2〉34a,34bへの書き込みリセット信号XWRES_2a,XWRES_2bは、印刷制御部32aからLCLR_E信号として書き込みリセット信号遅延回路35に一旦入力され、印刷制御部32a内部の遅延時間に相当するDT1時間分遅延したタイミングにてラインバッファメモリ〈2〉34a,34bの書き込みリセット信号として入力される。これにより、図12に示すラインバッファメモリ〈2〉34a,34bの書き込みリセット信号XWRES_2a,XWRES_2bは、点線にて示す図6の出力タイミングからDT1時間分遅延した出力タイミングとなり、ラインバッファメモリ〈2〉34a,34bへの画像データの書き込みがDT1時間に対応する画素数分、すなわち、印刷制御部32aの内部遅延画素数分遅れることとなり、余分な遅延時間の発生に伴う余分な画像データのラインバッファメモリ〈2〉34a,bへの書き込みを行わない制御となる。
次に、ラインバッファメモリ〈2〉34a,34bにて示す2つのビームに対応する画像データの読み出し制御について以下に説明する。まず、1つ目のビームに対応するラインバッファメモリ〈2〉34aからの画像データ読み出しのタイミングは、図8のタイミングと同様に、図6に対しDT1時間分早いタイミングでの読み出しとなる為、その結果、ラインバッファメモリ〈2〉34aから読み出された画像データの出力タイミングは、ラインバッファメモリ〈1〉31から読み出された時点におけるタイミング仕様と同一となり、主走査方向にずれの無い所望の画像印刷が可能となる。
また、2つ目のビームに対応するラインバッファメモリ〈2〉34bからの画像データ読み出しのタイミングは、図12に図示するように、読み出しリセット信号XRRES_2bの生成タイミングが、ラインバッファメモリ〈2〉34aの読み出しリセット信号XRRES_2aの生成タイミングに対し、書き込み光学系による光書き込み時のビーム間位相差に相当する時間分遅れて生成され、2つのビームの位相差を整合し、その後、1つ目のビームと同様に、ラインバッファメモリ〈2〉34bから読み出された画像データの出力タイミングは、ラインバッファメモリ〈1〉31から読み出された時点におけるタイミング仕様と同一となり、主走査方向にずれの無い所望の画像印刷が可能となる。このように、図11と図12を用いて以上説明した本実施形態に関するデジタル複写機における2ビームLD書き込み方式の構成と動作制御は、本発明の実施形態に係る画像データ処理装置の特徴の1つである。
以上説明した本発明の実施形態に係る画像データ処理装置の例示としてのデジタル複写機における構成と動作態様は、図7〜図12に図示した通りであるが、このような図示の変形例や適用例について以下説明する。まず、図示しないが、メモリの構成や転送クロックの周波数を抑える目的で、書き込みクロックCLK_IP(図7、図8を参照)が1クロックで複数画素を転送するシステムもある。例えば、8画素を1クロックで転送するシステムの場合、メモリの1アドレスに対して8画素分の画像データを格納可能なメモリの選定を行う。この場合、書き込みイネーブル信号XWE_1の発生タイミングを変更することによる移動の単位は1クロック分で8画素となる。但し、その場合にも読み出しイネーブル信号XRE_1の発生タイミングは、印刷画素クロックCLK_E単位で変更可能な構成とすれば、双方のタイミング制御の組み合わせにて1画素単位の画像の移動が可能となる。
また、本発明の実施形態では、画像データ処理装置としてデジタル複写機28を例示し、CCDセンサ13で光学入力する画像データをラインバッファメモリ31にデータ書き込みする画像入力部30をデータ書き込み手段として例示し、ラインバッファメモリ31からデータ読み出しする画像印刷部4で印刷出力する印刷制御部32をデータ読み出し手段として例示したが、本発明はこのような実施形態に限定されるものではない。例えば、ホストコンピュータから受信する画像データをラインバッファメモリにデータ書き込みするデータ書き込み手段や、ラインバッファメモリからデータ読み出しする画像データをディスプレイで表示出力するデータ読み出し手段を具備したDTP(Desk Top Publishing)システムなどもデータ処理装置として実現可能である。
以上説明したように、本発明は、次のような構成と機能を奏する実施形態であることを特徴とするものである。すなわち、書き込みアドレスに対応した画像データ書込と読出アドレスに対応した画像データ読出とが同時に独立して可能な記憶手段を用い、画像プリント開始位置(レジスト位置)や画像データ処理回路による出力位相遅延を鑑みた画像データの前記記憶手段への画像データの書き込み制御を行う構成である。更に、複数の画像データ処理モードを包括した画像データの書き込みタイミング制御を行う構成である。また、複数のビームに対して個別に画像データの読み出しタイミングの制御を行う構成である。
このような構成を採用することによって、最終的な転写紙への画像データのプリント位置を所望の位置とすることができる。さらに、複数の画像データ処理経路にて異なる画像データ処理による遅延段数であった場合にも、異なる画像処理モード間にて、同一の制御仕様にて画像領域制御を可能とすることができる。また、複数ビームのシステムに適用させる場合には、ビーム間の位相調整用に配置されているラインメモリを活用し対応が可能なため、機能追加に伴う安易なコストアップを招かずに対応することができる。
1…デジタル複写機、2…画像読取部、3…信号処理部、4…画像印刷部、5…コンタクトガラス、6…ライン光源、7…反射ミラー、8…第1走査ユニット、9…反射ミラー、10…反射ミラー、11…第2走査ユニット、12…結像光学系、13…CCDセンサ、14…アンプ、15…A/Dコンバータ、16…画像処理部、17…バッファメモリ、8…印刷制御部、19…LD変調部、20…LD(レーザダイオード)、21…コリメータレンズ、22…シリンドリカルレンズ、23…ポリゴンミラー、24…fθレンズ、25…反射ミラー、26…感光体ドラム、27…同期検知器、28…デジタル複写機、29…信号処理部、30…画像入力部、31…バッファメモリ〈1〉、32…印刷制御部、33…開始位置変更回路、34…バッファメモリ〈2〉、35…書込リセット信号遅延回路、Din…画像データ、Dout…画像データ、DETP_N…同期検知信号、LSYNC_N…ライン同期信号、IPLGATE_N…画像データ有効信号、XWE…書き込みイネーブル信号、XRE…読み出しイネーブル信号、MLSYNC_N…画像データ取得用ライン同期信号、XWRES…書き込みリセット信号、XRRES…読み出しリセット信号、IPLSYNC_N…書込用ライン同期信号、WCLK…書き込みクロック、RCLK…読み出しクロック