JP3455412B2 - 画像信号同期回路 - Google Patents
画像信号同期回路Info
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- JP3455412B2 JP3455412B2 JP06396698A JP6396698A JP3455412B2 JP 3455412 B2 JP3455412 B2 JP 3455412B2 JP 06396698 A JP06396698 A JP 06396698A JP 6396698 A JP6396698 A JP 6396698A JP 3455412 B2 JP3455412 B2 JP 3455412B2
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Description
【０００１】
【発明の属する技術分野】本発明は水平同期信号に基づ
いて繰り返しスキャンしながら画像形成を行なう変調ビ
ームを生成する画像信号を前記水平同期信号に同期させ
ながらエンジン側に出力する画像信号同期回路に係り、
特にレーザプリンタ等に使用される画像信号同期回路に
関する。
いて繰り返しスキャンしながら画像形成を行なう変調ビ
ームを生成する画像信号を前記水平同期信号に同期させ
ながらエンジン側に出力する画像信号同期回路に係り、
特にレーザプリンタ等に使用される画像信号同期回路に
関する。
【０００２】
【従来の技術】一般に、レーザビームプリンタではポリ
ゴンミラーの回転により半導体レーザ発振器より出射さ
れるレーザビームを主走査方向にスキャニングさせるこ
とにより感光体上に光書込み用のレーザビームを変調す
る信号をポリゴンミラー等のビーム偏向器の回転に同期
させる必要がある。この出射ビームとポリゴンミラー回
転との同期方式としては、前記ポリゴンミラーによる画
像スキャン領域から僅かに外れた所定位置に取り付けた
ビーム検出器にレーザビームが入射した時点で、前記レ
ーザビーム検出器により出力されるＢＤ（ビームディテ
クト）信号に、レーザビームの変調信号であるＶＤＡＴ
Ａ（ビデオデータ）信号を同期させる方式が一般的であ
る。ここに、前記ＢＤ信号はポリゴンミラーの回転に同
期して出力するために、ポリゴンミラーの回転位置検出
信号、言換えれば一スキャンライン毎の水平同期信号と
みなすことができる。
ゴンミラーの回転により半導体レーザ発振器より出射さ
れるレーザビームを主走査方向にスキャニングさせるこ
とにより感光体上に光書込み用のレーザビームを変調す
る信号をポリゴンミラー等のビーム偏向器の回転に同期
させる必要がある。この出射ビームとポリゴンミラー回
転との同期方式としては、前記ポリゴンミラーによる画
像スキャン領域から僅かに外れた所定位置に取り付けた
ビーム検出器にレーザビームが入射した時点で、前記レ
ーザビーム検出器により出力されるＢＤ（ビームディテ
クト）信号に、レーザビームの変調信号であるＶＤＡＴ
Ａ（ビデオデータ）信号を同期させる方式が一般的であ
る。ここに、前記ＢＤ信号はポリゴンミラーの回転に同
期して出力するために、ポリゴンミラーの回転位置検出
信号、言換えれば一スキャンライン毎の水平同期信号と
みなすことができる。
【０００３】このような一般的な同期方式において、従
来は前記レーザビームの変調信号であるＶＤＡＴＡの基
本クロック信号ＶＣＬＫに対しその数倍の周波数成分を
持つクロックを基準クロック信号ＰＣＬＫとし、前記基
準クロック信号と回転位置検出信号ＢＤと同期させるこ
とで同期の微調整を行っている。
来は前記レーザビームの変調信号であるＶＤＡＴＡの基
本クロック信号ＶＣＬＫに対しその数倍の周波数成分を
持つクロックを基準クロック信号ＰＣＬＫとし、前記基
準クロック信号と回転位置検出信号ＢＤと同期させるこ
とで同期の微調整を行っている。
【０００４】図７はかかるポリゴンミラーの回転により
レーザビームをスキャニングさせて光書き込みを行うレ
ーザビームプリンタの同期回路を示すブロック図で、７
は前記レーザビームの入射を検出し、回転位置検出信号
（水平同期信号）ＢＤを出力するビームデテクタ等の回
転位置検出器で、その位置検出信号ＢＤを同期分周回路
に送出する。１は前記ＶＤＡＴＡの基本クロック信号Ｖ
ＣＬＫに対しその数倍の周波数成分を持つ基準クロック
信号ＰＣＬＫを発生する基準クロック信号発生回路、２
は前記基準クロック信号ＰＣＬＫと前記回転位置検出信
号ＢＤとの同期をとり基本クロックＶＣＬＫを発生する
同期分周回路、３は前記基本クロックＶＣＬＫに基づい
て前記感光体上に光書込み用のレーザビームを変調する
ための変調信号ＶＤＡＴＡを発生するレーザ変調回路、
４は該レーザ変調回路よりの変調信号ＶＤＡＴＡに基づ
いて前記レーザビームを発光させるレーザ発光回路より
構成される。
レーザビームをスキャニングさせて光書き込みを行うレ
ーザビームプリンタの同期回路を示すブロック図で、７
は前記レーザビームの入射を検出し、回転位置検出信号
（水平同期信号）ＢＤを出力するビームデテクタ等の回
転位置検出器で、その位置検出信号ＢＤを同期分周回路
に送出する。１は前記ＶＤＡＴＡの基本クロック信号Ｖ
ＣＬＫに対しその数倍の周波数成分を持つ基準クロック
信号ＰＣＬＫを発生する基準クロック信号発生回路、２
は前記基準クロック信号ＰＣＬＫと前記回転位置検出信
号ＢＤとの同期をとり基本クロックＶＣＬＫを発生する
同期分周回路、３は前記基本クロックＶＣＬＫに基づい
て前記感光体上に光書込み用のレーザビームを変調する
ための変調信号ＶＤＡＴＡを発生するレーザ変調回路、
４は該レーザ変調回路よりの変調信号ＶＤＡＴＡに基づ
いて前記レーザビームを発光させるレーザ発光回路より
構成される。
【０００５】かかる回路構成において、基準クロック信
号発生回路１からの基準クロック信号ＰＣＬＫを回転位
置検出信号ＢＤとともに同期分周回路２に入力させて、
両信号の同期をとり基準クロック信号ＰＣＬＫを分周さ
せてレーザ変調回路３に入力させることにより変調信号
ＶＤＡＴＡを得る事が出来る。
号発生回路１からの基準クロック信号ＰＣＬＫを回転位
置検出信号ＢＤとともに同期分周回路２に入力させて、
両信号の同期をとり基準クロック信号ＰＣＬＫを分周さ
せてレーザ変調回路３に入力させることにより変調信号
ＶＤＡＴＡを得る事が出来る。
【０００６】さてレーザビームプリンタのレーザビーム
は一般的にＯＮ・ＯＦＦどちらかの状態をある周期で変
化させるものであり、ここではＯＮ・ＯＦＦどちらかの
状態を保持する周期をレーザ変調信号ＶＤＡＴＡの半周
期と定義する。このとき変調信号ＶＤＡＴＡの周波数
は、１／２ｘ、（２ｘ：半周期の時間）で表される。
は一般的にＯＮ・ＯＦＦどちらかの状態をある周期で変
化させるものであり、ここではＯＮ・ＯＦＦどちらかの
状態を保持する周期をレーザ変調信号ＶＤＡＴＡの半周
期と定義する。このとき変調信号ＶＤＡＴＡの周波数
は、１／２ｘ、（２ｘ：半周期の時間）で表される。
【０００７】従って、図８ではポリゴンミラーの位置検
出信号ＢＤが立下り、再び立上った時点から最も近い基
準クロック信号ＰＣＬＫの立上りエッジと変調信号ＶＤ
ＡＴＡとが同期していることを示している。しかしなが
らかかる従来技術は、前記回転検出信号ＢＤと変調信号
ＶＤＡＴＡの位相差を精度よく同期を取ることを工夫し
ていない。
出信号ＢＤが立下り、再び立上った時点から最も近い基
準クロック信号ＰＣＬＫの立上りエッジと変調信号ＶＤ
ＡＴＡとが同期していることを示している。しかしなが
らかかる従来技術は、前記回転検出信号ＢＤと変調信号
ＶＤＡＴＡの位相差を精度よく同期を取ることを工夫し
ていない。
【０００８】そこで本出願人は同時出願の特許願におい
て図５に示す回路を提案している。かかる比較技術は、
前記回転位置検出信号（水平同期信号）ＢＤと前記基本
クロック信号の位相差を検出し位相差信号ＰＨＤ1〜Ｐ
ＨＤnを発生する位相差検出回路８と、前記変調信号Ｖ
ＤＡＴＡを遅延させることにより複数（ｎ個）の遅延変
調信号ＶＤＡＴＡ1〜ＶＤＡＴＡnを発生する変調信号遅
延回路４と、前記位相差信号ＰＨＤ1〜ＰＨＤnより前記
複数の遅延変調信号（変調信号ＶＤＡＴＡを含む）を選
択する遅延変調信号選択回路５とを含み、前記遅延変調
信号選択回路５により選択された変調信号ＶＤＡＴＡに
基づいてレーザ発光回路６よりレーザビームを発光させ
るものである。
て図５に示す回路を提案している。かかる比較技術は、
前記回転位置検出信号（水平同期信号）ＢＤと前記基本
クロック信号の位相差を検出し位相差信号ＰＨＤ1〜Ｐ
ＨＤnを発生する位相差検出回路８と、前記変調信号Ｖ
ＤＡＴＡを遅延させることにより複数（ｎ個）の遅延変
調信号ＶＤＡＴＡ1〜ＶＤＡＴＡnを発生する変調信号遅
延回路４と、前記位相差信号ＰＨＤ1〜ＰＨＤnより前記
複数の遅延変調信号（変調信号ＶＤＡＴＡを含む）を選
択する遅延変調信号選択回路５とを含み、前記遅延変調
信号選択回路５により選択された変調信号ＶＤＡＴＡに
基づいてレーザ発光回路６よりレーザビームを発光させ
るものである。
【０００９】かかる比較技術の主要回路の構成は後記実
施形態と同一なために、その作用の詳細は後記実施形態
の説明に譲るが、その課題を中心に図５及び図６に基づ
いて説明する。先ずポリゴンミラーの回転速度、つまり
回転位置検出信号ＢＤの周期と基準クロック信号ＰＣＬ
Ｋとは、通常は非同期なため回転位置検出信号ＢＤは基
準クロック信号ＰＣＬＫに対してあらゆる時間で入力さ
れ得る。従って、この段階での回転位置検出信号ＢＤと
変調信号ＶＤＡＴＡの位相差の最大値Φｍａｘ１は、基
準クロック信号ＰＣＬＫの立上った直後に回転位置検出
信号ＢＤが立上った場合であり、ほぼ基準クロック信号
ＰＣＬＫの１周期分となる。次にこの前記回転検出信号
ＢＤと変調信号ＶＤＡＴＡの位相差を抑えるため、回転
検出信号ＢＤから基準クロックＰＣＬＫの立ち上がりま
での位相差Φｘを位相差検出回路８で検出し、基準クロ
ックＰＣＬＫの周期Ｔ時間より回転検出信号ＢＤから基
準クロックＰＣＬＫの立ち上がりまでの位相差Φｘ時間
を引いたΦｙ時間だけ変調信号ＶＤＡＴＡを変調信号遅
延回路４にて遅延させ更に前記遅延変調信号選択回路５
により対応する変調信号ＶＤＡＴＡを選択することによ
り回転位置検出信号ＢＤと変調信号ＶＤＡＴＡの同期の
微調整を行うものである。
施形態と同一なために、その作用の詳細は後記実施形態
の説明に譲るが、その課題を中心に図５及び図６に基づ
いて説明する。先ずポリゴンミラーの回転速度、つまり
回転位置検出信号ＢＤの周期と基準クロック信号ＰＣＬ
Ｋとは、通常は非同期なため回転位置検出信号ＢＤは基
準クロック信号ＰＣＬＫに対してあらゆる時間で入力さ
れ得る。従って、この段階での回転位置検出信号ＢＤと
変調信号ＶＤＡＴＡの位相差の最大値Φｍａｘ１は、基
準クロック信号ＰＣＬＫの立上った直後に回転位置検出
信号ＢＤが立上った場合であり、ほぼ基準クロック信号
ＰＣＬＫの１周期分となる。次にこの前記回転検出信号
ＢＤと変調信号ＶＤＡＴＡの位相差を抑えるため、回転
検出信号ＢＤから基準クロックＰＣＬＫの立ち上がりま
での位相差Φｘを位相差検出回路８で検出し、基準クロ
ックＰＣＬＫの周期Ｔ時間より回転検出信号ＢＤから基
準クロックＰＣＬＫの立ち上がりまでの位相差Φｘ時間
を引いたΦｙ時間だけ変調信号ＶＤＡＴＡを変調信号遅
延回路４にて遅延させ更に前記遅延変調信号選択回路５
により対応する変調信号ＶＤＡＴＡを選択することによ
り回転位置検出信号ＢＤと変調信号ＶＤＡＴＡの同期の
微調整を行うものである。
【００１０】尚、図６では回転位置検出信号ＢＤと変調
信号ＶＤＡＴＡの同期の微調整に際し基準クロックＰＣ
ＬＫの周期Ｔ時間より回転検出信号ＢＤから基準クロッ
クＰＣＬＫの立ち上がりまでの位相差Φｘ時間を引いた
Φｙ時間だけ変調信号ＶＤＡＴＡを遅延させていること
を示している。
信号ＶＤＡＴＡの同期の微調整に際し基準クロックＰＣ
ＬＫの周期Ｔ時間より回転検出信号ＢＤから基準クロッ
クＰＣＬＫの立ち上がりまでの位相差Φｘ時間を引いた
Φｙ時間だけ変調信号ＶＤＡＴＡを遅延させていること
を示している。
【００１１】
【発明が解決しようとする課題】さてかかる比較技術に
おいては、前記位相差Φｘを検出する位相差検出回路と
変調信号ＶＤＡＴＡを遅延させる変調信号遅延回路には
一般的に複数の遅延素子をシリーズ（直列）に接続して
使用するために、各遅延素子の遅延時間バラツキが回転
位置検出信号ＢＤと変調信号ＶＤＡＴＡの同期精度に影
響を及ぼす。特に前記遅延素子は前記回転位置検出信号
ＢＤと変調信号ＶＤＡＴＡの同期の微調整を行う必要か
ら１０ｎｓ程度の短い遅延時間のものを使用する必要が
ある事から、ポリゴンミラーの回転速度の遅いプリン
タ、言換えれば回転位置検出信号ＢＤ周期の長いものを
使用すると必然的にシリーズ連結される各遅延素子の数
も多くなり、前記各遅延素子の遅延時間バラツキの累積
が回転位置検出信号ＢＤと変調信号ＶＤＡＴＡの同期精
度に無視出来ないほど影響される恐れがある。従って前
記位相差検出回路と前記変調信号遅延回路にはバラツキ
の少ない遅延素子が必要となるがそのような遅延素子を
使用することは必然的にコスト高につながる。
おいては、前記位相差Φｘを検出する位相差検出回路と
変調信号ＶＤＡＴＡを遅延させる変調信号遅延回路には
一般的に複数の遅延素子をシリーズ（直列）に接続して
使用するために、各遅延素子の遅延時間バラツキが回転
位置検出信号ＢＤと変調信号ＶＤＡＴＡの同期精度に影
響を及ぼす。特に前記遅延素子は前記回転位置検出信号
ＢＤと変調信号ＶＤＡＴＡの同期の微調整を行う必要か
ら１０ｎｓ程度の短い遅延時間のものを使用する必要が
ある事から、ポリゴンミラーの回転速度の遅いプリン
タ、言換えれば回転位置検出信号ＢＤ周期の長いものを
使用すると必然的にシリーズ連結される各遅延素子の数
も多くなり、前記各遅延素子の遅延時間バラツキの累積
が回転位置検出信号ＢＤと変調信号ＶＤＡＴＡの同期精
度に無視出来ないほど影響される恐れがある。従って前
記位相差検出回路と前記変調信号遅延回路にはバラツキ
の少ない遅延素子が必要となるがそのような遅延素子を
使用することは必然的にコスト高につながる。
【００１２】本発明は前記比較技術と同様に、位置検出
信号ＢＤと変調信号ＶＤＡＴＡとの同期を高精度に行う
ことのできる画像信号同期回路、特にレーザプリンタに
おける画像信号同期回路を提供する事を目的とするもの
であるが、特に本発明は位置検出信号ＢＤと変調信号Ｖ
ＤＡＴＡとの同期を遅延素子を使用することなく高精度
に行うことのできる画像信号同期回路を提供する事にあ
る。
信号ＢＤと変調信号ＶＤＡＴＡとの同期を高精度に行う
ことのできる画像信号同期回路、特にレーザプリンタに
おける画像信号同期回路を提供する事を目的とするもの
であるが、特に本発明は位置検出信号ＢＤと変調信号Ｖ
ＤＡＴＡとの同期を遅延素子を使用することなく高精度
に行うことのできる画像信号同期回路を提供する事にあ
る。
【００１３】
【課題を解決するための手段】本発明は、請求項１記載
のように、水平同期信号に基づいて繰り返しスキャンし
ながら画像形成を行なう変調ビームを生成する画像信号
を前記水平同期信号に同期させながらエンジン側に出力
する画像信号同期回路において、前記基準クロック信号
ＰＣＬＫのｎ倍の周波数を発生するｎ倍基準クロック信
号発生手段と、前記ｎ倍基準クロック信号に基づいて水
平同期信号と基本クロック信号との位相差を検出し位相
差信号を発生する位相差検出手段と前記基本クロック信
号に基づいて変調された画像信号を前記ｎ倍基準クロッ
ク信号に基づいて順次遅延させて複数の遅延画像信号を
発生する画像信号遅延手段と、前記位相差信号に対応さ
せて前記複数の遅延画像信号より一の画像信号を選択す
る遅延画像信号を選択する遅延画像信号選択手段とをそ
なえてなることを特徴とする。
のように、水平同期信号に基づいて繰り返しスキャンし
ながら画像形成を行なう変調ビームを生成する画像信号
を前記水平同期信号に同期させながらエンジン側に出力
する画像信号同期回路において、前記基準クロック信号
ＰＣＬＫのｎ倍の周波数を発生するｎ倍基準クロック信
号発生手段と、前記ｎ倍基準クロック信号に基づいて水
平同期信号と基本クロック信号との位相差を検出し位相
差信号を発生する位相差検出手段と前記基本クロック信
号に基づいて変調された画像信号を前記ｎ倍基準クロッ
ク信号に基づいて順次遅延させて複数の遅延画像信号を
発生する画像信号遅延手段と、前記位相差信号に対応さ
せて前記複数の遅延画像信号より一の画像信号を選択す
る遅延画像信号を選択する遅延画像信号選択手段とをそ
なえてなることを特徴とする。
【００１４】この場合前記位相差検出手段は請求項２記
載のように、前記水平同期信号を前記ｎ倍基準クロック
信号に基づいて順次遅延させて複数の遅延同期信号を発
生するシフトレジスタと、前記水平同期信号と基本クロ
ック信号に基づいて基本同期信号を生成する第一のラッ
チ回路と、該基本同期信号と前記遅延同期信号に基づい
て前記複数の遅延信号に対応する数のサンプリング信号
を生成するラッチ回路群と、前記サンプリング信号に基
づいて前記基本クロックの遅延状態に応じた位相差信号
を出力する加算器とから構成するのがよい。特に本発明
では、前記加算器のかわりにセレクタを用いても代用可
能であるが、ポリゴンミラーのビームスキャン時におけ
る乱反射等でノイズが発生しやすい為に、セレクタでは
これらのノイズも拾って精度よく同期制御を行なう事が
出来ない。本発明はかかる点の解消が可能である。
載のように、前記水平同期信号を前記ｎ倍基準クロック
信号に基づいて順次遅延させて複数の遅延同期信号を発
生するシフトレジスタと、前記水平同期信号と基本クロ
ック信号に基づいて基本同期信号を生成する第一のラッ
チ回路と、該基本同期信号と前記遅延同期信号に基づい
て前記複数の遅延信号に対応する数のサンプリング信号
を生成するラッチ回路群と、前記サンプリング信号に基
づいて前記基本クロックの遅延状態に応じた位相差信号
を出力する加算器とから構成するのがよい。特に本発明
では、前記加算器のかわりにセレクタを用いても代用可
能であるが、ポリゴンミラーのビームスキャン時におけ
る乱反射等でノイズが発生しやすい為に、セレクタでは
これらのノイズも拾って精度よく同期制御を行なう事が
出来ない。本発明はかかる点の解消が可能である。
【００１５】そしてこのような発明はポリゴンミラーの
回転によりレーザビームをスキャニングさせて光書き込
みを行うレーザビームプリンタに用いる同期回路に適用
する場合は後記実施形態に示すように、前記レーザビー
ムの入射を検出し、回転位置検出信号ＢＤ（水平同期信
号）を出力する水平同期信号検出器（回転位置検出器）
と、所定の基準クロック信号ＰＣＬＫと前記回転位置検
出信号ＢＤとの同期をとり基本クロックＶＣＬＫを発生
する同期回路と、前記基準クロック信号ＰＣＬＫのｎ倍
の周波数を発生するｎ倍基準クロック信号発生回路と、
前記感光体上に光書込み用のレーザビームを変調するた
めの変調信号ＶＤＡＴＡ（画像信号、ビデオデータ）を
発生するレーザ変調回路と、前記変調信号をｎ倍基準ク
ロック信号により遅延させることにより複数の遅延変調
信号ＶＤＡＴＡ1〜ＶＤＡＴＡnを発生する変調信号遅延
回路と、前記ｎ倍基準クロック信号により回転位置検出
信号と前記基本クロック信号の位相差を検出し位相差信
号ＰＨＤ1〜ＰＨＤnを発生する位相差検出回路と、前記
位相差信号ＰＨＤ1〜ＰＨＤnより前記複数の遅延変調信
号（変調信号ＶＤＡＴＡを含む）を選択する遅延変調信
号選択回路と、前記レーザビームを発光させるレーザ発
光回路より構成されるのが好ましい。
回転によりレーザビームをスキャニングさせて光書き込
みを行うレーザビームプリンタに用いる同期回路に適用
する場合は後記実施形態に示すように、前記レーザビー
ムの入射を検出し、回転位置検出信号ＢＤ（水平同期信
号）を出力する水平同期信号検出器（回転位置検出器）
と、所定の基準クロック信号ＰＣＬＫと前記回転位置検
出信号ＢＤとの同期をとり基本クロックＶＣＬＫを発生
する同期回路と、前記基準クロック信号ＰＣＬＫのｎ倍
の周波数を発生するｎ倍基準クロック信号発生回路と、
前記感光体上に光書込み用のレーザビームを変調するた
めの変調信号ＶＤＡＴＡ（画像信号、ビデオデータ）を
発生するレーザ変調回路と、前記変調信号をｎ倍基準ク
ロック信号により遅延させることにより複数の遅延変調
信号ＶＤＡＴＡ1〜ＶＤＡＴＡnを発生する変調信号遅延
回路と、前記ｎ倍基準クロック信号により回転位置検出
信号と前記基本クロック信号の位相差を検出し位相差信
号ＰＨＤ1〜ＰＨＤnを発生する位相差検出回路と、前記
位相差信号ＰＨＤ1〜ＰＨＤnより前記複数の遅延変調信
号（変調信号ＶＤＡＴＡを含む）を選択する遅延変調信
号選択回路と、前記レーザビームを発光させるレーザ発
光回路より構成されるのが好ましい。
【００１６】かかる構成によれば、ｎ倍基準クロック信
号により前記回転位置検出信号ＢＤと前記基本クロック
信号ＶＣＬＫの位相差を検出し、前記位相差によって前
記変調信号ＶＤＡＴＡの遅延時間をｎ倍基準クロック信
号に基づいて複数の遅延変調信号ＶＤＡＴＡ1〜ＶＤＡ
ＴＡnに対応して段階的に調整出来る。
号により前記回転位置検出信号ＢＤと前記基本クロック
信号ＶＣＬＫの位相差を検出し、前記位相差によって前
記変調信号ＶＤＡＴＡの遅延時間をｎ倍基準クロック信
号に基づいて複数の遅延変調信号ＶＤＡＴＡ1〜ＶＤＡ
ＴＡnに対応して段階的に調整出来る。
【００１７】
【発明の実施の形態】以下、図面を参照して本発明の好
適な実施例を例示的に詳しく説明する。但しこの実施例
に記載されている構成部品の寸法、材質、形状、その相
対的配置等は特に特定的な記載がないかぎりは、この発
明の範囲をそれに限定する趣旨ではなく、単なる説明例
にすぎない。図１は本発明の実施形態たるレーザビーム
プリンタの画像信号同期回路を示すブロック図で、７は
前記レーザビームの入射を検出し、回転位置検出信号
（水平同期信号）ＢＤを出力するビームデテクタ等の回
転位置検出器で、その位置検出信号ＢＤを同期分周回路
２に送出する。１は前記ＶＤＡＴＡの基本クロック信号
ＶＣＬＫに対しその数倍の周波数成分を持つ基準クロッ
ク信号ＰＣＬＫを発生する基準クロック信号発生回路、
２は前記基準クロック信号ＰＣＬＫと前記回転位置検出
信号ＢＤとの同期をとり基本クロックＶＣＬＫを発生す
る同期分周回路、３は前記基本クロックＶＣＬＫに基づ
いて不図示の感光体上に光書込み用のレーザビームを変
調するための変調信号ＶＤＡＴＡを発生するレーザ変調
回路で、これらの構成は前記従来技術と同様である。
適な実施例を例示的に詳しく説明する。但しこの実施例
に記載されている構成部品の寸法、材質、形状、その相
対的配置等は特に特定的な記載がないかぎりは、この発
明の範囲をそれに限定する趣旨ではなく、単なる説明例
にすぎない。図１は本発明の実施形態たるレーザビーム
プリンタの画像信号同期回路を示すブロック図で、７は
前記レーザビームの入射を検出し、回転位置検出信号
（水平同期信号）ＢＤを出力するビームデテクタ等の回
転位置検出器で、その位置検出信号ＢＤを同期分周回路
２に送出する。１は前記ＶＤＡＴＡの基本クロック信号
ＶＣＬＫに対しその数倍の周波数成分を持つ基準クロッ
ク信号ＰＣＬＫを発生する基準クロック信号発生回路、
２は前記基準クロック信号ＰＣＬＫと前記回転位置検出
信号ＢＤとの同期をとり基本クロックＶＣＬＫを発生す
る同期分周回路、３は前記基本クロックＶＣＬＫに基づ
いて不図示の感光体上に光書込み用のレーザビームを変
調するための変調信号ＶＤＡＴＡを発生するレーザ変調
回路で、これらの構成は前記従来技術と同様である。
【００１８】そして本実施形態においては、前記比較技
術と同様に前記回転位置検出信号（水平同期信号）ＢＤ
と前記基本クロック信号の位相差を検出し位相差信号Ｐ
ＨＤ1〜ＰＨＤnを発生する位相差検出回路８と、前記変
調信号ＶＤＡＴＡを遅延させることにより複数（ｎ個）
の遅延変調信号ＶＤＡＴＡ1〜ＰＨＤnを発生する変調信
号遅延回路４と、前記位相差信号ＰＨＤ1〜ＰＨＤnより
前記複数の遅延変調信号（変調信号ＶＤＡＴＡを含む）
を選択する遅延変調信号選択回路５、及び前記遅延変調
信号選択回路５により選択された変調信号ＶＤＡＴＡに
基づいてレーザビームを発光させるレーザ発光回路６と
を含むものであるが、更にこれに加えて前記基準クロッ
ク信号ＰＣＬＫのｎ倍の周波数を発生するｎ倍基準クロ
ック信号発生回路１７を設けている。
術と同様に前記回転位置検出信号（水平同期信号）ＢＤ
と前記基本クロック信号の位相差を検出し位相差信号Ｐ
ＨＤ1〜ＰＨＤnを発生する位相差検出回路８と、前記変
調信号ＶＤＡＴＡを遅延させることにより複数（ｎ個）
の遅延変調信号ＶＤＡＴＡ1〜ＰＨＤnを発生する変調信
号遅延回路４と、前記位相差信号ＰＨＤ1〜ＰＨＤnより
前記複数の遅延変調信号（変調信号ＶＤＡＴＡを含む）
を選択する遅延変調信号選択回路５、及び前記遅延変調
信号選択回路５により選択された変調信号ＶＤＡＴＡに
基づいてレーザビームを発光させるレーザ発光回路６と
を含むものであるが、更にこれに加えて前記基準クロッ
ク信号ＰＣＬＫのｎ倍の周波数を発生するｎ倍基準クロ
ック信号発生回路１７を設けている。
【００１９】次に図４に基づいて本実施形態の要部回路
について説明する。先ず位相差検出回路８は、ｎ倍基準
クロック信号発生回路１７より出力されるｎ倍基準クロ
ック信号ｎＰＣＬＫと前段側の回転位置検出信号ＢＤ及
びＢＤ1〜ＢＤ3により順次、４倍基準クロック信号ｎＰ
ＣＬＫの１周期（１／４Ｔ（Ｔ：ＶＣＬＫの周期））分
ずつ遅延させた遅延信号ＢＤ1〜ＢＤ4が出力される、４
つのラッチ回路（フリップフロップ）Ｆ／Ｆ2〜Ｆ／Ｆ5
で構成したシフトレジスタと、回転位置検出信号ＢＤと
基本クロック信号ＶＣＬＫに基づいて基本同期信号ＰＨ
を生成するラッチ回路Ｆ／Ｆ1、前記基本同期信号ＰＨ
と遅延信号ＢＤ1〜ＢＤ4に基づいてサンプリング信号Ｐ
Ｈ1〜ＰＨ4を生成するラッチ回路Ｆ／Ｆ6〜Ｆ／Ｆ9、及
びサンプリング信号ＰＨ1〜ＰＨ4に基づいて前記遅延状
態に応じた位相差信号ＰＨＤ0〜ＰＨＤ2を出力する加算
器ＡＤＤ1からなる。
について説明する。先ず位相差検出回路８は、ｎ倍基準
クロック信号発生回路１７より出力されるｎ倍基準クロ
ック信号ｎＰＣＬＫと前段側の回転位置検出信号ＢＤ及
びＢＤ1〜ＢＤ3により順次、４倍基準クロック信号ｎＰ
ＣＬＫの１周期（１／４Ｔ（Ｔ：ＶＣＬＫの周期））分
ずつ遅延させた遅延信号ＢＤ1〜ＢＤ4が出力される、４
つのラッチ回路（フリップフロップ）Ｆ／Ｆ2〜Ｆ／Ｆ5
で構成したシフトレジスタと、回転位置検出信号ＢＤと
基本クロック信号ＶＣＬＫに基づいて基本同期信号ＰＨ
を生成するラッチ回路Ｆ／Ｆ1、前記基本同期信号ＰＨ
と遅延信号ＢＤ1〜ＢＤ4に基づいてサンプリング信号Ｐ
Ｈ1〜ＰＨ4を生成するラッチ回路Ｆ／Ｆ6〜Ｆ／Ｆ9、及
びサンプリング信号ＰＨ1〜ＰＨ4に基づいて前記遅延状
態に応じた位相差信号ＰＨＤ0〜ＰＨＤ2を出力する加算
器ＡＤＤ1からなる。
【００２０】次にかかる位相差検出回路８の構成につい
て詳細に説明する。前記したように回転位置検出信号Ｂ
Ｄと変調信号ＶＤＡＴＡの位相差の最大値は、基本クロ
ックＶＣＬＫの立上った直後に回転位置検出信号ＢＤが
立上った場合であり、ほぼ基本クロックＶＣＬＫの１周
期分となる。前記回転検出信号ＢＤと変調信号ＶＤＡＴ
Ａの位相差を変調信号ＶＤＡＴＡの１／ｎ（ｎは自然
数）、例えば１／４に抑えたい場合には、図２に示すよ
うに４倍基準クロック信号発生回路１７より出力される
４倍基準クロック信号ｎＰＣＬＫと前段側の回転位置検
出信号ＢＤ及びＢＤ1〜ＢＤ3により順次、４倍基準クロ
ック信号ｎＰＣＬＫの１周期（１／４Ｔ（Ｔ：ＶＣＬＫ
の周期））分ずつ遅延させた遅延信号ＢＤ1〜ＢＤ4が出
力される。
て詳細に説明する。前記したように回転位置検出信号Ｂ
Ｄと変調信号ＶＤＡＴＡの位相差の最大値は、基本クロ
ックＶＣＬＫの立上った直後に回転位置検出信号ＢＤが
立上った場合であり、ほぼ基本クロックＶＣＬＫの１周
期分となる。前記回転検出信号ＢＤと変調信号ＶＤＡＴ
Ａの位相差を変調信号ＶＤＡＴＡの１／ｎ（ｎは自然
数）、例えば１／４に抑えたい場合には、図２に示すよ
うに４倍基準クロック信号発生回路１７より出力される
４倍基準クロック信号ｎＰＣＬＫと前段側の回転位置検
出信号ＢＤ及びＢＤ1〜ＢＤ3により順次、４倍基準クロ
ック信号ｎＰＣＬＫの１周期（１／４Ｔ（Ｔ：ＶＣＬＫ
の周期））分ずつ遅延させた遅延信号ＢＤ1〜ＢＤ4が出
力される。
【００２１】そしてＦ／Ｆ6〜Ｆ／Ｆ9では信号ＢＤでリ
セット（立ち下がり）、信号ＰＨと遅延信号ＢＤ1〜Ｂ
Ｄ4のアンドによりサンプリング信号ＰＨ1〜ＰＨ4が生
成される。そして加算器ＡＤＤ1にＦ／Ｆ6〜Ｆ／Ｆ9よ
りのサンプリング信号ＰＨ1〜ＰＨ4が入力されて前記サ
ンプリング信号ＰＨ1〜ＰＨ4の加算数に対応した位相差
信号ＰＨＤ0〜ＰＨＤ2を選択して加算器ＡＤＤ1より出
力する。本実施形態では、前記加算器ＡＤＤ1のかわり
にセレクタを用いても代用可能であるが、ポリゴンミラ
ーのビームスキャン時における乱反射等でノイズが発生
しやすい為に、セレクタではこれらのノイズも拾って精
度よく同期制御を行なう事が出来ない。例えばセレクタ
を選ぶとＰＨ4を選択するはずが、その前のノイズパル
スに反応してＰＨ1を選んでしまう恐れがある。一方加
算器ＡＤＤ1の場合は、前記ノイズパルスに反応してＰ
Ｈ1をＦ／Ｆ5が加算器ＡＤＤ1側に出力した場合でも前
記サンプリング信号ＰＨ1〜ＰＨ4の加算数に対応した位
相差信号ＰＨＤ0〜ＰＨＤ2を選択して出力する為に、従
ってＰＨ 2を選択する場合前記隣接するＰＨ3を選択する
事があってもそれより遠いＰＨ4を選択する事はない。
セット（立ち下がり）、信号ＰＨと遅延信号ＢＤ1〜Ｂ
Ｄ4のアンドによりサンプリング信号ＰＨ1〜ＰＨ4が生
成される。そして加算器ＡＤＤ1にＦ／Ｆ6〜Ｆ／Ｆ9よ
りのサンプリング信号ＰＨ1〜ＰＨ4が入力されて前記サ
ンプリング信号ＰＨ1〜ＰＨ4の加算数に対応した位相差
信号ＰＨＤ0〜ＰＨＤ2を選択して加算器ＡＤＤ1より出
力する。本実施形態では、前記加算器ＡＤＤ1のかわり
にセレクタを用いても代用可能であるが、ポリゴンミラ
ーのビームスキャン時における乱反射等でノイズが発生
しやすい為に、セレクタではこれらのノイズも拾って精
度よく同期制御を行なう事が出来ない。例えばセレクタ
を選ぶとＰＨ4を選択するはずが、その前のノイズパル
スに反応してＰＨ1を選んでしまう恐れがある。一方加
算器ＡＤＤ1の場合は、前記ノイズパルスに反応してＰ
Ｈ1をＦ／Ｆ5が加算器ＡＤＤ1側に出力した場合でも前
記サンプリング信号ＰＨ1〜ＰＨ4の加算数に対応した位
相差信号ＰＨＤ0〜ＰＨＤ2を選択して出力する為に、従
ってＰＨ 2を選択する場合前記隣接するＰＨ3を選択する
事があってもそれより遠いＰＨ4を選択する事はない。
【００２２】図９は、前記加算器ＡＤＤ1の加算形態を
示し、ＰＨＤ0を１ビット目、ＰＨＤ 1を２ビット目、Ｐ
ＨＤ3を３ビット目とし、ＰＨＤ0〜ＰＨＤ3で形成され
る２進数によりＰＨ1〜ＰＨ4のいずれかを選択したこと
が判るように設定する。例えば、ＰＨＤ1を設定した時
には、”ＰＨＤ3、ＰＨＤ2、ＰＨＤ1”が”００１”
で、２進数の”００１”は１０進数で”１”を表すこと
からＰＨ1を選択したことが判る。
示し、ＰＨＤ0を１ビット目、ＰＨＤ 1を２ビット目、Ｐ
ＨＤ3を３ビット目とし、ＰＨＤ0〜ＰＨＤ3で形成され
る２進数によりＰＨ1〜ＰＨ4のいずれかを選択したこと
が判るように設定する。例えば、ＰＨＤ1を設定した時
には、”ＰＨＤ3、ＰＨＤ2、ＰＨＤ1”が”００１”
で、２進数の”００１”は１０進数で”１”を表すこと
からＰＨ1を選択したことが判る。
【００２３】一方図４に示すように変調信号遅延回路４
も前記位相差検出回路８のラッチ回路Ｆ／Ｆ2〜Ｆ／Ｆ5
群に対応させて、シリーズ接続された４つのラッチ回路
Ｆ／Ｆ10〜Ｆ／Ｆ13で構成したシフトレジスタからな
り、該４つのラッチ回路Ｆ／Ｆ 10〜Ｆ／Ｆ13は、レーザ
変調回路３にて生成される変調信号ＶＤＡＴＡとｎ倍基
準クロック信号発生回路１７より出力されるｎ倍基準ク
ロック信号ｎＰＣＬＫの１周期分ずつシフト（遅延）し
ながらＦ／Ｆ10〜Ｆ／Ｆ13より順次４種類の遅延変調信
号ＶＤＡＴＡ1〜4を生成するように構成される。
も前記位相差検出回路８のラッチ回路Ｆ／Ｆ2〜Ｆ／Ｆ5
群に対応させて、シリーズ接続された４つのラッチ回路
Ｆ／Ｆ10〜Ｆ／Ｆ13で構成したシフトレジスタからな
り、該４つのラッチ回路Ｆ／Ｆ 10〜Ｆ／Ｆ13は、レーザ
変調回路３にて生成される変調信号ＶＤＡＴＡとｎ倍基
準クロック信号発生回路１７より出力されるｎ倍基準ク
ロック信号ｎＰＣＬＫの１周期分ずつシフト（遅延）し
ながらＦ／Ｆ10〜Ｆ／Ｆ13より順次４種類の遅延変調信
号ＶＤＡＴＡ1〜4を生成するように構成される。
【００２４】遅延変調信号選択回路５はセレクタＳＥＬ
1で構成され、ここで前記位相差信号ＰＨＤ0〜ＰＨＤ2
によりセレクタＳＥＬ1を用いて遅延変調信号ＶＤＡＴ
Ａ1〜 4を選択し、ＢＤ信号に同期した遅延変調出力信号
ＶＤＡＴＡＯＵＴを得る。
1で構成され、ここで前記位相差信号ＰＨＤ0〜ＰＨＤ2
によりセレクタＳＥＬ1を用いて遅延変調信号ＶＤＡＴ
Ａ1〜 4を選択し、ＢＤ信号に同期した遅延変調出力信号
ＶＤＡＴＡＯＵＴを得る。
【００２５】次にかかる実施形態の全体作用を図１及び
図２〜図３のタイムチャート図に基づいて説明する。図
２〜図３は説明を簡略化するために、基準クロック信号
ＰＣＬＫと基本クロック信号ＶＣＬＫの周波数が一致し
ている場合を示している。さて図１において、先ず前記
回転位置検出器７より出力される回転位置検出信号ＢＤ
および前記基準クロック信号発生回路１より出力される
基準クロック信号ＰＣＬＫにより同期分周回路２にて基
本クロック信号ＶＣＬＫが生成される。
図２〜図３のタイムチャート図に基づいて説明する。図
２〜図３は説明を簡略化するために、基準クロック信号
ＰＣＬＫと基本クロック信号ＶＣＬＫの周波数が一致し
ている場合を示している。さて図１において、先ず前記
回転位置検出器７より出力される回転位置検出信号ＢＤ
および前記基準クロック信号発生回路１より出力される
基準クロック信号ＰＣＬＫにより同期分周回路２にて基
本クロック信号ＶＣＬＫが生成される。
【００２６】基本クロック信号ＶＣＬＫと回転位置検出
信号ＢＤは位相差検出回路８に導入され、図４に示すよ
うに該検出回路８内のラッチ回路Ｆ／Ｆ1にて前記回転
位置検出信号ＢＤを該信号ＢＤの立上りエッジから最初
の基本クロック信号ＶＣＬＫの立上りエッジでラッチを
行い同期信号ＰＨを生成する。回転位置検出信号ＢＤを
ラッチ回路Ｆ／Ｆ2〜Ｆ／Ｆ5で構成したシフトレジスタ
を用いてｎ倍基準クロック信号発生回路１７より出力さ
れるｎ倍基準クロック信号ｎＰＣＬＫの１周期分ずつ遅
延させた複数の遅延回転位置検出信号ＢＤ1〜ＢＤ4を生
成し、該遅延回転位置検出信号ＢＤ1〜ＢＤ4を対応する
ラッチ回路Ｆ／Ｆ6〜Ｆ／Ｆ9に導入して遅延回転位置検
出信号ＢＤ1〜ＢＤ4で、前記同期信号ＰＨをサンプリン
グしてサンプリング信号ＰＨ1〜ＰＨ4を加算器ＡＤＤ1
に出力する。この結果サンプリング信号ＰＨ1〜ＰＨ4に
基づいて図９に示す加算演算が行なわれ、加算器ＡＤＤ
1を通して位相差信号ＰＨＤ0〜ＰＨＤ2を得る。
信号ＢＤは位相差検出回路８に導入され、図４に示すよ
うに該検出回路８内のラッチ回路Ｆ／Ｆ1にて前記回転
位置検出信号ＢＤを該信号ＢＤの立上りエッジから最初
の基本クロック信号ＶＣＬＫの立上りエッジでラッチを
行い同期信号ＰＨを生成する。回転位置検出信号ＢＤを
ラッチ回路Ｆ／Ｆ2〜Ｆ／Ｆ5で構成したシフトレジスタ
を用いてｎ倍基準クロック信号発生回路１７より出力さ
れるｎ倍基準クロック信号ｎＰＣＬＫの１周期分ずつ遅
延させた複数の遅延回転位置検出信号ＢＤ1〜ＢＤ4を生
成し、該遅延回転位置検出信号ＢＤ1〜ＢＤ4を対応する
ラッチ回路Ｆ／Ｆ6〜Ｆ／Ｆ9に導入して遅延回転位置検
出信号ＢＤ1〜ＢＤ4で、前記同期信号ＰＨをサンプリン
グしてサンプリング信号ＰＨ1〜ＰＨ4を加算器ＡＤＤ1
に出力する。この結果サンプリング信号ＰＨ1〜ＰＨ4に
基づいて図９に示す加算演算が行なわれ、加算器ＡＤＤ
1を通して位相差信号ＰＨＤ0〜ＰＨＤ2を得る。
【００２７】一方レーザ変調回路３にて生成される変調
信号ＶＤＡＴＡは変調信号遅延回路４に導入され、前記
したように遅延回路４のＦ／Ｆ10〜Ｆ／Ｆ13によって複
数種類の遅延変調信号ＶＤＡＴＡ1〜ＶＤＡＴＡ4を生成
する。（図４参照） ここで前記位相差信号ＰＨＤ0〜ＰＨＤ2により、遅延変
調信号選択回路ＳＥＬ 1を用いて遅延変調出力信号ＶＤ
ＡＴＡＯＵＴを得る。
信号ＶＤＡＴＡは変調信号遅延回路４に導入され、前記
したように遅延回路４のＦ／Ｆ10〜Ｆ／Ｆ13によって複
数種類の遅延変調信号ＶＤＡＴＡ1〜ＶＤＡＴＡ4を生成
する。（図４参照） ここで前記位相差信号ＰＨＤ0〜ＰＨＤ2により、遅延変
調信号選択回路ＳＥＬ 1を用いて遅延変調出力信号ＶＤ
ＡＴＡＯＵＴを得る。
【００２８】かかる信号の流れを図２及び図３のタイミ
ングチャート図で説明しているが、図２では回転位置検
出信号ＢＤと基本クロックＶＣＬＫの位相差が基本クロ
ックＶＬＣＫの半周期分となる場合を示している。そし
て本チャート図では、基本クロックＶＣＬＫがサンプリ
ング信号ＰＨ2とＰＨ3の間で立上がっているために、遅
延回転位置検出信号ＢＤ3とＢＤ4に基づいて位相差信号
ＰＨＤ0〜ＰＨＤ2を”１１０”と出力してＰＨ3が選択
されたことを位置変調信号選択回路側に出力され、遅延
変調信号ＶＤＡＴＡ1を選択し、遅延変調出力信号ＶＤ
ＡＴＡＯＵＴを得ていることが示されている。これを図
２に基づいて説明すると各Ｆ／Ｆ1〜Ｆ／Ｆ5、Ｆ／Ｆ10
〜Ｆ／Ｆ13の遅延量が１０ｎｓとすると、基本クロック
ＶＣＬＫがＰＨ3で立上がったとすると、基本クロック
ＶＣＬＫにφｘ＝３０ｎｓの遅延が生じたと判断する。
一方ＶＣＬＫの周期Ｔ＝４０ｎｓとした場合に、ＶＤＡ
ＴＡでは ４０−３０＝１０ｎｓ（Ｔ−φｘ＝φｙ） の遅延変調信号ＶＤＡＴＡ1を選択する。
ングチャート図で説明しているが、図２では回転位置検
出信号ＢＤと基本クロックＶＣＬＫの位相差が基本クロ
ックＶＬＣＫの半周期分となる場合を示している。そし
て本チャート図では、基本クロックＶＣＬＫがサンプリ
ング信号ＰＨ2とＰＨ3の間で立上がっているために、遅
延回転位置検出信号ＢＤ3とＢＤ4に基づいて位相差信号
ＰＨＤ0〜ＰＨＤ2を”１１０”と出力してＰＨ3が選択
されたことを位置変調信号選択回路側に出力され、遅延
変調信号ＶＤＡＴＡ1を選択し、遅延変調出力信号ＶＤ
ＡＴＡＯＵＴを得ていることが示されている。これを図
２に基づいて説明すると各Ｆ／Ｆ1〜Ｆ／Ｆ5、Ｆ／Ｆ10
〜Ｆ／Ｆ13の遅延量が１０ｎｓとすると、基本クロック
ＶＣＬＫがＰＨ3で立上がったとすると、基本クロック
ＶＣＬＫにφｘ＝３０ｎｓの遅延が生じたと判断する。
一方ＶＣＬＫの周期Ｔ＝４０ｎｓとした場合に、ＶＤＡ
ＴＡでは ４０−３０＝１０ｎｓ（Ｔ−φｘ＝φｙ） の遅延変調信号ＶＤＡＴＡ1を選択する。
【００２９】図３のタイミングチャートでは回転位置検
出信号ＢＤと基本クロックＶＣＬＫの位相差の最小と最
大の場合を示し、また回転位置検出信号ＢＤと変調出力
信号ＶＤＡＴＡＯＵＴの位相差の最大値がｎ倍基準クロ
ック信号ｎＰＣＬＫにより出力されるラッチ回路Ｆ／Ｆ
2〜Ｆ／Ｆ5の一ラッチ回路分の遅延時間であることを示
している。即ち回転位置検出信号ＢＤと変調信号ＶＤＡ
ＴＡの同期精度がラッチ回路Ｆ／Ｆ2〜Ｆ／Ｆ5の１ラッ
チ回路分の遅延時間であることを示している。
出信号ＢＤと基本クロックＶＣＬＫの位相差の最小と最
大の場合を示し、また回転位置検出信号ＢＤと変調出力
信号ＶＤＡＴＡＯＵＴの位相差の最大値がｎ倍基準クロ
ック信号ｎＰＣＬＫにより出力されるラッチ回路Ｆ／Ｆ
2〜Ｆ／Ｆ5の一ラッチ回路分の遅延時間であることを示
している。即ち回転位置検出信号ＢＤと変調信号ＶＤＡ
ＴＡの同期精度がラッチ回路Ｆ／Ｆ2〜Ｆ／Ｆ5の１ラッ
チ回路分の遅延時間であることを示している。
【００３０】
【発明の効果】以上記載のごとく本発明によれば、レー
ザ変調回路にて使用される基本クロックの位相を微調整
することなく位置検出信号ＢＤと変調信号ＶＤＡＴＡと
の同期をｎ倍基準クロック信号ｎＰＣＬＫに基づいて出
力される一ラッチ回路分の遅延時間で実現しているため
高精度な同期回路を安価に得られる。又本発明は、遅延
素子を用いること無く位置検出信号ＢＤと変調信号ＶＤ
ＡＴＡとの同期を実現しているため遅延素子のバラツキ
を考慮すること無く高精度の同期が得られる。
ザ変調回路にて使用される基本クロックの位相を微調整
することなく位置検出信号ＢＤと変調信号ＶＤＡＴＡと
の同期をｎ倍基準クロック信号ｎＰＣＬＫに基づいて出
力される一ラッチ回路分の遅延時間で実現しているため
高精度な同期回路を安価に得られる。又本発明は、遅延
素子を用いること無く位置検出信号ＢＤと変調信号ＶＤ
ＡＴＡとの同期を実現しているため遅延素子のバラツキ
を考慮すること無く高精度の同期が得られる。
【図１】 本発明の実施形態たるレーザビームプリンタ
の画像信号同期回路を示すブロック図である。
の画像信号同期回路を示すブロック図である。
【図２】 図１の実施形態の全体作用を示すタイムチャ
ート図である。
ート図である。
【図３】 回転位置検出信号ＢＤと基本クロックＶＣＬ
Ｋの位相差の最小と最大の場合を示すタイムチャート図
である。
Ｋの位相差の最小と最大の場合を示すタイムチャート図
である。
【図４】 本発明の要部構成たる位相差検出回路、変調
信号遅延回路、遅延変調信号選択回路の具体的な回路構
成を示す。
信号遅延回路、遅延変調信号選択回路の具体的な回路構
成を示す。
【図５】 比較技術のレーザビームプリンタの画像信号
同期回路を示すブロック図である。
同期回路を示すブロック図である。
【図６】 比較技術の全体作用を示すタイムチャート図
である。
である。
【図７】 従来技術のレーザビームプリンタの画像信号
同期回路を示すブロック図である。
同期回路を示すブロック図である。
【図８】 従来技術の全体作用を示すタイムチャート図
である。
である。
【図９】 図４に示す加算器ＡＤＤ1の加算形態を示表
図である。
図である。
１ 基準クロック信号発生回路
２ 同期分周回路
３ レーザ変調回路
４ 変調信号遅延回路
５ 遅延変調信号選択回路
６ レーザ発光回路
７ 回転位置検出器
８ 位相差検出回路
１７ ｎ倍基準クロック信号発生回路
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
B41J 2/44
H04N 1/113
G03G 15/04
G02B 26/10
Claims (2)
- 【請求項１】 水平同期信号に基づいて繰り返しスキャ
ンしながら画像形成を行なう変調ビームを生成する画像
信号を前記水平同期信号に同期させながらエンジン側に
出力する画像信号同期回路において、 前記基準クロック信号ＰＣＬＫのｎ倍の周波数を発生す
るｎ倍基準クロック信号発生手段と、 前記ｎ倍基準クロック信号に基づいて水平同期信号と基
本クロック信号との位相差を検出し位相差信号を発生す
る位相差検出手段と前記基本クロック信号に基づいて変
調された画像信号を前記ｎ倍基準クロック信号に基づい
て順次遅延させて複数の遅延画像信号を発生する画像信
号遅延手段と、 前記位相差信号に対応させて前記複数の遅延画像信号よ
り一の画像信号を選択する遅延画像信号を選択する遅延
画像信号選択手段とをそなえてなることを特徴とする画
像信号同期回路。 - 【請求項２】 前記位相差検出手段が、前記水平同期信
号を前記ｎ倍基準クロック信号に基づいて順次遅延させ
て複数の遅延同期信号を発生するラッチ回路群からなる
シフトレジスタと、前記水平同期信号と基本クロック信
号に基づいて基本同期信号を生成する第一のラッチ回路
と、該基本同期信号と前記遅延同期信号に基づいて前記
複数の遅延信号に対応する数のサンプリング信号を生成
するラッチ回路群と、前記サンプリング信号に基づいて
前記基本クロックの遅延状態に応じた位相差信号を出力
する加算器とから構成したことを特徴とする請求項１記
載の画像信号同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06396698A JP3455412B2 (ja) | 1998-02-27 | 1998-02-27 | 画像信号同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06396698A JP3455412B2 (ja) | 1998-02-27 | 1998-02-27 | 画像信号同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11245446A JPH11245446A (ja) | 1999-09-14 |
| JP3455412B2 true JP3455412B2 (ja) | 2003-10-14 |
Family
ID=13244560
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06396698A Expired - Fee Related JP3455412B2 (ja) | 1998-02-27 | 1998-02-27 | 画像信号同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3455412B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5273994B2 (ja) * | 2007-12-03 | 2013-08-28 | キヤノン株式会社 | 画像形成装置及びその制御装置 |
| JP5653010B2 (ja) * | 2009-07-31 | 2015-01-14 | キヤノン株式会社 | 画像形成装置 |
-
1998
- 1998-02-27 JP JP06396698A patent/JP3455412B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11245446A (ja) | 1999-09-14 |
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