JP2002044319A - 画像処理装置およびその方法 - Google Patents

Abstract

(57)【要約】 【課題】 外部ビデオデータ送信クロックと内部画素変
調クロックとのスキューによるビデオデータの誤受信を
防ぐ。 【解決手段】 Ｎ個のラッチ回路１０１ａ〜１０１ｃで
Ｎ個のビデオデータＤをラッチする。選択回路１０１ｄ
により順次に選択されたラッチ回路のラッチ信号を取り
出して出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、レーザプリンタや
複写機などの画像形成装置で使用され、レーザプリンタ
のカラーレーザ印画エンジンのレーザ点灯を制御するビ
デオデータを外部装置から受信する画像処理装置および
その方法に関する。

【０００２】

【従来の技術】レーザー印画エンジンはカラー化の要望
が強いが、一般にＹｅ（イエロー）、Ｃｙ（シアン）、
Ｍｇ（マゼンタ）、Ｂｋ（ブラック）の４色トナーを用
いた印画プロセスは白黒に比べてそのままでは４倍の印
画時間を要してしまう。このため、使用される感光ドラ
ムを各色に設けた４ドラム化された感光ドラム（４ドラ
ム機）と、レーザも一挙に２ライン書き込みできる２ビ
ーム化を併用する印画エンジンで対応することになる。

【０００３】図１は、前述の４ドラム機の概略構成を示
す。図１において、感光ドラム２０ａ〜２０ｄがインラ
インに配置されて４色ごとの専用になり、印画紙２８に
順次各色トナーが転写されてカラー画像が再生される。
各感光ドラムには図２で示す静電潜像を形成するための
レーザビーム光量による画像書込み部が設けられる。

【０００４】＜画像書込み部の説明＞図２を参照して画
像書込み部の動作を説明する。図２において、レーザチ
ップ２３はレーザーダイオードａ、ｂを有す２ビームタ
イプのものであり各バック光を受光するフォトダイオー
ドｃから構成されている。

【０００５】各レーザダイオードを発光制御する駆動電
流Ｉｄ１，Ｉｄ２はＬＤドライバ２４より供給される。
フォトダイオードからの発光量を検出したモニター電流
ＩｍはＬＤドライバ２４に入力されレーザーダイオード
ａ、ｂの発光量のＡＰＣ（オートパワーコントロール）
を行う。

【０００６】レーザチップ２３は、２つのレーザ発光点
間隔を１画素間隔（６００ｄｐｉで約４２ｕｍ）に素子
特性上できない。このため、図３に示す様に格子線で示
される画素領域に対して、図示のようにレーザ走査方向
に例えば１６画素離れた位置に２つのビームが発生する
様に斜め配置しておく。

【０００７】レーザーチップ２３から発生した変調レー
ザービームは、モータ軸に固定されて図中矢印方向への
回転するポリゴンミラー１８によって偏光され感光ドラ
ム２０上に変調レーザービームを走査する。ｆーθレン
ズ１９は偏光された変調レーザビームを感光ドラム２０
上に線速度一定に集光するためのものである。

【０００８】感光ドラム２０及び印画トナーを予め所定
の静電帯電しておくと、感光ドラム２０上における照射
光量に応じて印画トナーの付着量が変わる為中間調画像
の印画が可能になる。ＢＤミラー２１は感光ドラム２０
と機械的に位置関係が固定されており、 ＢＤミラー２
１からの反射レーザビームは受光ダイオード２２に入力
され、感光ドラム２０上の情報書き込み開始位置を検出
するために使用される。

【０００９】受光ダイオード２２の出力は水平同期信号
発生回路２７に入力されて水平同期信号ＢＤを発生す
る。ＢＤ信号は画素変調回路２５に入力される。画素変
調回路２５は水平同期信号ＢＤに同期した画素クロック
またはその係数倍クロックを発生する。

【００１０】この画素クロックをもとに画素データを読
み取るためのリードクロックＲＫ１、ＲＫ２および水平
リードリセット信号ＨＲ１、ＨＲ２を画素データ発生部
２６に入力する。画素データ発生部２６は画素変調回路
２５に対して、画素データＤ１，Ｄ２及び各々のライト
クロックＷＣＫ１、ＷＣＫ２を出力する。入力された画
素データをもとに所望のレーザ光量変調を可能にする画
素変調信号ＯＮ１、ＯＮ２をＬＤドライバ２４に出力す
る。

【００１１】従来、ＷＫ１、ＷＫ２による画素データの
書きこみは特開平１１−３４５０５３号公報に開示され
るような手法によって画素変調回路内部のクロックに対
するＷＣＫ１，ＷＣＫ２の遅延は調整され、正確にデー
タを画素変調回路が受信できる。

【００１２】＜画素変調回路の対応＞以上説明した４ド
ラム／２ビームレーザ印画エンジンは従来の１ドラム／
１ビームレーザ印画エンジンに比べて画素変調規模が８
倍になるためＬＳＩ化が必要になる。更に４ドラム機
は、各色ごとに図２の画像書込み部があるため最低３項
目に関して画素合わせをしなければならない。

【００１３】各画像書込み部におけるＢＤ信号のタイミ
ング誤差による画像の位置ズレ補正である。これは画素
変調回路２５において絶対画素位置設定データＲＧによ
り画素クロックの位相（遅延）制御で１／３２画素程度
には電気的には実現できる。

【００１４】２ビームレーザチップ２３は前述したよう
に角度の浅い斜め配置のため取り付け角度誤差、変動に
よって図示するようにビーム間隔が変動し画素位置補正
が必要になる。これも画素変調回路２５において相対画
素位置設定データＲＰによって画素クロックの位相（遅
延）制御で１／３２画素程度には電気的には実現でき
る。

【００１５】レーザチップ２３、ポリゴンミラー１８、
ｆーθレンズ１９、感光ドラム２０までの光学的機械精
度バラツキによる画像サイズの誤差を補正する必要があ
る。これは、画素クロック周波数を変化させるための周
波数シンセサイザを画素変調回路に搭載して画素周波数
設定データＤＦによって実現する。

【００１６】このため、図２の画像書込み部における画
素変調回路には、画素位置合わせ用の画素位置設定デー
タＤＳが入力されている。

【００１７】

【発明が解決しようとする課題】しかしながら、以上説
明したカラー印画エンジンに使用する従来の画素変調部
には以下の課題がある。

【００１８】すなわち、画素変調回路では、画素変調回
路内部で発生させたクロック信号の時間基準で受信した
ビデオデータに応じた画素変調を行う。

【００１９】しかし、画素変調回路内部クロックと受信
するビデオデータ間には、画素変調回路の出力バッファ
遅延、画素データ発生部の入力バッファ遅延、画素デー
タ発生部の読出しアクセス時間、画素変調回路の入力バ
ッファ遅延が存在し、高速印画のためクロック周波数が
高くなってくると受信するビデオデータ遅延が画素変調
回路内部クロックに対し周期超えを起こす可能性があ
る。

【００２０】周期超えを起こすとビデオデータの全ビッ
トが同一クロックで取り込めなくなり画像不良となって
しまう。従来例での説明で述べたように、特開平１１−
３４５０５３号公報に開示される手法で正確なデータ受
信は可能であるが、上記手法では、遅延を検出調整しな
ければならず、環境変化などによる遅延量変化の都度調
整を行わなければならず、安定性に欠けシステムも複雑
になってしまう欠点があった。

【００２１】そこで、本発明の目的は、外部ビデオデー
タ送信クロックと内部画素変調クロックとのスキューに
よるビデオデータの誤受信を防ぎ、システム構成を簡単
にすることができる画像処理装置およびその方法を提供
することにある。

【００２２】

【課題を解決するための手段】このような目的を達成す
るために、請求項１の発明は、外部からビデオデータを
受信し、当該ビデオデータを画像形成手段に送信する画
像処理装置において、第１のクロックを発生する第１の
クロック発生手段と、前記第１のクロックと同じ周期の
第２クロックを発生する第２のクロック発生手段と、前
記第１のクロックに同期してＮ周期分のＮ個の前記ビデ
オデータをラッチするＮ個のラッチ手段と、前記第２の
クロックに同期して、前記Ｎ個のラッチ手段を順次に選
択する選択手段とを具え、前記選択手段により順次に選
択されたラッチ手段にラッチされているビデオデータを
前記画像形成手段に送信することを特徴とする。

【００２３】請求項２の発明は、請求項１に記載の画像
処理装置において、前記画像形成手段はビームの点灯に
より画像形成を行なうことを特徴とする。

【００２４】請求項３の発明は、請求項２に記載の画像
処理装置において、前記画像形成手段は前記ビデオデー
タに基づき前記ビームを点灯することを特徴とする。

【００２５】請求項４の発明は、外部からビデオデータ
を受信し、当該ビデオデータを画像形成手段に送信する
画像処理方法において、第１のクロックを発生する第１
のクロック発生ステップと、前記第１のクロックと同じ
周期の第２のクロックを発生する第２のクロック発生ス
テップと、前記第１のクロックに同期してＮ周期分のＮ
個の前記ビデオデータをＮ個のラッチ手段にラッチする
ラッチステップと、前記第２のクロックに同期して、前
記Ｎ個のラッチ手段を順次に選択する選択ステップと順
次に選択されたラッチ手段にラッチされているビデオデ
ータを前記画像形成手段に送信する送信ステップとを具
えたことを特徴とする。

【００２６】請求項５の発明は、請求項４に記載の画像
処理方法において、前記画像形成手段はビームの点灯に
より画像形成を行なうことを特徴とする。

【００２７】請求項６の発明は、請求項２に記載の画像
処理方法において、前記画像形成手段は前記ビデオデー
タに基づき前記ビームを点灯することを特徴とする。

【００２８】

【発明の実施の形態】以下、図面を参照して本発明の実
施形態を詳細に説明する。

【００２９】（実施形態１）図４は、本発明を使用した
データ受信装置を搭載する４ドラム／２ビームレーザ印
画エンジン用の画素変調回路２５を含むレーザ印画エン
ジン回路構成例を示す。

【００３０】＜４ドラム／２ビーム対応の画素変調回路
の説明＞基準クロックＣＫは周波数シンセサイザとして
も機能するＰＬＬ回路３１に入力され画素クロック周波
数の４倍の各々１／８周期位相がずれた（１／３２画素
ずれた）８相クロックバスＫを出力する。画素位置設定
データＤＳはＰＬＬ回路３１に入力されている。

【００３１】画素位置設定データＤＳにおける画素周波
数設定データＤＦを使用する。ＰＬＬ回路３１の８相ク
ロック発生するＶＣＯ回路の制御電流Ｉｖ０が出力す
る。水平同期信号ＢＤはＢＤ遅延回路２９に入力し、画
素位置設定データＤＳによってＢＤ信号を遅延制御す
る。ＢＤ遅延回路２９は制御電流Ｉｖ０が入力されてお
り、ＰＬＬ回路３１内の可変周波数発振回路ＶＣＯに使
用している可変遅延回路と同等の遅延回路が縦続に接続
された構成が含まれており各遅延回路の接続点からは互
いに１／３２画素タイミングがずれたＢＤ信号が発生し
ている。

【００３２】ここでは画素位置設定データＤＳの内のド
ラム間の絶対画素位置設定データＲＧの微調整ビットが
使用されて所望のＢＤ信号に遅延制御してドラム間画素
位置合わせを１／３２画素まで微調整できる。出力ＢＤ
信号は水平同期信号分離（ＨＤ分離）回路３０に入力さ
れ図５に示すように先行レーザ用水平同期信号ＨＤ１と
後行レーザ用用水平同期信号ＨＤ２に分離される。

【００３３】水平同期信号ＨＤ１、ＨＤ２は各々同期ク
ロックジェネレータ３２ａ、３２ｂにＰＬＬ回路３１出
力の８相クロックバスＫとともに入力される。各同期ク
ロックジェネレータは入力ＨＤ信号に同期した同期クロ
ック信号ＳＣＫ１、ＳＣＫ２を出力する。各クロックの
同期精度は１／３２画素である。１ドラム／１ビーム機
における同期精度は１／８画素程度で十分であったが、
４ドラム／２ビーム機の場合、色ずれは直ちに色モワレ
や色調を変化させるため同期クロックジェネレータ特性
に対する要求は高くなる。

【００３４】カラー印画エンジンの場合画像の階調再現
は重要であるため、一般にＰＷＭ画素変調が用いられ
る。また、デジタル画像処理に柔軟に対応するため図６
（ｂ）に示すように画素（Ｔｏ）３２分割によって変調
を行う。しかしながら、１ビーム当たり３２ビットの画
素データは膨大であり実現不能である。このため、画素
データＤ１、Ｄ２は６ビットデータとして書込みクロッ
クＷＫ１、ＷＫ２および水平リセット信号ＨＲ１、ＨＲ
２と共に３２ビット展開のデータデコーダ３４ａ、３４
ｂに入力する。

【００３５】データデコーダ３４ａ、３４ｂは例えば６
４アドレス／３２ビットのＳＲＡＭであり、格納データ
はユーザが前もって所望値に設定しておく。データデコ
ーダ３４ａ、３４ｂの出力は内部クロックＤＫ０、ＤＫ
１に同期させる必要がある。データデコーダ３４ａ、３
４ｂの出力の３２ビットデータ（図６（ａ）参照）を図
６（ｂ）に示すようにシリアル変換するわけである。

【００３６】例えば画素周波数が２５ＭＨｚ（４０ｎ
ｓ）であったとすると変調精度は１．２５ｎｓと非常に
高精度な信号処理が要求される。画素周波数は更に上昇
される傾向にある。

【００３７】同期クロックジェネレータ３２ａ、３２ｂ
の出力の同期クロックＳＣＫ１、ＳＣＫ２及びＨＲＢ
１，ＨＲＢ２は各々タイムベース回路３３ａ、３３ｂに
入力される。タイムベース回路３３ｂにはＰＬＬ回路３
１におけるＶＣＯ回路に使用されている可変遅延回路と
同等の可変遅延回路が縦続に接続された構成が含まれて
おり各々の接続点に各々１／３２画素ずれた画素クロッ
クが発生しており入力される画素位置設定データＤＳの
中の相対画素位置設定データＲＰによってビーム間隔を
高精度に調整できる。

【００３８】更にタイムベース回路３３ａ，３３ｂでは
ドラム間画素位置合わせにおける粗調のために絶対画素
位置設定データＲＧの上位ビットが使用される。タイム
ベース回路３３ａ、３３ｂの出力信号バスＫ１、Ｋ２の
内容を図７に示す。ＤＫ０、ＤＫ１はデータデコーダ３
４ａ，３４ｂにおけるＳＲＡＭの読出しタイミングを用
クロックとして使用される。Ｋ０〜Ｋ３は（３２⇒８）
ビットデータ変換回路３５ａ、３５ｂに入力され図６
（ａ）で示す８ビットデータＤＶに変換される。図７で
示すクロック遅延時間はＴｄをＢＤ遅延回路２０で行わ
れる分を含んで表すと設定データＲＧ、ＲＰを各５ビッ
トとすると下式で示される。

【００３９】

【数１】 Ｔｄ１＝Ｔｄ（０）＋ＲＧ（４：０）×（Ｔｏ／３２）

【００４０】

【数２】Ｔｄ２＝Ｔｄ（０）＋ＲＧ（４：０）×（Ｔｏ
／３２）＋ＲＰ（４：０）×（Ｔｏ／３２）

【００４１】上記の式から理解できるように、画素デー
タＤＶ１、ＤＶ２の位相は１／３２画素の精度で位相制
御できこのタイミングで最終的にデータ変調すれば所望
の画素変調が実現できる。（３２⇒８）ビットデータ変
換回路３５ａ、３５ｂの各８ビットデータＤＶ１、ＤＶ
２は変調回路３６ａ、３６ｂに同期クロックＳＫ１、Ｓ
Ｋ２と共に入力される。変調回路３６ａ、３６ｂにはＰ
ＬＬ回路３１におけるＶＣＯ回路に使用されている可変
遅延回路と同等の可変遅延回路を縦続に接続したディレ
ーチェーン回路が含まれており、ＤＬＬ制御によって各
々の遅延量が１／３２画素になるように制御された８相
クロックが発生する構成になっており図６（ｂ）で示す
３２ビットシリアル変調信号ＯＮ１Ａ、ＯＮ２Ａを可能
にしている。

【００４２】３２ビットシリアル変調信号ＯＮ１Ａ、Ｏ
Ｎ２Ａはパルス幅追加回路３７ａ、３７ｂに入力する。
レーザダイオードは電流を供給しても発光原理に起因し
て直ちに発光せず遅延して発光し電流を遮断すると比較
すると直ちに消光する。この様子を図８（ａ）、（ｂ）
に示す。

【００４３】図８（ａ）示す画素変調駆動電流がレーザ
に供給された時、図８（ｂ）のように発光期間減少する
（細る）。Ｐ２の様に狭パルスであると発光しなくな
り、正常な発光制御が実現できない。これを解決するた
め図８（ｃ）の様に各画素変調パルスに所定期間パルス
幅を追加すると、図８（ｄ）の様に所望の発光パルスが
得られる。

【００４４】パルス幅追加回路には変調回路３６ａ、３
６ｂに使用されている可変遅延回路と同等の可変遅延回
路が含まれており、変調回路における制御電流Ｉｖ１、
Ｉｖ２が各々入力されている。これにより、係数電流を
発生させてパルス幅追加すると共に＜１／１００画素の
高精度制御を安定に実現している。パルス幅追加回路３
７ａ、３７ｂの出力の画素変調信号ＯＮ１Ｂ、ＯＮ２Ｂ
は出力ドライバ３８ａ、３８ｂにに入力され、画素変調
信号ＯＮ１、ＯＮ２をＬＤドライバ２４に出力する。

【００４５】画素変調パルス信号のパルス幅精度は＜１
ｎｓの高精度を要求されるため小信号差動出力タイプが
使用される。以上説明した画素変調回路は、ＣＭＯＳの
ＬＳＩプロセスで実現可能であり、高集積化が期待でき
るものである。

【００４６】＜データデコード部のデータ受信回路の説
明＞図９に内部クロックに対して、書き込みクロック遅
延を２クロック周期許容できるデータ受信回路の構成例
を示す。図１０に図９の信号を説明するタイミングチャ
ートを示す。

【００４７】図９において、Ｄは画素データ発生部から
送信されたビデオデータである。ＷＣＫはビデオデータ
Ｄに同期した書き込み用クロックである。ＨＲはビデオ
データの水平リセット信号である。

【００４８】１０１はデータ受信回路の１ビット分で、
ビデオデータＤはゲート付きＤＦＦ１０１ａ、１０１
ｂ、１０１ｃのデータ端子に接続されている。ＷＣＫは
ＤＦＦ（Ｄ型フリップフロップ、ラッチ回路）１０１
ａ、１０１ｂ、１０１ｃのクロック端子および、カウン
タ１０２のクロック接続端子に接続されている。

【００４９】カウンタ１０２は１／３分周カウンタで、
リセット端子にはＨＲが接続され、ＨＲ＝“Ｌ”でリセ
ットされる。ＨＲ信号はＷＣＫの２周期分の遅延でもリ
セットが正常に行えるように、“Ｌ”区間がＷＣＫ周期
の２倍以上にする。カウンタ１０２は、ＨＲ信号でリセ
ットされ、カウント値（３Ｎ＋１）のデコード出力Ｐｗ
０、（３Ｎ＋２）のデコード出力Ｐｗ１、（３Ｎ＋３）
のデコード出力Ｐｗ２を出力する。（Ｎ＝０，１，２，
３．．．．）

【００５０】Ｐｗ０はＤＦＦ１０１ａのゲート端子に、
Ｐｗ１はＤＦＦ１０１ｂのゲート端子に、Ｐｗ２はＤＦ
Ｆ１０１ｃのゲート端子にそれぞれ接続されている。Ｄ
ＦＦ１０１ａ、１０１ｂ、１０１ｃはＨＲ信号＝“Ｌ”
でリセットされ、それぞれＰｗ０，Ｐｗ１，Ｐｗ２が
“Ｈ”のときのみクロックを受け付けデータをラッチす
る。したがって、ＤＦＦ１０１ａは、（３Ｎ＋２）番目
のＷＣＫ↑でデータをラッチし、ＷＣＫの３周期分保持
する。同様に、ＤＦＦ１０１ｂ、ＤＦＦ１０１２は、
（３Ｎ＋３）番目、（３Ｎ＋４）番目のＷＣＫ↑でデー
タをラッチし、ＷＣＫの３周期分保持する。

【００５１】図１０において、Ｑ０（２Ｔｏ）、Ｑ１
（２Ｔｏ）、Ｑ２（２Ｔｏ）はそれぞれ、内部クロック
ＤＫ０に対してＷＣＫが２周期遅延した場合のＤＦＦ１
０１ａ出力、ＤＦＦ１０１ｂ出力、ＤＦＦ１０１ｃ出力
を示す。カウンタ回路１０３は、カウンタ１０２同様に
１／３分周カウンタである。ただし、カウンタ１０３の
リセット端子には水平リセット信号ＨＲＢが接続され、
クロック端子には内部クロックＤＫ０が接続されてい
る。

【００５２】カウンタ１０３は、ＨＲＢ＝“Ｌ”でリセ
ットされる。ＨＲＢ信号の“Ｌ”区間は１番目のＤＫ０
でリセット解除されていればよい。カウンタ１０３はカ
ウンタ１０２同様に、カウント値（３Ｍ＋１）のデコー
ド出力Ｐｒ０、（３Ｍ＋２）のデコード出力Ｐｒ１、
（３Ｍ＋３）のデコード出力Ｐｒ２を出力するが、最初
のＤＫ０の３周期はデコード出力をマスクする。したが
ってＭ＝１，２，３．．．．となる。ＤＦＦ１０１ａ、
１０１ｂ、１０１ｃ出力Ｑ０，Ｑ１、Ｑ２は選択回路１
０１ｄに接続されている。

【００５３】選択回路１０１ｄには制御信号として第２
のカウンタ１０３出力Ｐｒ０、Ｐｒ１、Ｐｒ２が接続さ
れており、Ｐｒ０＝１のときＱ０、Ｐｒ１＝１のときＱ
１、Ｐｒ２＝１のときＱ２が選択される。選択回路出力
Ｄｍは、入力されたビデオデータＤと同配列で内部クロ
ックＤＫ０に同期して切り替えられている。選択回路出
力ＤｍをＤＦＦ１０１ｅのデータ端子に接続し、ＤＦＦ
ｅのクロック端子にＤＫ０を接続すると、ＤＦＦ１０１
ｅ出力Ａは水平リセット後の４番目のＤＫ０の立ち上が
り（↑と表記）（時刻ｔ１）より順次入力ビデオデータ
Ｄをラッチ出力したことになる。

【００５４】内部クロックＤＫ０に対し書き込みクロッ
クＷＣＫ遅延が０の場合のＤＦＦ１０１ａ出力を図１０
のＱ０（０）に示す。時刻ｔ１においてＤＫ０↑により
Ｑ０（０）の１番目のデータをラッチする最小条件であ
る。

【００５５】内部クロックＤＫ０対し書き込みクロック
ＷＣＫ遅延が３周期の場合のＤＦＦ１０１ａ出力を図１
０のＱ０（３Ｔｏ）に示す。時刻ｔ１においてＱ０（３
Ｔｏ）は遅延しており、ＤＫ０↑でＱ０（３Ｔｏ）の１
番目のデータをラッチすることはできない。図９の構成
による許容遅延は、ＤＫ０およびＷＣＫ周期をＴｏ、Ｄ
ＦＦ１０１ａ〜ｃのクロック−出力遅延をＴｄ１、ＤＦ
Ｆ１０１ｅのセットアップ時間をＴｓとすると、（３Ｔ
ｏ−Ｔｄ１−Ｔｓ）となる。

【００５６】尚、上記説明のＤＦＦ１０１ａ〜ｃを第１
のラッチ手段とすると、第１のラッチ手段の個数とそれ
をコントロールするカウンタ１０２の分周数を適宜設計
することで許容遅延量の設計は上記説明に限定されるも
のではない。

【００５７】さらに、水平リセット信号ＨＲ、ＨＲＢは
それぞれ遅延されたＷＣＫ、内部ＤＫ０の水平リセット
動作満足するタイミングであれば図１０に示したタイミ
ングに限定されるものではない。

【００５８】（周波数シンセサイザの説明）例えば、６
００ｄｐｉ機の場合、約８０００画素サイズにおいて１
６画素程度の画サイズ誤差が発生するため、約±０．２
％（２０００ｐｐｍ）の画素周波数制御範囲が必要であ
る。また、１／８画素程度の画サイズ誤差に抑えるため
には約１５ｐｐｍ精度の高精度な画素周波数制御が必要
になる。図１１は周波数シンセサイザの構成例を示す。
周波数ｆｒの基準クロック信号Ｋｒは分周数Ｎｒの固定
分周回路１２に入力され、基準信号Ｒとして位相比較回
路１４に入力される。

【００５９】一方、制御信号発生回路１６から出力され
る駆動制御信号によって周波数が変化するする可変発振
回路１７の周波数ｆｖの出力信号Ｋｖは、可変分周回路
１３に入力され分周数Ｎｖされた比較信号Ｖを出力し位
相比較回路１４に入力される。分周数Ｎｖは分周数設定
データＤＦによって可変できる。

【００６０】位相比較回路１４は比較信号Ｖが基準信号
Ｒより遅れた時（進んだ時）発生するアップパルスＵ
（ダウンパルスＤ）をチャージポンプ回路１５に入力す
る。チャージポンプ回路１５ではアップパルスＵ及びダ
ウンパルスＤから誤差電圧を発生して制御信号発生回路
１６に入力して比較信号Ｖが基準信号Ｒに対して位相が
合うように出力制御される。以上説明した周波数シンセ
サイザでは下式の関係が成り立つ。

【００６１】

【数３】ｆｖ＝（Ｎｖ／Ｎｒ）×ｆｒ １） この様にして基準クロック周波数ｆｒに対して係数倍さ
れた周波数ｆｖのクロック信号Ｋｖを出力することがで
きる。

【００６２】周波数シンセサイザは、周波数可変範囲と
周波数設定精度で規定される。

【００６３】今、下記条件を考える。 ａ）周波数可変範囲 ：±２０００ｐｐｍ程度 ｂ）周波数設定精度 ：１５ｐｐｍ程度

【００６４】

【数４】 １／２＾１６＝１６５５３６＝１５．２５ｐｐｍ ２）

【００６５】

【数５】 （６５５３６）／（６５５３６−１２８）＝＋１９５３ｐｐｍ ３）

【００６６】

【数６】 （６５５３６−２５６）／（６５５３６−１２８）＝−１９５７ｐｐｍ ４）

【００６７】２）〜４）式より、可変分周回路１３は一
例として以下の様に設計でき周波数シンセサイザが実現
できる。 カウンタビット数 ：１６ビット 分周数設定データＤＦ ：８ビット 分周数範囲 ：６５２８０〜６５４０８〜６５５３６

【００６８】＜レーザ印画エンジンにおける運用方法＞
各ドラムの画サイズ誤差は主に機構的誤差変動で発生す
る。このため一度画サイズ誤差を補正しても、環境変
動、印画枚数によって再び誤差が発生するため再度補正
する必要がある。このため画サイズ制御は自動制御しな
ければならない。

【００６９】このため４ドラムのカラー印画エンジンで
は、所定印画枚数ごとに例えば図１２に示すような画サ
イズ測定用のパッチパターンを印画する。レーザ走査の
始点を代表する位置ＰＡとレーザ走査の終点を代表する
位置ＰＢにパッチパターンを書く。もし所望の画サイズ
であると位置ＰＡ及びＰＢで濃度検出した信号は図１２
（ａ）の様に互いに同じ間隔のパルス信号になる。もし
画サイズが小さいと図１２（ｂ）の様にＰＢにおけるパ
ルス間隔が短くなる。また画サイズが大きいと図１２
（ｃ）図の様にＰＢにおけるパルス間隔が長くなる。こ
れにより画サイズ誤差を１／８画素で検出できる。

【００７０】以上説明した様に、上記実施形態ををレー
ザ印画エンジンに使用したデータ受信回路には以下の効
果がある。

【００７１】すなわち、画素変調回路（ＬＳＩ）のクロ
ック発生器による内部クロック信号と一旦出力されて再
度入力されるデータ書き込み用クロックの遅延がクロッ
ク周期の１周期を超えて存在してもデータ発生部から送
信されるビデオデータを正確に受信することができる。

【００７２】上記遅延の許容値は柔軟に設計可能で十分
余裕を取って設定することにより、調整が不要で安定か
つシンプルなシステムを構築できる。

【００７３】

【発明の効果】以上、説明したように、本発明によれ
ば、画像形成に使用するＮ個のビデオデータをラッチし
て、受信クロック（第１のクロックと同じ第２のクロッ
クでラッチしたビデオデータを送信するようにしたの
で、データ受信とデータ送信のクロックのずれによるス
キューがなくなる。また、ラッチ手段により装置を構成
できるので、システム構成も簡単となる。

【図面の簡単な説明】

【図１】従来の４ドラム機の概略構成を示す斜視図であ
る。

【図２】従来のレーザ印画エンジン（レーザビームプリ
ンタ）の構成を示す構成図である。

【図３】２ビームレーザを説明するための説明図であ
る。

【図４】４ドラム／２ビーム機用の画素変調ＬＳＩの回
路構成を示すブロック図である。

【図５】水平同期信号分離回路を説明するタイムチャー
トである。

【図６】（ａ）、（ｂ）は画素変調方法を説明するため
のタイムチャートである。

【図７】タイムベース回路の動作を説明するためのタイ
ムチャートである。

【図８】（ａ）〜（ｄ）パルス幅追加回路の動作を説明
するタイムチャートである。

【図９】本発明に係わる実施形態のデータ受信回路の構
成を示すブロック図である。

【図１０】図９のデータ受信回路の動作を説明するため
のタイムチャートである。

【図１１】周波数シンセサイザの構成例を示すブロック
図である。

【図１２】画サイズ誤差検出パッチパターンを示す説明
図である。

【符号の説明】

１０１ａ〜１０１ｃ ＤＦＦ １０１ｄ 選択手段 １０１ｅ ＤＦＦ １０２、１０３ カウンタ回路 １６、 制御信号発生回路 １７、 可変発振回路 １８、 ポリゴンミラー １９、 ｆ−θレンズ ２０、 感光ドラム ２１、 ＢＤミラー ２２、 フォトディテクタ ２３、 レーザチップ ２４、 ＬＤドライバ ２５、 画素変調回路 ２６、 画素データ発生部 ２７、 水平同期信号発生回路 ２８、 印画紙 ２９、 ＢＤ遅延回路 ３０、 水平同期信号分離回路 ３１、 ＰＬＬ回路（周波数シンセサイザ） ３２、 同期クロックジェネレータ ３３、 タイムベース回路 ３４、 データデコーダ

Claims (6)

【特許請求の範囲】
1. 【請求項１】 外部からビデオデータを受信し、当該ビ
   デオデータを画像形成手段に送信する画像処理装置にお
   いて、 第１のクロックを発生する第１のクロック発生手段と、 前記第１のクロックと同じ周期の第２クロックを発生す
   る第２のクロック発生手段と、 前記第１のクロックに同期してＮ周期分のＮ個の前記ビ
   デオデータをラッチするＮ個のラッチ手段と、 前記第２のクロックに同期して、前記Ｎ個のラッチ手段
   を順次に選択する選択手段とを具え、前記選択手段によ
   り順次に選択されたラッチ手段にラッチされているビデ
   オデータを前記画像形成手段に送信することを特徴とす
   る画像処理装置。
2. 【請求項２】 請求項１に記載の画像処理装置におい
   て、前記画像形成手段はビームの点灯により画像形成を
   行なうことを特徴とする画像処理装置。
3. 【請求項３】 請求項２に記載の画像処理装置におい
   て、前記画像形成手段は前記ビデオデータに基づき前記
   ビームを点灯することを特徴とする画像処理装置。
4. 【請求項４】 外部からビデオデータを受信し、当該ビ
   デオデータを画像形成手段に送信する画像処理方法にお
   いて、 第１のクロックを発生する第１のクロック発生ステップ
   と、 前記第１のクロックと同じ周期の第２のクロックを発生
   する第２のクロック発生ステップと、 前記第１のクロックに同期してＮ周期分のＮ個の前記ビ
   デオデータをＮ個のラッチ手段にラッチするラッチステ
   ップと、 前記第２のクロックに同期して、前記Ｎ個のラッチ手段
   を順次に選択する選択ステップと順次に選択されたラッ
   チ手段にラッチされているビデオデータを前記画像形成
   手段に送信する送信ステップとを具えたことを特徴とす
   る画像処理方法。
5. 【請求項５】 請求項４に記載の画像処理方法におい
   て、前記画像形成手段はビームの点灯により画像形成を
   行なうことを特徴とする画像処理方法。
6. 【請求項６】 請求項５に記載の画像処理方法におい
   て、前記画像形成手段は前記ビデオデータに基づき前記
   ビームを点灯することを特徴とする画像処理方法。