JP7166942B2 - パルス信号生成回路、および当該パルス信号生成回路を備える画像形成装置 - Google Patents

Description

本発明は、ＰＷＭ信号の生成方法に関する。

画像形成装置においては、感光体を露光するためのレーザ光の制御、モータ制御、センサを用いたフィードバック制御において基準電圧が必要となる。基準電圧を生成するために、ＤＡＣ（デジタル／アナログ変換回路）が用いられている。特に、ＰＷＭ（パルス幅変調）信号を、抵抗ＲとコンデンサＣのＬＰＦ（ローパスフィルタ）を通して、デジタル信号をアナログ信号に変換する方式のＤＡ変換が知られている（例えば、特許文献１）。ＰＷＭ信号を用いたデジタル／アナログ変換処理は、ＰＷＭ信号のパルス幅に応じた出力電圧を簡単な構成で生成できるため、画像形成装置において広く用いられている。

特開２００５－１７８０４１号公報

ＰＷＭ信号を出力する集積回路（以下、ＩＣ）としてあげられるのは、ＣＰＵや機能モジュールを１チップ化したＡＳＩＣである。これらＩＣは、内部カウンタを動作させ、設定値とカウンタのカウント値とを比較する構成を備える。そして、これらＩＣは、設定値とカウント値が一致したタイミングで出力レベル（Ｈｉ／Ｌｏ）を切り替えることによって、設定値に対応した幅のパルスを出力する。ＩＣの内部での演算やパルスの出力は、ＣＰＵやＡＳＩＣに入力される基準ＣＬＫに同期して行われる。画像形成装置においては、プロセススピードの高速化などに伴いＤＡ変換で要求される応答性と分解能が高くなっている。

本発明パルス信号生成回路は、パルス信号を生成するパルス信号生成回路であって、前記パルス信号の立ち上がりを示す立ち上がりデータ、および前記パルス信号の立ち下がりを示す立ち下がりデータを複数のビットデータを含むビットパターンとして生成し、前記立ち上がりデータと前記立ち下がりデータとを用いた論理演算によってパターンデータを生成するデータ生成回路と、クロック信号を生成するクロック信号生成部と、前記パターンデータがセットされるシフトレジスタと、を備え、前記クロック信号に同期して前記シフトレジスタが前記パターンデータを１ビットずつ出力することによってパルス信号を生成する。

本実施例によれば、パルス信号の立ち上がりを示す立ち上がりデータとパルス信号の立ち下がりを示す立ち下がりデータを論理演算することによってパターンデータを生成することによってパルス信号を生成することができる。

画像形成装置 レーザユニット レーザ出力のシェーディング ＰＷＭ信号と基準電圧を得るための構成例 ＰＷＭ出力と基準電圧を得るための構成例 ＰＷＭ出力設定レジスタの構成例 低速クロック部と高速クロック部のタイミングチャート 位相データデコードテーブル 立ち上がりエッジ出力を説明する図 立ち下がりエッジ出力を説明する図 凸波形のＰＷＭ信号を説明する図 モータ制御構成を説明する図 制御ＣＬＫ周波数とモータ電流を説明する図 モータの電流制御信号としてＰＷＭ出力を用いる構成 ＰＷＭ波形とリップル電圧を説明する図 電流制御信号の応答性を説明する図 高圧制御の構成例 一次転写高圧部の構成を示す図

［実施例１］
（画像形成装置）
図１は本実施例に係る画像形成装置１００の全体構成を示す断面図であり、電子写真方式のフルカラープリンタの概略構成を示している。図１に示す画像形成装置１００において、各色（イエロー、マゼンタ、シアン、ブラック）にそれぞれ対応する感光体であるところの感光ドラム１０１ａ～１０１ｄは帯電装置１０２ａ～１０２ｄによって帯電される。帯電された各感光ドラムはレーザ発光素子を光源とするレーザスキャナユニット２００ａ～２００ｄ（光走査装置）から出射されるレーザ光（光ビーム）により露光される。感光ドラムにはレーザ光によって露光されることによって静電潜像が形成される。各色に対応する現像器１０３ａ～１０３ｄは、トナーを用いて各感光ドラム１０１ａ～１０１ｄに形成された静電潜像を現像する。そして、各感光ドラム１０１ａ～１０１ｄ上に現像された各色のトナー像は、転写ブレード１０４ａ～１０４ｄに印加される転写バイアスによって中間転写ベルト１０５に転写される。中間転写ベルト１０５に転写されなかったトナー像は、画像汚れを引き起こす原因になるため、感光ドラムクリーナ４ａ～４ｄにおいて除去される。中間転写ベルト１０５上に転写されたトナー像は、二次転写ローラ１０６で記録紙に４色が一括転写される。その後、トナー像を担持した記録紙Ｓは定着装置１０７を通過して定着処理が施された後、排紙ローラ１０８等によって装置外に排出される。

上記の記録紙Ｓは給紙カセット１０９もしくは手差しトレイ１１０などから給紙され、レジローラ１１１で搬送タイミングが調整され、二次転写ローラ１０６と二次転写内ローラ２１へ搬送される。両面印刷時には、定着装置１０７を通った記録紙Ｓは両面反転パス１１２の方向に導かれて逆方向に反転搬送され、両面パス１１３へ搬送される。両面パス１１３を通った記録紙Ｓは再び縦パスローラ１１４を通り、１面目と同様に２面目の画像を作像、転写、定着されて排出される。以上の動作によりコピーを得ることができる。

（レーザスキャナユニット）
図２を用いてそのレーザスキャナユニット２００及び本体制御部、画像制御部の動作の詳細を説明する。ここでは図示しないＣＰＵが各制御部をコントロールしている。

本実施例におけるレーザ光源１０００は、端面発光型半導体レーザであり、内蔵されたレーザ素子は双方向にレーザ光を出射する。また、レーザ光源１０００は、フォトダイオード（ＰＤ）１００３を内蔵している。レーザ素子に対して一方側に出射されるレーザ光はフォトダイオード（ＰＤ）１００３に入射する。フォトダイオードは入射光に応じた電流を出力する。この電流は不図示の固定抵抗によって電圧（ＰＤ信号）に変換される。ＰＤ信号はレーザドライバ１００８に入力される。レーザドライバ１００８は、ＰＤ信号に基づいてレーザ光源１０００が出射するレーザ光を制御するＡＰＣ（Ａｕｔｏｍａｔｉｃ Ｐｏｗｅｒ Ｃｏｎｔｒｏｌ）を実行する。

レーザ素子に対して他方側に出射されるレーザ光は、コリメータレンズ１００１を介して収束されたレーザ光となり、ポリゴンミラー１００２（回転多面鏡）の反射面に入射する。ポリゴンモーター制御部１００９は、不図示のポリゴンモーターへ駆動信号（Ａｃｃ／Ｄｅｃ）を出力する。駆動信号を受けたポリゴンモーターは、一体になったポリゴンミラー１００２を反時計周りに回転駆動する。これにより、ポリゴンミラー１００２の反射面によって偏向されたレーザ光は感光ドラム１０１上を走査する。また、走査されるレーザ光はＢｅａｍ Ｄｅｔｅｃｔ（以下ＢＤ）センサ１００４を走査する。レーザ光によって走査されることによってＢＤセンサ１００４はＢＤ信号を出力する。このＢＤ信号は、ポリゴンモーター制御部１００９へ入力され、ポリゴンミラー１００２の回転が所望の周期で安定するようにフィードバック制御される。

ＢＤ信号の生成周期が目標周期の範囲に収束すると、画像制御部１００７はポリゴンミラー１００２が画像形成を実行するための目標速度に達してその速度で安定して回転していると判定する。ポリゴンミラー１００２が安定して回転すると、画像制御部１００７は内部において画像描画開始のタイミング信号（ＴＯＰ信号を生成する。ＴＯＰ信号が生成されると、画像制御部１００７はそれに同期してレーザドライバ１００８へポリゴンミラー１００２の各反射面に応じた補正処理が加えられた画像データの出力を開始する。レーザドライバ１００８は、入力される画像データに基づきレーザ光源１０００を駆動する。ことにより、感光ドラム１０１上に画像を形成するためのレーザ光を発生させる。この点滅駆動されたレーザ光は、Ｆ－θレンズ１００５を通過することでポリゴンミラー１００２による角速度一定の走査から、感光ドラム１０１上で等速走査となるように補正される。補正されたレーザ光は、折り返しミラー１００６を介して感光ドラム１０１上に静電潜像を形成する。後述するシェーディング回路は、レーザドライバ１００８に内蔵されていても良い。一方で、シェーディング回路は、レーザドライバ１００８とは別体としてレーザドライバ１００８と同一基板にデスクリート部品として設けられて、レーザドライバ１００８がレーザ光源１０００に出力する電流値が変化するようにレーザドライバ１００８に電気的に作用するようにしても良い。

ここで、本実施例に関わる感光ドラム１０１上を走査するレーザ光の光量とレーザ光の光量制御について説明する。レーザ光源から出射するレーザ光の光量を一定にした場合、感光ドラム１０１の表面に到達するレーザ光の光量は、レーザスキャナユニット２００の光学性能によって変動する。例えば、Ｆ－θレンズの特性も走査中で均一でない、走査されるレーザ光の光路長が走査位置によって異なるなどの理由により、感光ドラム１０１の表面におけるレーザ光の光量は不均一となる。このような主走査方向におけるレーザ光の光量の不均一性を補正しないと、レーザ光の主走査方向において画像濃度が不均一になってしまう。

そこで、感光ドラム１０１の表面に到達するレーザ光の光量を略均一にするため、主走査方向におけるレーザ光の走査位置に応じてレーザ光の光量の補正（以下、シェーディング補正）を行う。シェーディング補正を実行するための補正データは、例えばレーザスキャナユニット２００毎にシェーディング補正テーブルとしてメモリに保持される。メモリに保持された補正テーブルに基づいてシェーディング補正は実行される。

図３はシェーディング補正の概略を説明するための図である。図３に示す縦の破線は、シェーディング補正を実行する際における光量制御ブロック（セグメント）の境界を示している。すなわち、図３に示す縦の破線の間の領域が１ブロックとなる。光量制御ブロックの幅は各ブロック均一でも良いし、レーザスキャナユニット２００の光学性能に応じて異ならせても良い。

上記のメモリには１ブロック毎に設定された補正データを補正テーブルとして保持されている。画像制御部１００７は、主走査方向におけるレーザ光の走査位置に応じてレーザ光の補正テーブルから演算したレーザ出力制御電圧Ｖｒｅｆｌを出力する。レーザ出力制御電圧Ｖｒｅｆｌはレーザ制御部１００８に入力される。レーザドライバ１００８は、レーザ出力制御電圧Ｖｒｅｆｌに基づいてレーザ光源１０００に対して供給する電流の値を制御する。レーザ光源１０００は、レーザドライバ１００８から供給される電流に応じた光量のレーザ光を出力する。このようにして、感光ドラム１０１上に到達させるレーザ光の光量を主走査方向におけるレーザ光の露光位置に応じて任意に変化させることができる。

図３に示す各ブロックに跨る細い点線の曲線は、シェーディング補正を実行しない場合における感光ドラム１０１上に到達するレーザ光の光量の変化を示している。それに対して、例えば、レーザ光の光量を各ブロックに跨る実線の曲線のように補正をすることによって、図３の太い点線に示すように感光ドラム１０１の表面に到達するレーザ光の光量は略均一になる。なお、レーザ光の光量を各ブロックに跨る実線の曲線のような光量変化は、画像制御部１００７が各ブロックに対して設定された補正データと各ブロック内における露光位置の座標とに基づいて線形補間によって演算することにより生成することができる。

画像制御部１００７にて生成されるレーザ出力制御電圧Ｖｒｅｆｌについて、図４、図５を用いて説明を行う。レーザ出力制御電圧Ｖｒｅｆｌの生成のために、画像形成装置にはＰＷＭ信号とローパスフィルタ６０２（平滑化回路。以下、ＬＰＦ）を用いたＤＡ変換回路が備えられる場合がある。図４は、従来の画像形成装置の回路構成を示したものである。集積回路５０２は、ＰＷＭ信号生成部５０３を有している。ＰＷＭ信号生成部５０３は、出力ＰＷＭの周期、ＯＮ時間、ＯＦＦ時間等を設定できるレジスタ５０４、ＣＬＫ同期のカウンタ５０５、ＰＷＭの出力レベル切り替えタイミングを生成する比較器５０６で構成される。また、ＰＷＭ生成部５０３は同期回路構成である。図４のＰＷＭ生成部５０３は、外部から入力されたＣＬＫをＰＬＬ回路５０７にて逓倍したＣＬＫ同期で動作する構成を示したものである。なお、本実施例での低速ＣＬＫは水晶発振器から生成される一定周波数のクロック信号であり、高速ＣＬＫは低速ＣＬＫをクロック信号生成部であるところのＰＬＬ５１７によって逓倍処理したクロック信号である。

ここで、画像形成の生産性を向上させるために、レーザ光の走査速度が高速に設定された画像形成装置がある。このような画像形成装置は、シェーディング補正を高精度に実行するためには、光量制御ブロックの分割数と１ブロック内でのレーザ出力生後電圧Ｖｒｅｆｌの分解能を同等以上にする必要がある。走査速度が高速化すると、光量制御ブロックを走査する時間が短くなる。すなわち、光量制御ブロック１ブロック当たりの制御時間が短くなることになるため、ＰＷＭを生成するＣＬＫを高速化するなどして、光量制御の分解能を上げる必要がある。

ＣＬＫの高速化には、集積回路内にＰＬＬ回路を用い、集積回路に入力されたＣＬＫを逓倍する方法がある。しかし、ＣＬＫを高速化しただけの場合、集積回路５０２内のカウンタ５０５においてデータの伝搬遅延を考慮する必要がある。例えばカウンタでは、桁上げもしくは桁下げでキャリーが発生する。４ｂｉｔカウンタが２進数で（０１１１）のとき、１カウントアップする場合、ｂｉｔ０におけるキャリーがｂｉｔ２に伝搬する。また、ｂｉｔ２におけるキャリーがｂｉｔ３に伝搬し、ｂｉｔ３におけるキャリーがｂｉｔ４に伝搬し、その結果２進数で（１０００）という値となる。カウンタ５０５のｂｉｔ数に比例してこの伝搬数は大きくなり遅延も比例して大きくなる。これを１ＣＬＫ内に行う必要がある。よって、カウンタ５０５における伝搬遅延により、従来の構成ではＣＬＫの高速化するとデータの更新が間に合わなくなる可能性があった。

それに対して、本実施例の基準電圧は次のような構成となっている。図５は、本実施例に係るレーザ出力制御電圧Ｖｒｅｆｌを得るための画像制御部１００７の内部モジュール、およびレーザスキャナユニット２００を示す図である。集積回路５１２は、内部モジュールとしてＰＷＭ信号生成部５１３を有している。パルス信号生成回路であるところの集積回路５１２内の破線内のモジュールは低速ＣＬＫによって動作する領域であり、それ以外は高速ＣＬＫによって動作する。ＰＷＭ信号生成部５１３は、出力ＰＷＭ信号の周期、ＯＮ時間、ＯＦＦ時間等を設定できるレジスタ５１４、ＣＬＫ同期のカウンタ５１５、カウンタ演算部５１６、ＰＷＭパターン生成を行うパターン生成部５１８を有する。カウンタ演算部５１６は、カウンタ５１５でのカウンタ目標値と、パターン生成部５１８でパルスパターンを生成するための位相データを算出する。パターン生成部５１８では、低速ＣＬＫ毎に、パラレル－シリアル変換を実行するパラレル－シリアル変換部として機能するシフトレジスタ５１９からＰＷＭ信号を出力するためのパルスパターンを生成している。シフトレジスタ５１９は、パターン生成部５１８より出力されたパターンデータを１ビットずつシフトしながら出力する。シフトレジスタ５１９はＰＬＬ５１７より出力された高速ＣＬＫで動作する。すなわち、シフトレジスタ５１９にはパターン生成部５１８から低速ＣＬＫに応じてＰＷＭパターンデータがパラレルに入力される。そして、シフトレジスタ５１９は、そのデータを高速ＣＬＫに応じて１ビットずつシリアルに出力する。なお、低速ＣＬＫと高速ＣＬＫは同期している。ＰＷＭ信号の周期設定は、ＣＰＵ５００からレジスタ５１４に設定される。例えば、３２ｂｉｔのレジスタである場合、上位ｎｂｉｔを低速ＣＬＫでのカウント周期として、下位ｍｂｉｔを高速ＣＬＫでのパターン出力周期用に扱う。この時ＰＬＬ５１７の逓倍数をＰとした場合、式（１）の関係が成り立っていることが望ましい。
２^ｍ＝Ｐ （１）

パターン生成部５１８でのパターンでの更新周期は、最短で低速ＣＬＫ単位である。それに対して、シフトレジスタ５１９が、パターン生成部５１８から受け取ったパターンデータをすべて出力しきるのは、高速ＣＬＫでｐｃｌｋ分である。よって、低速ＣＬＫの周期毎にパターンデータを生成すると過不足なく高分解能なＰＷＭ信号の出力が可能となる。

図６は、レジスタ５１４のＰＷＭ出力に関わる設定部を表したものである。レジスタ設定は、周期設定レジスタＲＥＧ＿Ｐ（５２０，５２１）と立ち下がり設定レジスタＲＥＧ＿Ｆ（５２２，５２３）と立ち上がり設定レジスタＲＥＧ＿Ｒ（５２４，５２５）で構成されている。各設定レジスタは、３２ｂｉｔで構成され、下位４ｂｉｔは高速部パターン生成用に用いられる。上位２８ｂｉｔは、低速ＣＬＫによるタイミングカウンタとして用いる。各設定値にコンペアマッチしたタイミングで、高分解能ＰＷＭパルスパターンを出力する。なお、ここで説明するレジスタ設定値のｂｉｔ幅は例として示すものであり、レジスタ構成を限定するものではない。

図７は、ＰＷＭ出力までのＰＷＭ信号生成部５１３内部の動作を示したものである。縦軸に示す低速部カウンタは、カウンタ５１５でのカウント値を表している。横軸は時間を示している。Ｔ１～Ｔ３は、ＰＷＭ信号のＨｉ／Ｌｏ切り替え目標値を表している。カウンタ演算部５１６では、高速ＣＬＫでの分解能でＰＷＭ信号の出力を行うための位相データｄ１～ｄ３、ｄ１’～ｄ３’を算出する。Ｔ１～Ｔ３のタイミングでは、パターン生成部５１８は、シフトレジスタ５１９へ位相データを加味したＰＷＭパルスパターンデータを出力する。それ以外の区間では、ＨｉまたはＬｏのみのパターンを出力している。また、カウンタ演算部５１６では、ＰＷＭ周期毎に位相データを加味したカウンタ目標値の算出を行う。最初のＰＷＭ区間（ａ）の位相データｄ３は、低速ＣＬＫにおいては、カウントできない端数データである。よって、次のＰＷＭ区間（ｂ）のカウンタ目標値に位相データｄ３分を加算し、ＰＷＭ周期が一定になるようにする。

図８は、パターン生成部５１８内に含まれるデコードテーブル５０３である。位相データｄ１～ｄ３、ｄ１’～ｄ３’をＰＷＭパターンデータに変換する。このテーブルにより、位相データ４ｂｉｔは１６ｂｉｔ（複数のビットデータを含むビットパターン）のデータ（デコードデータ）にデコードされる。このテーブルは、説明のため、下位ビットより１ビットずつ立ち上がりエッジがパルス出力されることを想定している。よって、テーブルの形を限定するものではない。

図９は、パターン生成部５１８の内部処理を示す図である。すなわち。図９は、立ち上がり位相データｄ１（立ち上がりデータ）と立ち上がり位相データｄ２（立ち下りデータ）が、パターン生成部５１８によってデコードテーブル５０３からパターンデータに変換され、ＰＷＭパターンとしてシフトレジスタ５１９に出力される処理を示している。立ち上がり位相データｄ１が、例えば４ｂｉｔデータであり１６進数表記で４ｈであり、立ち下がり位相データｄ２が０ｈだった場合を例に説明を行う。位相データｄ１が４ｈのため、デコードテーブル５０３より２進数のパターンデータ１１１１＿１１１１＿１１１１＿００００ｂが選択される。位相データｄ２は０ｈのため、パターンデータ１１１１＿１１１１＿１１１１＿１１１１ｂが選択される。この場合、低速ＣＬＫの１ＣＬＫ分の中で、立ち上がりエッジのみが存在することを表している。選択された位相データｄ１と位相データｄ２は、論理演算素子であるＡＮＤゲート５３１によってＰＷＭパターンデータ１１１１＿１１１１＿１１１１＿００００ｂに変換される。ＰＷＭパターンデータ（パルスパターンデータ）は、シフトレジスタに格納され、高速ＣＬＫに同期して下位ビットより１ビットずつ出力される。その結果、高分解能な立ち上がりＰＷＭ信号を得ることができる。なお、位相データｄ１から生成される１６ｂｉｔのデータを第１のデコードデータとし、位相データｄ２から生成される１６ｂｉｔのデータを第２のデコードデータとする。

図１０は、低速ＣＬＫの１ＣＬＫ分の中で、立ち下がりエッジのみが存在する場合を説明する図である。立ち上がり位相データｄ１（立ち上がりデータ）が０ｈ、立ち下がり位相データｄ２（立ち下がりデータ）が５ｈ、だった場合を例に説明を行う。位相データｄ２が５ｈのため、デコードテーブル５０３より２進数のパターンデータ１１１１＿１１１１＿１１１０＿００００ｂデータが選択される。なお、テーブルを本実施例のように１つにしている場合、テーブルから選択される立ち下がりタイミングとパターンが反転してしまう。そのため、立ち下がりデータとして選択された場合には、図８に示すデコードテーブル５３０のパターンデータを反転して用いる。例えば、パターン生成部５１８は、デコードテーブル５３０における５ｈのパターンデータ１１１１＿１１１１＿１１１０＿００００ｂをパターンデータ００００＿００００＿０００１＿１１１１ｂに反転して処理を実行する。位相データｄ１は０ｈのため、パターンデータ１１１１＿１１１１＿１１１１＿１１１１ｂが生成される。選択された位相データｄ１と位相データｄ２は、ＡＮＤゲート５３１によってＰＷＭパターンデータ００００＿００００＿０００１＿１１１１ｂに変換される。ＰＷＭパターンデータは、シフトレジスタ５１９に格納され、高速ＣＬＫに同期して下位ビットより１ビットずつ出力される。その結果、高分解能な立ち上がりＰＷＭ信号を得ることができる。なお、変形例として、立ち下り位相データに対してデコードテーブル５３０を反転させた別のデコードテーブルを設けて良い。

図１１は、低速ＣＬＫの１ＣＬＫ分の中で、立ち上がりエッジと立ち下がりエッジが存在する凸波形の場合を説明する図である。立ち上がり位相データｄ１が５ｈ、立ち下がり位相データｄ２がＡｈ、だった場合を例に説明を行う。位相データｄ１は５ｈのため、パターンデータ１１１１＿１１１１＿１１１０＿００００ｂが選択される。位相データｄ２がＡｈのため、デコードテーブル５０３より２進数のパターンデータ１１１１＿１１００＿００００＿００００ｂデータが選択される。選択された位相データｄ１と位相データｄ２は、ＡＮＤゲート５３１によってＰＷＭパターンデータ００００＿００１１＿１１１１＿１１１１ｂに変換される。ＰＷＭパターンデータは、シフトレジスタに格納され、高速ＣＬＫに同期して下位ビットより１ビットずつ出力される。その結果、高分解能な立ち上がりＰＷＭ信号を得ることができる。なお、変形例として、立ち下り位相データに対してデコードテーブル５３０を反転させた別のデコードテーブルを設けて良い。

図１２は、低速ＣＬＫの１ＣＬＫ分の中で、立ち上がりエッジと立ち下がりエッジが存在する凹波形の場合を説明する図である。立ち上がり位相データｄ１がＡｈ、立ち下がり位相データｄ２が５ｈ、だった場合を例に説明を行う。位相データｄ１はＡｈのため、パターンデータ１１１１＿１１００＿００００＿００００ｂが選択される。位相データｄ２が５ｈのため、デコードテーブル５０３より２進数の１１１１＿１１１１＿１１１０＿００００ｂデータが選択される。よって、００００＿００００＿０００１＿１１１１ｂが位相データｄ２のパターンデータとなる。選択された位相データｄ１と位相データｄ２は、凹波形を得るために論理演算素子であるＯＲゲート５３２によってＰＷＭパターンデータ１１１１＿１１００＿０００１＿１１１１ｂに変換される。パターン生成部５１８がＡＮＤゲート５３１ではなくＯＲゲート５３２を選択する条件は、「立ち上がり位相データｄ１＞立ち下がり位相データｄ２」、または「立ち上がり位相データｄ１’＞立ち下がり位相データｄ２’」である。

ＰＷＭパターンデータは、シフトレジスタ５１９に格納され、高速ＣＬＫに同期して下位ビットより１ビットずつ出力される。その結果、高分解能な凹波形ＰＷＭパターンを得ることができる。

以上のように、低速ＣＬＫにおいてカウントアップと位相データ演算を行うことで、キャリー発生時のデータ伝搬遅延の影響を抑えることができる。また、パターン生成時には、位相データをテーブルからパターンデータに変換し、論理ゲートによる処理をすることでキャリー演算をなくし、データ伝搬遅延の影響を抑えることができる。この方法により、高分解能なＰＷＭ出力が可能となる。その結果、図４の従来構成では２００ＭＨｚの分解能でＰＷＭ出力が限界だったが、本構成では３２０ＭＨｚの分解能でＰＷＭ出力が可能となる。

ＰＷＭ信号は、ＨｉレベルとＬｏレベルが繰り返されるデジタル信号である。この信号一定にするためにＬＰＦ６０２を用いる。ＬＰＦ６０２に用いる定数は出力されるＰＷＭ周波数をｆｐｗｍとすると、カットオフ周波数ｆｃとの関係を式（２）のようにすることが望ましい。
ｆｃ＜ｆｐｗｍ （２）

式（２）の条件を満たすことで、ＬＰＦ６０２後のレーザ出力制御電圧Ｖｒｅｆｌの電圧リップルを抑えることができる。

以上のことから、画像形成装置１００のプロセススピードを高速化した場合でも、ＰＷＭ信号生成部５１３を低速ＣＬＫで動作する領域と、高速ＣＬＫで動作するシフトレジスタ５１９に分けることで、より高分解能なＰＷＭ出力を得ることが可能となる。その結果、シェーディング補正に必要なレーザ出力制御電圧Ｖｒｅｆｌの分解能を得ることができる。

レーザ出力制御電圧ＶｒｅｆｌはＬＰＦ６０２によって平滑化され、平滑化されて得られて基準電圧がレーザスキャナユニット２００に備えられるレーザドライバ１００８に作用する。すなわち、シェーディング補正においてＶｒｅｆｌは主走査方向におけるレーザ光の露光位置に応じて変換し、それに応じてレーザドライバ１００８からレーザ光源１０００に供給される電流の値が変化することによってレーザ光の光量が補正される。

［実施例２］
図１３は、実施例２のモータ制御部の構成を示す図である。本実施例では、ステッピングモータの制御を例に説明を行う。ステッピングモータ１３０１は、画像形成装置１００の駆動部の各部に用いられている。ステッピングモータ１３０１の制御には、モータステップ制御用の制御ＣＬＫ信号と、モータに流す電流を制御する電流制御信号を用いる。ステッピングモータは、モータ制御部へ入力される制御ＣＬＫに同期しステップ角を進めモータ軸を回転させる。モータに流す電流は、必要なトルクに対して調整するため、電流制御信号を基準としてモータ制御部１３００が調整を行う。ステッピングモータ１３０１を回転させる場合、適正な電流を流す必要がある。電流が少なすぎる場合は、脱調し回転が停止し、電流が多すぎる場合は発熱が大きくなったり、振動を生んだりする場合がある。図１４はステッピングモータ１３０１の制御ＣＬＫ周波数とモータ電流の関係を示した図である。ステッピングモータ１３０１が加速・減速するときは、トルクが大きくなるため、電流値を大きく取る必要がある。また、定常回転動作時は、加速・減速時のトルクは必要なくなるため電流を絞ることができる。

本実施例において、実施例１で説明をしたＰＷＭ信号生成部５１３を電流制御信号Ｖｒｅｆｍを生成する回路として転用する。ＰＷＭ信号の出力に関する説明は実施例１の説明と同様である。

画像形成装置１００で用いられるステッピングモータ１３０１は、ジョブ実行時に、回転と停止を繰り返している。ステッピングモータ１３０１の回転制御はＣＰＵ５００によって行われ、紙搬送時のセンサ信号の状態などから判断している。センサ信号の状態によっては、緊急で停止させなければいけない場合が存在する。そのため、モータ停止時の電流設定は、ごく短い時間で行う必要がある。電流制御信号Ｖｒｅｆｍの応答時間は、ＰＷＭ信号の出力の周期と、ＬＰＦ６０２によって決まる。ＬＰＦ６０２の時定数が大きい場合は、応答時間は遅くなってしまう。一方、ＬＰＦ６０２が小さい場合は、ＰＷＭ信号のリップル電圧が大きくなるため、安定した電流を供給できず、ステッピングモータ１３０１が脱調する恐れがある。

図１６は、ＰＷＭ信号の出力と電流制御信号Ｖｒｅｆｍのリップルを電圧表した図である。ＰＷＭ出力周期Ｔｐｗｍとフィルタの時定数によって、電流制御信号Ｖｒｅｆｍの最大値Ｖｏ＿ｍａｘと最小値Ｖｏ＿ｍｉｎの値が決まる。また、ＰＷＭ出力の分解能が高くなければ、電流制御信号Ｖｒｅｆｍによる設定電流が荒くなってしまい、余分な電流を流す必要が発生する。そのためＰＷＭ信号の出力はより高分解能であることが望ましい。

図１７は、高分解能ＰＷＭ信号の出力と従来のＰＷＭ信号の出力において、電流制御信号Ｖｒｅｆｍを同じリップル電圧以内にするためのフィルタを設定した場合の応答を示した図である。応答性を良化し、リップル電圧を一定レベルに抑えるためには、時定数を減らした割合分、ＰＷＭ信号の出力周波数を上げる必要がある。例えば、時定数を半分にした場合は、周波数は２倍にする必要がある。

このような場合でも、ＰＷＭ信号生成部５１３を低速ＣＬＫで動作する領域と、高速ＣＬＫで動作するシフトレジスタ５１９に分けることで、より高分解能なＰＷＭ信号を生成することが可能となる。その結果、電流制御電圧Ｖｒｅｆｍの分解能を得ることができる。

［実施例３］
図１８は、実施例３の一次転写高圧部の構成を示す図である。感光ドラム１０１上に現像された各色のトナー像は、転写ブレード１０４に印加される転写バイアスによって担持体ベルト１０５に転写される。図１８においては、高圧生成部２００１内の高圧トランス駆動のため、高圧制御ＣＬＫをＣＰＵ５００より出力している。また、ＰＷＭ信号をＬＰＦ６０２で平滑した高圧基準電圧Ｖｒｅｖｈにより高圧出力電圧の制御を行う。転写バイアス電圧は抵抗２００３，２００４で分圧されＣＰＵ５００のＡＤ入力にフィードバックし、高圧基準電圧Ｖｒｅｆの調整を行っている。なお、本実施例では、高圧ＣＬＫの出力や転写バイアス電圧のフィードバックをＣＰＵ５００としているが、限定するものではない。

高圧制御においては、ＰＷＭ信号のパルス幅の精度が、画像の濃度ムラにつながる。例えば、転写バイアスのフィードバックによりＰＷＭ信号を１ずらしたときの高圧基準電圧Ｖｒｅｆｈが大きいと、制御が切り替わったタイミングで画像上の色が変わり、品質が悪くなる。そのため、高分解能でＰＷＭ信号のパルス幅を制御可能となる。本実施例に関わる構成では、高圧基準電圧ＶｒｅｆｈとしてＰＷＭ信号を用いる。ＰＷＭ信号の生成方法に関する説明は実施例１に記載した通りである。

このような場合でも、ＰＷＭ信号生成部５１３を低速ＣＬＫで動作する領域と、高速ＣＬＫで動作するシフトレジスタ５１９に分けることで、より高分解能でＰＷＭ信号を生成することが可能となる。その結果、高圧基準電圧Ｖｒｅｆｈの制御分解能を向上させることができる。

５１３ ＰＷＭ信号生成部
５１４ レジスタ
５１５ カウンタ
５１８ パターン生成部
５１９ シフトレジスタ

Claims (3)

1. パルス信号を生成するパルス信号生成回路であって、
   前記パルス信号の立ち上がりを示す立ち上がりデータ、および前記パルス信号の立ち下がりを示す立ち下がりデータを複数のビットデータを含むビットパターンとして生成し、前記立ち上がりデータと前記立ち下がりデータとを用いた論理演算によって複数のビットデータを含むビットパターンを生成するパターン生成部と、
   クロック信号を生成するクロック信号生成部と、
   前記パターン生成部によって生成された前記ビットパターンがセットされるシフトレジスタと、を備え、
   前記クロック信号に同期して前記シフトレジスタが前記ビットパターンを１ビットずつ出力することによってパルス信号を生成するパルス信号生成回路。
2. 前記パルス信号を平滑化して基準電圧を生成する平滑化回路を備える請求項１に記載の画像形成装置。
3. レーザ光を出射するレーザ光源と、
   前記レーザ光源に電流を供給するレーザドライバと、を備え、
   前記レーザドライバには前記基準電圧が作用し、前記レーザドライバに作用する前記基準電圧に応じて前記レーザドライバから前記レーザ光源に供給される前記電流の値が変化することを特徴とする請求項２に記載の画像形成装置。

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