JP2011189514A - 画素クロック生成装置、画像形成装置 - Google Patents

Abstract

【課題】１つの光源が２つ以上の複数の光走査位置を時間的にずらして光走査する画像形成装置において、各々の光走査位置で走査速度に異なる誤差が生じても、それぞれ高精度に補正できる画素クロックを生成する画素クロック生成装置を提供すること。
【解決手段】画素の処理タイミングとなる画素クロックを生成する画素クロック生成装置１１１であって、タイミング検出手段１０８，１０９が周期的に検出する信号の時間間隔を検出する時間間隔検出手段２，３と、Ｎ個（≧２）の目標値を循環して変更し、時間間隔と該目標値とを比較して、目標値との誤差を出力する比較手段５と、比較手段が出力するＮ個の目標値毎に、誤差を抑制する画素クロック周波数の周波数指示信号を、循環して演算する周波数演算手段７と、高周波クロックを生成する高周波クロック生成手段１と、 高周波クロックを基準に周波数指示信号に応じた画素クロックを生成する画素クロック生成手段４と、を有する。
【選択図】図１

Description

本発明は、画素クロック生成装置及び画像形成装置に関し、特に、各種の誤差を補正して画素クロックを高精度に生成できる画素クロック生成装置及び画像形成装置に関する。

図２６は、従来の画像形成装置の概略構成図である。図２６に示す画像形成装置は例えば電子写真方式にて画像形成を行う、レーザプリンタ、デジタル複写機等である。図２６に示すように、半導体レーザユニット１００９から照射されたレーザ光は、回転するポリゴンミラー１００３によりスキャンされ、走査レンズ１００２を介して被走査媒体である感光体１００１上に光スポットを形成し、感光体１００１を露光させて静電潜像を形成する。このとき、ライン毎に、フォトディテクタ１００４が走査ビームを検出する。

位相同期回路１００６は、クロック生成回路１００５からのクロックの供給を受け、フォトディテクタ１００４の出力信号に基づいて、１ライン毎に、位相同期のとれた画像クロック（画素クロック）を生成して、画像処理ユニット１００７とレーザ駆動回路１００８へ供給する。また、半導体レーザユニット１００９は、画像処理ユニット１００７により生成された画像データと位相同期回路１００６により１ライン毎に位相が設定された画像クロックに従い、半導体レーザの発光時間をコントロールすることにより、感光体１００１上の静電潜像の形成をコントロールする。

このような走査光学系において、走査速度のムラは画像の揺らぎとなり画像品質の劣化を招く。特にカラー画像においては、各色の主走査でドットの位置ずれが生じるため色ずれを生じ、色再現性の劣化、解像度の劣化を招く。従って高品位の画質を得るためには走査速度ムラの補正は不可欠である。

この走査速度ムラ（誤差）は大別すると以下のものが挙げられる。それぞれについて主な要因を述べる。
（１）ポリゴンミラーの面毎（走査ライン毎）の誤差 （以下、適宜、面毎の誤差と称する）
このような走査速度ムラを引き起こす要因としては、ポリゴンミラー等の偏向器の偏向反射面の回転軸からの距離のばらつき（すなわちポリゴンミラーの偏芯）や、ポリゴンミラーの各面の面精度などがある。この種の誤差は数ライン（例えばポリゴンミラーの面数分のライン数）の周期性を持った誤差となる。
（２）走査平均速度変動による誤差
走査平均速度とはポリゴンミラーの各面の走査速度の平均を示し、このような走査速度ムラを引き起こす要因としては、ポリゴンミラーの回転速度の変動や、温度、湿度や振動等の種々の環境変動による走査光学系の変動によるものがある。また温度変動等により光源である半導体レーザの発振波長が変化するため走査光学系の色収差により走査速度が変動するものなどがある。この種の誤差は比較的緩やかな変動となる。

また、例えば半導体レーザアレイ等の複数の光源を備え、共通の走査光学系で複数の光ビームを同時に走査するマルチビーム光学系の場合、次のような走査速度ムラも発生する。
（３）光源毎の誤差
この誤差の主な要因としては、各光源の発振波長に差があり、走査光学系の色収差により走査速度が変動する。なお発振波長の変動は光源毎に異なるので、（２）の誤差は光源毎に異なることもある。また複数の光源の組み付け精度によっても複数ビームの走査速度に差を生じる。

さらには、複数の感光体・走査光学系を備えて多色対応とした（タンデム方式と称される）画像形成装置の場合、次に示す各走査光学系の走査速度差が、画像品質に大きく影響する。
（４）走査光学系毎の誤差
この誤差の主な要因としては、走査光学系の各部品の製造精度や組付け精度、経時変化などによる変形などがあり、光源も異なるので前述の（３）の誤差も生じる。この誤差は、走査平均速度そのものが異なり、さらに上記誤差（１）、（２）が個別に生じる。
なお、このような画像形成装置の中には走査光学系の一部ユニットを共通に用いるものもあるが、それぞれの光源から被走査媒体（感光体）への光路は異なるので、これも（４）に含まれる。

これらの走査速度の誤差を補正する方法として、画素クロックの周波数を走査速度に応じて変化させる方法がある。これは走査の開始から終了までの画素クロックのカウント数が所定値になるよう画素クロックを発生させる発振器の周波数を制御（いわゆるPLL（Phase Locked Loop）制御）するものである。

しかしながら、従来のような画素クロック周波数の制御方法では次のような問題があった。すなわち、位相比較を行う基準クロックの周波数が１ラインの周波数であるので、発振する画素クロックに対して極めて低く（数千〜数万分の１）、充分なPLLのオープンループゲインが確保できず、充分な制御精度を得ることができない。また、外乱にも弱くクロック周波数が変動してしまい精度の良いクロックが生成できない。さらには、面毎の誤差を補正する場合は、１走査毎に発振器であるVCOの制御電圧を変化させるため、クロック周波数が安定して発振するまでに時間を要してしまう。

また、走査速度の誤差を補正する別の方法として、生成した高周波クロックを基に画素クロックの位相制御を行う方法がある。これは走査の開始から終了までの高周波クロックのカウント数が所定値になるよう画素クロックの位相を制御する技術である。

この高周波クロックは、例えば水晶発振器のような精度のよいクロックを基準クロックとして生成できるので、精度のよいクロックが得られ、これを基準に画素クロックの位相制御を行うので、画素クロックの制御精度もよいものが生成できる。しかしながら、画素クロックの位相制御を適宜行うことにより、走査速度の誤差を補正しているため、この１走査ライン分の位相制御データを生成する必要があり、さらに画素クロックの位相変化による局所的な偏差を低減するためには、すなわち高精度な画素クロックを生成するためには、高分解能な位相制御を行う必要があるので位相制御データが増大する。よって、この位相制御データを高速かつ高精度に生成することは容易ではなく、リアルタイム制御を行うには非常に高速な制御回路が必要となり容易に実現できるものではなかった。また、面毎の誤差を補正する装置に適用する場合には、面毎に位相制御データを生成する必要があり、高精度な補正をするためには膨大な位相制御データの生成と格納が必要になり、容易に実現できるものではなかった。さらに、走査光学系の各ユニットの精度誤差や組付け誤差により、１ラインの走査中にも走査速度の変動が生じる。

（５）非線形性誤差
図２７（a）は１ライン中の走査速度の非線形性誤差の一例を示すものである。横軸ｘは走査ラインの位置であり、縦軸は位置ｘに対する走査速度V(x)である。一点鎖線Vavgは１ライン中の走査速度の平均値である。このような走査速度の変動を生じた時、一定速度で走査した理想値からのずれΔは同図（b）のようになる。これはすなわちドット位置ずれを意味し、画像劣化を招く。なお、図２７において位置X2からX1の方向に走査する場合は、理想値からのずれΔは点線のようになる。従って、特にこのように走査中心に対して非対称な位置ずれが生じる走査光学系において、走査を双方向に行う場合、色ずれが大きくなり、画像劣化は大きくなるおそれがある。

さらにはポリゴンミラーの各面の面精度により、この非線形性誤差の誤差量及び分布は面毎に異なることもある。また、この誤差は走査光学系毎にも異なる。

このような走査速度の非線形性誤差を補正する方法として、走査ライン中の位置に対応して画素クロックの周波数を変調し補正する方法がある。しかしながら、画素クロックの中心周波数の生成が従来と同様のため、前述したように精度よいクロックが生成できず、十分な補正ができないため、高画質化の要求に対しては不十分であった。

これらの問題を解決するものとして、上記（１）〜（５）による走査速度の誤差及び非線形性誤差が生じても高精度に補正できる画素クロックを生成する技術がある（例えば特許文献１参照。）。

特許文献１に開示された画素クロック生成装置は、高周波クロック生成部が高周波クロックを生成し、第１エッジ検出部２が入力する第１の同期信号を検出し、第２エッジ検出部が第２の同期信号を検出し、比較部が検出された第１の同期信号および第２の同期信号間の時間間隔と目標値とを比較して誤差を出力する。分周器は、高周波クロック生成部によって生成される高周波クロックを分周して画素クロックを生成する。周波数演算部は、比較部によって出力された誤差に基づいては、画素クロック周波数を指定する周波数指示信号を出力して、画素クロックを補正し、走査速度の誤差を補正する。
一方で、タンデム方式の画像形成装置において、光源数を減らしながらも高速な画像出力を可能にする画像形成装置も提案されている（例えば、特許文献２参照。）。

図２８は、この特許文献２で提示されている画像形成装置における光走査装置である。光源９０１、９０１'から照射される光ビームが、それぞれ２つの感光体９１１a及び９１１ｂを時間的にずらして交互に走査しており、２つの静電潜像画像を形成する。また、特許文献２では、１つの光源に対しては１つのレーザ駆動回路が備えられ、１ライン毎交互に、２つの感光体に形成する画像を１つのレーザ駆動回路が変調している。

このとき、１つの光源から照射される光ビームが感光体ドラム１５７ａ、ｂを走査する走査速度は、上述した要因で誤差を生じる可能性がある。すなわち、感光体ドラム１５７aを走査する光ビームは多面鏡式光偏向器９０７の上ポリゴンミラー９０７aにより偏向され、感光体ドラム１５７ｂを走査する光ビームは下ポリゴンミラー９０７ｂにより偏向されるため、それぞれのポリゴンミラーの精度により（１）ポリゴンミラーの面毎（走査ライン毎）の誤差を生じ、それぞれこの誤差が異なる。また、各々の感光体を走査するまでに経由する光学部品が異なるため（４）走査光学系毎の誤差も異なる。同様に（５）非線形性誤差も異なる。したがってそれぞれの感光体で形成される画像において主走査ドット位置ずれが生じるため色ずれを生じ、色再現性の劣化、解像度の劣化といった画像品質の劣化を招く可能性がないわけではない。

引用文献１の画素クロックをタンデム方式の画像形成装置に適用することも考えられる。しかしながら、このように１つの光源が２つ以上の複数の光走査位置を時間的にずらして光走査する場合、この１つの光源を駆動するのに基準となる画素クロックも１つである（つまり制御対象は１つである）。しかし、それぞれの光走査位置においては走査速度の誤差および非線形性誤差が異なるため（制御目標値自体も異なるため）、１つの画素クロックでこれらの誤差を高精度に補正するには不十分であった。

上記課題に鑑み、本発明は、１つの光源が２つ以上の複数の光走査位置を時間的にずらして光走査する画像形成装置において、各々の光走査位置で走査速度に異なる誤差が生じても、それぞれ高精度に補正できる画素クロックを生成する画素クロック生成装置及び画像形成装置を提供することを目的とする。

本発明は、画素の処理タイミングとなる画素クロックを生成する画素クロック生成装置であって、第１の信号と第２の信号の時間間隔を検出する時間間隔検出手段と、Ｎ個の目標値を循環して変更し、該目標値に対応した前記時間間隔と前記目標値との誤差をそれぞれ出力する比較手段と、Ｎ（≧２）個の前記目標値毎に、前記誤差を補正した画素クロックの周波数指示信号を、循環して演算する周波数演算手段と、高周波クロックを生成する高周波クロック生成手段と、 前記高周波クロックを基準にして、前記周波数指示信号に応じた前記画素クロックを生成する画素クロック生成手段と、を有することを特徴とする。

１つの光源が２つ以上の複数の光走査位置を時間的にずらして光走査する画像形成装置において、各々の光走査位置で走査速度に異なる誤差が生じても、それぞれ高精度に補正できる画素クロックを生成する画素クロック生成装置及び画像形成装置を提供することができる。

画像形成装置の全体構成の一例を示す図である。 タンデム方式の画像形成装置の光学系の側面図を模式的に示す図の一例である。 信号のタイミング図の一例である。 画素クロック生成部の構成図の一例である。 比較部の詳細な構成図の一例である。 周波数演算部の詳細な構成図の一例である。 周波数設定値変換部の詳細構成図の一例である。 周波数演算部による周波数設定値算出動作を示すフローチャート図の一例である。 変調データ生成部の動作を説明するためのタイミング図の一例である。 画素クロック生成部の構成図の一例である（第２の実施形態）。 高周波クロック生成部で生成される各クロックのタイミングを示す図の一例である。 高周波クロック生成部の構成例を示す図の一例である。 計数部の構成例を示す図である。 画素クロック出力部の構成例を示す図の一例である。 計数部及び画素クロック出力部の各信号のタイミングの一例を示す図である。 比較部の詳細な構成図の一例である。 比較部の動作を説明するためのタイミング図の一例である。 変調データ生成部の構成例を示す図である。 変調データ生成部の動作を説明するためのタイミング図の一例である。 画素クロック生成部の構成図の一例である（第３の実施形態）。 走査位置ｎに対する走査速度Ｖ(n)等の関係を示す図の一例である。 周波数変調データ生成部の概略構成図の一例である。 周波数変調部の概略構成図の一例である。 画素クロック生成部の構成図の一例である（第４の実施形態）。 画像形成装置全体構成図の一例である。 従来の画像形成装置の概略構成図である。 １ライン中の走査速度の非線形性誤差の一例を示すものである。 従来の画像形成装置における光走査装置を示す図である。

以下、本発明を実施するための形態について、図面を参照しながら実施例を挙げて説明する。

〔第１の実施形態〕
図１は、第１の実施形態としての画像形成装置の全体構成の一例を示す。この画像形成装置は、タンデム方式と称される複数の感光体を有する多色対応の画像形成装置である。図２は、このタンデム方式の画像形成装置の光学系の側面図を模式的に示す図の一例である。なお、図示の簡単のため、図１では多面鏡式光偏向器９０７（上段ポリゴンミラー９０７ａ、下段ポリゴンミラー９０７ｂ）から光走査位置に至る光路上のミラー９０９等の一部の光学部品の図示を省略し、光路が直線となるように描く等、図１と図２は図面構成上、各部の位置は完全には一致しない部分がある。

タンデム方式の画像形成装置５００は、シアン、マゼンダ、イエロー、ブラックの各色に対応した別々の感光体を備え、走査光学系もそれぞれの感光体に対応して備えられ、各色に対応した画像（静電潜像）をそれぞれの感光体上に形成するようになっている。したがって本実施形態としての画像形成装置５００は、１枚の画像形成媒体（例えば、紙）に各色の画像を転写することにより、カラー画像を形成する。小型化のため走査光学系の一部を共通化した形態も採られるが、それぞれの光路は異なるので、異なる画像形成装置５００を複数個備えたものと考えてよい。

図１，２において、多面鏡式光偏向器９０７は２段構成のポリゴンミラーを有し、点線を軸として反時計回りに回転している。１つの半導体レーザ９０１ｃが上下に分割され、それぞれ上段と下段のポリゴンミラーで反射され、１つの半導体レーザ９０１ａが上下に分割され、それぞれ上段と下段のポリゴンミラーで反射される。この構成により、４つのレーザ光が４つの感光体をほぼ同時に走査することができる。

まず、図１に示すように、光源としての半導体レーザ９０１ａから出射される１本のレーザ光は、カップリングレンズ（未図示）により平行光束化され、アパーチャ（未図示）を通過してビーム整形されたのち、ハーフミラープリズム９０４ａに入射して、副走査方向に分離した２本の光ビームにビーム分割される。図１ではこの２本の光ビームの光路は紙面と平行に配されるため、上下に重なっている。

副走査方向に分割された２本の光ビームは、副走査方向に配列されたシリンドリカルレンズ９０５ａ，ｂ（紙面の上下に重なり合うように配置されている。）により、それぞれ副走査方向へ集光され、多面鏡式光偏向器９０７に入射する。 多面鏡式光偏向器９０７は、４面の偏向反射面を持つポリゴンミラーを回転軸方向へ２段に積設し、ポリゴンミラー相互の偏向反射面を回転方向へずらして（例えば、４５度。ポリゴンミラーの面数に依存する。）一体化したものである。

多面鏡式光偏向器９０７により偏向される光ビームは、それぞれ上下の第１走査レンズ９０８ａと９０８ｂ、それぞれが第２走査レンズ９１０ａ，ｂを透過する。２つの光ビームは、折り返しミラー１５３ａ〜ｄ、１５５ａ〜ｄ、ミラー１７０ａ〜ｄを経由して、２つのレンズの作用により光走査位置９１１ａ，ｂに光スポットを形成し、これら光走査位置を図１の矢印方向に光走査する。 つまりシリンドリカルレンズ９０５ａを透過した光ビームはこのうち上段のポリゴンミラー９０７ａで偏向され、光走査位置９１１ａを走査する。シリンドリカルレンズ９０５ｂを透過した光ビームはこのうち下段のポリゴンミラー９０７ｂで偏向され、光走査位置９１１ｂを走査する。

同様に、半導体レーザ９０１ｃから出射される１本のレーザ光は、（未図示）により平行光束化され、アパーチャ（未図示）を通過してビーム整形されたのち、ハーフミラープリズム９０４ｃを経由して、副走査方向に分離した２本の光ビームにビーム分割される。副走査方向に分割された２本の光ビームは、副走査方向（上下方向）に配列されたシリンドリカルレンズ９０５ｃ、９０５ｄにより、それぞれ副走査方向へ集光され、多面鏡式光偏向器９０７に入射して偏向される。多面鏡式光偏向器９０７により偏向される光ビームは、それぞれ第１走査レンズ９０８ｃ，ｄ、第２走査レンズ９１０ｃ，ｄを透過する。２つの光ビームは、これら２つのレンズの作用により光走査位置９１１ｃ，ｄに光スポットを形成し、それぞれの光走査位置を矢印方向に光走査する。
図２に示すように、この４つの光走査位置９１１ａ，ｂ，ｃ，ｄには、それぞれ感光体ドラム１５７ａ、ｂ、ｃ、ｄが配置され、これら４個の感光体ドラム１５７ａ、ｂ、ｃ、ｄに形成される静電潜像をマゼンタ、イエロー、シアン、黒のトナーで個別に可視化し、中間転写ベルト１５８上にカラー画像を形成する。なお、光走査位置９１１の点線矢印の示す領域がそれぞれの主走査方向の画像領域を示す。

また光走査位置９１１ａ、ｂ、ｃ、ｄの画像領域外の両端には、それぞれフォトディテクタ（以下、適宜ＰＤと略する）１０８ａ、ｂと１０９ａ、及び、ＰＤ１０８ｃ、ｄと１０９ｃ、ｄが配置されており、ＰＤ１０８ａ、ｂ、ｃ、ｄにより走査の開始が、ＰＤ１０９ａ、ｂ、ｃ、ｄにより走査の終了が検出される。光学系の各部品の添え字ａ〜ｄは、それぞれ光走査位置９１１の添え字ａ〜ｄと対応している。

ＰＤ１０８ａ、ｂは、入射されたレーザ光をそれぞれ第１の同期信号SPSYNCa、SPSYNCbに、ＰＤ１０９ａ、ｂは、入射されたレーザ光をそれぞれ第２の同期信号EPSYNCa、EPSYNCbに変換し、画素クロック生成部１１１aに供給する。同様に、ＰＤ１０８ｃ、ｄは、入射されたレーザ光をそれぞれ第１の同期信号SPSYNCc、SPSYNCdに、ＰＤ１０９ｃ、ｄは、入射されたレーザ光をそれぞれ第２の同期信号EPSYNCc、EPSYNCdに変換し、画素クロック生成部１１１aに供給する。

画素クロック生成部１１１ａは、対となる同期信号SPSYNCa及びEPSYNCaと、SPSYNCb及びEPSYNCbから、２つのＰＤ間をレーザ光が走査する時間間隔を測定し、その時間間隔に予め定められた所定数のクロックが収まるように求められた周波数の画素クロックPCLKを生成する。なお、画素クロック生成部１１１ａには２つの同期信号の組（SPSYNCa及びEPSYNCa）または（SPSYNCb及びEPSYNCb）が、時間差を持って交互に供給されるので、画素クロック生成部１１１ａはそれぞれの時間間隔を測定し、それに応じて画素クロックPCLKを生成する。この画素クロック生成部１１１の構成については後述する。画素クロックPCLKは画像処理部１１２ａと変調データ生成部１１３ａに供給される。

ＰＤ１０８ａ，ｂの出力信号である第１の同期信号SPSYNCa,bは、ライン同期信号として画像処理部１１２ａにも与えられる。画像処理部１１２ａは、画素クロックPCLKを基準に２色分の画像データを生成し、この２色分の画像データを第１の同期信号SPSYNCa,bに応じて１ラインずつ交互に出力する。変調データ生成部１１３ａは、画素クロックPCLKを基準として、入力された画像データから変調データを生成し、レーザ駆動部１１４ａを介して半導体レーザ９０１ａを駆動する。

同様にして、画素クロック生成部１１１ｃにより画素クロックPCLKを生成し、画像処理部１１２ｃ、変調データ生成部１１３ｃにより画像データに応じたら変調データを生成し、レーザ駆動部１１４ｃを介して半導体レーザ９０１ｃを駆動する。なお、画素クロック生成部１１１ａと１１１ｃは、同様の機能・動作を果たすので適宜説明は省略する。

〔SelULについて〕
図３は、図１、２における一部の信号のタイミング図の一例を示す。図３は画素クロック生成部１１１ａのタイミング図であるが、画素クロック生成部１１１ｃのタイミング図も同様に説明できる。

図３において、横軸は時間である。(a)の信号は、レーザ駆動部１１４ａにより駆動される半導体レーザ９０１ａの光強度波形を示し、(b)〜(e)の信号は、それぞれＰＤ１０８ａ、ｂとＰＤ１０９ａ、１０９ｂで検出される同期信号SPSYNCa、EPSYNCa、SPSYNCb及びEPSYNCbを示す。

多面鏡式光偏向器９０７は、２段に積設された２つのポリゴンミラーが相互の偏向反射面を回転方向へずらして一体化されており、２つのビーム光がそれぞれの上下段のポリゴンミラーで偏向され、２つの光走査位置を互いに時間的にずれて走査している。図３においては、光走査位置９１１ａを走査している期間を期間Ａ、光走査位置９１１ｂを走査している期間を期間Ｂとして示した。期間Ａ、Ｂを合わせて走査１周期であり、これが繰り返される。

期間Ａ中、斜線部Ｔwaが光走査位置９１１ａにおける画像領域に対応しており、感光体ドラム１５７ａで形成する画像が１ライン毎変調データとして生成され、これに応じて半導体レーザ９０１ａが駆動されている。矩形で示されたＴsa、Ｔeaはそれぞれ第１の同期信号SPSYNCa及び第２の同期信号EPSYNCaを検出するために、対応するＰＤ１０８ａ、ｂとＰＤ１０９ａ、ｂの走査位置近傍で半導体レーザ９０１ａを強制点灯させるための期間である。

同様にして期間Ｂでは点線部Ｔwbが光走査位置９１１ｂにおける画像領域に対応しており、感光体ドラム１５７ｂで形成する画像が１ライン毎変調データとして生成され、これに応じて半導体レーザ９０１ａが駆動されている。また同期信号検知のためＴsb、Ｔebの期間強制点灯される。

信号(h)のSelULは、期間Ａか期間Ｂかを示すための信号であり、後述するように画素クロック生成部１１１ａは、SelULに基づき処理を行う。期間ＡがSelULの「Ｈ」、期間ＢがSelULの「Ｌ」に対応すると決めた場合、例えばEPSYNCaの検出で「Ｌ」に、EPSYNCbの検出で「Ｈ」に、SelULが変化するよう生成する。

また、図１の実施形態ではＰＤ１０８、１０９はそれぞれの光走査位置に配置したが、一方の光走査位置にのみ配置し、他方の走査位置での検出はミラーにより光路を変え配置した不図示のＰＤに入射するようにして共有しても良い。この構成の場合、第１の同期信号は、信号(f)のようにSPSYNCaとSPSYNCbとを論理和した第１の同期信号SPSYNCabとなる。同様に第２の同期信号は信号(g)のように、EPSYNCaとEPSYNCbとの論理和した第２の同期信号EPSYNCabとなる。この場合はSelULによりどちらの光走査位置に対応した同期信号であるかが判別できる。また、この場合は例えばEPSYNCabの検出の度にSelULを「Ｈ」と「Ｌ」を切り替えるようにに生成すればよい。また、共有するＰＤはＰＤ１０８又はＰＤ１０９のどちらか一方でもよい。

〔画素クロック生成部１１１〕
次に上述の画像形成装置における画素クロック生成部１１１の詳細な実施形態を図面に基づき説明する。

図４は、画素クロック生成部１１１の構成図の一例を示す。図４の画素クロック生成部１１１は画素クロック生成部１１１ａを例に説明するが、画素クロック生成部１１１ｃにおいても同様である。

図４の画素クロック生成部１１１において、高周波クロック生成部１は基準クロックRefCLKを基に、逓倍した高周波クロックVCLKを生成するものであり、一般的なPLL（Phase Locked Loop）回路により構成される。

基準クロックRefCLKを供給する素子に、例えば精度のよい水晶発振器出力を用いることにより精度のよい高周波クロックVCLKが得られる。この高周波クロックVCLKを基準に画素クロックPCLKを生成する。分周器４は、高周波クロックVCLKをＭ分周した画素クロックPCLKを生成し、画素クロック生成手段としての機能を果たす。分周器４は、例えばＭ進カウンタにより構成され、カウント値countMを出力する。ここで第１の同期信号SPSYNCabの立ち上がりで分周器４がカウントを開始するようにすれば、走査開始時点に位相同期した画素クロックを生成できる。

また、分周比Ｍは周波数演算部７からの画素クロック周波数指示信号Mnowに従って変更される。このように画素クロックPCLKの生成は安定かつ高精度に発振させた高周波クロックVCLKを分周することにより生成されるので、この分周比を変更することにより瞬時にかつ安定に画素クロック周波数を変更することが可能となる。よって、ライン毎周波数を変更しても瞬時に移行できる。

第１エッジ検出部２は、第１の同期信号SPSYNCabの立ち上がりエッジを、高周波クロックVCLKを基準として検出するものであり、同期信号SPSYNCの立ち上がりを検出すると画素クロックPCLKに同期した検出パルスSPplsを出力する。図４では第１エッジ検出部２に、第１の同期信号SPSYNCaとSPSYNCbとの論理和した信号SPSYNCaを供給しているが、両方を供給しそれぞれ立ち上がりを検出するようにしてもよい。

第２エッジ検出部３は、第２の同期信号EPSYNCabの立ち上がりエッジを高周波クロックVCLKを基準として検出し、検出パルスEPplsを出力する。また、第２エッジ検出部３は、画素クロックPCLKに至らない高周波クロックVCLKを分周器４が途中までカウントしたカウント値EPmをカウントし、比較部５に出力する。第２エッジ検出部３に対しても、EPSYNCaとEPSYNCbの両方を供給するようにしてもよい。

判別信号生成部８は、２つの走査期間Ａ，Ｂのうちどちらの走査期間を走査しているかを示す判別信号SelULを生成する。判別信号生成部８は、第２の同期信号EPSYNCabの立ち上がりが検知される度に、「Ｈ」と「Ｌ」とが交互に繰り返すように生成される。なお、第２の同期信号EPSYNCabの立ち上がりが検知されてから、所定時間後（EPSYNC検出からSPSYNC検出までの時間に入るよう適宜定めた時間。例えば、第２の同期信号EPSYNCabの直後）に判別信号SelULは「H」又は「L」に切り替わる。もちろん判別信号生成部８への入力はSPSYNCabであってもよい。

比較部５は、入力される判別信号SelULの極性「H」又は「L」に応じて動作が変わる。期間Ａにおいて比較部５は、２つの同期信号SPSYNCa、EPSYNCa間の時間Tlineを検出し、書き込み周波数とＰＤ１０８ａとＰＤ１０９ａとの距離に応じて予め定められた基準時間と、計測した時間Tlineとの差を当該ラインの誤差Lerrとして算出する。つまり適正な走査時間（基準時間）と当該ラインの走査時間Tlineとの差が走査速度の誤差である。

この誤差Lerrは高周波クロックVCLKを基準としてカウントし演算を行っても良いが、高周波クロックVCLKは非常に高周波であり、またカウントするビット数も非常に大きくなるので、回路規模、消費電力の点で不利である。そこで本実施形態では、時間Tlineを、M分周された画素クロックPCLKを基準としてカウントし、走査時間（基準時間）である基準値RefNaと比較をし、最後に高周波クロック基準の当該ラインの誤差Lerrとして変換している。

また期間Ｂにおいては、比較器５は、２つの同期信号SPSYNCb、EPSYNCb間の計測時間と、ＰＤ１０８ｂとＰＤ１０９ｂとの距離に応じて予め定められた基準時間（同様に基準値RefNbで表される）との差を当該ラインの誤差Lerrとして算出する。なお、図４では第１エッジ検出部２により、同期信号SPSYNCaとSPSYNCbとを論理和した信号SPSYNCabの立ち上がりを検知しSPplsを供給しているので、判別信号SelULの極性によりSPplsが同期信号SPSYNCaに対する立ち上がりか、同期信号SPSYNCbに対する立ち上がりかが判別できる。同様にEPSYNCaとEPSYNCbとの判別もできる。

＜比較部５＞
図５は比較部５の詳細な構成図の一例である。カウンタ１１は、画素クロックPCLKを基準にカウントするカウンタであり、第１エッジ検出部２から入力されるSPplsで０にリセットされ、第２エッジ検出部３から入力されるEPplsでカウントを停止する。セレクタ１４は判別信号SelULに応じて基準値RefNaかRefNbかを選択していずれかの基準値RefNを出力する。減算器１２はカウント停止後のカウンタ１１の値Nから基準値RefNの減算を行い、減算結果diffNを出力する。誤差演算部１３は、減算部１２から出力されたdiffNと、対象ラインの周波数設定値Ｋと（VCKLを基準にしたカウント値に戻す）、第２エッジ検出部３から出力されたカウント値EPmとを用いて、以下の（式１）に示す演算を行い、高周波クロックVCLKの周期Tvを単位とする誤差Lerrを出力するようになっている。なお、周波数設定値Ｋは、分周器４に設定された分周比Ｍの１ラインの平均を表す実数であり、周波数演算部７の後述する設定値保持部４２から取得することができる。
Lerr = diffN・K+EPm （式１）
ここで、diffN = n - RefN, Tp = K・Tv, Tp：PCLKの周期である。
なお、基準時間が目標とする画素クロック周期の整数倍でない場合、RefNを固定小数とするか、又は、その端数を高周波クロックVCLKのサイクル数に換算し、これをRefMとして誤差演算部１３に入力し、
Lerr = diffN・K + EPm-RefM （式１'）
と演算するようにすると、より正確な画素クロック周波数の制御が行えるようになる。

（式１'）を採用する場合、誤差演算部１３の演算の前に、セレクタ１５は判別信号SelULに応じて、基準値RefMaかRefMbかを選択して基準値RefMを誤差演算部１３に出力している。

〔周波数演算部７〕
図４に戻り、周波数演算部７は、誤差Lerrを平滑化して平均誤差データErrを求め、これに従って適正な画素クロック周波数を算出し、これを画素クロック周波数指示信号Mnowに変換して出力する。

図６は周波数演算部７の詳細な構成図の一例を示す。図６に示すように、周波数演算部７は、面平均誤差平滑部２０、面間誤差平滑部２７、面平均周波数演算部３４、面間オフセット保持部３８、加算部４１、設定値保持部４２、周波数設定値変換部４３及び演算制御部４４を備えている。

面平均誤差平滑部２０は、多面鏡式光偏向器９０７を構成する上段ポリゴンミラー９０７ａ、下段ポリゴンミラー９０７ｂの各面に対して、算出された誤差Lerrをポリゴンミラーごとに平滑化した面平均誤差データErr(all)を出力するようになっている。誤差Lerrは、上下段ポリゴンミラー９０７ａ、ｂで交互に走査された当該ラインの誤差Lerrであり、判別信号SelULにより何れのポリゴンミラー９０７ａ、ｂに対応するものか判別できる。つまり、SelUL=「Ｈ」であれば期間Ａ（上段ポリゴンミラー９０７ａでの走査期間）に対応し、「Ｌ」であれば期間Ｂ（下段ポリゴンミラー９０７ｂでの走査期間）に対応する。

面平均誤差平滑部２０は、誤差LerrにゲインKpを乗ずる乗算器と、誤差Lerrを判別信号SelULに従って期間ＡまたはＢ毎に積算し、その積算値を選択出力する積算部２２と、積算部２２の出力する誤差積算値にゲインKiを乗じる乗算部２３と、乗算部２１及び乗算部２３の出力を加算する加算部２４とを有する、ＰＩ（比例＋積算）型の構成である。面平均誤差平滑部２０は、加算部２４による加算結果を面平均誤差データErr(all)として出力する。

期間Ａにおいては、誤差Lerrが上段ポリゴンミラー９０７ａでの走査による誤差であり、誤差積算値も上段ポリゴンミラー９０７ａでの走査による誤差が積算されたものが選択出力されているので、面平均誤差データErr(all)も上段ポリゴンミラー９０７ａでの面平均誤差が算出されている。ここで期間Ａでの面平均誤差データErr(all)、つまり上段ポリゴンミラー９０７ａでの面平均誤差をErra(all)、期間Ｂでの面平均誤差データ（つまり下段ポリゴンミラー９０７ｂでの面平均誤差）をErrb(all)と称することとする。

また、積算部２２は、加算部２５と判別信号SelULに従って切り替えられる２つの積算値保持部２６とを有する。加算部２５は、対象ラインの誤差Lerrと、積算値保持部２６により保持された前ラインまでの積算値が判別信号SelULに従って選択出力されており、これらを加算し、期間に対応した積算値保持部２６の保持値を加算結果で更新するようになっている。

面間誤差平滑部２７は、上下段ポリゴンミラー９０７ａ、ｂのそれぞれ特定の基準面（任意の面でよい）の誤差Lerr(0)あるいはLerr(1)と各面（i面）の誤差Lerr(i)との差分e(i)を平滑化した面間誤差データErr(i)を算出し、出力する。

面間誤差平滑部２７は、上下段ポリゴンミラー９０７ａ、ｂのそれぞれ特定の基準面に対する誤差Lerrを基準面誤差として保持し、対応する基準面誤差をe(ref)として選択出力する基準面誤差保持部２８と、対象ラインの誤差Lerrから基準面誤差保持部２８に保持された基準面誤差をe(ref)を減算し、減算結果e(i)を出力する減算部２９と、ポリゴンミラー９０７ａ、ｂの面毎に減算部２９の減算結果を積算し、ポリゴンミラーの測定対象面（以下「対称面」という）に対応する積算値を出力する積算部３０と、積算部３０の出力にゲインKoを乗じる乗算部３１とから構成され、乗算部３１の出力を各面の面間誤差データErr(i)として出力するようになっている。

ここで積算部３０は、後述する演算制御部４４から供給される面選択信号FNoに従って対象面を選択するようになっている。例えば本実施形態のように４面のポリゴンミラーが２段構成となっており、上下交互に対象面が変わっていく場合には、面選択信号FNoが表す値iは０〜７の範囲でライン毎に循環するようにインクリメントされていく。そしてi=０，２，４，６が上段ポリゴンミラーの各面に、i=１，３，５，７が下段ポリゴンミラーの各面に対応するよう割り当てられる。

ここで、例えばi=0のときの面を上段の基準面と、i=1のときの面を下段の基準面とする。基準面誤差保持部２８は、i=0または1のときの誤差Lerrをそれぞれ保持し、次にi=0または1となったときに保持している誤差Lerrを更新するようになっており、iが偶数のときは基準面i=0で保持した誤差Lerrを、iが奇数のときは基準面i=１で保持した誤差Lerrを選択出力するようになっている。判別信号SelULに従って、基準面i=0で保持した誤差Lerr又は基準面i=１で保持した誤差Lerrを選択的に出力してもよい。

積算部３０は、加算部３２及び積算値保持部３３を備えている。積算値保持部３３は、上下段ポリゴンミラー９０７ａ、ｂの各面の基準面に対する面間誤差の積算値をそれぞれ保持する保持部を面毎に（本実施形態においては、８個）有し、面選択信号FNoに対応する面の面間誤差の積算値を出力するようになっている。加算部３２は、減算部２９の減算結果e(i)と、面選択信号FNoにしたがって出力されている面間誤差の積算値とを加算し、積算値保持部３３に保持されている対象面の面間誤差の積算値を加算結果で更新するようになっている。なお、対象面が基準面（０または１面）であるときの差分は、常に０となるため、０または１面に対応する保持部を省略し、積算値保持部３３は、ｉ＝０、１のときは、面間誤差の積算値として０を出力するようにしてもよい。

演算制御部４４は、検出パルスEPplsの入力毎に周波数演算部７の各部に供給する面選択信号FNoと、周波数演算部７の各保持部に保持値の更新を指示する更新信号（それぞれの保持部に対する更新タイミングは異なるが一括して図示している）とを生成するようになっている。

面平均周波数演算部３４は、乗算部３５、加算部３６及び面平均周波数設定値保持部３７を備えている。乗算部３５は、判別信号SelULに従って、基準値RefNaまたはRefNbの逆数を面平均誤差データErr(all)に乗じるようになっている。面平均周波数設定値保持部３７は、上下段ポリゴンミラー９０７ａ、ｂの各面に対して設定する周波数設定値Ｋの上下段それぞれの平均を表す面平均周波数設定値Kavga及びKavgbを保持するようになっており、判別信号SelULに従って対応する面平均周波数設定値Kavgを選択出力するようになっている。加算部３６は、乗算部３５の乗算結果と、面平均周波数設定値保持部３７に保持され判別信号SelULに従って選択出力されている面平均周波数設定値Kavgと加算し、面平均周波数設定値保持部３７に保持された面平均周波数設定値Kavgを加算結果で更新するようになっている。
このように、面平均周波数演算部３４は、ポリゴンミラー毎に平滑化した面平均誤差データErr(all)と現在の面平均周波数設定値Kavg(n)とから、以下の（式３）に示す演算を行い、次の設定値kavg(n+1)を算出するようになっており、判別信号SelULに従って、上下段それぞれの面平均周波数設定値を算出している。

Kavga(n+1)=Kavga(n)+Erra(all)/RefNa
Kavgb(n+1)=Kavgb(n)+Errb(all)/RefNb （式３）
面間オフセット周波数演算部３８は、乗算部３９及び面間オフセット保持部４０を備えている。面間オフセット保持部４０は、上下段ポリゴンミラー９０７ａ、ｂの各面の基準面に対する周波数設定値Ｋの差を表す面間オフセット値Kofs(i)をそれぞれ保持する保持部を面毎に有し、面選択信号FNoに対応する面の面間オフセット値Kofs(i)を出力するようになっている。

乗算部３９は、判別信号SelULに従って基準値RefNaまたはRefNbの逆数を面間誤差データErr(i)に乗じ、１画素あたりの面間オフセット値Kofs(i)を算出し、面間オフセット保持部４０に保持されている対象面の面間オフセット値Kofs(i)を乗算結果で更新するようになっている。

ここで、面間オフセット値Kofs(i)の取り得る範囲は、画素クロックの周波数設定範囲に比べ、通常は極めて小さな値であるので、ポリゴンミラーの面毎に画素クロックの周波数設定値Ｋを保持するより、面平均周波数設定値Kavgと面間オフセット値Kofs(i)とを保持するようにした方が、保持する値のビット数を大きく削減することができるので、回路規模が削減でき、消費電力も削減できるという効果も得られる
前述したように、面間誤差データErr(i)は、上下段ポリゴンミラー９０７ａ、ｂの基準面と各面の誤差Lerrの差分を平滑化したものであり、ポリゴンミラーの面毎に生じる誤差成分を基準面に対して抽出したものである。面間誤差データErr(i)は、同一装置で同一条件であれば（例えば、ポリゴンミラーの回転速度が同一であれば）ほぼ同一の値となる。

加算部４１は、面平均周波数演算部３４によって算出された面平均周波数設定値Kavga及びKavgbと、面間オフセット周波数演算部３８から出力された面間オフセット値Kofs(i)とを加算し、対象面の周波数設定値K(i)として出力するようになっている。設定値保持部４２は、加算部４１から出力された周波数設定値K(i)を面毎に保持するようになっている。このように、設定値保持部４２には、面間誤差が補正された対象面の周波数設定値K(i)が保持され、対象面に対する周波数設定値Ｋ(i)を出力するようになっている。

したがって、各面の周波数設定値Ｋ(i)は、基準面である０または１面に対してはKavgaまたはKavgbとなり、その他の面に対してはKavg＋Kofs(i)となる。ここでKavgはiに対応したKavgaまたはKavgbの一方を示す。つまりiが偶数のときはKavgaを、iが奇数のときはKavgbを示す。

分周器４に設定する分周比Mnowは自然数であるのに対し、周波数設定値Ｋは、実数であるため、周波数設定値Ｋを整数部Ｍとａ桁（２進数表記）の小数部Ｆとに分け、Na=2^aとすると、K=M+F/Naと表すことができる。周波数設定値変換部４３は、周波数設定値Ｋを分周器４に設定する分周比Mnowに変換する。ここで、分周比MnowをNaサイクルにＦ回、Ｍ＋１とし、他のサイクルでＭとすることにより、分周器４に設定する分周比を平均してＫに近づけるようになっている。周波数設定値Ｋの丸め誤差は、最大でRefN／Na又はRefN／Nｂ又はとなるので、小数部の桁数ａは、所望の誤差許容値に収まるように予め決定される。

図７は、周波数設定値変換部４３の詳細構成図の一例である。図７に示すように周波数設定値変換部４３は、加算部４７、カウンタ４５、変換部４６とを有する。加算部４７には、周波数設定値Ｋの整数部Ｍに対応するビット列が入力され、変換部４６には、周波数設定値Ｋの小数部Ｆに対応するビット列が入力されるようになっている。カウンタ４５は、画素クロックPCLKを基準にカウントするａビットカウンタであり、そのカウント値countAを出力するようになっている。変換部４６は、カウント値countAにしたがって、Ｎａサイクル中、Ｆサイクルは「１」を、残りのＮａ−Ｆサイクルは「０」を加算部４７に出力するようになっている。特に、変換部４６は、Ｎａサイクル中、均等にＦ回「１」を出力するために、カウント値countA[a-1:0]のビット並びを逆転させたArev[0:a-1]がＦより小さい場合に「１」を出力し、Arev[0:a-1]がＦより小さくない場合に「０」を出力するようになっている。

加算部４７は、周波数設定値Ｋの整数部Ｍと変換部４６の出力とを加算した、分周比の設定値を表すMnowを分周器４に設定する。

図８は周波数演算部７による周波数設定値算出動作を示すフローチャート図の一例である。

まず、演算制御部４４は、面選択信号FNoとして０（ゼロ）を選択し、周波数演算部７の各保持部に保持されている値を初期化する（ステップＳ２０１）。よって、積算値保持部２６、３３及び面間オフセット保持部４０に保持されている値は「０」に初期化され、設定値保持部３７、４２に保持されている値は、予め定められた目標周波数設定値に初期化される。目標周波数設定値をなるべく高精度に定めておくことにより、引き込み時間を短縮でき、画素クロックPCLKを基準として、各信号（例えば、同期信号SPSYNC、EPSYNCを検出するために光源を点灯させるための同期点灯信号等）を生成しても、ほぼ目標のタイミングで生成することができるので、これまでのように周波数設定値Ｋとのずれを加味して生成タイミングに大幅な余裕を持たせる必要がなくなる。

次に、周波数演算部７の各部は、１ラインの走査が終了するまで待機する（ステップＳ２０２）。すなわち、パルスEPplsに基づく走査終了が演算制御部４４によって検知されるまで待機する。なお、待機時間には、比較部５による誤差Lerrの演算が確定するまでにかかる時間も含まれる。

走査終了が演算制御部４４によって検知されると、判別信号SelULに従って上下段ポリゴンミラー９０７ａ、ｂ毎に、積算部２２が前ラインまでの誤差積算値に誤差Lerrを加算し、誤差積算値を更新する（ステップＳ２０３）。

次に、面平均誤差平滑部２０は、以下の（式４）に示す演算を行い、面平均誤差データErr(all)を算出する。（式４）で、ΣLerrは判別信号SelULに従って抽出される対応ポリゴンミラー９０７ａ又は９０７ｂでのLerrの積算値を表す。

Err(all)=Kp・Lerr＋Ki・ΣLerr （式４）
この演算結果に基づいて、面平均周波数演算部３４が、次の面平均周波数設定値Kavg(n+1)を算出し、面平均周波数設定値KavgがKavg(n+1)で更新される（ステップＳ２０４）。

一方、ステップＳ２０３及びＳ２０４と並行して、以下のように、面間オフセット値KOfs(i)が更新される。

走査終了が演算制御部４４によって検知されると、基準面を表すFNo=0又はFNo=1の場合（２０２１のYes）、基準面誤差保持部２８が、保持する基準面誤差e(refa)を誤差Lerrで、FNo=1である場合には保持する基準面誤差e(refb)を誤差Lerrで、更新する（ステップＳ２０５）。なお、e(refa)またはe(refb)は、判別信号SelULに従って対象面に対する基準面誤差e(ref)として選択出力される。

一方、FNo=0又はFNo=1である場合には、周波数設定値算出動作はステップＳ２０５を行わない。なお、基準面誤差保持部２８に保持された基準面誤差e(ref)は、最初のライン走査後に更新されるため、初期値は任意の値でもよい、つまり初期化しておく必要はない。

次に、面間誤差平滑部２７は、（式５）に示す演算を行い、対象面の面間誤差データErr(i)（ここで、ｉはFNoが示す面番号）を算出し、対象面（ｉ）に対応する積算値を更新する（ステップＳ２０６）。ここで、Σe(i)は、対象ラインの誤差Lerrと基準面誤差e(ref)との差分e(i)の積算値を表す。
Err(i)=Ko・Σe(i) （式５）
次に、面間オフセット周波数演算部３８は、面間誤差データErr(i)に基づいて、面間オフセット値Kofs(i)を演算し、面間オフセット値Kofs(i)を更新する（ステップＳ２０７）。

ステップＳ２０４とＳ２０７との双方が実行されると、演算制御部４４はFNoをイクリメント（＋１）する（FNo=7の場合は、FNo=0に戻る）（ステップＳ２０８）。

また、判別信号SelULはこのタイミング（インクリメントのタイミング）で変化するようEPSYNC立ち上がりからの所定時間が設定されている。または、判別信号生成部８から供給される判別信号SelULを一旦、演算制御部４４に入力し、ステップＳ２０８において変化するように、変化タイミングを変更した判別信号SelUL'を生成し、これを周波数演算部７の各部に供給するようにしても良い。

FNoがインクリメントされ、判別信号SelULが変化すると、次ラインに対する面間オフセット値Kofs(i)が面間オフセット周波数演算部３８から出力され、次ラインに対する面平均周波数設定値Kavgが面平均周波数演算部３４から出力される。加算部４１がこの面間オフセット値Kofs(i)と面平均周波数設定値Kavgとを加算し、次ライン用の周波数設定値Ｋを更新する（ステップＳ２０９）。

なお、ここまでのステップは、次ラインの走査開始（SPSYNCabが検知される）まで（すなわち有効走査期間外）に実行される。

その後、図8の周波数設定値算出動作はステップＳ２０２に戻り、周波数演算部7はステップＳ２０２からＳ２０９の各処理を繰り返し実行する。

〔変調データ生成部１１３〕
図９は、変調データ生成部１１３の動作を説明するためのタイミング図である。ここでは画像データＰＤａｔａに従い８値のパルス幅変調を行った変調データＭＤａｔａを生成する場合について説明する。

図９において、（ａ）は、周期Ｔｖの高周波クロックVCLKの立ち上がりを示し、（ｂ）は、分周器４のカウント値ｃｏｕｎｔＭを示している。ここで、分周器４の分周比は、１６に設定されているものとする。

（ｃ）は、画素クロックPCLKを示し、画素クロックPCLKの周期は１６Ｔｖとする。（ｄ）は、画素クロックPCLKに同期して入力される画像データＰＤａｔａを示し、（ｅ）は、画像データＰＤａｔａの値Ｄｍにしたがって、パルス幅Ｔｗが変調された変調データＭＤａｔａを示している。

変調データＭＤａｔａは、高周波クロックVCLKを基準にして生成され、Ｄｍ≠０であれば、ｃｏｕｎｔＭ＝０のとき「Ｈ」となる。また、変調データＭＤａｔａは、ｃｏｕｎｔＭ＝Ｄｍ／Ｎｍ・Ｍｎｏｗ（Ｎｍは階調数であり、ここでは８とする）の時「Ｌ」となる。

（ｅ'）は、ｃｏｕｎｔＭ＝（Ｎｍ−Ｄｍ）／Ｎｍ・Ｍｎｏｗのとき「Ｈ」とし、Ｄｍ≠８であれば、ｃｏｕｎｔＭ＝０のとき「Ｌ」となるようにした変調データＭＤａｔａを示している。これら２つの生成モードを切り替えられるようにし、ドット毎に変更できるようにしてもよい。

以上説明したように、本実施形態の画素クロック生成部１１１は、様々な誤差要因の特性に着目して、誤差要因の特性の補正に好適な制御系を複数備え、これを並列動作させて様々な誤差を補正しているので、高速かつ高精度な制御が行える。

また、制御対象（画素クロックの周波数）が同じで目標値が周期的に変わるような制御系に対しても、目標値を切替えて制御値との偏差（誤差Lerr）を求めこの偏差（誤差Lerr）を抑制するように複数の制御系を並列動作させて様々な誤差を補正しているので、高精度な制御が行える。

また、タンデム型の画像形成装置では、光走査位置９１１ａ〜ｄの計４つの画素クロックの周波数が制御対象になるが、本実施形態では判別信号SelULを生成することで、４つの画素クロックの周波数を、本来であれば４つ必要な２つの画素クロック生成部１１１ａ、ｃにより制御することができる。したがって、部品数や搭載スペースを抑制できる。

〔第２の実施形態〕
図１０は、第２の実施形態の画素クロック生成部１１１の構成図の一例を示す。第２の実施形態は、図１０に示すように、本発明の第１の実施の形態における画素クロック生成部１１１に代えて、画素クロック生成部１１８を設け、変調データ生成部１１３に対して変調データ生成部１１９を設けた点が相違する。なお、本実施の形態においては、第１の実施の形態を構成する構成要素と同一な構成要素については、同一の符号を付して、説明を省略する。

画素クロック生成部１１８は、高周波クロック生成部５１、第１エッジ検出部５２、第２エッジ検出部５３、判別信号生成部８、計数部５４、比較部５５、周波数演算部７及び画素クロック出力部５９を備えている。

なお、計数部５４は、画素クロック生成部の機能を有し、比較部５５は、誤差算出部の機能を有する。

高周波クロック生成部５１は、基準クロックRefCLKを逓倍し、位相差が等間隔の多相クロックを生成するようになっている。本実施の形態において、高周波クロック生成部５１は、１６位相の多相クロックVCLK0〜15を生成するものとする。また、高周波クロック生成部５１は、多相クロックのうちの１つをＱ分周（ここではＱ＝４とする）した内部動作用クロックGCLKを生成し、画素クロック生成部１１８の各部へ供給するようになっている（供給線は省略した）。高周波クロック生成部５１については後述する。

図１１は、高周波クロック生成部５１で生成される各クロックのタイミングを示している。ここで、(a-0)〜(a-15)は、各多相クロックVCLK0〜15を示している。各多相クロックVCLK0〜15は、互いに等間隔の位相差を有しており、この時間間隔をＴｖとする。また、信号(b)は、(a-0)VCLK0を４分周した内部動作用クロックGCLKを示している。

画素クロック生成部１１８は、この内部動作用クロックGCLKを主に基準として動作するようになっている。ここで、GCLKを４分割した期間を順にＱＴ０、ＱＴ１、ＱＴ２、ＱＴ３と称する。また、４分割した期間において、各多相クロックVCLK0〜15の立ち上がりにそれぞれ対応した時刻をＰＨ０〜ＰＨ１５といい、この期間ＱＴと位相ＰＨとによってGCLK中の時間情報ＱＰを表す。

したがって、時間情報ＱＰは、１６（ＰＨ０〜ＰＨ１５）×４（ＱＴ０、ＱＴ１、ＱＴ２、ＱＴ３）＝６４値（０〜６３）をとり、本実施の形態においては、多相クロックVCLK0〜15の位相差Ｔｖを基準として画素クロックPCLKが生成される。つまり、画素クロックPCLKの周波数の制御演算は、内部動作用クロックGCLKを基準に時間情報ＱＰ（ＱＴ，ＰＨ）を用いて行われる。

図１０に戻り、第１エッジ検出部５２は、多相クロックVCLK0〜15を基準として第１の同期信号SPSYNCabの立ち上がりを検出するようになっており、同期信号SPSYNCabの立ち上がりを検出すると、内部動作用クロックGCLKに同期した検出パルスSPplsと、立ち上がり検出時の期間ＱＴ及び位相ＰＨを表す時間情報SPqpとを出力するようになっている。

第２エッジ検出部５３は、多相クロックVCLK0〜15を基準として第２の同期信号EPSYNCabの立ち上がりを検出するようになっており、同期信号EPSYNCabの立ち上がりを検出すると、内部動作用クロックGCLKに同期した検出パルスEPplsと、立ち上がり検出時の期間ＱＴ及び位相ＰＨを表す時間情報EPqpを出力するようになっている。

計数部５４は、周波数演算部７から出力される画素クロック周波数指示信号Mnowにしたがって時間を計るようになっている。計数部５４は、画素クロック周波数指示信号Mnowが表す時間に達する度にSet信号を生成し、Set信号を生成してから画素クロック周波数指示信号Mnowが表す時間の１／２にあたる時間にRst信号を生成するようになっている。ここで、Set信号は、内部動作用クロックGCLKに同期したSETpls信号と時間情報SETqpとからなり、Rst信号は、内部動作用クロックGCLKに同期したRSTpls信号と時間情報RSTqpとからなる。また、計数部５４は、多相クロックVCLK0〜15の位相差Ｔｖ単位で時間を計るようになっている。計数部５４の詳細は後述する。

画素クロック出力部５９は、計数部５４より供給されるSet信号及びRst信号にしたがって「Ｈ」と「Ｌ」とを切り替えた画素クロックPCLKを生成し、出力するようになっている。

このようにして生成される画素クロックPCLKは、多相クロックの位相差Tvを周期とする（高周波）クロックを、周波数指示信号Mnowを分周比として分周して生成したことに相当する。

比較部５５は、比較部５と同様に、選択信号生成部８から入力される判別信号SelULの極性に応じて動作が変わる。比較部５５は、期間Ａにおいては、２つの同期信号SPSYNCa、EPSYNCa間の時間Tlineを検出し、書き込み周波数とＰＤ１０８a、１０９a間の距離に応じて予め定められた基準時間RefNaと、計測した時間Tlineとの差を対象ラインの誤差Lerrとして算出するようになっている。

また期間Ｂにおいては、比較部５５は、２つの同期信号SPSYNCb、EPSYNCb間の計測時間と、ＰＤ１０８ｂとＰＤ１０９ｂとの距離に応じて予め定められた基準時間（同様に基準値RefNbで表される）との差を、当該ラインの誤差Lerrとして算出する。すなわち、比較部５５は、適正な走査時間（基準時間RefN）と対象ラインの走査時間Tlineとの差に基づいて走査速度の誤差を得るようになっている。

ここで、比較部５５は、SPplsが入力されてからEPplsが入力されるまでの期間中に入力されるSETplsの数をカウントし、この値と基準値RefNaまたはRefNbとを比較し、さらに各パルスの時間情報とから対象ラインの誤差Lerrを位相差Ｔｖ単位で算出するようになっている。

〔高周波クロック生成部５１〕
図１２は高周波クロック生成部５１の構成例を示す図である。この高周波クロック生成部は、基準クロックRefCLKから、多相クロックVCLK0〜15と内部動作用クロックGCLKを生成する。

電圧制御発振器VCO６３は、８段の差動バッファ６４a〜ｈを接続したリングオシレータで構成され、１６位相のクロックVCLK0〜15を生成する。分周器６０はこの多相クロックのうちの１つ（ここではVCLK8）をNv分周する。位相周波比較器PFD６１は基準クロックRefCLKと分周器６０出力との位相比較を行い、この位相差情報に基づき内在するチャージポンプを駆動する。

ローパスフィルタLPF６２はチャージポンプ出力を平滑化し制御電圧VcをVCO６３に供給する。VCO６３内の差動バッファ６４a〜hはこの制御電圧Vcに従って遅延量が変化し、位相同期制御が行われる。例えば基準クロックRefCLKとして100MHzのクロックを供給し、分周比Nvを20とすると、多相クロックVCLK0〜15は2GHzで互いに等間隔の位相差を有するクロックが生成できる。

また、分周器６５は多相クロックVCLK0〜15のうちの１つ（ここではVCLK0）をＱ分周（ここではＱ=4とする）してクロックGCLKを生成する。なお、適用しうる多相クロックの相数は本実施例の１６に限らないが、演算の簡便性より２のべき乗がもっとも望ましい。同様に内部動作用クロックGCLKを生成するための分周比Ｑも２のべき乗がもっとも望ましい。

〔計数部５４、画素クロック出力部５９〕
図１３は、計数部５４の構成例を示す図である。また図１４は画素クロック出力部５９の構成例を示す図である。これらの図に基づき、画素クロック周波数指示信号Mnowに従って画素クロックPCLKを生成する詳細構成、動作を説明する。

計数部５４は、SET時間演算部７０、RST時間演算部７１、カウンタ7２、F/F７３、F/F７４、カウンタ７５、及び、F/F７６を有する。

図１３において、各部は内部動作用クロックGCLKに同期して動作する。SET時間演算部７０は、現在の画素クロックPCLK立ち上がり時間情報に画素クロック周波数指示信号Mnowを加算し、次の画素クロックPCLKの立ち上がり時間を表すセット時間情報nextSを演算する。セット時間情報nextSの演算の更新はpSet信号により行う。

なお、セット時間情報nextSを64で割った商をnextSc、余りをnextSqpとする。つまりnextSc=nextS[MSB:6]、nextSqp=nextS[5:0]とする。また、SPSYNCの立ち上がりに位相同期して画素クロックPCLKの生成を始めるので（正確には所定の信号処理時間後でここでは2GCLK後）、最初の画素クロックPCLK立ち上がり時間情報はSPqpとする。

同様に、RST時間演算部７１は、現在の画素クロックPCLK立ち上がり時間情報に画素クロック周波数指示信号Mnowの1/2を加算し、次の画素クロックPCLKの立ち下がり時間を表すリセット時間情報nextRを演算する。この演算の更新はpSet信号により行う。また、同様に、nextRc=nextR[MSB:6]、nextRqp=nextR[5:0]とする。なお、Mnow/2を加算するのは画素クロックPCLKのデューティをほぼ50％にするためであり、デューティ50％でなくてもよい場合はこの演算を簡略化できるような値を加算するようにしても良い。

カウンタ７２は、内部動作用クロックGCLKを基準としてnextScサイクルだけカウントし、pSet信号を生成する。カウント値がnextScと一致する時、カウンタ７２は、pSet信号を「H」とし、このpSet信号が「H」の時、カウンタ7２は「1」にクリアされる。

F/F７３はpSet信号及びSPpls信号を1GCLK遅延させてSETpls信号を生成するフリップフロップである。F/F７４は、pSet信号をイネーブルとしてnextSqpを、SPplsをイネーブルとしてSPqpをラッチし、SETqp信号を生成するフリップフロップである。このSETpls信号は画素クロックPCLKの立ち上がりをGCLK単位で指定し、これに同期したSETqp信号によりそのGCLKサイクル内での立ち上がり時間情報を指定する。これらをSet信号と称し、画素クロック出力部５９に供給する。

カウンタ７５は、クロックGCLKを基準としてnextRcサイクルだけカウントを行い、RSTpls信号を生成する。SETplsが「H」の時カウンタを「1」にクリアし、カウント値がnextRcに一致する時、RSTpls信号を「H」とする。F/F７６は、SETplsをイネーブルとしてnextRqpをラッチし、RSTqp信号を生成するフリップフロップである。このRSTpls信号は画素クロックPCLKの立ち下がりをGCLK単位で指定し、RSTqp信号によりそのGCLKサイクル内での立ち下がり時間情報を指定する。これらをRst信号と称し、画素クロック出力部５９に供給する。

なお、SETqp信号及びRSTqp信号は、それぞれSETpls及びRSTpls信号が「H」の時有効となってればよいので、各部の制御タイミングはこの実施形態のみに限定されるものではない。

図１４に移り、画素クロック出力部５９は、遅延部７７、７８と、SR-F/F７９とを有する。遅延部７７は、多相クロックVCLK0〜15を基準として、計数部５４から供給されるSETplsを時間情報SETqpに従って遅延させたパルスSを出力するものであり、また、GCLKサイクル中の期間QTを特定するためクロックGCLKも入力する。または、期間を示す期間信号QTを入力してもよい（この場合、高周波クロック生成部５１でこのQT信号を生成する）。つまり、パルスSはSETplsをSETqp・Tvだけ遅延させたパルスとなる。

遅延部７８は、同様に、多相クロックVCLK0〜15を基準として、計数部５４から供給されるRSTplsを時間情報RSTqpに従って遅延させたパルスRを出力するものであり、パルスRはRSTplsをRSTqp・Tvだけ遅延させたパルスとなる。

SR-F/F７９は、パルスSの立ち上がりで「H」をセットし、パルスRの立ち上がりで「L」にリセットする画素クロックPCLKを出力するSet-Resetフリップフロップである。

図１５は、計数部５４及び画素クロック出力部５９の各信号のタイミングの一例を示している。図１４において、（ａ）は、クロックGCLKを示し、（ｂ）は、SPSYNCabを示し、（ｃ−１）は、SPpls信号を示し、（ｃ−２）は、SPqp信号を示している。

このように、SPSYNCabの立ち上がりが第１エッジ検出部５２によって検出されると、その次のGCLKの１サイクル期間で「Ｈ」となるSPpls信号と、GCLKサイクル内のどの時刻で立ち上がったかを示すＳＰｑｐ信号（ここでは、１０とする）が第１エッジ検出部５２から出力される。

（ｄ）は、周波数演算部７から供給される画素クロック周波数指示信号を示し、（ｅ−１）は、ＳＥＴ時間演算部７０で演算される次の画素クロックPCLKの立ち上がり時間を表すnextSを示している。

SPSYNCabの立ち上がりに同期して画素クロックPCLKが立ち上がるようになっているので、次の画素クロックPCLKの立ち上がりは、SPqp＋Mnow＝２５０Ｔｖ後となる。（ｅ−１）に示すnextSにおいて、右辺のカンマの前の数値はnextScを示し、カンマの後の数値はnextSqpを示している。また。その次のnextSは、nextSqp＋Mnow＝２９８となる。

（ｅ−２）は、ＲＳＴ時間演算部７１で演算される次の画素クロックPCLKの立ち下がり時間を表すｎｅｘｔＲを示している。SPSYNCabの立ち上がりにMnow／２を加算した値（＝１３０）が画素クロックPCLKの立ち下がり時間となり、（ｅ−１）に示すnextSと同様に右辺のカンマの前の数値はｎｅｘｔＲｃを示し、カンマの後の数値はnextRqpを示している。

（ｆ）は、SETqp信号を更新するためにSETplsの１GCLK前に出力するパルスpSetを示している。pSetは、カウンタ７２のカウント値がnextScと一致した時「Ｈ」となる。なお、図中示した丸数字はnextScのカウント値を示している。

（ｇ−１）は、SPplsとpSet信号を１GCLK遅延させたパルスSETplsを示している。SETplsは、画素クロックPCLKの立ち上がりをGCLK単位で指定する。（ｇ−２）は、このSETplsの遅延値を示す画素クロックPCLKの立ち上がり時間情報SETqpを示している。SETqpは、pSetが「Ｈ」のときのnextSqpの値に更新されていく。

（ｈ−１）は、画素クロックPCLKの立ち下がりをGCLK単位で指定したパルスRSTplsを示している。RSTplsは、カウンタ７５のカウント値がnextRcと一致したときに「Ｈ」となる。（ｈ−２）は、RSTplsの遅延値を示す画素クロックPCLKの立ち下がり時間情報ＲＳＴｑｐを示している。

（ｉ−１）は、（ｇ−１）に示すSETplsを（ｇ−２）に示すSETqpが表す値だけ遅延させたパルスＳを示している。この遅延値の単位は、多相クロックVCLK０〜１５の位相差Ｔｖである。

（ｉ−２）は、（ｈ−１）に示すRSTplsを（ｈ−２）に示すRSTqpが表す値だけ遅延させたパルスＲを示している。（ｊ）は、（ｉ−１）Ｓの立ち上がりで「Ｈ」になり、（ｉ−２）Ｒの立ち上がりで「Ｌ」になるよう生成される画素クロックPCLKを示している。

〔比較部５５〕
図１６は、比較部５５の詳細な構成図の一例を示す。比較部５５は、カウンタ８１減算部８２、誤差演算部８３、誤差検出部８４、セレクタ８５、及び、セレクタ８５を有する。

カウンタ８１は、SPplsで０にクリアし、pSetによりインクリメントするカウンタであり、そのカウント値countNを出力する。セレクタ８５は判別信号SelULに応じて基準値RefNaかRefNbかを選択して基準値RefNを出力する。

減算部８２は、EPdetが「H」の時のカウンタ８１の値countN（ｎとする）から基準値RefNの減算を行い、減算結果diffN（=n-RefN）を出力する。

誤差検出部８４は、EPdetが「H」の時のSETqp及びSETcntをそれぞれEndqp、Endcntとすると、次式の演算を行い位相差diffMを算出する。
diffM = Endcnt・Mp+(EPqp-Endqp)
ここでMpはGCLKの時間情報分割数であり、本実施例では64である。
誤差演算部８３は、下記の演算を行い多相クロックVCLK0〜15の位相差Tvを単位とする誤差Lerrを出力する。
Lerr = diffN・K+diffM
ここで、Tp = K・Tv, Tp：PCLKの周期である。

なお、第１の実施形態における比較部５の誤差演算部１３と同様に、判別信号SelULに応じて基準値RefMaかRefMbかを選択して基準値RefMを出力するセレクタ８６を備え、Lerr = diffN・K+diffM-RefM と演算し、基準時間の設定値をより細かく設定するようにして、より正確な画素クロック周波数の制御を行うようにしても良い。

図１７は、比較部５５の動作を説明するためのタイミング図の一例である。図１７において、（ａ）は、GCLK、（ｂ−１）は、同期信号SPSYNCab、（ｂ−２）は、同期信号EPSYNCabをそれぞれ示している。この２つの同期信号SPSYNCab及びEPSYNCabの立ち上がりの時間間隔が対象ラインの走査時間Tlineとなる。

（ｃ−１）はSPpls、（ｃ−２）はEPpls、（ｄ−２）は同期信号EPSYNCabの時間情報EPqp、（ｅ−１）はSETpls、（ｅ−２）は画素クロックPCLKの立ち上がりを表す時間情報ＳＥＴｑｐをそれぞれ示している。

（ｅ−３）は、カウンタ７２のカウント値SETcntを示し、本実施の形態においては、Mnow＝１９２で一定とする。（ｆ）は、画素クロックPCLKを示している。画素クロックPCLKは、SPSYNCabの丁度２GCLK後に同期して生成されるので、走査終了時点EPもEPSYNCから２GCLK遅らせた時点で検出される。

したがって、（ｃ−２）に示すEPplsを１GCLK遅延させた（ｄ−１）に示すEPdetが「Ｈ」のときの各信号値から誤差Ｌｅｒｒが検出される。

（ｇ）はpSetを示し、（ｈ）は（ｃ−１）に示すSPplsで「０」にクリアされ、（ｇ）に示すpSetによりインクリメントされるカウンタ８１のカウント値countNを示している。このように、走査開始から走査終了時点ＥＰまでの画素クロックPCLKのサイクル数ｎと位相誤差ｍ２が検出される。

誤差Lerrは図１０の周波数演算部７に出力される。周波数演算部７の動作は第1の実施形態の同様である。

〔変調データ生成部１１９〕
図１８は、変調データ生成部１１９の構成例を示している。ここで、変調データ生成部１１９の各部は、クロックGCLKに同期して動作するようになっている。変調データ生成部１１９は、クロックパターン生成部９０、画像データデコード部９１、変調パターン生成部９２及びシリアライザ９３を備えている。

クロックパターン生成部９０は、計数部５４から供給されるＳｅｔ信号と、周波数演算部７から供給される画素クロック周波数指示信号Ｍｎｏｗとから、画素クロックPCLKの所定の位相差を持ったクロックに相当するクロックパターン信号ＣＫＰを生成するようになっている。

本実施の形態において、クロックパターン信号ＣＫＰは、ＣＫＰ０〜３からなり、ＣＫＰ０〜３は、画素クロックPCLKとそれぞれ、位相が０、π／８、π／４、３π／８だけ遅れている。

このクロックパターン信号ＣＫＰは、GCLKを基準に変化する信号で、GCLKサイクルを時間情報ＱＰで区切った６４の期間Ｔｑｐにそれぞれ対応する６４ビットのデータであり、期間Ｔｑｐが「Ｈ」の場合は対応するビットが「１」となり、「Ｌ」の場合は「０」となる。

クロックパターン生成部９０は、まず、各クロックパターンの立ち上がりを示すオフセットデータｓｏｆｓ０〜３及び立ち下がりオフセットデータｒｏｆｓ０〜３を求めるようになっている。

ここで、ｓｏｆｓ０＝ＳＥＴｑｐ、ｓｏｆｓ１＝ＳＥＴｏｆｓ＋Ｍｎｏｗ／８、ｓｏｆｓ２＝ＳＥＴｏｆｓ＋Ｍｎｏｗ／４、ｓｏｆｓ３＝ＳＥＴｏｆｓ＋３Ｍｎｏｗ／８であり、ｒｏｆｓ０〜３は、それぞれｓｏｆｓ０〜３にＭｎｏｗ／２が加算されたものとなる。 クロックパターン生成部９０は、次に、GCLKのサイクル毎クロックパターンＣＫＰのＭＳＢから順にｓｏｆｓまでは「０」に、ｓｏｆｓからｒｏｆｓまでは「１」に、ｒｏｆｓからは「０」に変換するようになっている。なお、クロックパターン生成部９０は、各オフセットデータが６４以上であれば、６４毎に１GCLK遅らせて、この変換を行うようになっている。

例えば、Ｍｎｏｗ＝１９２、ＳＥＴｑｐ＝１６の場合には、ＣＫＰ１は、ｓｏｆｓ＝４０、ｒｏｆｓ＝１３６（＝２GCLK＋８）であるので、第１のGCLKサイクルのパターンはＭＳＢ（＝６３）〜２４ビット目までは「０」、２３〜０ビットは「１」に、第２のGCLKサイクルのパターンは全て「１」に、第３のGCLKサイクルのパターンは６３〜５６ビットは「１」、５５〜０ビットは「０」になる。

画像データデコード部９１は、画像データＰＤａｔａを８値のパルス幅変調データＤｅｃＤａｔａ（８ビット）に変換するようになっている。このパルス幅変調データＤｅｃＤａｔａは、画素クロックPCLKの１サイクルを８つに時分割した期間の時間順に、ＭＳＢからＬＳＢの順で各ビットが対応する。

例えば、画像データデコード部９１は、ＰＤａｔａ＝３であれば、ＤｅｃＤａｔａ＝'ｂ１１１０００００と変換する（'ｂはバイナリ表記であることを示す）。なお、画像データデコード部９１は、ＤｅｃＤａｔａ＝'ｂ０００００１１１と変換するようにしてもよいし、モード切換信号を付加して双方のモードを切り換えられるようにしてもよい。なお、この変換方式は、本発明の要旨に反しない範囲で自由に選択できる。

変調パターン生成部９２は、パルス幅変調データＤｅｃＤａｔａとクロックパターン信号ＣＫＰ０〜３とから、変調パターン信号ＭＤＰを生成するようになっている。この変調パターン信号ＭＤＰは、クロックパターン信号ＣＫＰと同様に、GCLKを基準に変化する信号で、GCLKサイクルを時間情報ＱＰで区切った６４の期間Ｔｑｐにそれぞれ対応する６４ビットのデータである。

シリアライザ９３は、変調パターン信号ＭＤＰを多相クロックVCLK０〜１５を基準として、ＭＳＢから順に（つまり時間順に）Ｔｖ時間ずつシリアル出力した変調データＭＤａｔａを生成するようになっている。

図１９は、変調データ生成部１１９の動作を説明するためのタイミング図である。図１９において、（ａ）は、基準クロックとなるGCLKを示し、（ｂ−１）は、ＳＥＴｐｌｓを示し、（ｂ−２）は、ＳＥＴｑｐを示し、（ｃ−１）は、画素クロックPCLKを示している。ここで、画素クロック周波数指示信号Ｍｎｏｗは、１９２であるとする。

また、（ｃ−２）、（ｃ−３）及び（ｃ−４）は、実際には生成されないが、画素クロックPCLKをπ／８、π／４、３π／８だけ位相を遅らせた各クロックPCLK１、PCLK２、PCLK３を示している。

（ｄ−１）〜（ｄ−４）は、それぞれPCLK、PCLK１〜３を表す各クロックパターンＣＫＰ０〜３を示している。各クロックパターンＣＫＰ０〜３は、それぞれ６４ビットのデータでＭＳＢからＬＳＢに時間順であり、ＨＥＸ表記されている。

したがって、これらのクロックパターンCKP0~3から、画素クロックPCLKを８つに時分割した期間（ｔｐ０〜ｔｐ７）を示すパターン（それぞれ時間順にＰＴ０〜７という）が生成できる。

すなわち、PT0＝CKP0＆~CKP1、PT1＝CKP1＆~CKP2、・・・、PT7＝~CKP3＆~CKP0となる。ここで、＆は、論理積を、〜は、否定論理を表す。

（ｅ）は、パルス幅変調データDecDataを示し、（ｆ）は、変調パターン信号ＭＤＰを示している。まず、変調パターン信号ＭＤＰは、ｉを０〜７まで変化させたときの（｛６４｛DecData［7−i］｝｝＆PTi）によって算出され、次に、これらの論理和をとることにより得られる。ここで、｛64{DecData［i］｝｝はDecData［i］を６４ビット分連接させたデータである。

（ｇ）は、変調データＭＤａｔａを示している。変調データＭＤａｔａは、（ｆ）に示す変調パターン信号ＭＤａｔａをシリアライズすることにより生成される。図１９においては、PCLK周期Ｔｐのうち最初の３／８の期間が「Ｈ」で、残りが「Ｌ」となるようにパルス幅変調されたパルスが変調データＭＤａｔａとして生成される。

以上のように、第２の実施形態の画素クロック生成装置１１８は、多相クロックVCLK0〜15から画素クロックPCLKを生成し、光走査位置毎に目標値を切替えて走査時間の変動による誤差Lerrを算出する。そして誤差Lerrを抑制するように画素クロックPCLKの周波数の平均値Kavgと画素クロック周波数のオフセット値Kofs(i)とを並列に制御し、これを加算した周波数設定値Ｋに基づいて画素クロックPCLKの周波数を設定しているので、各々の光走査位置で生じる走査速度の誤差および非線形性誤差が異なっていても、それぞれ高精度に補正でき、なおかつ装置を高速化しても制御帯域を高くすることができ、高周波ジッタを十分に抑制することができる。

また、画素クロックの生成は多相クロックVCLK0〜15の位相差Tvの単位で正確に制御できるので、多相クロックの発振周波数を高くしないでもよいので、回路の設計が容易となり消費電流も低減できる。例えば、前述の第１の実施形態と同等の分解能で画素クロックを生成する場合は、多相クロックの発振周波数は1/16でよい。逆にいえば、同等の発振周波数とした場合、画素クロック生成分解能を16倍に向上できる。つまり高精度な画素クロックが生成できる。さらには、画素クロック生成部の大部分は多相クロックの１つをさらに分周したクロックGCLKで動作するようにしているので、動作周波数がさらに低下され、消費電流の低減ができる。

〔第３の実施形態〕
図２０は、第３の実施形態の画素クロック生成部１１１の構成図の一例を示す。第３の実施形態は、第１の実施形態における画素クロック生成部１１１に代えて、画素クロック生成部２００を設けた点が相違する。また、画素クロック生成部２００は、第１の実施形態における画素クロック生成部１１１に対して、周波数演算部７に代えて、周波数演算部７'を設け、周波数変調部２０１と周波数変調データ生成部２０２とをさらに設けた点が相違する。なお、本実施の形態において、第１の実施の形態を構成する構成要素と同一な構成要素については、同一の符号を付して、説明を省略する。

周波数演算部７'は、図６の周波数演算部７において、周波数設定値変換部４３を省き、周波数設定値Ｋを出力するようになっている。その他は第１の実施形態と同じである。

図２０において、周波数変調データ生成部２０２は、判別信号SelULに従って判別される期間Ａ及び期間Ｂにおいて、それぞれ同期信号SPSYNCabを原点とした走査位置（ここでは、画素クロックPCLK数ｎで表す）に対応した周波数変調データFMDataを生成する。

この周波数変調データFMDataは、走査位置ｎにおける走査速度Ｖ(n)に対応した画素クロック周波数、ここでは、高周波クロックVCLKの分周値で表したM(n)と画素クロックの平均周波数を示す周波数設定値Kとの差を表している。

図２１（ａ）は、走査位置ｎに対する走査速度Ｖ(n)の一例を示し、図２１（ｂ）は、走査位置ｎの理想位置に対するずれΔ(n)の一例を示し、図２１（ｃ）は、周波数変調データFMData(n)の一例を示している。

走査位置ｎの理想位置に対するずれΔは、Ｖ(n)−Ｖavgを積分した値となる。走査速度の非線形性誤差は、走査光学系の精度や組付け誤差が主因となるため、２つの光走査位置つまり期間ＡとＢとで異なり、例えば、装置の製造時に予め周波数変調データFMDataをそれぞれ取得しておき、これを周波数変調データ生成部２０２に格納しておけばよい。

ここで、周波数変調データFMDataの取得方法の一例を説明する。まず、一定の画素クロック周波数で走査を行い、各走査位置における理想位置からのずれΔを測定する。このずれΔの微分値が走査速度Ｖであるので、これより画素クロック周波数に換算し画素クロック平均周波数信号Kとの差分を求める。簡単には所定の走査位置間（図２１のΔｎ）の傾きを走査速度Ｖ'と近似し、この領域内ではその値からの換算値を周波数変調データとして用いる（図２１の各破線）。このようにすれば、周波数変調データFMDataを簡便に求めることができ、かつ、その領域間は同一データを用いるため、データを格納するメモリ量も低減できる。 なお、走査速度補正をより高精度に行いたい場合には領域Δｎを短くすればよい。

周波数変調データFMDataを簡単に求めるには、分周比Ｍの差分データΔＭを求めればよい。画素クロック周波数指示信号Mnowへの変換は、画素クロック平均周波数信号Kに差分データΔＭを加算することにより行える。

また、画素クロックの周波数変調をより高精度に行うため、周波数変調データは、分周比Ｍだけでなく、その小数部も含むようにするとよい。 この小数部に対する処理は、分周比Ｍと同様にすればよい。以下の説明においては、周波数変調データFMDataを整数部ΔＭ及びａ桁の小数部ΔＦで扱う場合について説明する。

図２２は、周波数変調データ生成部２０２の概略構成図の一例を示す。図２２に示すように、周波数変調データ生成部２０２は、周波数変調データ格納部２０４及び周波数変調制御部２０５を備えている。周波数変調データ格納部２０４は、メモリによって構成され、期間Ａまたは期間Ｂにおける走査ライン中の各領域に対応する周波数変調データFMDataが、各領域番号をアドレスとした格納領域に予め格納されている。なお、周波数変調データFMDataを装置内の他の格納部に保存しておき、装置の立ち上げ時等に周波数変調データ格納部２０４にロードするようにしてもよい。周波数変調データ格納部２０４は、入力されるアドレス信号に応じた周波数変調データFMDataを出力するようになっている。

周波数変調制御部２０５は、走査ライン中の領域番号を演算しアドレス信号を生成するようになっており、判別信号SelULにより期間Ａ中かＢ中かが判別する。また、同期信号SPSYNCabの入力によりアドレスを「０」にクリアし、画素クロックPCLKをカウントして、領域長Δｎに達する毎にアドレス信号をインクリメントするようになっている。

なお、周波数変調制御部２０５に対して各領域の領域長を予め設定しておき、各領域長に達する度にアドレスをインクリメントするようにしておけば、周波数変化量に応じて領域長を変えることができ、格納メモリ量の低減と周波数補正精度向上の両立を果たせる。 また、期間ＡとＢとでこの各領域の領域長を変更してもよく、これによりそれぞれの走査位置での走査速度の非線形性誤差を最適に補正できるようになる。

図２３は、周波数変調部２０１の概略構成図の一例を示す。図２３に示すように、周波数変調部２０１は、加算部２０３と周波数設定値変換部４３を有する。加算部２０６は、周波数設定値Ｋと、周波数変調データFMDataとを加算し、加算結果K'を出力する。周波数設定値変換部４３は、図６の周波数設定値変換部４３と同様に構成され、実施例１とは、入力が加算部２０６の出力する加算結果K'（整数部をM'、小数部をF'とする）に代わっただけで、他は同様の動作をするので、詳細説明は省略する。

このように、第３の実施形態としての画素クロック生成装置２００は、判別信号SelULに従って判別される期間Ａ及び期間Ｂそれぞれにおいて、分割した時間領域Δｎ毎に、画素クロックPCLKの周波数を予め定められた周波数変調データFMDataに基づいて補正するため、非線形性誤差も補正した高精度な画素クロックPCLKを生成することができる。

〔第４の実施形態〕
本実施形態は、第３の実施形態が第１の実施形態における画素クロック生成部１１１に代えて、画素クロック生成部２００を設けたのと同様に、第２の実施形態における画素クロック生成部１１８に代えて、画素クロック生成部２１０を設けた点が相違する。

図２４は、第４の実施形態の画素クロック生成部２１０の構成図の一例を示す。なお、本実施の形態においては、第１の実施形態を構成する構成要素と同一な構成要素については、同一の符号を付して、説明を省略する。
画素クロック生成部２１０は、第２の実施形態における画素クロック生成部１１８の周波数演算部７に代えて、周波数演算部７'を設け、さらに、周波数変調部２０１と周波数変調データ生成部２０２をさらに設けた点が相違する。ここで、周波数演算部７'、周波数変調部２０１及び周波数変調データ生成部２０２は、第３の実施形態における画素クロック生成部２００を構成するものと同様に構成されるため、同一の符号を付して、説明を省略する。

第４の実施形態としての画素クロック生成装置２１０は、判別信号SelULに従って判別される期間Ａ及び期間Ｂそれぞれにおいて、分割した時間領域Δｎ毎に、画素クロックPCLKの周波数を、予め定められた周波数変調データFMDataに基づいて補正するため、非線形性誤差も補正した高精度な画素クロックPCLKを生成することができる。

また、第２実施形態の第１実施形態に対する利点と同様に、画素クロックの生成は多相クロックVCLK0〜15の位相差Tvの単位で正確に制御できるので、多相クロックの発振周波数を高くしないでもよく、回路の設計が容易となり消費電流も低減できる。

〔画像形成装置の概略構成〕
第１〜第４の実施形態にて説明した画素クロック生成装置１１１，１１８，２００，２１０を搭載した画像形成装置５００について説明する。

図２５は、画像形成装置５００全体構成図の一例を示す。画像形成装置５００は、自動原稿送り装置（ＡＤＦ）１１４０と、画像読み取り部１１３０、書き込みユニット１１２０、画像形成部１１１０、及び、給紙ユニット１１５０を有する。ＡＤＦ１１４０は、原稿給紙台上に積載された原稿を１枚ずつ画像読み取り部のコンタクトガラス上に搬送し、原稿の画像データを読み取った後に排紙トレイ上に排出する。

原稿読み取り部１１３０は、原稿を載置するためのコンタクトガラス１０１１と、光学走査系を有し、光学走査系は、露光ランプ１０４１、第１ミラー１０４２、第２ミラー１０４３、第３ミラー１０４４、レンズ１０４５及びフルカラーＣＣＤ１０４６を備える。露光ランプ１０４１及び第１ミラー１０４２は、第１キャリッジに装備され、第１キャリッジは、原稿を読み取る際に、ステッピングモータによって一定速度で副走査方向に移動する。第２ミラー１０４３及び第３ミラー１０４４は、第２キャリッジに装備され、第２キャリッジは、原稿を読み取る際に、ステッピングモータによって第１キャリッジのほぼ１／２の速度で移動する。そして、第１キャリッジ及び第２キャリッジが移動することによって、原稿の画像面が光学的に走査され、読み取られたデータがレンズによってフルカラーＣＣＤ１０４６の受光面に結像され、光電変換される。

次に、フルカラーＣＣＤ（又はフルカラーラインＣＣＤ）１０４６によって、赤（Ｒ）、緑（Ｇ）及び青（Ｂ）の各色に光電変換された画像データは、不図示の画像処理回路でＡ／Ｄ変換された後に画像処理回路によって各種の画像処理（γ補正、色変換、画像分離、階調補正等）が施される。

ユーザが複写する操作を指示した場合や、画像形成装置５００をプリンタとして利用する場合、書き込みユニット１１２０が各色毎に感光体ドラムに潜像を形成する。書き込みユニット１１２０が図１の走査光学系に相当する。

図では、４つの感光体ユニット１０１３（イエロー用の１０１３ｙ，マゼンダ用の１０１３ｍ，シアン用の１０１３ｃ，ブラック用の１０１３ｋ）が、中間転写ベルト１０１４の搬送方向に沿って並設されている。各感光体ユニット１０１３ｋ、１０１３ｍ、１０１３ｃ、１０１３ｙには、像担持体であるドラム状の感光体ドラム１５７ａ、１５７ｂ、１５７ｃ、１５７ｄと、感光体ドラム１５７ａ、１５７ｂ、１５７ｃ、１５７ｄを帯電させる帯電装置１０４８ｙ、１０４８ｍ、１０４８ｃ、１０４８ｋ、露光用レーザ１０４７ｙ、１０４７ｍ、１０４７ｃ、１０４７ｋ、現像装置１６ｙ、１０１６ｍ、１０１６ｃ、１０１６ｋ及びクリーニング装置１０４９ｙ、１０４９ｍ、１０４９ｃ、１０４９ｋが設けられている。

露光用レーザ１０４７ｙ、１０４７ｍ、１０４７ｃ、１０４７ｋは、図２を例にすれば上ポリゴンミラー９０７ａ、下ポリゴンミラー９０７ｂにより変更された４本のレーザ光に相当する。露光用レーザ１０４７ｙ、１０４７ｍ、１０４７ｃ、１０４７ｋは、例えば、図示の例では感光体ドラム１５７ａ、１５７ｂ、１５７ｃ、１５７ｄの軸方向（主走査方向）に光ビームを走査して露光する。これにより、感光体ドラム１５７ａ、１５７ｂ、１５７ｃ、１５７ｄ上に各色の静電潜像が形成される。

現像装置１０１６ｙ、１０１６ｍ、１０１６ｃ、１０１６ｋは、現像剤を担持して回転する現像ローラが、感光体ドラム１５７ａ、１５７ｂ、１５７ｃ、１５７ｄ上に形成された静電潜像をトナーで可視化することで各色毎にトナー像を形成する。

感光体ドラム１５７ａ、１５７ｂ、１５７ｃ、１５７ｄに形成されたトナー像は、感光体ドラム１５７ａ、１５７ｂ、１５７ｃ、１５７ｄと中間転写ベルト１０１４とが接する位置（以下、一次転写位置という）で、中間転写ベルト１０１４上に転写される。感光体ドラム１５７ａ、１５７ｂ、１５７ｃ、１５７ｄには、中間転写ベルト１０１４を介して中間転写ローラ１０２６ｙ、１０２６ｍ、１０２６ｃ、１０２６ｋが感光体ユニット１０１３ｙ、１０１３ｍ、１０１３ｃ、１０１３ｋと対にそれぞれ対向配置されている。各中間転写ローラ１０２６ｙ、１０２６ｍ、１０２６ｃ、１０２６ｋは、それぞれ中間転写ベルト１０１４の内周面に当接され中間転写ベルト１０１４を各感光体の表面に接触させる。中間転写ローラ１０２６ｙ、１０２６ｍ、１０２６ｃ、１０２６ｋにそれぞれに電圧が印可されることで、感光体ドラム１５７ａ、１５７ｂ、１５７ｃ、１５７ｄのトナー像が中間転写ベルト１０１４に転写されるための中間転写電界が発生する。中間転写電界の作用により、中間転写ベルト１０１４上にトナー画像が形成される。各色のトナー画像は重畳して転写され、フルカラーのトナー画像が中間転写ベルト１０１４に形成される。

全ての色の作像と転写が終了した時点で、中間転写ベルト１０１４とタイミングを合わせて給紙トレイ１０２２から記録紙１０５３が給紙され、二次転写部５０で中間転写ベルト１０１４から４色同時に記録紙１０５３へトナー像が二次転写される。

記録紙１０５３は、第１トレイ１０２２ａ、第２トレイ１０２２ｂ、第３トレイ１０２２ｃ、第４トレイ１０２２ｄ、又は、両面ユニット（不図示）のいずれかから選択される。各給紙トレイ１０２２ａ〜１０２２ｄは、内部に収容された記録紙１０５３を一番上のものから順次送り出す給紙ローラ１０２８、給紙ローラ１０２８によって重送されてしまった複数の記録紙１０５３を個々に分離してから搬送路１０２３に送り出す分離ローラ１０３１を有している。これにより、記録紙１０５３は、搬送路１０２３に向けて搬送開始される。

給紙ユニット１１５０は、搬送路１０２３の途中に適宜設けられた複数の搬送ローラ対２９等を備えている。搬送ローラ対１０２９は、給紙トレイ１０２２から搬送された記録紙１０５３を後段の搬送ローラ対１０２９、書き込みユニット１１２０の給紙路１０３２に向けて送り出す。給紙路１０３２に送り込まれた記録紙１０５３は、その先端がレジストセンサ１０５１によって検出された後、所定時間が経過すると、レジストローラ１０３３に突き当てられて一端停止する。このレジストローラ１０３３は、挟み込んだ記録紙１０５３を所定のタイミング（副走査有効期間信号（ＦＧＡＴＥ）に同期して）で二次転ローラ１０１８の位置まで送り込む。所定のタイミングは、中間転写ベルト１０１４の回転によりフルカラーの重ね合わせトナー画像が二次転ローラ１０１８の位置まで搬送されたタイミングである。

二次転ローラ１０１８は、斥力ローラ１０１７と対向配置される。画像形成装置５００は、印刷時に二次転ローラ１０１８を中間転写ベルト１０１４に当接させる。二次転ローラ１０１８は二次転モータにより二次転モータの外周の速度が中間転写ベルト１０１４の表面速度と同じになるよう制御されている。

記録紙１０５３は、中間転写ベルト１０１４から分離器（不図示）により分離された後に、搬送ベルト１０２４によって定着装置１０１９まで搬送され、定着装置１０１９は記録紙１０５３にトナー像を定着させる。片面印刷の場合、定着後の記録紙１０５３は、排紙トレイ１０２１上に排出される。

１、５１ 高周波クロック生成部
２、５２ 第１エッジ検出部
３、５３ 第２エッジ検出部
４ 分周器
５、５５ 比較部
７、７' 周波数演算部
８ 判別信号生成部
２０ 面平均誤差平滑部
２７ 面間誤差平滑部
３４ 面平均周波数演算部
３８ 面間オフセット保持部
４２ 設定値保持部
４３ 周波数設定値変換部
４４ 演算制御部
５４ 計数部
５９ 画素クロック出力部
１０８ａ〜ｄ、１０９ａ〜ｄ フォトディテクタ（ＰＤ）
１１１ａ、１１１ｃ、１１８、２００、２１０ 画素クロック生成部
９０７ 多面鏡式光偏向器
９０７ａ 上ポリゴンミラー
９０７ｂ 下ポリゴンミラー
１１２ａ、１１２ｃ 画像処理部
１１３ａ、１１３ｃ 変調データ生成部
１１４ａ、１１４ｃ レーザ駆動部
２０１ 周波数変調部
２０２ 周波数変調データ生成部
５００ 画像形成装置

特開２００６−３０５７８０号公報 特開２００５−９２１２９号公報

Claims (10)

1. 画素の処理タイミングとなる画素クロックを生成する画素クロック生成装置であって、
   第１の信号と第２の信号の時間間隔を検出する時間間隔検出手段と、
   Ｎ個の目標値を循環して変更し、該目標値に対応した前記時間間隔と前記目標値との誤差をそれぞれ出力する比較手段と、
   Ｎ（≧２）個の前記目標値毎に、前記誤差を補正した画素クロックの周波数指示信号を、循環して演算する周波数演算手段と、
   高周波クロックを生成する高周波クロック生成手段と、
   前記高周波クロックを基準にして、前記周波数指示信号に応じた前記画素クロックを生成する画素クロック生成手段と、
   を有することを特徴とする画素クロック生成装置。
2. 前記第１の信号又は第２の信号に基づき、循環するＮ個の期間を判別するための判別信号を生成する判別信号生成手段を有し、
   前記比較手段は、前記判別信号に基づき前記目標値を選択する、
   ことを特徴とする請求項１記載の画素クロック生成装置。
3. 前記期間毎に、前記期間を画素クロックに対応させて区分した複数の部分期間に対応づけて、周波数変調データを記憶した周波数変調データ格納手段と、
   前記判別信号に基づき前記期間を判別し、画素クロックを検出する毎に、前記部分期間に対応づけられた前記周波数変調データを周波数変調データ格納手段から出力する変調制御手段と、を有し、
   前記画素クロック生成手段は、前記周波数指示信号に前記周波数変調データを加算した前記周波数指示信号に応じた前記画素クロックを生成する、
   ことを特徴とする請求項２記載の画素クロック生成装置。
4. 前記高周波クロック生成手段は、位相差Tvずつ互いに位相をずらした多相クロックを生成し、
   前記位相差Tvを単位時間として、前記周波数指示信号に対応する時間を計測する計測手段と、
   前記画素クロック生成手段は、前記高周波クロックを基準にして、前記計測手段が計測した前記時間を周期とする画素クロックを生成する、
   を有することを特徴とする請求項１記載の画素クロック生成装置。
5. 前記第１の信号又は第２の信号に基づき、循環するＮ個の期間を判別するための判別信号を生成する判別信号生成手段を有し、
   前記比較手段は、前記判別信号に基づき前記目標値を選択する、
   ことを特徴とする請求項４記載の画素クロック生成装置。
6. 前記期間毎に、前記期間を画素クロックに対応させて区分した複数の部分期間に対応づけて、周波数変調データを記憶した周波数変調データ格納手段と、
   前記判別信号に基づき前記期間を判別し、画素クロックを検出する毎に、前記部分期間に対応づけられた前記周波数変調データを周波数変調データ格納手段から出力する変調制御手段と、を有し、
   前記計測手段は、前記周波数指示信号に前記周波数変調データを加算した前記周波数指示信号に対応する前記時間を計測する、
   ことを特徴とする請求項２，３，５又は６項記載の画素クロック生成装置。
7. 前記周波数演算手段は、
   前記判別信号に従って、前記期間毎の前記誤差を積算すると共に、前記判別信号に従って、予め記憶している前記期間毎の基準周波数指示情報を選択して取り出し、前記基準周波数指示情報、前記誤差及び積算した前記誤差から、平滑化された前記周波数指示信号を前記期間毎に算出する平均周波数演算手段を有する、
   ことを特徴とする請求項２〜６いずれか１項記載の画素クロック生成装置。
8. 前記周波数演算手段は、
   前記誤差の基準値を前記期間毎に記憶する基準誤差保持手段と、
   予め定められたＭ回の演算周期の周期識別信号に基づいて選択された、前記期間に対応した前記基準値と前記誤差の差分データを、前記演算周期毎に積算して保持する差分データ保持手段と、
   前記周期識別信号に従って、前記演算周期毎の前記差分データから画素クロックのオフセット値を算出するオフセット値算出手段を有する、
   ことを特徴とする請求項７載の画素クロック生成装置。
9. 請求項１〜８いずれか１項記載の画素クロック生成装置と、
   前記画素クロック生成装置が生成した画素クロックを基準として画像データを変調し、変調された画像データに基づきレーザ光を照射して画像を形成する画像形成手段と、
   を有することを特徴とする画像形成装置。
10. 請求項１〜８いずれか１項記載の画素クロック生成装置と、
    前記画素クロック生成装置が生成した画素クロックを基準として画像データを変調し、変調された画像データに基づき、Ｎ個の期間それぞれの照射開始タイミングで交互にレーザ光を照射し、画像を形成する画像形成手段と、
    を有することを特徴とする画像形成装置。

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