〈背景技術1に対する課題〉
上記従来技術では、測定の最終段階において、可変遅延回路をリング発振動作させ、その発振周波数を測定する事で測定結果を得るという工程が存在する。ここで、特許文献1の段落番号“0042”の記載に「ここで、必ず発振動作を行うようにするため、Base‐Delay6とAdjustable‐Delay7を合わせた回路が、奇数段のインバータ回路となるようにしておく」とあることから分かるように、負帰還によるリング発振動作が実施されている。
以下、説明のために、立ち上がりエッジが可変遅延回路(Base‐DelayとAdjustable‐Delayを合わせた回路)を通過するのに要する時間をDre、立ち下がりエッジが可変遅延回路を通過するのに要する時間をDfeとすると、負帰還によるリング発振動作の発振周期Tnfは、下記の数1で示すように、上記2つの遅延時間DreとDfeの和で与えられる。
(数1)
Tnf=Dre+Dfe
一方、上記従来技術のジッタ計測でパラメータとして必要なのは可変遅延回路の一方の遅延時間(図34に示す測定回路では、立ち上がりエッジが可変遅延回路を通過するのに要する時間Dre)のみである。ここで、特許文献1の段落番号“0046”の記載に「Base‐Delay6とAdjustable‐Delay7による遅延量は、リングオシレータ周期の1/2となることより」とある。これは、上記2つの遅延時間DreとDfeが擬似的に等しい(Dre≒Dfe)と仮定して、一方の遅延時間Dreが、下記の数2により擬似的に導出していることを意味している。
(数2)
Dre≒(Dre+Dfe)/2=Tnf/2
図35(特許文献1の図7に相当)を参照して説明すると、実際のジッタの計算では、PLL回路が出力するクロック信号の周期ジッタJは、下記の数3(特許文献1の段落番号“0046”中の式2に相当)で与えられる。ここで、数3において、Dmaxは、図35のC点における可変遅延回路の遅延時間であり、Dminは、図35のA点における可変遅延回路の遅延時間である。
(数3)
J=Dmax−Dmin
従って、2つの遅延時間Dmax,Dminを測定すれば、ジッタJを数3より導出できる。ここで、2つの遅延時間Dmax,Dminを測定するために、可変遅延回路を負帰還回路としてリング発振動作させ、その発振周波数を測定している。以下、具体的に、図36を参照して説明する。
1)可変遅延回路の設定値を図36のA点の状態に設定して、リング発振動作を開始する。
2)その発振周期を測定し、Tminとする。
3)計算によりDminを求める(Dmin=Tmin/2)。
4)同様に、可変遅延回路の設定値を図36のC点の状態に設定して、リング発振動作を開始する。
5)その発振周期を測定し、Tmaxとする。
6)計算によりDmaxを求める(Dmax=Tmax/2)。
7)数3により、3)と6)で求めたDmaxとDminからジッタJを求める。
以上の手順で、可変遅延回路の遅延時間を、設定値から実測値への変換を実施している。ところが、2つの遅延時間DreとDfeに差がある場合(Dre≠Dfe)には、その差の2分の1(|Dre−Dfe|/2)が、測定誤差としてジッタ計測の測定結果に影響を与える。図37及び図38を参照して当該測定誤差について説明する。図37は、可変遅延回路の遅延時間をそのリング発振動作状態の発振周期から導出するための測定回路の模式図であり、負帰還ループを形成するためのインバータが、可変遅延回路の入力ノードN1と出力ノードN2の間に挿入されている。図38は、リング発振動作状態における可変遅延回路の入力ノードN1と出力ノードN2における発振波形を示す電圧波形図である。図38において、可変遅延回路の立ち上がりエッジに対する入出力ノードN1,N2間の伝播遅延時間Dre、立ち下がりエッジ対する入出力ノードN1,N2間の伝播遅延時間Dfe、負帰還によるリング発振動作状態の発振周期Tnf、可変遅延回路の入力ノードN1での発振パルスの高レベル期間Twhと低レベル期間Twlが、夫々図示されている。これらの各時間については、以下の数4の関係が成立する。
(数4)
Tnf=Twh+Twl=Dre+Dfe
ここで、上記従来技術では、2つの遅延時間DreとDfeが擬似的に等しい(Dre≒Dfe)と仮定して、上記数2の計算式で、擬似的に立ち上がりエッジ伝播遅延時間Dreを導出していた。しかし、この計算では、2つの遅延時間DreとDfeに差がある場合(Dre≠Dfe)には、下記の数5に示す誤差の生じていることが分かる。
(数5)
(Dre+Dfe)/2−Dre=(Dre−Dfe)/2
ここで、図36に戻って、可変遅延回路のC点での立ち上がりエッジ伝搬時間をDmaxr、可変遅延回路のA点での立ち上がりエッジ伝搬時間をDminr、可変遅延回路のC点での立ち下がりエッジ伝搬時間をDmaxf、可変遅延回路のA点での立ち下がりエッジ伝搬時間をDminf、可変遅延回路のC点での設定時におけるリング発振動作の発振周期をTmax(=Dmaxr+Dmaxf)、可変遅延回路のA点での設定時におけるリング発振動作の発振周期をTmin(=Dminr+Dminf)、上記従来技術で計測される誤差を含むジッタをJ1、及び、本来測定すべき実際のジッタをJ0と、夫々定義すると、J1とJ0は、下記の数6と数7で表される。
(数6)
J1=(Tmax/2)−(Tmin/2)
=(Dmaxr+Dmaxf)/2−(Dminr+Dminf)/2
(数7)
J0=Dmaxr‐Dminr
従って、両ジッタの差で求まる誤差Δは、下記の数8で与えられる。
(数8)
Δ=J1−J0
=(Dmaxr+Dmaxf)/2−(Dminr+Dminf)/2
−(Dmaxr‐Dminr)
=(Dmaxf−Dmaxr)/2−(Dminf−Dminr)/2
この結果、可変遅延回路のC点での立ち上がりエッジ伝搬時間と立ち下がりエッジ伝搬時間の差|Dmaxr−Dmaxf|と可変遅延回路のA点での立ち上がりエッジ伝搬時間と立ち下がりエッジ伝搬時間の差|Dminr−Dminf|に依存した誤差が生じることが分かる。
これらの伝搬時間の差は、通常に設計された可変遅延回路の場合には、数10ps〜数100ps程度の値であり、遅延時間の設定値の違いによって差が生じないように工夫して設計すれば、当該伝搬時間の差は測定に影響を与えないレベルであった。しかし、近年の通信デバイスに使用されるPLL回路のジッタの保証範囲は数10psの保証を求められる程に小さくなっている。つまり、昨今の状況の変化により、従来は無視できたレベルの上記誤差が無視できなくなってきており、上記誤差の問題が大きくなってきている。
ところで、可変遅延回路の立ち上がりエッジ伝搬時間と立ち下がりエッジ伝搬時間の差が問題となる背景には、これらの遅延時間を求めるに当たり、負帰還によるリング発振動作を行い、その発振周期が、立ち上がりエッジ伝搬時間と立ち下がりエッジ伝搬時間の合計で求まる点に帰着する。
そこで、上記従来技術において、負帰還によるリング発振動作が使用され、正帰還によるリング発振動作が使用されない理由について説明する。
負帰還によるリング発振動作は、可変遅延回路を含む負帰還ループでの発振動作であることから、例えば、可変遅延回路の入力ノードの信号レベル(高レベルまたは低レベルで、2値論理レベル1,0に対応する)が負帰還ループを一巡して同じ入力ノードに信号レベルが反転して戻ってくるため、入力ノードの信号レベルが安定せずに自発的に発振動作を開始する。これに対し、正帰還によるリング発振動作は、可変遅延回路を含む正帰還ループでの発振動作であることから、例えば、可変遅延回路の入力ノードの信号レベルが帰還ループを一巡して同じ入力ノードに同じ信号レベルで戻ってくるため、信号レベルが高レベルまたは低レベルの何れか一方に安定するため、当該安定状態においては自発的に発振動作を開始しないという第1の問題があり、更に、一旦発振動作を開始しても、直ぐに、上記何れかの安定状態に達して発振が停止するという第2の問題がある。従って、リング発振動作には、通常負帰還ループが使用される。
次に、正帰還によるリング発振動作における上記2つの問題について、図39と図40を参照して説明する。図39は、可変遅延回路の遅延時間をそのリング発振動作状態の発振周期から導出するための測定回路の模式図であり、正帰還ループを形成するため、可変遅延回路の入力ノードN1に出力ノードN2が直接接続されている。図40は、正帰還によるリング発振動作状態における可変遅延回路の入力ノードN1と出力ノードN2における発振波形を示す電圧波形図である。
つまり、図39の可変遅延回路の入力ノードN1における信号レベルと出力ノードN2における信号レベルが正帰還であることから一致している。入力ノードN1(出力ノードN2)の信号レベルが発振せずに停止していると、その停止状態は安定的に継続し、その安定状態から自発的に発振を開始することはない。
ここで、何らかの外的擾乱を加えて、例えば、入力ノードN1に可変遅延回路の遅延時間より短いパルス幅のパルス信号を強制的に入力した場合を想定する。その入力されたパルス信号は、出力ノードN2へ伝播して入力ノードN1に正帰還して、更に、出力ノードN2へ伝播することで、一旦は、正帰還による発振動作を開始する。ここで、可変遅延回路の立ち上がりエッジに対する入出力ノードN1,N2間の伝播遅延時間Dreと、立ち下がりエッジ対する入出力ノードN1,N2間の伝播遅延時間Dfeが等しくない場合(Dre≠Dfe)には、当初入力されたパルス信号のパルス幅が、正帰還ループを一巡する毎に、2つの遅延時間DreとDfeの差|Dre−Dfe|だけ短く或いは長くなり、最終的にパルス幅は0となるか、可変遅延回路の遅延時間より長くなってパルスが消滅して、リング発振動作が停止する。従って、正帰還によるリング発振動作が安定的に継続するためには、立ち上がりエッジと立ち下がりエッジ対する2つの遅延時間を正確に等しくする必要があり、遅延回路だけの正帰還ループではリング発振動作は、理論上は可能でも実際上は不可能である。
〈背景技術2に対する課題〉
特許文献2に開示された従来技術では、ラウンチ・キャプチャークロックの生成にLSIに内蔵されるPLL回路のクロックを利用している。具体的には、クロック生成回路によりPLL回路の高速なクロックから2発のクロックのみを取り出してきて、夫々ラウンチクロック・キャプチャークロックとして供給する回路が提案されている。しかし、ラウンチ・キャプチャークロック生成にPLL回路を利用していることで、以下の3つの問題が惹起される。
1)第1に、PLL回路がロックするまで待たないとテストが開始できないという問題がある。PLLの出力が所定の周波数で安定した状態になることを、「PLL回路がロックする」という。通常、PLL回路は動作開始から数100ps〜数ms程度の間ロックしていない状態が存在する。これはPLL回路の動作原理上避けられない待ち時間である。これをディレイテストに利用する場合にもPLL回路がロックするまでディレイテストの開始を待つ必要がある。
2)第2に、PLL回路のロック状態を維持するために、全てのディレイテスト完了までクロックを停止することができないという問題がある。PLL回路はリファレンスクロックを基準に、その整数倍のクロックを生成するという動作を行う。そのため、PLL回路をロック状態で維持するためには、リファレンスクロックを入力し続けることが必要である。PLL回路をディレイテストに利用する場合にも同じであり、テストの開始から終了までリファレンスクロックを入力し続ける必要がある。しかし、例えば複数のテストパターンを実行する場合等に、パターンとパターンの間にはリファレンスクロックを印加できないタイミングが発生する。その結果、PLL回路はロック状態を維持できなくなり、上述の第1の問題により、再度ロック状態となるまでの待ち時間が必要となる。
3)第3に、PLL回路のクロックのクロックエッジを基に、ラウンチ・キャプチャークロックのタイミングを生成するため、PLL回路のクロック周期の整数倍の設定しかできないという問題がある。PLL回路のクロックに基づいて生成されたラウンチ・キャプチャークロックよりディレイテストを実施すると、タイミングを決めるのはPLL回路の出力するクロックのエッジのみなので、ラウンチクロックとキャプチャークロック間のタイミングは、PLL回路の出力クロック周期の整数倍の値にしか設定できない。例えば、3ns、3.5ns、4nsの3つのタイミング条件でディレイテストを実行しようとすると、PLL回路は2GHzでクロックを発生可能であることが必要となる。また、ディレイテスト用パルス発生回路自体も局所的にではあるが、2GHzでの動作保証をする必要がある。
そこで、特許文献2に開示された従来技術の問題点を回避するために、PLL回路のクロックを利用せず、例えば、特許文献3に開示されているように、キャプチャークロックを、可変遅延回路を用いて発生することが考えられる。この回路では、PLL回路のクロックを利用していないので、上述の特許文献2で問題となった3つの問題は発生しないが、以下の第4及び第5の問題が生じる。
4)第4に、可変遅延回路の遅延時間を求めることができないという問題がある。特許文献3の明細書の段落番号“0041”に「同期回路1の動作時間を、バッファ1段あたりの遅延時間を単位として求めることができる」と記載されている。この記載は、そのまま「バッファ1段あたりの遅延時間が既知でない場合に、その時間が分からない」ということを意味している。
5)第5に、外部から入力されるパルス幅以下にラウンチクロックとキャプチャークロックの時間差を制御できないという問題がある。ラウンチクロック自体を可変遅延回路にて遅延させることでキャプチャークロックを生成している関係上、外部から入力されるパルス幅以下に遅延時間を制御することは不可能である。もし、遅延時間を外部から入力されるパルス幅以下に設定すると、ラウンチクロックの立下りよりも前にキャプチャークロックが立ち上がることになり、回路が正しく動作せずディレイテストができない。
ここで、上記第4の問題点に対して、可変遅延回路の遅延時間が分かれば、回路の動作時間が分かる。可変遅延回路の遅延時間を求める方法、或いは、可変遅延回路を所定の遅延時間に調整する方法が、上記特許文献4において提案されている。
上記特許文献4に開示されている従来技術では、リング発振器に負帰還回路を使用している。この場合、以下の第6の問題が生じる。
6)可変遅延回路の立ち上がりエッジの伝播時間と立下りエッジの伝播時間が異なる場合に、その伝播時間の差が測定誤差になる。
この第6の問題で生じる測定誤差は、上述の〈背景技術1に対する課題〉において、数5で示される誤差と同じであり、その重複する説明は割愛する。
ここで、数5で示される立ち上がりエッジ伝播遅延時間Dreと立ち下がりエッジ伝播遅延時間Dfeの差(Dre−Dfe)は、通常にデザインされた場合には数10ps〜数100ps程度の範囲であり、個々で差を生じないように工夫して設計すれば測定に影響を与えないレベルであった。しかし、近年のLSIの動作周波数は100MHz〜数GHzと高速化の傾向にあり、斯かる高速化された回路に対するディレイテストに要求されるクロックエッジの精度も数10psの保証を求められる程に小さくなっており、この誤差が無視できなくなってきたという状況の変化が第6の問題を更に大きくしている。
また、上記第4の問題に関連して、上記特許文献5に開示されている従来技術では、基本的に1本の可変遅延回路をリング発振状態にし、その周波数を測定することで可変遅延回路の遅延時間を調整するという手法を採用している。このことが、上記第6の問題に加えて以下の第7の問題を惹起する。
7)遅延時間を短く設定したい場合に、その遅延時間に相当する周波数のクロックを計数できる回路を用意する必要がある。例えば、500psの遅延時間を設定する場合には1GHzで動作する計数回路を用意する必要がある。
特許文献5の明細書の段落番号“0021”に「一方、可変遅延回路VDの出力信号は、選択信号DMCによって上記選択回路S2を切り換えることにより、インバータINVによって反転された信号が可変遅延回路VDの入力側に帰還され、リングオシレータのような発振回路が構成されるようになっている。(後略)」との記載がある。つまり、上記特許文献4に開示されている従来技術と同様に、リング発振器に負帰還回路が使用されていることが分かる。この場合も、リング発振器の発振周期Tnfは、数4に示すように、立ち上がりエッジ伝播遅延時間Dreと立ち下がりエッジ伝播遅延時間Dfeの和(Dre+Dfe)で表されるので、仮に各伝播遅延時間が500psとすれば、発振周期Tnfは1nsとなる。つまり、リング発振器は1GHzで発振することになる。従って、このリング発振器から出力されるクロック信号が伝播する範囲の回路は1GHzでの動作を保証して設計する必要がある。LSIに対して高速・高精度な測定を求めると、内部の回路に要求されるスペックは上昇することになる。
本発明は、上記負帰還によるリング発振動作に起因する問題点、及び、従来のスキャンパス法によるディレイテストにおける問題点に鑑みてなされたものであり、その目的は、安定的に継続して正帰還によるリング発振動作可能なリング発振回路を利用した、立ち上がりエッジまたは立ち下がりエッジ対する遅延時間を正確に測定可能な遅延時間測定回路及び方法を提供し、当該遅延時間測定回路及び方法を応用して、スキャンパス法によるディレイテストを迅速に開始できるとともに高速且つ高精度な実行が可能なパルス発生回路及び半導体集積回路を提供する点にある。
上記目的を達成するための本発明に係るパルス発生回路の基礎となるリング発振回路は、遅延回路と単安定マルチバイブレータを備えてなり、前記遅延回路の出力が前記単安定マルチバイブレータの入力に接続し、前記単安定マルチバイブレータの出力が前記遅延回路の入力に接続し、前記遅延回路と前記単安定マルチバイブレータが正帰還ループを構成していることを第1の特徴とする。
更に、上記第1の特徴のリング発振回路は、発振起動用のトリガー信号の入力を受け付けて発振を起動する発振起動回路を、前記正帰還ループ上に備えることを第2の特徴とする。
更に、上記第1または第2の特徴リング発振回路は、前記単安定マルチバイブレータの出力するパルス信号のパルス幅が、前記正帰還ループでのリング発振動作の1周期より短いことを第3の特徴とする。更に、前記遅延回路の立ち上がりエッジ伝播時間と立下りエッジ伝播時間の伝播時間差により、前記遅延回路に入力した前記単安定マルチバイブレータの出力するパルス信号のパルス幅が減少する場合は、前記パルス幅が前記伝播時間差より長いことを特徴とし、逆に、当該パルス幅が増大する場合は、前記パルス幅と前記伝播時間差の合計が前記正帰還ループでのリング発振動作の1周期より短いことを特徴とする。
上記特徴のリング発振回路によれば、一旦リング発振動作が開始すれば、単安定マルチバイブレータによって一定パルス幅のパルス信号が出力され、遅延回路の入力に供給され、更に、遅延回路を経由して単安定マルチバイブレータに供給されるため、遅延回路の立ち上がりエッジまたは立ち下がりエッジ対する遅延時間に差があっても、正帰還ループを一巡する毎に、単安定マルチバイブレータで発振パルスのパルス幅が一定に規制されるため、一定のパルス幅で安定的に正帰還によるリング発振動作を継続することができる。特に、第2の特徴のリング発振回路によれば、リング発振動作の起動が容易化される。
また、負帰還によるリング発振動作では、発振周期が、負帰還ループを一巡する立ち上がりエッジ及び立ち下がりエッジ対する夫々の遅延時間の合計となるため、発振周期の測定だけでは、帰還ループを一巡する立ち上がりエッジまたは立ち下がりエッジ対する遅延時間を個別に正確に測定することはできず、当該2つの遅延時間差の2分の1に相当する誤差が生じるが、正帰還によるリング発振動作では、発振周期が、正帰還ループを一巡する立ち上がりエッジまたは立ち下がりエッジ対する何れか一方の遅延時間と単安定マルチバイブレータの遅延時間(応答時間)の合計となるため、単安定マルチバイブレータの遅延時間が既知であれば、遅延回路の遅延時間を発振周期から正確に導出できる。
ここで、正帰還とは、帰還ループ上の任意のノードにおいて、当該ノードの信号レベルが帰還ループを一巡して同位相(同じ論理レベル)で帰還する場合を言う。従って、遅延回路の入力と出力が必ずしも同位相である必要はなく、遅延回路の入力と出力が逆位相(論理レベルが逆)の場合は、単安定マルチバイブレータが逆位相のパルス出力をすればよい。
上記目的を達成するための本発明に係るパルス発生回路の基礎となる遅延時間測定回路は、被測定回路の遅延時間を測定する遅延時間測定回路であって、単安定マルチバイブレータと発振周波数測定回路を備えてなり、前記単安定マルチバイブレータの入力が、前記被測定回路の出力と接続可能で、前記単安定マルチバイブレータの出力が、前記被測定回路の入力と接続可能で、前記単安定マルチバイブレータの入力と出力が、前記被測定回路の出力と入力と夫々接続することにより、前記被測定回路と前記単安定マルチバイブレータが正帰還ループを構成し、前記発振周波数測定回路が前記正帰還ループによるリング発振動作の発振周波数の測定時に前記正帰還ループと接続可能に構成されていることを特徴とする。
上記目的を達成するための本発明に係るパルス発生回路の基礎となる遅延時間測定方法は、上記特徴の遅延時間測定回路を用いた被測定回路の遅延時間を測定する遅延時間測定方法であって、前記単安定マルチバイブレータの入力を前記被測定回路の出力と接続し、前記単安定マルチバイブレータの出力を前記被測定回路の入力と接続することにより、正帰還によるリング発振動作を起こし、前記発振周波数測定回路により前記正帰還によるリング発振動作の発振周波数を測定し、前記発振周波数測定回路の測定結果に基づいて、前記被測定回路の遅延時間を測定することを第1の特徴とする。
更に、上記第1の特徴の遅延時間測定方法は、前記被測定回路の遅延時間として、立ち上がりエッジ伝播時間を測定する場合は、前記単安定マルチバイブレータは、入力信号の立ち上がりエッジまたは立ち下がりエッジに対して一定のパルス幅の立ち上がりパルス信号を出力する単安定マルチバイブレータを使用し、前記被測定回路の遅延時間として、立ち下がりエッジ伝播時間を測定する場合は、前記単安定マルチバイブレータは、入力信号の立ち下がりエッジまたは立ち上がりエッジに対して一定のパルス幅の立ち下がりパルス信号を出力する単安定マルチバイブレータを使用することを第2の特徴とする。
上記特徴の遅延時間測定回路または遅延時間測定方法によれば、被測定回路と単安定マルチバイブレータで構成される正帰還ループによるリング発振動作の発振周波数の逆数で規定される発振周期が、被測定回路の遅延時間と単安定マルチバイブレータの遅延時間の合計で表されるため、単安定マルチバイブレータの遅延時間が既知であると、測定された発振周期から被測定回路の遅延時間を直接求めることができる。この結果、被測定回路の立ち上がりエッジ伝播時間と立ち下がりエッジ伝播時間に差があっても、夫々個別に精度良く測定することができる。
上記目的を達成するための本発明に係るパルス発生回路は、入力クロック信号に対して少なくとも2つの異なる遅延信号を出力するとともに、前記2つの異なる遅延信号の内の遅い方の第2遅延信号の前記入力クロック信号からの遅延時間が調整可能に構成されている遅延回路部と、単安定マルチバイブレータと、前記単安定マルチバイブレータの出力信号が、前記遅延回路部内の前記入力クロック信号から前記第2遅延信号に至る信号遅延経路を経由して、前記単安定マルチバイブレータの入力に帰還する第1の正帰還ループと、前記単安定マルチバイブレータの出力信号が、前記信号遅延経路を経由せずに、前記単安定マルチバイブレータの入力に帰還する第2の正帰還ループを、個別に形成するための信号接続を制御するとともに、前記遅延回路部の遅延時間の調整を行う制御回路と、前記第1の正帰還ループ及び前記第2の正帰還ループの何れか一方が個別に形成されている状態で、形成されている前記何れか一方の正帰還ループの発振動作を外部から入力される起動信号により起動する発振起動回路と、前記第1の正帰還ループ及び前記第2の正帰還ループの何れか一方が個別に形成されている状態で、形成されている前記何れか一方の正帰還ループの発振周波数を測定する発振周波数測定回路と、前記入力クロック信号と前記2つの異なる遅延信号から、前記入力クロック信号の1周期内に少なくとも2回の立ち上がりエッジまたは立ち下がりエッジを有し、前記2回の立ち上がりエッジまたは立ち下がりエッジ間の時間差が前記第2遅延信号の前記入力クロック信号からの遅延時間と同等となるパルス信号を生成するパルス生成回路と、を備えてなることを第1の特徴とする。
更に、上記第1の特徴のパルス発生回路は、前記遅延回路部が、少なくとも一方が遅延時間を調整可能な可変遅延回路である2つの遅延回路を縦続接続して形成され、前記2つの遅延回路が前記2つの異なる遅延信号を各別に出力することを第2の特徴とする。
更に、上記第1の特徴のパルス発生回路は、前記遅延回路部が、少なくとも一方が遅延時間を調整可能な可変遅延回路である2つの遅延回路を並列に備えて形成され、前記2つの遅延回路が、同じ前記入力クロック信号を入力して、前記2つの異なる遅延信号を各別に出力することを第3の特徴とする。
更に、上記第1または第2の特徴のパルス発生回路は、前記2つの遅延回路の一方が、遅延時間が固定の固定遅延回路であることを第4の特徴とする。
更に、上記第1乃至第4の何れかの特徴のパルス発生回路は、外部制御信号の入力に応じて前記パルス信号と前記入力クロック信号を択一的に選択して出力する選択回路を備えることを第5の特徴とする。
更に、上記第5の特徴のパルス発生回路は、前記2つの異なる遅延信号の内の早い方の第1遅延信号と前記外部制御信号から、前記選択回路が前記パルス信号を選択している期間に同期して出力される第2パルス信号を生成する第2パルス生成回路を備えることを第6の特徴とする。
上記特徴のパルス生成回路によれば、パルス生成回路で生成されたパルス信号の2回の立ち上がりエッジまたは立ち下がりエッジを、スキャンパス法によるディレイテストに使用するラウンチ動作とキャプチャー動作の各クロックエッジと使用することができる。この場合、ラウンチクロックエッジとキャプチャークロックエッジ間の時間差が、遅延回路部の第2遅延信号の入力クロック信号からの調整可能な遅延時間と同等であり、また、当該遅延時間が、発振周波数測定回路で測定される単安定マルチバイブレータを経由する第1及び第2の正帰還ループの各発振周波数から求まる発振周期の差に相当するため、ディレイテストのタイミングを高速且つ高精度に測定及び調整可能となる。
ここで、上記特徴のパルス生成回路は、パルス信号の生成にPLL回路を使用していないため、上記背景技術2に対する課題で指摘した問題点1)〜3)が解消され、更に、可変遅延回路を使用しているものの、その遅延時間の測定が可能であるため、同問題点4)が解消され、また、可変遅延回路の遅延時間を調整することで、ラウンチクロックエッジとキャプチャークロックエッジ間の時間差を調整できるので、同問題点5)が解消され、更に、遅延時間の測定に使用するリングオシレータが単安定マルチバイブレータを使用した正帰還ループであるので、同第6及び第7の問題点も解消される。
特に、第5の特徴のパルス生成回路によれば、選択回路から出力される信号を、入力クロック信号が選択されている場合には、ディレイテストの対象となる被テスト回路の実動作用のクロック信号として、パルス信号が選択されている場合には、被テスト回路のディレイテストのラウンチクロックとキャプチャークロックとして、外部制御信号の入力に応じて切り換えて使用することができる。
特に、第6の特徴のパルス生成回路によれば、第2パルス生成回路で生成される第2パルス信号をディレイテストの対象となる被テスト回路のスキャンイネーブル信号として使用することができる。
更に、上記目的を達成するための本発明に係る半導体集積回路は、スキャンパス法によるディレイテストを実行可能に構成された半導体集積回路であって、上記第5の特徴のパルス発生回路を内蔵し、前記選択回路から出力される信号を、前記スキャンパス法によるディレイテストの対象となる被テスト回路のクロックパルスとして使用することを第1の特徴とする。
更に、本発明に係る半導体集積回路は、スキャンパス法によるディレイテストを実行可能に構成された半導体集積回路であって、上記第6の特徴のパルス発生回路を内蔵し、前記選択回路から出力される信号を、前記スキャンパス法によるディレイテストの対象となる被テスト回路のクロックパルスとして使用し、前記第2パルス生成回路から出力される前記第2パルス信号を、前記被テスト回路のスキャンイネーブル信号として使用することを第2の特徴とする。
上記特徴の半導体集積回路によれば、上記第5または第6特徴のパルス発生回路を内蔵しているので、上記背景技術2に対する課題で指摘した問題点1)〜7)が全て解消され、高速且つ高精度にスキャンパス法によるディレイテストを実行可能な半導体集積回路を実現できる。
更に、上記目的を達成するための本発明に係る半導体集積回路のテスト方法は、半導体集積回路に対しスキャンパス法によるディレイテストを実行するテスト方法であって、上記第5の特徴のパルス発生回路を使用し、前記選択回路から出力される信号を、前記スキャンパス法によるディレイテストの対象となる被テスト回路のクロックパルスとして使用することを第1の特徴とする。
更に、本発明に係る半導体集積回路のテスト方法は、半導体集積回路に対しスキャンパス法によるディレイテストを実行するテスト方法であって、上記第6の特徴のパルス発生回路を使用し、前記選択回路から出力される信号を、前記スキャンパス法によるディレイテストの対象となる被テスト回路のクロックパルスとして使用し、前記第2パルス生成回路から出力される前記第2パルス信号を、前記被テスト回路のスキャンイネーブル信号として使用することを第2の特徴とする。
上記特徴の半導体集積回路のテスト方法によれば、上記第5または第6特徴のパルス発生回路を使用するので、上記背景技術2に対する課題で指摘した問題点1)〜7)が全て解消され、半導体集積回路に対するスキャンパス法によるディレイテストを高速且つ高精度に実行できる。
以下、本発明に係るパルス発生回路、及び、半導体集積回路とそのテスト方法の実施形態を図面に基づいて説明する。先ず、本発明に係るパルス発生回路、及び、半導体集積回路とそのテスト方法の基礎となるリング発振回路、遅延時間測定回路と遅延時間測定方法について、第1及び第2実施形態において説明する。
〈第1実施形態〉
図1に、本発明の基礎となる正帰還によるリング発振回路1の構成例を示す。図1に示すように、リング発振回路1は、遅延回路2と単安定マルチバイブレータ3と発振起動回路4を一巡する正帰還ループによって構成されている。図1に示す構成例では、遅延回路2の出力が単安定マルチバイブレータ3の入力に接続し、単安定マルチバイブレータ3の出力が、発振起動回路4を介して遅延回路2の入力に接続している。遅延回路2は、入力端と出力端の間で信号遅延を生じる回路であれば、その回路構成は何でも構わない。特に、入力数や出力数は複数であっても構わない。正帰還ループを構成する条件は、遅延回路2の入力に立ち上がりエッジまたは立ち下がりエッジの信号が入力して、遅延回路2と単安定マルチバイブレータ3と発振起動回路4を一巡して遅延回路2の入力に戻ってくる信号が同相の立ち上がりエッジまたは立ち下がりエッジの信号であるように、遅延回路2と単安定マルチバイブレータ3と発振起動回路4の各回路の入出力間の信号の位相関係を備えることである。例えば、各回路の入出力間の信号の位相関係が同相、つまり、立ち上がりエッジの信号入力に対して立ち上がりエッジの信号を出力する関係である。或いは、遅延回路2と単安定マルチバイブレータ3と発振起動回路4の内の2つの回路が、入出力間の信号の位相関係が逆相、つまり、立ち上がり(または立ち下がり)エッジの信号入力に対して立ち下がり(または立ち上がり)エッジの信号を出力する関係であってもよい。
図1では、発振起動回路4は2入力の排他的論理和回路で構成されている。一方の入力がリング発振動作の起動信号Initである。発振起動回路4は、必ずしも独立した回路である必要はなく、遅延回路2または単安定マルチバイブレータ3の内部に組み込まれていても構わない。従って、発振起動回路4は、遅延回路2または単安定マルチバイブレータ3の一部として扱うことができる。
図2に、単安定マルチバイブレータ3の回路動作例を示す。図2に示す動作例では、入力信号の立ち上がりエッジに応答して回路固有の一定期間のパルス幅の立ち上がりパルスを出力する。単安定マルチバイブレータとしては、上記の動作以外に、入力信号の立ち下がりエッジに応答して立ち下がりパルスを出力する動作、入力信号の立ち上がりエッジに応答して立ち下がりパルスを出力する動作、入力信号の立ち下がりエッジに応答して立ち上がりパルスを出力する動作があり、後の2動作は、入出力間の位相関係が逆相になる。以下の説明において、図1に示す単安定マルチバイブレータ3としては、入力信号の立ち上がりエッジに応答して立ち上がりパルスを出力するものを想定する。
図3に、入力信号の立ち上がりエッジに応答して立ち上がりパルスを出力する単安定マルチバイブレータの回路例を示す。また、図4に、図3に示す単安定マルチバイブレータの信号波形を示す。図3に示す単安定マルチバイブレータは、D型フリップフロップ5と偶数段のインバータ列6と2入力排他的論理和回路7で構成されており、入力信号INがD型フリップフロップ5のクロック入力CKに入力し、D型フリップフロップ5の反転データ出力QBがD型フリップフロップ5のデータ入力Dに接続している。リセット信号RST#が高レベル時に単安定マルチバイブレータが活性化して、入力信号INの立ち上がりエッジに応答して立ち上がりパルスOUTを出力する。
図5及び図6を参照して、単安定マルチバイブレータを用いた正帰還によるリング発振動作を説明する。図5は、本発明の基礎となるリング発振回路1の模式図であり、リング発振回路1の発振周期を測定する周波数測定回路8の入力が、正帰還ループ上の遅延回路2の出力ノードN2に接続している。図6は、図5に示すリング発振回路1の発振動作中の遅延回路2の入力ノードN1と出力ノードN2における信号波形を示したものである。図5に示すリング発振回路1では、入力信号の立ち上がりエッジに応答して立ち上がりパルスを出力する単安定マルチバイブレータ3を使用している。
遅延回路2の入力ノードN1に印加された立ち上がりパルスは、遅延回路2の遅延時間後に出力ノードN2に同相の立ち上がりパルスとして出力する。この出力ノードN2の立ち上がりパルスの立ち上がりエッジが単安定マルチバイブレータ3を作動させて、単安定マルチバイブレータ3で規定される一定パルス幅の立ち上がりパルスを出力させ、入力ノードN1に印加する。更に、単安定マルチバイブレータ3から印加された立ち上がりパルスが、遅延回路2の遅延時間経過後に出力ノードN2に同相で到達し、単安定マルチバイブレータ3を作動させるという循環動作を繰り返すことにより、正帰還によるリング発振動作を実行する。
ここで、立ち上がりパルスが入力ノードN1から出力ノードN2へ伝搬する際に、立ち上がりエッジに対する伝播遅延時間Dreと立ち下がりエッジ対する伝播遅延時間Dfeの時間差により立ち上がりパルスのパルス幅(高レベル期間)が伸縮する。つまり、伝播遅延時間Dreの方が伝播遅延時間Dfeより長いとパルス幅は短くなり、逆に、伝播遅延時間Dreの方が伝播遅延時間Dfeより短いとパルス幅は長くなる。
しかし、本発明の基礎となるリング発振回路1では、単安定マルチバイブレータ3が、出力ノードN2からパルス幅の変化した立ち上がりパルスが入力する毎に、一定のパルス幅Tpwの立ち上がりパルスを入力ノードN1に出力するため、従来の単安定マルチバイブレータを使用しない正帰還ループのリング発振動作において伝播遅延時間Dreと立ち下がりエッジ対する伝播遅延時間Dfeの時間差によってパルス幅が正帰還ループを一巡する毎に変化してパルス信号が消滅するという問題が回避できる。つまり、本発明の基礎となるリング発振回路1では、単安定マルチバイブレータ3が、伝播遅延時間Dreと立ち下がりエッジ対する伝播遅延時間Dfeの時間差によるパルス幅が単調且つ累積的に変化するのを抑止して、パルス幅を一定に保つ役割を果たしている。
ここで、正帰還ループがリング発振動作を保持するためには、単安定マルチバイブレータ3が発生する出力パルスを遅延回路2に入力した時の遅延回路2の出力パルスが、再度単安定マルチバイブレータ3を起動できることが条件となる。単安定マルチバイブレータ3の出力パルスの立ち上がりエッジが遅延回路2に入力する前に、1周期前の出力パルスが立ち下っている必要がある。つまり、単安定マルチバイブレータ3の出力パルスの一定のパルス幅は、リング発振動作の1周期より短く設定する必要がある。更に、伝播遅延時間Dreの方が伝播遅延時間Dfeより長い(Dre>Dfe)場合には、単安定マルチバイブレータ3の出力パルス幅は、遅延回路2を通過すると伝播遅延時間差(Dre−Dfe)だけ短くなるため、出力パルス幅は伝播遅延時間差(Dre−Dfe)より長く設定する。また、伝播遅延時間Dreの方が伝播遅延時間Dfeより短い(Dre<Dfe)場合には、単安定マルチバイブレータ3の出力パルス幅が遅延回路2を通過すると伝播遅延時間差(Dfe−Dre)だけ長くなるため、出力パルス幅と伝播遅延時間差(Dfe−Dre)の合計は、リング発振動作の1周期より短く設定する。正帰還によるリング発振動作の周期Tpfは、下記の数9に示すように、遅延回路2の立ち上がりエッジに対する伝播遅延時間Dreと単安定マルチバイブレータ3の入力の立ち上がりエッジから出力パルスの立ち上がりエッジまでの遅延時間Dmrrの合計となる。
(数9)
Tpf=Dre+Dmrr
入力信号の立ち上がりエッジに応答して回路固有の一定期間のパルス幅の立ち上がりパルスを出力する単安定マルチバイブレータ3を使用して遅延回路2を含む正帰還ループを構成すると、遅延回路2の立ち上がりエッジに対する伝播遅延時間Dreを数9の関係式より導出することができる。つまり、伝播遅延時間Dreは、正帰還によるリング発振動作の周期Tpfから単安定マルチバイブレータ3の遅延時間Dmrrを減算して求めることができる。従って、任意の遅延回路の立ち上がりエッジに対する伝播遅延時間Dreを直接測定可能な遅延時間測定回路を構成するには、被測定回路である遅延回路2と単安定マルチバイブレータ3を、正帰還ループを構成するように接続し、つまり、図1または図5に示すように接続し、正帰還によるリング発振動作を起こし、発振周波数測定回路8により正帰還によるリング発振動作の発振周波数またはその逆数である発振周期Tpfを測定し、発振周波数測定回路8の測定結果、つまり、発振周波数または発振周期Tpfより、伝播遅延時間Dreを測定するようにすればよい。
図7に、被測定回路である遅延回路2を通常動作モードと遅延時間測定モードを切り替えて使用可能にする遅延時間測定回路の回路構成の一例を示す。図7に示す回路構成例では、通常動作モードと遅延時間測定モードで遅延回路2に入力する信号を切り替える信号切替回路10が設けられている。
次に、図8に、図1に例示した発振起動回路4の機能を内蔵した単安定マルチバイブレータ3の回路構成例を示す。また、図9に、図8に示す単安定マルチバイブレータの信号波形を示す。図8に示す単安定マルチバイブレータは、D型フリップフロップ5の反転データ出力QBとデータ入力Dの接続点の後段に、2入力排他的論理和回路9を挿入し、2入力排他的論理和回路9の一方の入力をD型フリップフロップ5の反転データ出力QBに、他方の入力をリセット信号RST#に接続し、出力を2入力排他的論理和回路7の一方の入力とインバータ列6の入力に接続している。その他の回路構成は、図3に示す単安定マルチバイブレータと同様である。図8に示す単安定マルチバイブレータは、リセット信号RST#が起動信号として機能し、リセット信号RST#の立ち上がり時(初期化完了時点)に、起動用の立ち上がりパルスを1回出力する回路構成となっている。この初回のパルスがリング発振動作を開始するトリガー信号となって、リセット解除と同時にリング発振動作を開始させることができる。この単安定マルチバイブレータを使用すると、従来の正帰還によるリング発振動作における上述した2つの問題、つまり、「自発的に発振動作を開始しない」点と「一旦発振動作を開始しても、直ぐに、安定状態に達して発振が停止する」点を同時に解決できる単安定マルチバイブレータを構成することが可能となり、別途、発振起動回路を正帰還ループ上に独立して備える必要がなくなる。
〈第2実施形態〉
次に、入力信号の立ち下がりエッジに応答して立ち下がりパルスを出力する単安定マルチバイブレータを使用したリング発振回路について説明する。図10に、立ち下がりエッジに応答して動作する単安定マルチバイブレータ13を使用したリング発振回路11を示す。リング発振回路11は、遅延回路12と単安定マルチバイブレータ13と発振起動回路14を一巡する正帰還ループによって構成されている。回路構成自体は、図1に示す回路構成と同じであるので、重複する説明は割愛する。
図11に、単安定マルチバイブレータ13の回路動作例を示す。図11に示す動作例では、入力信号の立ち下がりエッジに応答して回路固有の一定期間のパルス幅の立ち下がりパルスを出力する。
図12に、入力信号の立ち下がりエッジに応答して立ち下がりパルスを出力する単安定マルチバイブレータの回路例を示す。また、図13に、図12に示す単安定マルチバイブレータの信号波形を示す。図12に示す単安定マルチバイブレータは、D型フリップフロップ15と偶数段のインバータ列16と2入力排他的論理和回路17とインバータ18で構成されており、入力信号IN#がインバータ18で反転してD型フリップフロップ15のクロック入力CKに入力し、D型フリップフロップ15の反転データ出力QBがD型フリップフロップ15のデータ入力Dに接続している。リセット信号RST#が高レベル時に単安定マルチバイブレータが活性化して、入力信号IN#の立ち下がりエッジに応答して立ち下がりパルスOUT#を出力する。
図14及び図15を参照して、入力信号の立ち下がりエッジに応答して動作する単安定マルチバイブレータ13を用いた正帰還によるリング発振動作を説明する。図14は、本発明の基礎となるリング発振回路11の模式図であり、リング発振回路11の発振周期を測定する周波数測定回路8の入力が、正帰還ループ上の遅延回路12の出力ノードN2に接続している。図15は、図14に示すリング発振回路11の発振動作中の遅延回路12の入力ノードN1と出力ノードN2における信号波形を示したものである。図14に示すリング発振回路11では、入力信号の立ち下がりエッジに応答して立ち下がりパルスを出力する単安定マルチバイブレータ13を使用している。
遅延回路12の入力ノードN1に印加された立ち上がりパルスは、遅延回路12の遅延時間後に出力ノードN2に同相の立ち下がりパルスとして出力する。この出力ノードN2の立ち下がりパルスの立ち下がりエッジが単安定マルチバイブレータ13を作動させて、単安定マルチバイブレータ13で規定される一定パルス幅の立ち下がりパルスを出力させ、入力ノードN1に印加する。更に、単安定マルチバイブレータ13から印加された立ち下がりパルスが、遅延回路12の遅延時間経過後に出力ノードN2に同相で到達し、単安定マルチバイブレータ13を作動させるという循環動作を繰り返すことにより、正帰還によるリング発振動作を実行する。
ここで、立ち下がりパルスが入力ノードN1から出力ノードN2へ伝搬する際に、立ち上がりエッジに対する伝播遅延時間Dreと立ち下がりエッジ対する伝播遅延時間Dfeの時間差により立ち上がりパルスのパルス幅(低レベル期間)が伸縮する。つまり、伝播遅延時間Dreの方が伝播遅延時間Dfeより長いとパルス幅は短くなり、逆に、伝播遅延時間Dreの方が伝播遅延時間Dfeより短いとパルス幅は長くなる。
しかし、本発明の基礎となるリング発振回路11では、単安定マルチバイブレータ13が、出力ノードN2からパルス幅の変化した立ち下がりパルスが入力する毎に、一定のパルス幅Tpwの立ち下がりパルスを入力ノードN1に出力するため、従来の単安定マルチバイブレータを使用しない正帰還ループのリング発振動作において伝播遅延時間Dreと立ち下がりエッジ対する伝播遅延時間Dfeの時間差によってパルス幅が正帰還ループを一巡する毎に変化してパルス信号が消滅するという問題が回避できる。つまり、本発明の基礎となるリング発振回路11では、単安定マルチバイブレータ13が、伝播遅延時間Dreと立ち下がりエッジ対する伝播遅延時間Dfeの時間差によるパルス幅が単調且つ累積的に変化するのを抑止して、パルス幅を一定に保つ役割を果たしている。
ここで、正帰還ループがリング発振動作を保持するためには、単安定マルチバイブレータ13が発生する出力パルスを遅延回路12に入力した時の遅延回路12の出力パルスが、再度単安定マルチバイブレータ13を起動できることが条件となる。単安定マルチバイブレータ13の出力パルスの立ち下がりエッジが遅延回路12に入力する前に、1周期前の出力パルスが立ち上っている必要がある。つまり、単安定マルチバイブレータ13の出力パルスの一定のパルス幅は、リング発振動作の1周期より短く設定する必要がある。正帰還によるリング発振動作の周期Tpfは、下記の数10に示すように、遅延回路12の立ち下がりエッジに対する伝播遅延時間Dfeと単安定マルチバイブレータ13の入力の立ち下がりエッジから出力パルスの立ち下がりエッジまでの遅延時間Dmffの合計となる。
(数10)
Tpf=Dfe+Dmff
入力信号の立ち下がりエッジに応答して回路固有の一定期間のパルス幅の立ち下がりパルスを出力する単安定マルチバイブレータ13を使用して遅延回路12を含む正帰還ループを構成すると、遅延回路12の立ち下がりエッジに対する伝播遅延時間Dfeを数10の関係式より導出することができる。つまり、伝播遅延時間Dfeは、正帰還によるリング発振動作の周期Tpfから単安定マルチバイブレータ13の遅延時間Dmffを減算して求めることができる。従って、任意の遅延回路の立ち下がりエッジに対する伝播遅延時間Dfeを直接測定可能な遅延時間測定回路を構成するには、被測定回路である遅延回路12と単安定マルチバイブレータ13を、正帰還ループを構成するように接続し、つまり、図10または図14に示すように接続し、正帰還によるリング発振動作を起こし、発振周波数測定回路8により正帰還によるリング発振動作の発振周波数またはその逆数である発振周期Tpfを測定し、発振周波数測定回路の測定結果、つまり、発振周波数または発振周期Tpfより、伝播遅延時間Dfeを測定するようにすればよい。
次に、図16に、図10に例示した発振起動回路14の機能を内蔵した単安定マルチバイブレータ13の回路構成例を示す。また、図17に、図16に示す単安定マルチバイブレータの信号波形を示す。図16に示す単安定マルチバイブレータは、D型フリップフロップ15の反転データ出力QBとデータ入力Dの接続点の後段に、2入力排他的論理和回路19を挿入し、2入力排他的論理和回路19の一方の入力をD型フリップフロップ15の反転データ出力QBに、他方の入力をリセット信号RST#に接続し、出力を2入力排他的論理和回路17の一方の入力とインバータ列16の入力に接続している。その他の回路構成は、図12に示す単安定マルチバイブレータと同様である。図16に示す単安定マルチバイブレータは、リセット信号RST#が起動信号として機能し、リセット信号RST#の立ち上がり時(初期化完了時点)に、起動用の立ち下がりパルスを1回出力する回路構成となっている。この初回のパルスがリング発振動作を開始するトリガー信号となって、リセット解除と同時にリング発振動作を開始させることができる。この単安定マルチバイブレータを使用すると、従来の正帰還によるリング発振動作における上述した2つの問題、つまり、「自発的に発振動作を開始しない」点と「一旦発振動作を開始しても、直ぐに、安定状態に達して発振が停止する」点を同時に解決できる単安定マルチバイブレータを構成することが可能となり、別途、発振起動回路を正帰還ループ上に独立して備える必要がなくなる。
〈第3実施形態〉
次に、第3実施形態において、半導体集積回路のスキャンパス法によるディレイテスト用のパルス信号を生成する本発明に係るパルス発生回路、及び、本発明に係るパルス発生回路を内蔵した半導体集積回路について説明する。パルス信号は、連続して発生する2つのパルスの立ち上がりエッジによって、ラウンチ動作とキャプチャー動作が順番に起動されるラウン・キャプチャークロックとして利用される。本発明に係るパルス発生回路は、ラウンチ・キャプチャークロックのラウンチ動作パルスとキャプチャー動作パルスの各立ち上がりエッジ間の時間差を調整するとともに、第1または第2実施形態において説明した正帰還によるリング発振回路を応用して、調整した時間差を正確に測定可能な制御回路を備えた構成となっている。
図18に、本発明に係るパルス発生回路50の回路構成、及び、本発明に係る半導体集積回路61の概略構成を示すブロック図である。図18に示すように、本発明に係るパルス発生回路50は、2つの可変遅延回路51,52からなる遅延回路部と、単安定マルチバイブレータ53と、固定遅延回路54と、制御回路55と、パルス生成回路56と、3つの信号選択回路57,58,59と、発振周波数測定回路60と、を備えて構成される。また、本発明に係る半導体集積回路61は、本発明に係るパルス発生回路50によるスキャンパス法によるディレイテストの対象となる被テスト回路62を含む構成となっており、パルス発生回路50と被テスト回路62以外の回路部(例えば、メモリ回路や非同期回路等)を含んでいても構わない。
遅延回路部は、2つの可変遅延回路51,52を縦続接続してなる。具体的には、前段の可変遅延回路51には、入力クロック信号CLKinと固定遅延回路54の出力を選択する信号選択回路57の出力信号CLK0を入力し、後段の可変遅延回路52には、前段の可変遅延回路51の出力信号CLK1を入力し、各可変遅延回路51,52からは、遅延回路部への入力信号である出力信号CLK0から2つの異なる遅延時間の第1遅延信号CLK1と第2遅延信号CLK2が各別に出力される。各可変遅延回路51,52の遅延時間は、夫々、制御回路55からの遅延時間調整用の制御信号CD1,CD2で調整可能となっている。各可変遅延回路51,52は、例えば、複数のインバータを縦続接続したインバータ列で構成され、そのインバータ列の一部または全部のインバータが、制御信号CD1またはCD2によって、各出力ノードの充電電流または放電電流の少なくとも何れか一方の電流量を増減可能に構成されている。電流量の調整方式によって、制御信号CD1,CD2はアナログ信号の場合もあれば、複数ビットのディジタル信号の場合もある。尚、本実施形態では、2つの遅延信号CLK1,CLK2の各遅延時間は夫々調整可能な構成となっているが、後述する理由より、少なくとも遅い方の第2遅延信号CLK2の遅延時間が独立して調整可能であればよい。
単安定マルチバイブレータ53は、本実施形態では、入力信号の立ち上がりエッジに応答して回路固有の一定期間のパルス幅の立ち上がりパルスを出力する単安定マルチバイブレータを使用する。従って、第1実施形態において説明した図3または図8に示す構成ものが使用できる。
制御回路55は、遅延時間調整モードにおいて、可変遅延回路51,52に対して遅延時間調整用の制御信号CD1,CD2を出力して各遅延信号CLK1,CLK2の遅延時間を変更するとともに、各遅延信号CLK1,CLK2の遅延時間測定のために、2つの信号選択回路57,58の信号選択を、信号選択信号S4,S5を用いて制御して、単安定マルチバイブレータ53と固定遅延回路54を経由する3つの正帰還ループを個別に形成する。具体的には、遅延時間測定時において、信号選択信号S4により信号選択回路57の信号選択を固定遅延回路54の出力側に切り替える。また、信号選択信号S5によって、3つの正帰還ループの形成を切り替える。つまり、信号選択回路58が可変遅延回路52から出力される第2遅延信号CLK2を選択して形成される第1の正帰還ループと、信号選択回路58が信号選択回路57の出力信号CLK0を選択して形成される第2の正帰還ループと、信号選択回路58が可変遅延回路51から出力される第1遅延信号CLK1を選択して形成される第3の正帰還ループの3つの正帰還ループが個別に形成可能な構成となっている。尚、固定遅延回路54は、各正帰還ループにおける単安定マルチバイブレータ53を使用したリング発振動作において、リング発振周波数を調整するために挿入されている。
また、制御回路55は、遅延時間調整モードにおいて各正帰還ループを形成すると、単安定マルチバイブレータ53を起動する信号RST#を出力して、単安定マルチバイブレータ53に1回目のパルスを出力させ、その後、正帰還によるリング発振を継続的に行わせる。尚、各正帰還ループにおける単安定マルチバイブレータ53を使用したリング発振動作については、第1実施形態において既に説明してあるので、重複する説明は省略する。更に、制御回路55は、単安定マルチバイブレータ53を起動すると、発振周波数測定回路60を活性化して正帰還ループのリング発振周波数を測定し、その測定結果を記憶し、その測定結果に基づいて、各遅延信号CLK1,CLK2の遅延時間を算出する。
パルス生成回路56は、信号選択回路57の出力信号CLK0と第1遅延信号CLK1と第2遅延信号CLK2から、出力信号CLK0の1周期内に2回の立ち上がりエッジを有し、当該2回の立ち上がりエッジ間の時間差が第2遅延信号CLK2の前記入力クロック信号からの遅延時間と同等となるパルス信号CLK3を生成する。ここで、信号選択回路57は、スキャンパス法によるディレイテスト時の実動作モードでは、入力クロック信号CLKinを選択して、出力信号CLK0として出力するので、出力信号CLK0は入力クロック信号CLKinと略同じである。
信号選択回路59は、外部制御信号SEに応じて、実動作モードにおけるシフト動作時には入力クロック信号CLKinを選択し、実動作モードにおけるラウンチ及びキャプチャー動作時にはパルス生成回路56から出力されるパルス信号CLK3を選択して、出力クロック信号CLKoutとして出力する。この出力クロック信号CLKoutは、実動作モード時に被テスト回路62のクロックパルスとして使用される。
本発明に係るパルス発生回路50は、実動作モードと遅延時間調整モードの2つの動作モードを有している。次に、パルス発生回路50の実動作モードと遅延時間調整モードの各動作について説明する。先ず、実動作モードの動作を説明する。
図19に、図18のパルス発生回路50の中の実動作モードで動作する実動作回路部分を抽出して示す。また、図20は、図19に示す実動作回路部分の内部信号波形を模式的に示すタイミング波形図である。実動作モードでは、2つの可変遅延回路51,52とパルス生成回路56、及び、信号選択回路59が動作する。尚、信号選択回路57は、入力クロック信号CLKinを選択した状態で固定されるので、図19には含まれていない。
実動作モードでは、シフト動作時(外部制御信号SEが高レベル時)に信号選択回路59が入力クロック信号CLKinを選択して、出力クロック信号CLKoutとして出力する。このシフト動作時の出力クロック信号CLKoutは、被テスト回路62においてスキャンパスのシフトクロックとして使用される。ラウンチ及びキャプチャー動作時(外部制御信号SEが低レベル時)には、信号選択回路59がパルス信号CLK3を出力クロック信号CLKoutとして出力する。パルス信号CLK3は、クロック信号CLK0の立ち上がりエッジで立ち上がり、第1遅延信号CLK1の立ち上がりエッジで立ち下がるラウンチ動作パルスP1と、第2遅延信号CLK2の立ち上がりエッジで立ち上がり、第2遅延信号CLK2の立ち下がりエッジで立ち下がるキャプチャー動作パルスP2を、入力クロック信号CLKinの1周期内に連続して発生する。具体的には、パルス信号CLK3は、パルス生成回路56において、クロック信号CLK0と第1遅延信号CLK1の排他的論理和(ExOR)と第2遅延信号CLK2の論理和(OR)として生成される。従って、入力クロック信号CLKinの立ち上がりエッジを基準に、ラウンチ動作パルスP1の立ち上がりエッジと立ち下がりエッジ、キャプチャー動作パルスP2の立ち上がりエッジが連続して順番に発生する。ラウンチ動作パルスP1の立ち上がりエッジとキャプチャー動作パルスP2の立ち上がりエッジ間の時間差Δtは、クロック信号CLK0の立ち上がりエッジから第2遅延信号CLK2の立ち上がりエッジまでの遅延時間、つまり、2つの可変遅延回路51,52の立ち上がりエッジの総遅延時間に等しい。ラウンチ及びキャプチャー動作時の出力クロック信号CLKoutは、被テスト回路62においてスキャンパスのラウンチ・キャプチャークロックとして使用される。
ここで、ディレイテストにおいて管理が必要となるのは、ラウンチ動作パルスP1の立ち上がりエッジとキャプチャー動作パルスP2の立ち上がりエッジ間の時間差Δtであり、2つの可変遅延回路51,52の総遅延時間である。更に言えば、前段の可変遅延回路51の立ち上がりエッジ遅延時間は、クロック信号CLK0の立ち上がりエッジから第1遅延信号CLK1の立ち上がりエッジまでの遅延時間であり、ラウンチ動作パルスP1のパルス幅(高レベル期間)を規定している。また、後段の可変遅延回路52の立ち上がりエッジ遅延時間は、第1遅延信号CLK1の立ち上がりエッジから第2遅延信号CLK2の立ち上がりエッジまでの遅延時間であり、ラウンチ動作パルスP1とキャプチャー動作パルスP2の間のパルス間隔(低レベル期間)を規定している。
スキャンパス法によるディレイテストではパルス信号CLK3のパルス幅(高レベル期間)とパルス間隔(低レベル期間)自体は測定には影響せず、ラウンチ動作パルスP1の立ち上がりエッジとキャプチャー動作パルスP2の立ち上がりエッジ間の時間差Δtのみが測定に影響を与える。従って、本実施形態では、2つの可変遅延回路51,52の遅延時間を各別に独立して調整可能な構成としているが、図21に示すように、2つの可変遅延回路51,52を同時に1つの遅延時間調整用の制御信号CD1で調整するようにしても良い。更に、キャプチャー動作パルスP2のパルス幅(高レベル期間)も、第2遅延信号CLK2のパルス幅(高レベル期間)と同じである必要はなく、キャプチャー動作パルスP2は、第2遅延信号の立ち上がりエッジで立ち上がり、クロック信号CLK0または第1遅延信号CLK1の立ち下がりエッジで立ち下がるように生成されても構わない。この場合、パルス生成回路56の回路構成は、図18に示す構成ではなく、例えば、図21に示すように、第1遅延信号CLK1と第2遅延信号CLK2の排他的否定論理和(ExNOR)とクロック信号CLK0の論理積(AND)として生成される構成のパルス生成回路56’であっても良い。ところで、図21に示すパルス発生回路50の別回路構成では、後述するように、時間差Δtの調整には第3の正帰還ループを使用しないため、信号選択回路58は、信号選択回路57の出力信号CLK0と第2遅延信号CLK2の何れか一方を選択する2入力の信号選択回路として図示している。
ところで、2つの可変遅延回路51,52の遅延時間が未調整のままでは、遅延時間が不明であるので、生成されるパルス信号CLK3の上記時間差Δtは不明の状態である。斯かる不明状態を解消するために、実動作モードで出力クロック信号CLKoutを使用する前に、予め遅延時間調整モードにて、2つの可変遅延回路51,52の遅延時間を調整し、パルス信号CLK3の上記時間差Δtが所定値になるように調整する。
遅延時間調整モードは、2つの可変遅延回路51,52の遅延時間を調整するためのモードである。本実施形態では、上述の3つの正帰還ループの内の第1の正帰還ループと第2の正帰還ループを用いて、時間差Δtの調整を行う。図22に、図18のパルス発生回路50の中の遅延時間調整モードで動作する調整動作回路部分を抽出して示す。また、図23に、図22の調整動作回路部分の中の2つの可変遅延回路51,52を含まない第2の正帰還ループ形成時に動作する第2調整動作回路部分を示す。また、図24に、図22の調整動作回路部分の中の2つの可変遅延回路51,52を含む第1の正帰還ループ形成時に動作する第1調整動作回路部分を抽出して示す。尚、信号選択回路57は、固定遅延回路54の出力側を選択した状態で固定されるので、図22〜図24には含まれていない。また、信号選択回路58は、第1及び第2の各正帰還ループ形成時には、対応する帰還信号を選択した状態に固定されるので、図23及び図24には含まれていない。
図25に、遅延時間調整モードでの時間差Δtを調整するためのアルゴリズムを示す。調整動作手順としては、先ず、制御回路55は、図23に示す2つの可変遅延回路51,52を含まない第2の正帰還ループを形成し、上述の要領でリング発振動作を開始し、そのリング発振周波数を発振周波数測定回路60を用いて測定し、その逆数である発振周期T2を算出して、制御回路55内のレジスタに格納しておく(ステップ#1)。次に、2つの可変遅延回路51,52に対して遅延時間調整用の制御信号CD1,CD2を出力して各遅延時間の初期値を設定する(ステップ#2)。引き続き、図24に示す2つの可変遅延回路51,52を含む第1の正帰還ループを形成し、上述の要領でリング発振動作を開始し、そのリング発振周波数を発振周波数測定回路60を用いて測定し、その逆数である発振周期T1を算出して、制御回路55内のレジスタに格納しておく(ステップ#3)。次に、制御回路55内の演算回路にて遅延時間差(T1−T2=Δt)を算出する(ステップ#4)。この遅延時間差Δtが、ラウンチ動作パルスP1の立ち上がりエッジとキャプチャー動作パルスP2の立ち上がりエッジ間の時間差Δtになる。
算出された時間差Δtが所定の設定範囲内にあるか否かを制御回路55にて判定し(ステップ#5)、所定の設定範囲内にあれば(ステップ#5でYES分岐)、遅延時間調整モードを終了する。所定の設定範囲内にない場合は(ステップ#5でNO分岐)、算出された時間差Δtが所定の設定範囲より長いか否かを判定し(ステップ#6)、短い場合には(ステップ#6でNO分岐)、2つの可変遅延回路51,52の遅延時間の設定値を、制御信号CD1,CD2によって大きくし(ステップ#7)、逆に、設定範囲よりよりも長い場合には(ステップ#6でYES分岐)、2つの可変遅延回路51,52の遅延時間の設定値を小さくして(ステップ#8)、ステップ#3に戻って、再度、第1の正帰還ループを形成し、上述の要領でリング発振動作を開始し、そのリング発振周波数を発振周波数測定回路60を用いて再測定し、その逆数である発振周期T1を再算出して、制御回路55内のレジスタに格納しておく。ステップ#3以降の動作を、ステップ#5の判定で算出された時間差Δtが所定の設定範囲内に収まるまで繰り返すことで、遅延時間調整モードを終了する。ここで、所定の設定範囲内に収まった時間差Δtを制御回路55内のレジスタに格納しておく。実動作モード時には、この時間差Δtを読み出して使用することで、本発明に係るパルス発生回路50が、所定の時間差Δtの立ち上がりエッジ間隔のラウンチ・キャプチャークロックを発生する回路として機能し、所望のディレイテストが可能となる。
ここで、本発明に係るパルス発生回路50の特徴を整理しておく。第1の特徴個所は、遅延時間調整モードで使用する正帰還ループに単安定マルチバイブレータ53が使用されている点である。これにより、可変遅延回路51,52の立ち上がりエッジ伝播特性と立下りエッジ伝播特性が異なっていても、それが測定誤差にならない回路となっている。パルス発生回路50が発生するパルス信号CLK3は、ディレイテスト時に立ち上がりエッジ間隔のみが重要であることから、単安定マルチバイブレータ53が入力の立ち上がりエッジに応答して一定のパルス幅の立ち上がりパルスを出力する構成であるため、可変遅延回路51,52の立ち上がりエッジ伝播特性だけを正確に測定可能な構成となっている。
第2の特徴個所は、2つの可変遅延回路51,52を含む第1の正帰還ループの発振周期T1と、2つの可変遅延回路51,52の総遅延時間が、必ずしも1対1に対応していない点である。正帰還ループで構成される各リング発振回路に、リング発振周波数調整用の固定遅延回路54を挿入してリング発振周波数を低下させているのが理由である。従来の負帰還ループによるリング発振回路では、リング発振回路自体に余計な遅延が存在すると正確な測定ができなくなるという問題があったが、次に示す第3の特徴により、本発明に係るパルス発生回路50では、ラウンチ・キャプチャークロックの立ち上がりエッジ間隔を遅延回路部のクロックエッジを相対的に使用して規定することで、リング発振回路全体の絶対値的な遅延時間には測定が影響されない回路構成となっている。
第3の特徴個所は、ラウンチ・キャプチャークロックの立ち上がりエッジ間隔を遅延回路部のクロックエッジを相対的に使用して規定する点である。本発明に係るパルス発生回路50では、入力クロック信号CLKinの立ち上がりエッジとその立ち上がりエッジを可変遅延回路51,52により遅延させた第2遅延信号CLK2の立ち上がりエッジのみを使用して、ディレイテストに必要となるタイミング(ラウンチ・キャプチャークロックの立ち上がりエッジ間隔)を規定する回路構成を採用している。この結果、2つの可変遅延回路51,52を含む第1の正帰還ループで構成されるリング発振回路上に固定の遅延時間を持つ固定遅延回路等が挿入されていても、ラウンチ・キャプチャークロック全体がシフトする場合はあるが、ラウンチ・キャプチャークロックの立ち上がりエッジ間隔は設定値を維持することが可能となっている。当該効果について、図26及び図27を参照して説明する。図26は、図19の実動作回路部分の前段の可変遅延回路51の入力側に固定遅延回路62を追加した回路構成を示すブロック図で、図27は、その内部信号波形を模式的に示したタイミング波形図である。図27に示すように、固定遅延回路62の遅延時間により出力クロック信号CLKoutのタイミングは全体に右側(遅め)にシフトしているが、ラウンチ動作パルスP1の立ち上がりエッジとキャプチャー動作パルスP2の立ち上がりエッジ間の時間差Δt(エッジ間隔)はそのまま保持されていることが分かる。また、この固定遅延回路62の追加により、リング発振周波数が低下し、実動作回路部分全体を高速動作可能に設計する必要がなくなっている。
第4の特徴個所は、少なくとも2つの正帰還ループ(本実施形態では、第1及び第2の正帰還ループ)による異なる発振周波数のリング発振回路を有することである。この2つのリング発振回路の相違部分が、ラウンチ動作パルスP1の立ち上がりエッジとキャプチャー動作パルスP2の立ち上がりエッジ間の時間差Δtの調整に利用する可変遅延回路51,52となるように回路構成する。これにより、この2つの可変遅延回路51,52の総遅延時間を2つのリング発振回路の発振周期T1及びT2の差から算出することができる。この方法を採用することによって、回路全体の中で特定の2点間(本実施形態では、可変遅延回路51,52の入力端子から出力端子まで)の伝播時間を正確に求めることができる。
〈第4実施形態〉
次に、第4実施形態において、第3実施形態で示した本発明に係るパルス発生回路50の別実施形態について説明する。
図28に、本発明に係るパルス発生回路70の回路構成、及び、本発明に係る半導体集積回路71の概略構成を示すブロック図である。図28に示すように、本発明に係るパルス発生回路70は、2つの可変遅延回路51,52からなる遅延回路部と、単安定マルチバイブレータ53と、固定遅延回路54と、制御回路55と、パルス生成回路56’と、3つの信号選択回路57,58,59と、発振周波数測定回路60と、第2パルス生成回路63を備えて構成される。また、本発明に係る半導体集積回路71は、本発明に係るパルス発生回路70によるスキャンパス法によるディレイテストの対象となる被テスト回路62を含む構成となっており、パルス発生回路70と被テスト回路62以外の回路部(例えば、メモリ回路や非同期回路等)を含んでいても構わない。
第4実施形態の本発明に係るパルス発生回路70と、第3実施形態の本発明に係るパルス発生回路50の相違点は、第4実施形態において、第2パルス生成回路63が追加されている点だけで、その他の回路構成は、第3実施形態と同じであるので、重複する説明は省略する。但し、パルス発生回路70では、図21の回路構成と同様に、信号選択回路58は、信号選択回路57の出力信号CLK0と第2遅延信号CLK2の何れか一方を選択する2入力の信号選択回路として図示している。
第2パルス生成回路63は、可変遅延回路51の出力である第1遅延信号CLK1と外部制御信号SEから、実動作モードにおけるラウンチ及びキャプチャー動作時に信号選択回路59がパルス信号CLK3を選択している期間に同期して出力される第2パルス信号SEoutを生成する。具体的には、第2パルス生成回路63は、第1遅延信号CLK1と、外部制御信号SEの否定論理(反転信号)の論理和(OR)を第2パルス信号SEoutとして出力する。従って、第4実施形態では、本発明に係るパルス発生回路70は、出力クロック信号CLKoutと第2パルス信号SEoutを出力する。
第2パルス生成回路63は、実動作モードにおいて使用される回路であるので、遅延時間調整モードにおいては、本発明に係るパルス発生回路70の動作は、第3実施形態と全く同じである。本発明に係るパルス発生回路70の実動作モードにおける動作について説明する。
図29に、図28のパルス発生回路70の中の実動作モードで動作する実動作回路部分を抽出して示す。また、図30は、図29に示す実動作回路部分の内部信号波形を模式的に示すタイミング波形図である。実動作モードでは、2つの可変遅延回路51,52とパルス生成回路56、信号選択回路59、及び、第2パルス生成回路63が動作する。尚、信号選択回路57は、入力クロック信号CLKinを選択した状態で固定されるので、図29には含まれていない。
この実動作回路部分からは、出力クロック信号CLKoutと第2パルス信号SEoutの2つの信号が出力される。出力クロック信号CLKoutは、スキャンパス法によるディレイテストの対象となる被テスト回路62のシフト動作時、ラウンチ及びキャプチャー動作時のクロックとして使用され、出力クロック信号CLKoutの生成に関連する部分の回路構成は、第3実施形態と全く同じである。
第2パルス生成回路63から出力される第2パルス信号SEoutは、出力クロック信号CLKoutと同様に、被テスト回路62のスキャンイネーブル信号として使用可能である。
図30に示すように、出力クロック信号CLKoutと第2パルス信号SEoutは、外部制御信号SEの立ち下がり後(シフト動作からラウンチ及びキャプチャー動作へ移行後)の入力クロック信号CLKinの立ち上がりエッジを基準に、出力クロック信号CLKoutの立ち上がり(ラウンチ動作パルスP1の発生)、第2パルス信号SEoutの立ち下がり(スキャンモードから実動作モードへの切り替り)、出力クロック信号CLKoutの立ち上がり(キャプチャー動作パルスP2の発生)と順番に生成され、ラストシフトモードと呼ばれるディレイテスト時に必要とされる信号が、パルス発生回路70によって生成可能となっている。また、第4実施形態のパルス発生回路70により、ブロードサイド方式のみならず、スキュードロード方式のディレイテストも実行可能なパルス発生回路は実現できる。
次に、本発明の別実施形態について説明する。
〈1〉上記第1及び第2実施形態では、遅延回路2,12の入出力間の位相関係が同相の場合における立ち上がりエッジに対する伝播遅延時間Dreと立ち下がりエッジに対する伝播遅延時間Dfeの遅延時間測定回路とその測定方法について説明した。遅延回路2,12の入出力間の位相関係が逆相の場合には、入力信号に対して出力信号の信号レベル(論理レベル)が反転するため、入力信号の立ち上がりエッジに対する伝播遅延時間Dreを測定する場合には、単安定マルチバイブレータとしては、立ち下がりエッジに応答して一定のパルス幅の立ち上がりパルスを出力する構成とし、逆に、入力信号の立ち下がりエッジに対する伝播遅延時間Dfe測定する場合には、単安定マルチバイブレータとしては、立ち上がりエッジに応答して一定のパルス幅の立ち下がりパルスを出力する構成とすることで、遅延回路2,12の入出力間の位相関係が逆相の場合に対応可能となる。
〈2〉上記第1及び第2実施形態において、数9或いは数10の関係式より、被測定回路である遅延回路2,12の伝播遅延時間Dre,Dfeを求めるに際し、単安定マルチバイブレータ3,13の遅延時間Dmrr,Dmffが予め導出され既知である場合を想定したが、リング発振動作の周期Tpfの測定により単安定マルチバイブレータ3,13の遅延時間Dmrr,Dmffを導出するようにしてもよい。例えば、正帰還ループを形成する単安定マルチバイブレータ3,13の段数を、1段と複数段の2通りの正帰還ループを用意し、該2通りの正帰還ループにおけるリング発振動作の周期Tpfを夫々に求め、周期Tpfの差を単安定マルチバイブレータ3,13の段数差で除して、1段当たりの単安定マルチバイブレータ3,13の遅延時間Dmrr,Dmffを導出するようにしてもよい。
〈4〉上記第3及び第4実施形態で示した本発明に係るパルス発生回路50,70において、2つの可変遅延回路51,52を縦続接続して遅延回路部を構成した実施形態を説明したが、遅延回路部の構成は、上記第3及び第4実施形態で例示した構成に限定されるものではない。
例えば、図31に示すように、遅延回路部を2つの可変遅延回路64,65を並列に備え、信号選択回路57の出力信号CLK0を2つの可変遅延回路64,65に入力し、2つの可変遅延回路64,65から夫々2つの異なる遅延時間の第1遅延信号CLK1と第2遅延信号CLK2が各別に出力されるように構成するのも好ましい。この場合、遅延時間の長い方の可変遅延回路64,65の一方が、上記第3及び第4実施形態における縦続接続した2つの可変遅延回路51,52に相当し、遅延時間の短い方の可変遅延回路64,65の他方が、前段の可変遅延回路51に相当する。尚、第4実施形態においても同様の変更が可能である。
更に、図32に示すように、遅延回路部を構成する2つの可変遅延回路51,52の一方を遅延時間が制御回路55から調整できない固定された遅延時間の固定遅延回路66で置換しても構わない。尚、第4実施形態においても同様の変更が可能である。更に、図31に示す遅延回路部の構成においても、遅延時間の短い方の可変遅延回路64,65の他方を固定遅延回路で置換することが可能である。
また、単安定マルチバイブレータ53の後段に設けた固定遅延回路54を、単安定マルチバイブレータ53の入力側に移動しても構わないし、更に、図33に示すように、信号選択回路57と遅延回路部の間に移動しても構わない。
〈5〉第4実施形態では、図28に示すように、第3実施形態の図21において例示したパルス生成回路56’を使用したが、第3実施形態の図18において例示したパルス生成回路56を使用しても構わない。また、パルス生成回路の回路構成は、図18及び図21に例示した回路構成に限定されるものではなく、入力クロック信号CLKinと第1遅延信号CLK1と第2遅延信号CLK2から、入力クロック信号CLKinの1周期内に少なくとも2回の立ち上がりエッジまたは立ち下がりエッジを有し、2回の立ち上がりエッジまたは立ち下がりエッジ間の時間差Δtが第2遅延信号CLK2の入力クロック信号CLKinからの遅延時間と同等となるパルス信号CLK3を生成する回路であれば、如何なる回路構成であっても良い。