TWI552527B - 時脈產生裝置、操作系統其控制方法 - Google Patents

Description

時脈產生裝置、操作系統其控制方法

本發明係有關於一種時脈產生裝置，特別是有關於一種可根據一啟始信號的狀態，產生一時脈信號的時脈產生裝置。

隨著科技的進步，許多積體電路可被整合在同一晶片中，或是分別設置在不同的晶片中。然而，不論是同一晶片內的信號傳輸，或是不同晶片間的信號傳輸，由於晶片內或外部的走線皆有雜散效應，因而產生一延遲現象。大多的積體電路係根據一啟始信號以及一時脈信號而開始動作。當啟始信號發生延遲時，將使得積體電路無法讀取到正確的資料，或是遺失資料。

本發明提供一種時脈產生裝置，用以根據一啟始信號，產生一時脈信號，並包括一延遲單元、一偵測單元、一判斷單元以及一選擇單元。延遲單元延遲一輸入時脈，用以產生一第一延遲時脈，並延遲第一延遲時脈，用以產生一第二延遲時脈。偵測單元根據第一及第二延遲時脈，偵測啟始信號的狀態。判斷單元根據偵測單元的偵測結果，產生一判斷資訊。選擇單元根據判斷資訊，將第一及第二延遲時脈之一者作為時脈信號。

本發明另提供一種控制方法，用以根據一啟始信號，產生一時脈信號，並包括延遲一輸入時脈，用以產生一第一延遲時脈；延遲第一延遲時脈，用以產生一第二延遲時脈；接收啟始信號；根據第一及第二延遲時脈，偵測啟始信號的狀態，用以產生一偵測結果；根據偵測結果，產生一判斷資訊；以及根據判斷資訊，將第一及第二延遲時脈之一者作為時脈信號。

為讓本發明之特徵和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下：

100、CA₁~CA_N、341、351‧‧‧時脈產生裝置

110‧‧‧延遲單元

120‧‧‧偵測單元

130‧‧‧判斷單元

140‧‧‧選擇單元

131~134‧‧‧邏輯閘

141‧‧‧多工器

135‧‧‧儲存模組

200、300‧‧‧操作系統

310‧‧‧閘極驅動器

320‧‧‧時序控制器

330‧‧‧源極驅動器

340‧‧‧主驅動器

350‧‧‧從驅動器

360‧‧‧畫素單元

411~414‧‧‧延遲器

421~424、511~515‧‧‧正反器

711~725‧‧‧步驟

D₀~D₃‧‧‧讀取值

S₀~S₃‧‧‧資料元

PM₁~PM_N‧‧‧處理模組

IN_IMG‧‧‧輸入影像

Syn₁、Syn₂‧‧‧同步信號

S_IMG‧‧‧影像信號

SCAN₁~SCAN_N‧‧‧掃描信號

V_DDD‧‧‧操作電壓

DATA₁~DATA_M‧‧‧資料信號

CK2、IN_CLK‧‧‧輸入時脈

CLK_D0~CLK_D3‧‧‧延遲時脈

CKO、CLK₁~CLK_N‧‧‧時脈信號

CD₁~CD_N、342、352‧‧‧控制裝置

DIO1、IN_ST、ST₁~ST_N‧‧‧啟始信號

第1圖係為本發明之時脈產生裝置之示意圖。

第2及3圖為本發明之時脈產生裝置之應用實施例。

第4及5圖為本發明之時脈產生裝置之可能實施例。

第6圖為本發明之時脈產生裝置之操作時序圖。

第7圖為本發明之控制方法之一可能實施例。

第1圖係為本發明之時脈產生裝置之示意圖。如圖所示，時脈產生裝置100包括一延遲單元110、一偵測單元120、一判斷單元130以及一選擇單元140。在本實施例中，時脈產生裝置100用以根據一啟始信號DIO1，產生一時脈信號CKO。

延遲單元110延遲一輸入時脈CK2，用以產生一延遲時脈CLK_D0，並延遲延遲時脈CLK_D0，用以產生一延遲時脈CLK_D1。在其它實施例中，延遲單元110係對輸入時脈CK2進行不同程度的 延遲，用以產生複數延遲時脈。本發明並不限定延遲單元110的內部架構。只要能夠達到延遲功能的硬體電路架構，均可作為延遲單元110。

偵測單元120根據延遲時脈CLK_D0及CLK_D1，偵測啟始信號DIO1的狀態。在一可能實施例中，偵測單元120根據延遲時脈CLK_D0，讀取啟始信號DIO1的位準狀態，用以產生一讀取值D₀，再根據延遲時脈CLK_D1，讀取啟始信號DIO1的位準狀態，用以產生一讀取值D₁。在本實施例中，讀取值的數量與延遲時脈的數量有關。本發明並不限定偵測單元120的內部架構。只要能夠達到偵測功能的硬體電路架構，均可作為偵測單元120。

判斷單元130根據偵測單元120的偵測結果(即D₀、D₁)，產生一判斷資訊。在本實施例中，判斷資訊包括一資料元S₁。當信號(或稱讀取值)D₀與D₁相同時，資料元S₁為0。當讀取值D₀與D₁不同時，資料元S₁為1。在本實施例中，判斷資訊的資料元的數量與偵測單元120所產生的讀取值的數量有關。在一可能實施例中，資料元的數量等於讀取值的數量，或是比讀取值的數量少1。

本發明並不限定判斷單元130的內部架構。只要能夠達到判斷功能的硬體電路架構，均可作為判斷單元130。另外，本發明並不限定判斷單元130輸出判斷資訊的格式。在一可能實施例中，判斷單元130係以串列或並列的方式，輸出判斷資訊。

選擇單元140根據判斷單元130所產生的判斷資訊，將延遲時脈CLK_D0、CLK_D1之一者作為時脈信號CKO。在一可能實施例中，當資料元S₁為0時，選擇單元140將延遲時脈CLK_D0作為時脈信號CKO。當資料元S₁為1時，選擇單元140將延遲時脈CLK_D1作為 時脈信號CKO。本發明並不限定選擇單元140的內部架構。只要能夠達到選擇功能的硬體電路架構，均可作為選擇單元140。

本發明並不限定時脈產生裝置100的應用領域。在一可能實施例中，單一晶片具有至少一時脈產生裝置100。第2圖為本發明之時脈產生裝置之一應用實施例。在本實施例中，操作系統200係為單一晶片，具有多個時脈產生裝置CA₁~CA_N。

如圖所示，操作系統200具有處理模組PM₁~PM_N，並接收一啟始信號IN_ST及一輸入時脈IN_CLK。在其它實施例中，操作系統200更接收其它相關的資料信號(未顯示)。本發明並不限定操作系統200的種類。在一可能實施例中，操作系統200係為一微處理器(micro-processor)或是一微控制器(micro-controller)。

處理模組PM₁~PM_N包括控制裝置CD₁~CD_N及時脈產生裝置CA₁~CA_N。在本實施例中，每一處理模組均具有一時脈產生裝置，但並非用以限制本發明。在其它可能實施例中，部分處理模組不具有時脈產生裝置，或是具有複數時脈產生裝置。

本發明並不限定處理模組PM₁~PM_N的種類。在一可能實施例中，處理模組PM₁~PM_N之一者所進行的處理動作可能相同或不同於處理模組PM₁~PM_N之另一者所進行的處理動作。在本實施例中，處理模組PM₁~PM_N所執行的處理動作與操作系統200的種類有關。

控制裝置CD₁~CD_N根據相對應的啟始信號(如IN_ST、ST₁~ST_N)以及相對應的時脈信號CLK₁~CLK_N而動作。在本實施例中，啟始信號IN_ST、ST₁~ST_N係用以致能控制裝置CD₁~CD_N。當控制裝置CD₁~CD_N被致能後，將根據時脈信號CLK₁~CLK_N而動作。

時脈產生裝置CA₁~CA_N根據相對應的啟始信號(如IN_ST、ST₁~ST_N)以及輸入時脈IN_CLK，產生時脈信號CLK₁~CLK_N。在本實施例中，時脈產生裝置CA₁~CA_N對輸入時脈IN_CLK進行不同程度的延遲，再根據相對應的啟始信號(如IN_ST、ST₁~ST_N)，選擇一適當的延遲時脈作為相對應的時脈信號CLK₁~CLK_N。

由於時脈信號CLK₁~CLK_N與啟始信號IN_ST、ST₁~ST_N的位準狀態有關，因此，當啟始信號IN_ST、ST₁~ST_N因晶片內部或是晶片外部的走線而發生雜散效應，使得啟始信號IN_ST、ST₁~ST_N與輸入時脈IN_CLK間具有延遲現象時，藉由時脈產生裝置CA₁~CA_N所產生的時脈信號CLK₁~CLK_N，只要啟始信號如IN_ST、ST₁~ST_N足以致能控制裝置CD₁~CD_N時，控制裝置CD₁~CD_N可立即根據時脈信號CLK₁~CLK_N而動作，因而補償啟始信號IN_ST、ST₁~ST_N與輸入時脈IN_CLK間的延遲現象。

第3圖為本發明之時脈產生裝置之另一應用實施例。在本實施例中，時脈產生裝置341及351係應用於一操作系統300中。如圖所示，操作系統300包括一閘極驅動器310、一時序控制器320、一源極驅動器330以及複數畫素單元360。在一可能實施例中，閘極驅動器310、時序控制器320及源極驅動器330分別設置於不同的積體電路中。

時序控制器320根據一輸入影像IN_IMG，產生同步信號Syn₁、Syn₂、影像信號S_IMG以及時脈信號IN_CLK。閘極驅動器310根據同步信號Syn₁，提供掃描信號SCAN₁~SCAN_N，用以開啟畫素單元360。源極驅動器330根據同步信號Syn₂、影像信號S_IMG以及輸入時脈IN_CLK，提供資料信號DATA₁~DATA_M，用以控制畫素單元360的 亮度。

源極驅動器330具有主驅動器340以及一從驅動器350。主驅動器340包括一時脈產生裝置341以及一控制裝置342，用以根據同步信號Syn₂、影像信號S_IMG以及輸入時脈IN_CLK，產生資料信號DATA₁~DDATA_M/2。在本實施例中，時脈產生裝置341將同步信號Syn₂視為一啟始信號。時脈產生裝置341延遲輸入時脈IN_CLK，並根據同步信號Syn₂，選擇一延遲時脈予控制裝置342。當同步信號Syn₂致能控制裝置342後，控制裝置342根據延遲時脈讀取影像信號S_IMG，用以產生資料信號DATA₁~DATA_M/2。

當控制裝置342產生資料信號DATA₁~DATA_M/2後，將發出一啟始信號DIO1予從驅動器350。從驅動器350的時脈產生裝置351延遲輸入時脈IN_CLK，並根據啟始信號DIO1，選擇一延遲時脈予控制裝置352。當啟始信號DIO1致能控制裝置352後，控制裝置352根據延遲時脈讀取影像信號S_IMG，用以產生資料信號DATA_(M/2)+1~DATA_M。

第4圖為本發明之時脈產生裝置之一可能實施例。如圖所示，延遲單元110包括延遲器411~414。延遲器411~414對輸入時脈CK2進行不同程度的延遲，用以產生延遲時脈CLK_D0~CLK_D4。本發明並不限定延遲器及種類。在一可能實施例中，延遲器係為一緩衝器。另外，在本實施例中，延遲單元110具有四個延遲器，但並非用以限制本發明。在其它實施例中，延遲單元110具有複數延遲器。

偵測單元110包括正反器421~424。在本實施例中，正反器421~424均為D型正反器。如圖所示，正反器421~424的資料端 D均接收啟始信號DIO1，其時脈端分別接收延遲時脈CLK_D0~CLK_D3其輸出端Q輸出信號D₀~D₃。在其它實施例中，可利用其它種類的正反器，如RS正反器、JK正反器或T型正反器取代。

本發明並不限定偵測單元110的正反器的數量。在一可能實施例中，偵測單元110的正反器的數量與延遲單元110的延遲器的數量有關。在本實施例中，正反器的數量等於延遲器的數量。

判斷單元130具有邏輯閘131~134。本發明並不限定邏輯閘131~134的數量。在一可能實施例中，邏輯閘的數量與偵測單元110的正反器的數量有關，如邏輯閘的數量與偵測單元110的正反器的數量相同，或比偵測單元110的正反器的數量少1。

在本實施例中，邏輯閘131根據信號D₀及D₃的位準，產生一資料元S₀，邏輯閘132根據信號D₀及D₁的位準，產生一資料元S₁，邏輯閘133根據信號D₁及D₂的位準，產生一資料元S₂，邏輯閘134根據信號D₂及D₃的位準，產生一資料元S₃。資料元S₀~S₃構成一判斷資訊。

本發明並不限定邏輯閘131~134的種類。在本實施例中，邏輯閘131係為一及閘(AND gate)，邏輯閘132~134均為互斥或閘(XOR gate)，但並非用以限制本發明。在其它實施例中，亦可利用其它邏輯閘取代131~134。在另一實施例中，可省略邏輯閘131或是以一反閘(NOT gate)或一或閘(OR gate)實現。在其它實施例中邏輯閘131係根據信號D₀及一參考位準(如高位準或低位準)，產生資料元S₀。

選擇單元140根據資料元S₀~S₃，從延遲時脈 CLK_D0~CLK_D3中選擇一者作為一時脈信號CKO。在一可能實施例中，選擇單元140係以串列或並列方式，接收資料元S₀~S₃。在本實施例中，選擇單元140係為一多工器141，但並非用以限制本發明。在其它實施例中，可利用多個開關實現選擇單元140。

由於時脈產生裝置可根據一啟始信號的位準狀態，提供適合的時脈信號，因此，當該啟始信號致能一控制裝置時，該控制裝置可根據該適合的時脈信號進行資料的讀取或是控制，用以避免控制裝置讀取錯誤或是資料遺失。

第5圖為本發明之時脈產生裝置之另一可能實施例。第5圖相似第4圖，不同之處在於，第5圖的判斷單元130多了一儲存模組135。儲存模組135儲存判斷資訊，即資料元S₀~S₃。本發明並不限定儲存模組135的實施方式。任何具有儲存功能的電路架構，均可作為儲存模組132。

在本實施例中，儲存模組135包括正反器511~515，其中正反器511係為一致能模組。當正反器424產生信號D₃後，正反器511致能正反器512~515。在本實施例中，正反器511的資料端D接收一操作電壓V_DDD，其時脈端接收信號D₃，其輸出端耦接正反器512~515的時脈端。

正反器512~515的資料端分別耦接邏輯閘131~134的輸出端，其輸出端分別提供資料元S₀~S₃。在本實施例中，正反器511~515均為D型正反器，但並非用以限制本發明。在其它實施例中，可利用其它種類的正反器取代正反器511~515。

由於儲存模組135儲存判斷資訊，因此，時脈產生裝置只需動作一次，也就是說，只要得到一判斷資訊，便可禁能時 脈產生裝置，因而，達到節省功率損耗的目的。另外，就算不禁能時脈產生裝置，由於時脈產生裝置可提供適當的時脈信號，因此，可提高電路的整體效率。

第6圖為本發明之時脈產生裝置之操作時序圖。如圖所示，由於傳輸線的阻抗或是控制裝置本身的效能，將造成啟始信號DIO1發生失真，也就是說啟始信號緩慢地從低位準VL變化至高位準VH。一般而言，只要啟始信號的位準大於VH/2時，便能啟動相對應的控制裝置，如第2圖的控制裝置CD₁~CD_N。

在本實施例中，延遲單元110對輸入時脈CK2進行不同程度的延遲，用以產生延遲時脈CLK_D[0：3]。偵測單元120根據延遲時脈CLK_D[0：3]，讀取啟始信號DIO1。舉例而言，當正反器421接收到延遲時脈CLK_D0時，啟始信號DIO1為低位準VL，因此，信號D₀為0。當正反器422~424接收到延遲時脈CLK_D[1：3]時，啟始信號DIO1為已大於VH/2，因此，信號D_[1：3]為1。

邏輯閘131~134比較信號D_[0：3]的位準。由於信號D₀為0因此，資料元S₀為0。由於信號D₀不同於信號D₁，因此，資料元S₁為1。由於信號D₁~D₃均為1，因此，資料元S₂、S₃均為0。由於資料元S_[0：3]所構成的判斷資訊為0100，因此，判斷單元140將延遲時脈CLK_D1作為一時脈信號CKO。

由於本發明之時脈產生裝置係根據一啟始信號的位準狀態，輸出一適當的時脈信號，因此，可使一控制裝置(接收該啟始信號及該時脈信號)，適時地讀取一資料信號，故可避免資料遺失或是錯誤。

第7圖為本發明之控制方法之一可能實施例。本發明 之控制方法係用以根據一啟始信號，產生一時脈信號。首先，對一輸入時脈進行不同程度的延遲，用以產生複數延遲時脈(步驟711)。在本實施例中，係先延遲輸入時脈，用以產生一第一延遲時脈(步驟712)，再延遲第一延遲時脈，用以產生一第二延遲時脈(步驟713)。

接著，接收啟始信號(步驟714)。本發明並不限定步驟711與714的先後順序。在另一可能實施例中，係先執行步驟714，再執行步驟711。

根據複數延遲時脈，偵測該啟始信號的狀態，用以產生一偵測結果(步驟715)。在本實施例中，由於步驟711產生兩延遲時脈，因此，步驟715包括步驟716及717，用以根據第一及第二延遲時脈，偵測啟始信號的位準狀態。在一可能實施例中，步驟716係先根據第一延遲時脈，讀取啟始信號的狀態，用以產生一第一讀取值，步驟717再根據第二延遲時脈，讀取啟始信號的狀態，用以產生一第二讀取值。

根據偵測結果，產生一判斷資訊(步驟718)。在本實施例中，步驟718包括步驟719~721。步驟719比較第一及第二讀取值，用以產生一判斷資訊。當第一及第二讀取值相同時，設定一判斷資訊為0(步驟720)。當第一及第二讀取值不同時，設定一判斷資訊為1(步驟721)。

接著，根據該判斷資訊，將第一及第二延遲時脈之一者作為一時脈信號(步驟722)。在本實施例中，步驟722包括步驟723~725。步驟723係判斷判斷資訊是否為0。當判斷資訊為0時，將第一延遲時脈作為時脈信號(步驟724)。當判斷資訊不為0時， 將第二延遲時脈作為時脈信號(步驟725)。在其它實施例中，更包括一儲存步驟(未顯示)，用以儲存判斷資訊。在本實施例中，該儲存步驟係在步驟722之前。

雖然上述內容揭露了步驟711、715、718、722的可能實施方式，但並非用以限制本發明。在其它實施例中，只要能夠達到步驟711、715、718、722的實施方式，均可應用於本發明。另外，本發明之控制方法可應用於任何積體電路之中，用以提供一適當的時脈信號予一控制裝置，使得該控制裝置可根據一啟始信號及該時脈信號而動作。

除非另作定義，在此所有詞彙(包含技術與科學詞彙)均屬本發明所屬技術領域中具有通常知識者之一般理解。此外，除非明白表示，詞彙於一般字典中之定義應解釋為與其相關技術領域之文章中意義一致，而不應解釋為理想狀態或過分正式之語態。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100‧‧‧時脈產生裝置

110‧‧‧延遲單元

120‧‧‧偵測單元

130‧‧‧判斷單元

140‧‧‧選擇單元

DIO1‧‧‧啟始信號

CKO‧‧‧時脈信號

CLK_D0、CLK_D1‧‧‧延遲時脈

D₀、D₁‧‧‧讀取值

S₁‧‧‧資料元

CK2‧‧‧輸入時脈

Claims (16)

1. 一種時脈產生裝置，用以根據一啟始信號，產生一時脈信號，該時脈產生裝置包括：一延遲單元，延遲一輸入時脈，用以產生一第一延遲時脈，並延遲該第一延遲時脈，用以產生一第二延遲時脈；一偵測單元，根據該第一及第二延遲時脈，偵測該啟始信號的狀態；一判斷單元，根據該偵測單元的偵測結果，產生一判斷資訊；以及一選擇單元，根據該判斷資訊，將該第一及第二延遲時脈之一者作為該時脈信號，其中該偵測單元包括：一第一正反器，具一第一資料端、一第一時脈端以及一輸出端，該第一資料端接收該啟始信號，該第一時脈端接收該第一延遲時脈，該第一輸出端輸出一第一信號；以及一第二正反器，具一第二資料端、一第二時脈端以及二輸出端，該第二資料端接收該啟始信號，該第二時脈端接收該第二延遲時脈，該第二輸出端輸出一第二信號，其中，當該第一及第二信號相同時，該選擇單元將該第一延遲時脈作為該時脈信號，當該第一及第二信號不同時，該選擇單元將該第二延遲時脈作為該時脈信號。
2. 如申請專利範圍第1項所述之時脈產生裝置，其中該判斷單元包括： 一第一邏輯閘，根據該第一及第二信號，產生該判斷資訊的一第一資料元。
3. 如申請專利範圍第2項所述之時脈產生裝置，該第一邏輯閘係為一互斥或(XOR)閘。
4. 如申請專利範圍第2項所述之時脈產生裝置，該判斷單元更包括：一第二邏輯閘，根據該第一信號，產生該判斷資訊的一第二資料元。
5. 如申請專利範圍第4項所述之時脈產生裝置，其中該第二邏輯閘係為一反閘或是一及閘。
6. 如申請專利範圍第4項所述之時脈產生裝置，其中該選擇單元係為一多工器，接收該第一及第二延遲時脈，並根據該第一及第二資料元，將該第一及第二延遲時脈作為該時脈信號。
7. 如申請專利範圍第2項所述之時脈產生裝置，其中該判斷單元更包括：一儲存模組，用以儲存該判斷資訊。
8. 如申請專利範圍第7項所述之時脈產生裝置，其中該儲存模包括複數D型正反器。
9. 如申請專利範圍第8項所述之時脈產生裝置，其中該判斷單元更包括： 一致能模組，當該第二輸出端輸出該第二信號後，致能該等D型正反器。
10. 一種操作系統，包括：一第一處理模組，包括如申請專利範圍第1項所述之時脈產生裝置；以及一第二處理模組，提供該啟始信號。
11. 如申請專利範圍第10項所述之操作系統，其中該第一及第二處理模組係整合於同一晶片中。
12. 如申請專利範圍第10項所述之操作系統，其中該第二處理模組係為一時序控制器，並產生該輸入時脈。
13. 如申請專利範圍第12項所述之操作系統，其中該第一及第二處理模組分別設置於不同的積體電路中。
14. 如申請專利範圍第13項所述之操作系統，更包括：一顯示面板，具有複數畫素單元，其中該第一處理模組根據該時脈信號，讀取一影像信號，用以產生至少一資料信號予該等畫素單元之至少一者。
15. 一種控制方法，用以根據一啟始信號，產生一時脈信號，該控制方法包括：延遲一輸入時脈，用以產生一第一延遲時脈；延遲該第一延遲時脈，用以產生一第二延遲時脈；接收該啟始信號； 根據該第一及第二延遲時脈，偵測該啟始信號的狀態，用以產生一偵測結果；根據該偵測結果，產生一判斷資訊；以及根據該判斷資訊，將該第一及第二延遲時脈之一者作為該時脈信號，其中根據該第一及第二延遲時脈，偵測該啟始信號的狀態的步驟包括：根據該第一延遲時脈，讀取該啟始信號的狀態，用以產生一第一讀取值；以及根據該第二延遲時脈，讀取該啟始信號的狀態，用以產生一第二讀取值；其中根據該偵測結果，產生該判斷資訊的步驟包括：比較該第一及第二讀取值，用以產生該判斷資訊；其中當該第一及第二讀取值相同時，將該第一延遲時脈作為該時脈信號，當該第一及第二讀取值不同時，將該第二延遲時脈作為該時脈信號。
16. 如申請專利範圍第15項所述之控制方法，更包括：儲存該判斷資訊。