JPH11353289A - 並列処理プロセッサ及び並列処理方法 - Google Patents

Abstract

(57)【要約】 【課題】 複数の並列処理プロセッサを接続して使用す
る場合等、データ転送に伴い遅延が生じても、プロセッ
サエレメント（ＰＥ）の同期をとることが可能な並列処
理プロセッサ及び並列処理方法を得る。 【解決手段】 ＰＥ内の演算部は、他のＰＥのメモリか
らデータを入力、演算し、同一のＰＥ内のメモリに演算
データを出力する。並列処理プロセッサの端にあるＰＥ
内の演算部が、外部の並列処理プロセッサからデータを
入力する場合、並列処理プロセッサ内のメモリからデー
タを入力する場合に比較して遅延が生じる。このとき、
全てのＰＥにおいて、演算部がメモリにデータを出力す
るタイミングを遅延量だけ遅らせる。これにより、全て
のＰＥの動作を同期させることが可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は入力されたシリアル
データを並列処理して出力する並列処理プロセッサに関
するものであり、特にデータ転送に伴い生じる遅延に基
づき、処理を制御する並列処理プロセッサ及び並列処理
方法に関するものである。

【０００２】

【従来の技術】ソフトコピーやハードコピー等により入
力された画像信号を処理するために、並列処理プロセッ
サが使用される。図１９は例えば、特開平１―２５８１
８４号公報に基づき記載された並列処理プロセッサの構
成図である。図１９に示される従来の並列処理プロセッ
サ１は、入力シフトレジスタ１２、出力シフトレジスタ
１５、命令制御部４０およびプロセッサ部１０から構成
されている。入力シフトレジスタ１２は外部からのデー
タ入力を行ない、出力シフトレジスタ１５は外部へのデ
ータ出力を行なう。プロセッサ部１０では従来の並列処
理プロセッサ１に取り込まれたデータの演算処理が行な
われる。

【０００３】入力シフトレジスタ１２は外部データ入力
バス１３からシリアルに入力されたデータをプロセッサ
部１０にパラレルに出力する役割を果たす。反対に出力
シフトレジスタ１５はプロセッサ部１０からパラレルに
転送されてきた処理済みデータを一旦レジスタ内に取り
込み外部データ出力バス１６へシフト動作でシリアルに
出力する役割を果たす。

【０００４】プロセッサ部１０は演算部２０とメモリ１
１から構成されている。演算部２０はデータ演算処理を
行なう部分であり、図１９中で水平方向にＮ個が並べて
配置されている。各演算部２０は命令制御部４０からの
演算部制御信号で制御される。演算部制御信号は演算部
制御信号バス５２を通じて転送される。また演算部制御
信号バス５２は全ての演算部２０に対して共通であり、
そのため全ての演算部２０が同じ動作をする。

【０００５】メモリ１１も演算部２０と同様に図１９中
で水平方向にＮ個が並べて配置されている。メモリ１１
は命令制御部４０からのアドレスおよびメモリ制御信号
で制御される。アドレスおよびメモリ制御信号はアドレ
スバスおよびメモリ制御信号バス５０を通じて転送され
る。またアドレスバスおよびメモリ制御信号バス５０は
全てのメモリ１１に対して共通であり、そのため全ての
メモリ１１が同じ動作をする。

【０００６】図１９中で垂直方向に並んだ演算部２０お
よびメモリ１１で１つの処理単位であるプロセッサエレ
メントを構成している。今後このプロセッサエレメント
のことをＰＥと呼ぶことにする。プロセッサ部１０は水
平方向にＮ個並んだＰＥから構成されている。各ＰＥ内
の演算部２０とメモリ１１はＰＥ内接続バス３１で接続
されており、各メモリ１１のデータ出力は演算部２０の
データ入力に接続され、演算部２０のデータ出力は各メ
モリ１１のデータ入力に接続されている。各演算部２０
は自ＰＥ内のメモリ１１だけでなく、左右に隣接するＰ
Ｅ内のメモリ１１の内容を読み込むことができる。各Ｐ
Ｅ間のデータ転送にはＰＥ間転送バス３０が使用され
る。また両端に位置するＰＥからは従来の並列処理プロ
セッサ１の外部に対してプロセッサ間転送バス３２が出
力されており、複数の並列処理プロセッサ１を接続して
使用する時に使用される。

【０００７】命令制御部４０は従来の並列処理プロセッ
サ１の各部分を制御する役割を果たす。プロセッサ部１
０の制御はいわゆるＳＩＭＤ制御であり、全てのＰＥが
同じ命令で動作する。また演算部２０内にはセレクタが
あり、自ＰＥ内のメモリ１１または隣接ＰＥ内のメモリ
１１のいずれを演算部２０に接続するかを決定してい
る。続いて、この従来の並列処理プロセッサ１が、画像
処理を行う動作について説明する。この構成において入
力信号は外部データ入力バス１３から画素データごとに
ラスタスキャンで入力シフトレジスタ１２に入力され
る。

【０００８】この時入力シフトレジスタ１２はシフト動
作でデータを取り込んでいく。入力シフトレジスタ１２
は最低でも１ラインの画素数と同じ数のレジスタ段数を
持つ。図１９ではこのレジスタ段数はＮ段である。そし
て１ライン分の画素データを取り込み終わると、取り込
んだデータを並列にメモリ１１に書き込む。入力シフト
レジスタ１２の各段から対応する位置のＰＥに対して入
力データ転送バス１４が接続されており、入力シフトレ
ジスタ１２内のデータはＮ個が並列にプロセッサ部１０
のメモリ１１に転送される。転送が終ると、入力シフト
レジスタ１２は次ラインの画素データの取り込みを開始
する。

【０００９】演算部２０ではメモリ１１からデータが必
要に応じて読み出されて、これに必要な算術演算処理お
よび論理演算処理が施されて、演算結果を再びメモリ１
１に書き込む。演算部２０とメモリ１１はＰＥ内転送バ
ス３１で接続されており、メモリ１１に対して演算部２
０から読み書きができる。出力シフトレジスタ１５は入
力シフトレジスタ１２と同数のレジスタ段数を持つ。図
１９ではレジスタ段数はＮ段である。出力シフトレジス
タ１５の各段から対応する位置のＰＥに対して出力デー
タ転送バス１７が接続されており、プロセッサ部１０の
メモリ１１内のデータはＮ個が並列に出力シフトレジス
タ１５に転送される。出力シフトレジスタ１５に書き込
まれたデータは入力シフトレジスタ１２と同様にシフト
動作で外部データ出力バス１６を経由して並列処理プロ
セッサ１の外部へ出力される。入力シフトレジスタ１
２、プロセッサ部１０、出力シフトレジスタ１５はお互
いに独立に同時に動作しており、いわゆるパイプライン
動作をしている。

【００１０】図１９の従来の並列処理プロセッサ１で
は、１ラインの画素数が従来の並列処理プロセッサ１内
のＰＥ数よりも多い場合には、複数の従来の並列処理プ
ロセッサ１を並列に接続して使用できるようになってい
る。図２０は従来の従来の並列処理プロセッサ１を２個
並列に接続した時の構成図である。図２０では２個の入
力シフトレジスタ１２を接続して１個の入力シフトレジ
スタとして使用している。同様に２個の出力シフトレジ
スタ１５を接続して１個の出力シフトレジスタとして使
用する。

【００１１】また、それぞれの従来の並列処理プロセッ
サ１の両端のＰＥをプロセッサ間転送バス３２で接続す
ることで、２個の従来の並列処理プロセッサ１をプロセ
ッサ数が２つになった１個の並列処理プロセッサとして
使用することができる。このとき２個の従来の並列処理
プロセッサ１を接続するプロセッサ間転送バス３２は従
来の並列処理プロセッサ１の外部にあるために、従来の
並列処理プロセッサ１内にあるＰＥ間転送バス３０と比
較して遅延が生じる。

【００１２】このように複数の従来の並列処理プロセッ
サ１を接続した場合の動作タイミングには２つの場合が
考えられる。１つは演算部２０内にラッチを持たない構
成であり、メモリ１１から演算部２０に転送されたデー
タはノーウェイトでメモリ１１へ出力される。もう１つ
は演算部２０内にラッチを持つ構成であり、メモリ１１
から演算部２０に転送されたデータは一旦演算部２０内
のラッチに保持された後、メモリ１１へ出力される。

【００１３】図２１はラッチを持たない演算部２１の構
成である。ラッチを持たない演算部２１は演算器６０お
よび入力セレクタ６１から構成される。自ＰＥ内のメモ
リ１１および隣接ＰＥ内のメモリ１１からのデータ出力
は入力セレクタ６１に入力される。演算器６０には入力
セレクタ６１で選択されたメモリ１１のデータが入力さ
れる。そして演算器６０の演算出力がラッチをもたない
演算部２１の出力として出力される。演算器６０および
入力セレクタ６１の動作は命令制御部４０からの演算部
制御信号で制御される。図２２は演算部内にラッチを持
たないＰＥの動作タイミングである。図２２（ａ）は両
端のＰＥでプロセッサ間転送バス３２による遅延が生じ
る場合の動作タイミングであり、図２２（ｂ）は内側の
ＰＥが通常動作する場合の動作タイミングである。

【００１４】ラッチをもたない演算部２１内にラッチが
ないため、動作ステップはメモリ１１からのデータ読み
込み＆演算のステップと、メモリ１１へのデータ書き込
みのステップの２ステップで構成されている。メモリ１
１へのデータ書き込みのステップは、命令制御部４０か
らメモリ１１へのライトイネーブル信号により制御され
る。このライトイネーブル信号の入力により、データの
書き込みが開始される。図２２から分かるように、内側
のＰＥの動作タイミングと比較して、両端のＰＥではプ
ロセッサ間のデータ転送の遅延があるために、データ読
み込み＆演算のステップに遅延が生ずる。この時、両端
のＰＥに内側のＰＥと同じ動作タイミングを用いている
と、両端のＰＥに対するライトイネーブル信号が早過ぎ
て確実にデータ書き込みを行なうことができない。

【００１５】図２３はラッチを持った演算部２２の構成
である。ラッチを持った演算部２２は演算器６０、入力
セレクタ６１およびラッチ６２から構成される。自ＰＥ
内のメモリ１１および隣接ＰＥ内のメモリ１１のデータ
出力は入力セレクタ６１に入力される。入力セレクタ６
１で選択されたメモリ１１のデータは一旦、ラッチ６２
に記憶される。続いて演算器６０はラッチ６１の出力を
入力し、演算器６０の演算出力が演算部２２の出力とし
て出力される。演算器６０、入力セレクタ６１およびラ
ッチ６２の動作は演算部制御信号で制御される。また図
２４は演算部内にラッチを持つＰＥの動作タイミングで
ある。図２４（ｂ）は内側のＰＥが通常動作する場合の
動作タイミングであり、図２４（ａ）は両端のＰＥでプ
ロセッサ間転送バス３２による遅延が生じる場合の動作
タイミングである。

【００１６】演算部２２内にラッチ６２を持っているた
め、動作ステップはメモリ１１からのデータ読み込みの
ステップと、演算＆ラッチのステップと、メモリ１１へ
のデータ書き込みのステップの３ステップで構成されて
いる。この場合も演算部にラッチがない場合と同様に、
内側のＰＥの動作タイミングと比較して両端のＰＥでは
プロセッサ間のデータ転送の遅延があるためにタイミン
グが遅くなる。

【００１７】

【発明が解決しようとする課題】以上のように、従来の
並列処理プロセッサ１を２個以上接続して使用する場
合、２個の従来の並列処理プロセッサ１を接続するプロ
セッサ間転送バス３２は、プロセッサの外部にあるため
に遅延が生じる。この遅延が小さなものである場合に
は、複数の並列処理プロセッサを接続して並列処理を行
うことができた。しかし、プロセッサ間転送バス３２で
の遅延がある程度大きくなると、両端のＰＥは内側のＰ
Ｅと同期して動作することができなくなり、複数の並列
処理プロセッサを接続して使用することができなかっ
た。この発明は上記のような問題を解決するためになさ
れたもので、複数の並列処理プロセッサを接続して使用
する場合等、データ転送に伴い遅延が生じても、ＰＥの
同期をとることが可能な並列処理プロセッサ及び並列処
理方法を得ることを目的とする。

【００１８】

【課題を解決するための手段】第１の発明に係る並列処
理プロセッサは、第１のプロセッサエレメントと第２の
プロセッサエレメントを用いて、入力されたシリアルデ
ータを並列処理する並列処理プロセッサにおいて、前記
並列処理プロセッサは、前記第１のプロセッサエレメン
トの処理を制御する制御手段を有し、前記第１のプロセ
ッサエレメントは第１の演算部と第１のメモリを有し、
前記第２のプロセッサエレメントは第２の演算部と第２
のメモリを有し、前記第１の演算部は、前記並列処理プ
ロセッサの外部から入力される外部データを演算して第
１の演算データを生成して出力し、前記第２の演算部
は、前記第１のメモリに記憶された第１のメモリデータ
を演算して第２の演算データを生成して出力し、前記制
御手段は、前記第１のメモリデータが前記第２の演算部
に入力される場合に比較して、前記外部データが前記第
１の演算部に入力される場合に生ずる遅延に応じて、前
記第１演算部が前記第１の演算データを出力するタイミ
ングを変化させることにより、前記第１のプロセッサエ
レメントによるデータ処理を制御することを特徴とする
ものである。

【００１９】第２の発明に係る並列処理プロセッサは、
第１の発明に係る前記並列処理プロセッサにおいて、遅
延器を有し、前記遅延器は、前記外部データが前記第１
の演算部に入力される場合に生ずる前記遅延に応じ、前
記第１のメモリデータを遅延させて前記第２の演算部に
出力することを特徴とするものである。

【００２０】第３の発明に係る並列処理プロセッサは、
第２の発明に係る前記並列処理プロセッサにおいて、前
記第１のメモリから出力されるメモリ出力データを前記
遅延器を介して前記第２の演算部に出力するか否かを決
定する遅延セレクタを有することを特徴とするものであ
る。

【００２１】第４の発明に係る並列処理プロセッサは、
第１の発明に係る第２の演算部において、遅延器と遅延
セレクタと演算器を有し、前記遅延器は、前記外部デー
タが前記第１の演算部に入力される場合に生ずる前記遅
延に応じ、前記第２の演算部に入力された前記第１のメ
モリデータを遅延させて出力し、前記遅延セレクタは、
前記第２の演算部に入力された第１のメモリデータを前
記遅延器を介して前記演算器に出力するか否かを選択
し、前記演算器は前記遅延セレクタにより選択されて入
力された前記第１のメモリデータを演算処理して、前記
第２の演算データを出力することを特徴とするものであ
る。

【００２２】第５の発明に係る並列処理プロセッサは、
入力されたシリアルデータを並列処理する第１の並列処
理プロセッサ部と、入力されたシリアルデータを並列処
理する第２の並列処理プロセッサ部を用いて、入力され
たシリアルデータを並列処理する並列処理プロセッサに
おいて、前記第１の並列処理プロセッサ部は第１の演算
部と第１のメモリにより構成される第１のプロセッサエ
レメントと、第２の演算部と第２のメモリにより構成さ
れる第２のプロセッサエレメントと、前記第１のプロセ
ッサエレメントと第２のプロセッサエレメントによるデ
ータ処理を制御する第１の制御手段を有し、前記第２の
並列処理プロセッサ部は第３の演算部と第３のメモリに
より構成される第３のプロセッサエレメントと、前記第
３のプロセッサエレメントによるデータ処理を制御する
第２の制御手段を有し、前記第１の演算部は前記第３の
メモリに記憶された第３のメモリデータを演算して第１
の演算データを生成し、前記第２の演算部は前記第１の
メモリに記憶された第１のメモリデータを演算して第２
の演算データを生成し、前記第１の制御手段は、前記第
１のメモリデータが前記第２の演算部に入力される場合
に比較して、前記第３のメモリデータが前記第１の演算
部に入力される場合に生ずる遅延に応じて、前記第１の
演算部が前記第１の演算データを出力するタイミングを
変化させることにより、前記第１のプロセッサエレメン
トによるデータ処理を制御することを特徴とするもので
ある。

【００２３】第６の発明に係る並列処理プロセッサは、
第５の発明に係る第１の並列処理プロセッサ部におい
て、遅延器を有し、前記遅延器は、前記第３のメモリデ
ータが前記第１の演算部に入力される場合に生ずる前記
遅延に応じ、前記第１のメモリデータを遅延させて前記
第２の演算部に出力することを特徴とするものである。

【００２４】第７の発明に係る並列処理プロセッサは、
第６の発明に係る第１の並列処理プロセッサ部におい
て、前記第１のメモリから出力される第１のメモリデー
タを前記遅延器を介して前記第２の演算部に出力するか
否かを決定する遅延セレクタを有することを特徴とする
ものである。

【００２５】第８の発明に係る並列処理プロセッサは、
第５の発明に係る第２の演算部において、遅延器と遅延
セレクタと演算器を有し、前記遅延器は、前記第３のメ
モリデータが前記第１の演算部に入力される場合に生ず
る前記遅延に応じ、前記第２の演算部に入力された前記
第１のメモリデータを遅延させて出力し、前記遅延セレ
クタは、前記第２の演算部に入力された前記第１のメモ
リデータを前記遅延器を介して前記演算器に出力するか
否かを選択し、前記演算器は前記遅延セレクタにより選
択されて入力された前記第１のメモリデータを演算処理
して、前記第２の演算データを出力することを特徴とす
るものである。

【００２６】第９の発明に係る並列処理方法は、シリア
ルデータを並列処理プロセッサにおいて並列処理する並
列処理方法であって、前記シリアルデータの一部である
第１の入力データを記憶する第１の記憶ステップと、前
記第１の記憶ステップにおいて記憶された第１の記憶デ
ータを演算処理して第１の演算データを生成し、出力す
る第１の演算処理ステップと前記並列処理プロセッサの
外部から入力される外部データを演算して第２の演算デ
ータを生成し、出力する第２の演算処理ステップと、前
記第１の演算処理ステップにおいて前記第１の記憶デー
タを入力する場合に比較して、前記第２の演算処理ステ
ップにおいて前記外部データが入力される場合に生ずる
遅延に応じて、前記前記第２の演算処理ステップにおい
て前記演算データを出力するタイミングを変化させるこ
とにより、前記第２の演算処理ステップを制御する制御
ステップと、を有することを特徴とするものである。

【００２７】

【発明の実施の形態】実施の形態１．本発明の第１の実
施形態を図１に基づき説明する。並列処理プロセッサ１
０１は、入力シフトレジスタ１２、出力シフトレジスタ
１５、命令制御部４１およびプロセッサ部１０から構成
されている。入力シフトレジスタ１２は外部からのデー
タ入力を行ない、出力シフトレジスタ１５は外部へのデ
ータ出力を行なう。プロセッサ部１０では並列処理プロ
セッサ１０１に取り込まれたデータの演算処理が行なわ
れる。

【００２８】入力シフトレジスタ１２は外部データ入力
バス１３からシリアルに入力されたデータをプロセッサ
部１０にパラレルに出力する役割を果たす。反対に出力
シフトレジスタ１５はプロセッサ部１０からパラレルに
転送されてきた処理済みデータを一旦レジスタ内に取り
込み外部データ出力バス１６へシフト動作でシリアルに
出力する役割を果たす。プロセッサ部１０は演算部２０
とメモリ１１から構成されている。演算部２０はデータ
演算処理を行なう部分であり、図１中で水平方向にＮ個
が並べて配置されている。各演算部２０は命令制御部４
１からの演算部制御信号で制御される。演算部制御信号
は演算部制御信号バス５２を通じて転送される。また演
算部制御信号バス５２は全ての演算部２０に対して共通
であり、そのため全ての演算部２０が同一の信号により
制御され同期して動作をする。

【００２９】メモリ１１も演算部２０と同様に図１中で
水平方向にＮ個が並べて配置されている。メモリ１１は
命令制御部４１からのアドレスおよびメモリ制御信号で
制御される。アドレスおよびメモリ制御信号はアドレス
バスおよびメモリ制御信号バス５０を通じて転送され
る。またアドレスバスおよびメモリ制御信号バス５０は
全てのメモリ１１に対して共通であり、そのため全ての
メモリ１１が同一の信号により制御されて同期して動作
をする。

【００３０】図１中で垂直方向に並んだ演算部２０およ
びメモリ１１で１つの処理単位であるプロセッサエレメ
ントを構成している。今後このプロセッサエレメントの
ことをＰＥと呼ぶことにする。プロセッサ部１０は水平
方向に１〜Ｎ番めまで、Ｎ個並んだＰＥから構成されて
いる。各ＰＥ内の演算部２０とメモリ１１はＰＥ内接続
バス３１で接続されており、各メモリ１１のデータ出力
は演算部２０のデータ入力に接続され、演算部２０のデ
ータ出力は各メモリ１１のデータ入力に接続されてい
る。各演算部２０は自ＰＥ内のメモリ１１だけでなく、
左右に隣接するＰＥ内のメモリ１１の内容を読み込むこ
とができる。各ＰＥ間のデータ転送にはＰＥ間転送バス
３０が使用される。またプロセッサ部１０の両端に位置
するＰＥからは並列処理プロセッサ１０１の外部に対し
てプロセッサ間転送バス３２が出力されており、例えば
複数の並列処理プロセッサ１０１を接続して使用する時
に使用される。

【００３１】命令制御部４１は並列処理プロセッサ１の
各部分を制御する役割を果たす。プロセッサ部１０の制
御はいわゆるＳＩＭＤ制御であり、全てのＰＥが同期し
て同じ命令で動作する。また演算部２０内にはセレクタ
があり、自ＰＥ内のメモリ１１または隣接ＰＥ内のメモ
リ１１のいずれを演算部２０に接続するかを決定してい
る。続いて、この並列処理プロセッサ１０１が、画像処
理を行う動作について説明する。この構成において入力
信号は外部データ入力バス１３から画素データごとにラ
スタスキャンで入力シフトレジスタ１２に入力される。

【００３２】この時入力シフトレジスタ１２はシフト動
作でデータを取り込んでいく。入力シフトレジスタ１２
は最低でも１ラインの画素数と同じ数のレジスタ段数を
持つ。図１ではこのレジスタ段数はＮ段である。そして
１ライン分の画素データを取り込み終わると、取り込ん
だデータを並列にメモリ１１に書き込む。入力シフトレ
ジスタ１２の各段から対応する位置のＰＥに対して入力
データ転送バス１４が接続されており、入力シフトレジ
スタ１２内のデータはＮ個が並列にプロセッサ部１０の
メモリ１１に転送される。転送が終ると、入力シフトレ
ジスタ１２は次ラインの画素データの取り込みを開始す
る。演算部２０ではメモリ１１からデータが必要に応じ
て読み出されて、これに必要な算術演算処理および論理
演算処理が施されて、演算結果を再びメモリ１１に書き
込む。演算部２０とメモリ１１はＰＥ内転送バス３１で
接続されており、メモリ１１に対して演算部２０から読
み書きができる。

【００３３】出力シフトレジスタ１５は入力シフトレジ
スタ１２と同数のレジスタ段数を持つ。図１ではレジス
タ段数はＮ段である。出力シフトレジスタ１５の各段か
ら対応する位置のＰＥに対して出力データ転送バス１７
が接続されており、プロセッサ部１０のメモリ１１内の
データはＮ個が並列に出力シフトレジスタ１５に転送さ
れる。出力シフトレジスタ１５に書き込まれたデータは
入力シフトレジスタ１２と同様にシフト動作で外部デー
タ出力バス１６を経由して並列処理プロセッサ１の外部
へ出力される。入力シフトレジスタ１２、プロセッサ部
１０、出力シフトレジスタ１５はお互いに独立に同時に
動作しており、いわゆるパイプライン動作をしている。

【００３４】本実施の形態のＰＥの動作タイミングを図
２に示す。（a）は両端のＰＥがプロセッサ間転送バス
３２からデータを入力する場合の動作タイミング、
（b）は内側のＰＥが通常動作する動作タイミング、
（c）は制御信号で同期をとる場合の内側のＰＥの動作
タイミングである。演算部２１内にラッチがない場合を
説明する。動作ステップは、メモリ１１からのデータ読
み込み＆演算のステップと、メモリ１１へのデータ書き
込みのステップの２ステップで構成されている。メモリ
１１へのデータ書き込みのステップは、命令制御部４１
からメモリ１１へのライトイネーブル信号により制御さ
れる。このライトイネーブル信号の入力により、データ
の書き込みが開始される。

【００３５】並列処理プロセッサ１０１を接続するプロ
セッサ間転送バス３２は、並列処理プロセッサ１０１の
外部にあるために、並列処理プロセッサ１０１の外部か
ら外部データをラッチをもたない演算部２１へ入力する
場合、並列処理プロセッサ１０１内にあるＰＥ間転送バ
ス３０と比較して遅延が生じ、データ読み込み＆演算の
ステップに遅延が生ずる。図２では、プロセッサ間転送
バス３２で１クロック分の遅延がある場合を表してい
る。この場合、内側のＰＥと両端のＰＥの間にはちょう
ど１クロック分の遅延が生じる。

【００３６】複数の並列処理プロセッサ１０１が接続さ
れている状態で、隣接ＰＥのメモリにアクセスする命令
が発生した場合、両端のＰＥでプロセッサ間転送による
遅延が発生する。図２５は２つの並列処理プロセッサ１
０１を接続した場合の構成図である。第１の並列処理プ
ロセッサのＮ番めのＰＥは、第２の並列処理プロセッサ
の１番目のＰＥのメモリにアクセスする命令が発生した
場合、プロセッサ間転送バス３２からデータを入力す
る。一方、第１の並列処理プロセッサのＮ−１番めのＰ
ＥはＮ番目ＰＥのメモリ１１からデータを入力するの
で、この両者の間でメモリからデータを入力する時に遅
延が発生する。

【００３７】この場合、図２（ｃ）に示したように、命
令制御部４１はライトイネーブル信号を両端のＰＥで発
生する遅延量だけ遅延させて送出することで、ラッチを
もたない演算部２１が演算データをメモリ１１に出力す
るタイミングを遅延させて、両端のＰＥと内側のＰＥの
同期をとる。また、並列処理プロセッサ１０１が１個の
場合、あるいは隣接ＰＥのメモリにアクセスしない命令
の場合には、両端のＰＥで遅延が発生しないので、ＰＥ
のライトイネーブル信号を遅延する必要はなく、通常動
作時のタイミングでライトイネーブル信号を送り出す。

【００３８】以上のように、命令制御部４１はライトイ
ネーブル信号を遅延することができる。命令制御部４１
は複数の並列処理プロセッサ１０１が接続されている状
態で、隣接ＰＥにアクセスする場合には遅延させたライ
トイネーブル信号を送出し、並列処理プロセッサ１０１
が１個の場合、あるいは隣接ＰＥのメモリにアクセスし
ない命令の場合には通常のタイミングのライトイネーブ
ル信号を送出する。ライトイネーブル信号の送出タイミ
ングを、どれだけ遅延させるかについては、プロセッサ
間転送バスで生じる予め計測する等して、命令制御部４
１に設定しておく。

【００３９】このような構成にすることで、命令制御部
４１はラッチをもたない演算部２１が演算データをメモ
リ１１に出力するタイミングを変化させることにより、
ＰＥを制御する。これにより、複数の並列処理プロセッ
サ１０１を接続して使用した場合でも、両端のＰＥと内
側のＰＥとの間の同期を確実にとることができ、プロセ
ッサ間転送で生じる遅延の影響を受けずに、並列処理プ
ロセッサ１０１内のメモリ１１へのデータ書き込みが可
能となる。また、命令制御部４１は遅延が生ずる場合と
生じない場合とで制御信号のタイミングを変化させるの
で、遅延が生じない場合は早いタイミング処理を行うこ
とができ、効率的なデータ処理が可能となる。さらに、
各ＰＥ毎に余分な付加回路を必要としないため、回路規
模を低減することが可能となる。

【００４０】ここで、図１におけるＮ番めのＰＥが第１
のプロセッサエレメントに対応し、Ｎ−１番めのＰＥが
第２のプロセッサエレメントに対応し、命令制御部４１
が制御手段に対応し、Ｎ番めのＰＥのラッチをもたない
演算部２１とメモリがそれぞれが第１の演算部と第１の
メモリに対応し、Ｎ−１番めのＰＥのラッチをもたない
演算部２１とメモリ１１がそれぞれが第２の演算部と第
２のメモリに対応し、プロセッサ間転送バス３２より入
力されるデータが外部データに対応する。

【００４１】又、図２５において、第１の並列処理プロ
セッサ１０１内の命令制御部４１とＮ個のＰＥにより第
１の並列処理部を、第１の並列処理プロセッサ１０１に
接続された第２の並列処理プロセッサ１０１が有する、
命令制御部４１とＮ個のＰＥにより第２の並列処理部に
対応し、第２の並列処理プロセッサ１０１が有する１番
目のＰＥが第３のプロセッサエレメントに対応する。こ
こで、並列処理部とは少なくとも複数のＰＥと、これら
のＰＥを制御する制御手段を有するものをいい、外部デ
ータは並列処理プロセッサ外部から入力される全てのデ
ータを意味する。

【００４２】尚、以上のような対応は、本実施の形態に
おける一例を示すものであって、これらに限るものでは
ない。この点は、以下の実施の形態において同様であ
る。尚、演算部は隣接ＰＥ以外のメモリ１１からデータ
を入力してもよく、演算結果を他のＰＥ内のメモリに記
憶してもよい。又、並列処理プロセッサの外部から入力
されるデータは、接続された他の並列処理プロセッサか
らのデータに限るものではなく、。これらの点は、以下
の実施の形態において同様である。

【００４３】実施の形態２．図３は本発明における一実
施の形態である並列プロセッサの概略構成図である。図
３において、７０はＰＥ間転送バス３０において遅延を
発生する遅延器である。他の構成は図１と同様であり説
明を省略する。遅延器７０はＰＥ間転送バス３０中に配
置してある。そのため各ＰＥが隣接ＰＥのメモリ１１に
アクセスする場合には遅延器７０により常に遅延が発生
するようになっている。この遅延器７０の遅延量はプロ
セッサ間データ転送による遅延に等しく予め設定されて
いる。ＰＥ内転送バス３１を使用する場合には遅延が生
ずることがないため、遅延器を配置しない。

【００４４】図４は本実施の形態の動作を説明するタイ
ミング図である。ラッチをもたない演算部２１内にラッ
チがない場合を説明する。（a）、（b）は実施の形態１
と同様であり説明を省略する。図４（ｃ）は本実施形態
における遅延器７０を使用して、同期を制御した場合の
動作タイミングである。動作ステップは、メモリ１１か
らのデータ読み込み＆演算のステップと、メモリへのデ
ータ書き込みのステップの２ステップで構成されてい
る。図４ではプロセッサ間転送バス３２で１クロック分
の遅延がある場合を表している。この場合内側のＰＥと
両端のＰＥの間にはちょうど１クロック分の遅延が生じ
る。内側のＰＥのＰＥ間転送バス３２に遅延器７０を挿
入することで、（ｃ）のように両端のＰＥデータ読み込
み＆演算のステップを長くする。

【００４５】命令制御部４１は実施の形態１と同様に、
ライトイネーブル信号を遅延して送出することができ
る。このライトイネーブル信号の入力により、データの
書き込みが開始される。命令制御部４１は、隣接ＰＥに
アクセスする命令の場合には遅延させたライトイネーブ
ル信号を送出する。自ＰＥのメモリ１１にアクセスする
命令の場合には、通常動作のタイミングのライトイネー
ブル信号を送出する。

【００４６】このような構成にすることで、これによ
り、複数の並列処理プロセッサ１０１を接続して使用し
た場合でも、両端のＰＥと内側のＰＥとの間の同期を確
実にとることができ、プロセッサ間転送で生じる遅延の
影響を受けずに、並列処理プロセッサ１０１内のメモリ
１１へのデータ書き込みが可能となる。また、命令制御
部４１は隣接ＰＥへアクセスする場合とアクセスしない
場合とで制御信号のタイミングを変化させるので、遅延
が生じない場合は早いタイミング処理を行うことがで
き、効率的なデータ処理が可能となる。さらに、各ＰＥ
のデータ書き込みサイクルが一定長である必要がある場
合でも、プロセッサ間転送で生じる遅延の影響を受けず
に並列処理プロセッサ１０２を動作させることができ
る。

【００４７】実施の形態３．図５は本発明の第３の実施
形態である並列処理プロセッサの構成を示す図である。
図において、４２は遅延セレクタセレクト信号を出力す
る命令制御部、７１は遅延セレクタ、５４は遅延セレク
タセレクト信号バスである。他の構成は実施の形態２と
同様であり説明を省略する。動作を説明する。遅延器７
０および遅延セレクタ７１はＰＥ間転送バス３０中に配
置してある。各メモリ１１から出力されたＰＥ間転送バ
ス３０は２つに分岐され、遅延器７０を経由する経路と
遅延器７０を経由しない経路の２つの経路に分かれてい
る。２つの経路は共に遅延セレクタ７１に入力され、２
つの経路のいずれか一方を選択して遅延セレクタ７１の
出力として隣接ＰＥへ出力する。

【００４８】遅延セレクタ７１が遅延器７０を介する経
路を選択した場合は、自ＰＥのメモリ１１のデータは遅
延されて隣接ＰＥのラッチをもたない演算部２１へ転送
される。また遅延セレクタ７１が遅延器７０を通らない
経路を選択した場合は、自ＰＥのメモリ１１のデータは
遅延なしで隣接ＰＥのラッチをもたない演算部２１へ転
送される。遅延器７０の遅延量は実施の形態２と同様で
ある。遅延セレクタ７１のセレクト信号は、命令制御部
４２から遅延セレクタセレクト信号バス５４を経由して
転送される。遅延セレクタセレクト信号バス５４はプロ
セッサ部１０内の全ての遅延セレクタ７に接続されてお
り、全ての遅延セレクタ７は命令制御部４２から送出さ
れる同一の遅延セレクタセレクト信号により制御され同
期して動作する。

【００４９】本実施形態における動作タイミングを、図
４を用いて説明する。図４については実施の形態２にお
いて説明しており、説明を省略する。内側のＰＥの遅延
セレクタ７１で遅延器７０を通る経路を選択すること
で、ＰＥ間転送バス３０に遅延器７０が挿入され、図４
（a）、（ｃ）のように両端のＰＥと内側のＰＥのタイ
ミングを合わせ、同期をとることができる。

【００５０】また複数の並列処理プロセッサ１０３を使
用しない場合あるいは隣接ＰＥのメモリ１１にアクセス
しない命令の場合等、遅延が生じない場合には、内側の
ＰＥで遅延器７０を通らない経路を選択することで、遅
延のない高速なデータ転送を実現する。命令制御部４２
はライトイネーブル信号を遅延し、かつ遅延セレクタセ
レクト信号を出力することができる。命令制御部４２
は、複数の並列処理プロセッサ１０３が接続されている
状態で隣接ＰＥにアクセスする命令の場合には遅延させ
たライトイネーブル信号を送出し、複数の並列処理プロ
セッサ１０３を使用しない場合あるいは隣接ＰＥのメモ
リ１１にアクセスしない命令の場合には通常のタイミン
グのライトイネーブル信号を送出する。ここで、命令制
御部４２は制御手段に対応する。

【００５１】このような構成にすることにより実施の形
態２の効果に加え、遅延器７０を介しない経路も用意
し、遅延セレクタ７１が遅延器７０を介して出力するか
否かを選択するので、単独の並列処理プロセッサ１０３
を使用する場合、あるいは隣接ＰＥのメモリ１１にアク
セスしない命令の場合等、遅延が生じない場合には遅延
のない高速な動作を実現することができる。 実施の形態４．本発明の第４の実施形態を図６に基づき
説明する。図６において、２３はラッチを持たない遅延
セレクト演算部、４３はライトイネーブル信号を遅延
し、かつ２本の遅延セレクタセレクト信号を出力する命
令制御部、である。他の構成は、実施の形態１と同様で
あり説明を省略する。

【００５２】図７に実施の形態におけるラッチを持たな
い遅延セレクト演算部２３の構成を示す。ラッチを持た
ない遅延セレクト演算部２３は演算器６０、遅延セレク
タ６４、遅延器６３および入力セレクタ６１から構成さ
れる。入力セレクタ６１は自ＰＥおよび隣接ＰＥのメモ
リ１１のデータ出力から１つを選択し出力する。入力セ
レクタ６１の出力は遅延器６３を通る経路と遅延器６３
を通らない経路の２つの経路に分かれる。遅延セレクタ
６４では上記の２つの経路から１つを選択し、演算器６
０へ入力する。遅延器６３の遅延量は図４に示した内側
のＰＥと両端のＰＥとの動作時間の差に等しい。演算器
６０では遅延セレクタ６４の出力を受け取り演算を行な
い、演算結果を出力する。

【００５３】演算器６０および入力セレクタ６１の制御
信号は演算部制御信号バス５２で与えられる。また遅延
セレクタ６４の選択信号は、命令制御部４３からの遅延
セレクタセレクト信号１バス５４、および遅延セレクタ
セレクト信号２バス５５で与えられる。続いて本実施形
態の動作を説明する。複数の並列処理プロセッサ１０４
が接続されている状態で、隣接ＰＥのメモリ１１にアク
セスするような命令が発生した場合には、両端のＰＥで
プロセッサ間転送による遅延が発生する。このような場
合には遅延セレクタ６４で遅延器６３を通る経路を選択
することで内側のＰＥ間転送バス３０を遅延させて、全
ＰＥの同期をとることができる。

【００５４】また並列処理プロセッサ１０４が１つの場
合、あるいは隣接ＰＥのメモリ１１にアクセスしない命
令の場合には、遅延セレクタ６４で遅延器６３を通らな
い経路を選択することで全てのＰＥが遅延なしで動作で
きる。図４に本実施形態における動作タイミングを示
す。図４は実施の形態２において説明しており、詳細は
省略する。演算部２３内にラッチがないために動作ステ
ップは、メモリ１１からのデータ読み込み＆演算のステ
ップと、メモリ１１へのデータ書き込みのステップの２
ステップで構成されている。図４ではプロセッサ間転送
バス３２で１クロック分の遅延がある場合を表してい
る。この場合内側のＰＥと両端のＰＥの間にはちょうど
１クロック分の遅延が生じる。そこで内側のＰＥで遅延
セレクタ６４で遅延器６３を通る経路を選択すること
で、ＰＥ間転送バス３０に遅延器６３が挿入され、図４
（a）、（c）に示したように両端のＰＥと内側のＰＥの
タイミングを合わせることができる。

【００５５】また複数の並列処理プロセッサ１０４を使
用しない場合あるいは隣接ＰＥのメモリ１１にアクセス
しない命令の場合には、内側のＰＥで遅延器６３を通ら
ない経路を選択することで、遅延のない高速なＰＥ間転
送を実現する。本実施例の命令制御部４３は従来の並列
処理プロセッサ１の命令制御部４０とは異なり、ライト
イネーブル信号を遅延し、かつ２本の遅延セレクタセレ
クト信号を出力することができる。命令制御部４３は複
数の並列処理プロセッサ１０４が接続されている状態で
隣接ＰＥにアクセスする命令の場合には遅延させたライ
トイネーブル信号を送出し、それ以外の場合には通常の
タイミング（ｃ）のライトイネーブル信号を送出する。
ここで、遅延セレクト演算部２３は演算部に対応し、命
令制御部４３は制御手段に対応する。

【００５６】このような構成にすることで複数の並列処
理プロセッサ１０４を接続して使用した場合でも、両端
のＰＥと内側のＰＥとの間の同期を確実にとることがで
き、プロセッサ間転送で生じる遅延の影響を受けずに、
並列処理プロセッサ１０１内のメモリ１１へのデータ書
き込みが可能となる。また、遅延器６３を介して出力す
るか否かを遅延セレクタ６４が選択し、演算器６０へデ
ータを出力するので、複数の並列処理プロセッサ１０４
を使用しない場合等には、遅延のない高速なデータ転送
を実現することができる。また演算器６０と入力セレク
タ６１の間に遅延器６３を備えているために、入力セレ
クタ６１を経由した全ての信号に対して遅延をかけるこ
とができ、隣接ＰＥ間以外のＰＥ間転送バスを備えてい
る場合にも、遅延の影響を受けずに並列処理プロセッサ
１０４を動作させることができる。

【００５７】実施の形態５．本発明の第５の実施形態を
図８に基づき説明する。図８において、４４は内側のＰ
Ｅのメモリに対するアドレスおよびメモリ制御信号と、
両端のＰＥに対するアドレスおよびメモリ制御信号の、
２系統のアドレスおよびメモリ制御信号を出力する命令
制御部を使用する。そのため内側のＰＥのメモリと両端
のＰＥのメモリを異なったタイミングで動作させること
ができる。このように接続することで両端のＰＥに対す
るアドレスおよびメモリ制御信号を選択的に遅延させる
ことが可能となり、プロセッサ間転送による遅延が発生
した場合にも対応する。５１は遅延されたアドレスバス
およびメモリ制御信号バスである。

【００５８】図８におけるプロセッサ部１０、入力シフ
トレジスタ１２および出力シフトレジスタ１５は図１と
同様の動作をする。入力シフトレジスタ１２、プロセッ
サ部１０および出力シフトレジスタ１５はパイプライン
動作をする。プロセッサ部１０では、ＳＩＭＤ制御によ
るＮ個の並列処理が行なわれる。他の構成は実施の形態
１と同様であり、説明を省略する。

【００５９】次に図９に本実施形態のＰＥでの動作タイ
ミングを示す。（ａ）は両端のＰＥがプロセッサ間転送
バス３２のデータを処理する場合の操作タイミング、
（ｂ）は、内側のＰＥが通常動作する場合の動作タイミ
ング、（ｃ）は、内側のＰＥが両端のＰＥと異なるタイ
ミングで動作する場合の動作タイミングである。ラッチ
をもたない演算部２１内にラッチがないために動作ステ
ップは、メモリからのデータ読み込み＆演算のステップ
と、メモリへのデータ書き込みのステップの２ステップ
で構成されている。

【００６０】図９（ａ）および（ｂ）に示したように両
端のＰＥと内側のＰＥのデータ書き込みタイミングは異
なっている。そこで、命令制御部４４が両端のＰＥのメ
モリ１１へのアドレスおよびメモリ制御信号と内側のＰ
Ｅのメモリへのアドレスおよびメモリ制御信号を別々に
持つことで、それぞれに対して異なるタイミングで動作
させることが可能になる。両端のＰＥがプロセッサ間転
送バス３２のデータを処理する場合には、両端のＰＥは
（ａ）のタイミングで動作し、内側のＰＥは（ｃ）のタ
イミングで動作する。両端のＰＥがＰＥ内転送バス３１
のデータを処理する場合等、両端のＰＥで遅延が発生し
ない場合は、ＰＥは全て（ｂ）のタイミングで動作す
る。このように、両端のＰＥと内側のＰＥを異なるタイ
ミングで動作させる。ここで、命令制御部４４は制御手
段に対応する。

【００６１】このような構成にすることで内側のＰＥと
両端のＰＥの動作タイミングが異なる場合でも、それぞ
れに対応したアドレスおよびメモリ制御信号を命令制御
部４４から送出することが可能である。両端のＰＥで
は、プロセッサ間転送バス３２により生ずる遅延に応じ
て、ラッチをもたない演算部２１からメモリ１１へのデ
ータ出力のタイミングを変化させることにより、両端の
ＰＥで遅延が発生した場合でも正確にデータ処理を行う
ことが可能となる。

【００６２】また並列処理プロセッサを単独で使用する
場合、自ＰＥ内のメモリにアクセスする場合等、両端の
ＰＥで遅延が発生しない場合には、全てのＰＥに対して
同じ図４（ｂ）のタイミングのアドレスおよびメモリ制
御信号を送出することが可能であり、プロセッサ部１０
に余分な回路を設けずに、遅延が発生する場合と遅延が
発生しない場合の両方に効率良く対応することが可能な
並列処理プロセッサ１０５を実現することが可能であ
る。さらに、書き込みステップが一定長である必要があ
る場合、遅延器等の余分な回路を設けずにデータの処理
が可能となる。

【００６３】実施の形態６．本実施の形態においては、
実施の形態１において、演算部がラッチを有する場合を
説明する。本発明の第６の実施形態を図１０に基づき説
明する。図１０において、４５はライトイネーブル信号
およびラッチ信号を遅延する命令制御部である。入力シ
フトレジスタ１２、プロセッサ部１０および出力シフト
レジスタ１５はパイプライン動作をし、プロセッサ部１
０ではＳＩＭＤ制御によるＮ個の並列処理が行なわれ
る。また演算部にはラッチを持った演算部２２が用いら
れている。他の構成は実施の形態１と同様であり、説明
を省略する。

【００６４】図２３はラッチを持った演算部２２の構成
である。ラッチを持った演算部２２は演算器６０、入力
セレクタ６１およびラッチ６２から構成される。自ＰＥ
内のメモリ１１および隣接ＰＥ内のメモリ１１のデータ
出力は入力セレクタ６１に入力される。入力セレクタ６
１で選択されたメモリ１１のデータは一旦、ラッチ６２
に記憶される。続いて演算器６０はラッチ６１の出力を
入力し、演算器６０の演算出力が演算部２２の出力とし
て出力される。演算器６０、入力セレクタ６１およびラ
ッチ６２の動作は演算部制御信号で制御される。

【００６５】本実施形態では命令制御部４５からＰＥへ
送出されるライトイネーブル信号およびラッチ信号のタ
イミングが従来の並列処理プロセッサ１とは異なってい
る。本実施例の動作タイミングを図１１に示す。（a）
は両端のＰＥがプロセッサ間転送バス３２からデータを
入力する場合の動作タイミング、（b）は内側のＰＥが
通常動作する動作タイミング、（c）は制御信号で同期
をとる場合の内側のＰＥの動作タイミングである。演算
器２２内にラッチ６２を持っているために動作ステップ
は、メモリからのデータ読み込みのステップと、演算＆
ラッチのステップと、メモリへのデータ書き込みステッ
プの３ステップで構成されている。

【００６６】演算＆ラッチのステップはラッチ信号によ
り、又メモリへのデータ書き込みステップはライトイネ
ーブル信号により制御される。このライトイネーブル信
号の入力により、データの書き込みが開始される。図１
１ではプロセッサ間転送バス３２で並列処理プロセッサ
１０６の外部から外部データを入力する場合、１クロッ
ク分の遅延がある場合を表している。この場合内側のＰ
Ｅと両端のＰＥの間にはちょうど１クロック分の遅延が
生じる。複数の並列処理プロセッサ１０６が接続されて
いる状態で、隣接ＰＥのメモリ１１にアクセスするよう
な命令が発生した場合には、（a）、（ｂ）に示すよう
に、両端のＰＥでプロセッサ間転送による遅延が発生す
る。

【００６７】そこでライトイネーブル信号およびラッチ
信号を両端のＰＥでの遅延量だけ遅延させて送出するこ
とにより内側のＰＥの動作タイミングを（ｃ）のように
し、両端のＰＥと内側のＰＥ間の同期をとる。また並列
処理プロセッサ１０６が１つの場合、あるいは隣接ＰＥ
のメモリ１１にアクセスしない命令の場合には、両端の
ＰＥで遅延が発生しないためにＰＥのライトイネーブル
信号およびラッチ信号を遅延する必要はなく、（ｂ）に
示すように、通常動作時のタイミングでライトイネーブ
ル信号およびラッチ信号を送り出せばよい。

【００６８】命令制御部４５は従来の並列処理プロセッ
サ１の命令制御部４０とは異なり、ライトイネーブル信
号およびラッチ信号を遅延する命令制御部４５となって
いる。命令制御部４５は複数の並列処理プロセッサ１０
６が接続されている状態で隣接ＰＥにアクセスする命令
の場合には遅延させたライトイネーブル信号およびラッ
チ信号を送出し、それ以外の場合には通常のタイミング
のライトイネーブル信号およびラッチ信号を送出する。

【００６９】ここで、命令制御部４５は制御手段に対応
し、ラッチを持った演算部２２は演算部に対応する。こ
のように、命令制御部４５はプロセッサ間転送バス３２
により生ずる遅延に応じて、ラッチを持った演算部２２
がメモリ１１にデータを出力するタイミングを変化させ
て制御を行うので、複数の並列処理プロセッサ１０６を
接続して使用した場合に、プロセッサ間転送で生じる遅
延の影響を受けずに並列処理プロセッサ１０６内のメモ
リ１１へのデータ書き込みおよび演算部２２の制御を実
現できる。また各ＰＥ毎に余分な付加回路を必要としな
いため、回路規模が低減できる。

【００７０】実施の形態７．本実施の形態は、実施の形
態２において演算部がラッチを有する場合である。本発
明の第７の実施形態を図１２に基づき説明する。図１２
ではＰＥの数をＮ個とし、本発明の特徴的部分であるＰ
Ｅ間転送バス３０中の遅延器７０とその動作について説
明する。図１２中の遅延器７０以外の部分は図１０の構
成と同様である。遅延器７０はＰＥ間転送バス３０中に
配置してある。そのため各ＰＥが隣接ＰＥのメモリ１１
にアクセスする場合には遅延器７０により常に遅延が発
生するようになっている。この遅延器７０の遅延量は図
４に示した内側のＰＥと両端のＰＥとの動作時間の差に
等しい。

【００７１】図１３に本実施形態を使用した場合の動作
タイミングを示す。（a）は両端のＰＥがプロセッサ間
転送バス３２からデータを入力する場合の動作タイミン
グ、（b）は内側のＰＥが通常動作する動作タイミン
グ、（c）は制御信号で両端のＰＥと同期をとる場合の
内側のＰＥの動作タイミングである。演算部２２内にラ
ッチ６２を持っているために、動作ステップは、メモリ
からのデータ読み込みのステップと、演算＆ラッチのス
テップと、メモリへのデータ書き込みのステップの３ス
テップで構成されている。図１３ではプロセッサ間転送
バス３２で１クロック分の遅延がある場合を表してい
る。（a）、（b）に示すように、この場合内側のＰＥと
両端のＰＥの間にはちょうど１クロック分の遅延が生じ
る。

【００７２】そこで内側のＰＥのＰＥ間転送バス３０に
遅延器７０を挿入することで遅延が生じ、（ｃ）のよう
に両端のＰＥと内側のＰＥのタイミングを合わせること
ができる。つまり、内側のＰＥのタイミングに遅延を生
じさせて、ラッチ信号とライトイネーブル信号を遅延分
遅れて送信することで、内側のＰＥ（ｃ）と両端のＰＥ
（a）を同期させる。本実施例の命令制御部４５は実施
の形態１と同様に、ライトイネーブル信号およびラッチ
信号を遅延することができる。命令制御部４５は複数の
並列処理プロセッサ１０７が接続されている状態で隣接
ＰＥにアクセスする命令の場合には遅延させたライトイ
ネーブル信号およびラッチ信号を送出し、それ以外の場
合には通常のタイミングのライトイネーブル信号および
ラッチ信号を送出する。

【００７３】このような構成にすることで複数の並列処
理プロセッサ１０７を接続して使用した場合に、プロセ
ッサ間転送で生じる遅延の影響を受けずに並列処理プロ
セッサ１０７内のメモリ１１へのデータ書き込みおよび
演算部２２の制御を実現できる。また、命令制御部４５
は隣接ＰＥへアクセスする場合とアクセスしない場合と
で制御信号のタイミングを変化させるので、効率的なデ
ータ処理が可能となる。さらに、各ＰＥのデータ書き込
みサイクルが一定長である必要がある場合でも、プロセ
ッサ間転送で生じる遅延の影響を受けずに並列処理プロ
セッサ１０７を動作させることができる。

【００７４】実施の形態８．本実施の形態は、実施の形
態３において演算部がラッチを有する場合である。本発
明の第８の実施形態を図１４に基づき説明する。図１４
ではＰＥの数をＮ個とし、本発明の特徴的部分であるＰ
Ｅ間転送バス３０中の遅延器７０および遅延セレクタ７
１とその動作について説明する。図１４中の遅延器７０
および遅延セレクタ７１、ライトイネーブル信号および
ラッチ信号を遅延し、かつ遅延セレクタセレクト信号を
出力する命令制御部４６以外の部分は図１０に示したプ
ロセッサ部１０と同じである。

【００７５】動作を説明する。遅延器７０および遅延セ
レクタ７１は内側のＰＥ、つまり両端以外のＰＥのＰＥ
間転送バス３０中に配置してある。本実施例では各メモ
リ１１から出力されたＰＥ間転送バス３０を２つに分岐
し、遅延器７０を経由する経路と遅延器７０を経由しな
い経路の２つの経路に分けている。２つの経路は共に遅
延セレクタ７１に入力され、２つの経路のいずれか一方
を遅延セレクタ７１の出力として隣接ＰＥへ出力する。

【００７６】遅延セレクタ７１が遅延器７０を通る経路
を選んだ場合は、自ＰＥのメモリ１１のデータは遅延さ
れて隣接ＰＥへ転送される。また遅延セレクタ７１が遅
延器７０を通らない経路を選んだ場合は、自ＰＥのメモ
リ１１のデータは遅延なしで隣接ＰＥへ転送される。遅
延器７０の遅延量は図４に示した内側のＰＥと両端のＰ
Ｅとの動作時間の差に等しい。遅延セレクタ７１のセレ
クト信号は命令制御部４６から出力される。命令制御部
４６には従来の並列処理プロセッサ１の命令制御部４０
とは異なる命令制御部４６を使用している。この命令制
御部４６については後述する。

【００７７】図１３に本実施形態のＰＥの動作タイミン
グを示す。図１３は実施の形態７において説明してお
り、詳細を省略する。演算部２２内にラッチ６２を持っ
ているために動作ステップは、メモリ１１からのデータ
読み込みのステップと、演算＆ラッチのステップと、メ
モリ１１へのデータ書き込みのステップの３ステップで
構成されている。図１３ではプロセッサ間転送バス３２
で１クロック分の遅延がある場合を表している。この場
合内側のＰＥと両端のＰＥの間にはちょうど１クロック
分の遅延が生じる。そこで内側のＰＥの遅延セレクタ７
１で遅延器７０を通る経路を選択することで、ＰＥ間転
送バス３０に遅延器７０が挿入され、（a）、（ｃ）の
ように両端のＰＥと内側のＰＥのタイミングを合わせる
ことができる。

【００７８】また複数の並列処理プロセッサ１０８を使
用しない場合あるいは隣接ＰＥのメモリ１１にアクセス
しない命令の場合には、内側のＰＥで遅延器７０を通ら
ない経路を選択することで、遅延のない高速なＰＥ間転
送を実現することができる。本実施例の命令制御部４６
は従来の並列処理プロセッサ１の命令制御部４０とは異
なり、ライトイネーブル信号およびラッチ信号を遅延
し、かつ遅延セレクタセレクト信号を出力する命令制御
部４６となっている。命令制御部４６は複数の並列処理
プロセッサ１０８が接続されている状態で隣接ＰＥにア
クセスする命令の場合等、遅延が招ずる場合には遅延さ
せたライトイネーブル信号およびラッチ信号を送出し、
それ以外の場合には通常のタイミングのライトイネーブ
ル信号およびラッチ信号を送出する。ここで、命令制御
部４６は制御手段に対応する。

【００７９】このような構成にすることにより、実施の
形態７の効果に加え、遅延器７０を使用しない経路も用
意してあるために、複数の並列処理プロセッサ１０８を
使用しない場合あるいは隣接ＰＥのメモリ１１にアクセ
スしない命令の場合には遅延のない高速なＰＥ間転送を
実現することができる。 実施の形態９．本実施の形態は、実施の形態４において
演算部がラッチを有する場合である。本発明の第９の実
施形態を図１５に基づき説明する。図１５ではＰＥの数
をＮ個とし、本発明の特徴的部分であるラッチを持った
遅延セレクト演算部２４とその動作について説明する。

【００８０】図１５において、ラッチを持った遅延セレ
クト演算部２４と、ライトイネーブル信号およびラッチ
信号を遅延しかつ２本の遅延セレクタセレクト信号を出
力する命令制御部４７以外の部分は図１と同様の動作を
する。入力シフトレジスタ１２、プロセッサ部１０およ
び出力シフトレジスタ１５はパイプライン動作をし、プ
ロセッサ部１０ではＳＩＭＤ制御によるＮ個の並列処理
が行なわれる。本実施例では演算部がラッチを持った遅
延セレクト演算部２４となっている。また命令制御部は
ライトイネーブル信号およびラッチ信号を遅延し、かつ
２本の遅延セレクタセレクト信号を出力する命令制御部
４７である。

【００８１】図１６に本実の形態におけるラッチを持っ
た遅延セレクト演算部２４の構成を示す。ラッチを持っ
た遅延セレクト演算部２４は演算器６０、ラッチ６２、
遅延セレクタ６４、遅延器６３および入力セレクタ６１
から構成される。入力セレクタ６１は自ＰＥおよび隣接
ＰＥのメモリ１１のデータ出力から１つを選択し出力す
る。入力セレクタ６１の出力は遅延器６２を通る経路と
遅延器６２を通らない経路の２つの経路に分かれる。遅
延セレクタ６３では上記の２つの経路から１つを選択
し、演算器６０の入力へと出力する。遅延器６３の遅延
量は図１３に示した内側のＰＥと両端のＰＥとの動作時
間の差に等しい。遅延セレクタ６４の出力はラッチ６２
で一旦ラッチされる。演算器６０ではラッチ６２の出力
を受け取り演算を行ない、演算結果を出力する。

【００８２】演算器６０、ラッチ６２および入力セレク
タ６１の制御信号は命令制御部４７から演算部制御信号
バス５２で与えられる。また遅延セレクタ６４の選択信
号は命令制御部４７からの遅延セレクタセレクト信号１
バス５４および遅延セレクタセレクト信号２バス５５で
与えられる。続いて本実形態の動作を説明する。複数の
並列処理プロセッサ１０９が接続されている状態で、隣
接ＰＥのメモリ１１にアクセスするような命令が発生し
た場合には、両端のＰＥでプロセッサ間転送による遅延
が発生する。このような場合には遅延セレクタ６４で遅
延器６２を通る経路を選択することで内側のＰＥ間転送
バス３０を遅延させて、全ＰＥの同期をとることができ
る。

【００８３】また並列処理プロセッサ１０９が１つの場
合、あるいは隣接ＰＥのメモリ１１にアクセスしない命
令の場合には、遅延セレクタ６４で遅延器６２を通らな
い経路を選択することで全てのＰＥが遅延なしで動作で
きる。

【００８４】図１３に本実施形態を使用した場合の動作
タイミングを示す。図１３については、実施の形態７に
おいて説明しており、詳細を省略する。演算部２４内に
ラッチ６２を持っているために動作ステップは、メモリ
１１からのデータ読み込みのステップと、演算＆ラッチ
のステップと、メモリ１１へのデータ書き込みのステッ
プの３ステップで構成されている。図１３ではプロセッ
サ間転送バス３２で１クロック分の遅延がある場合を表
している。この場合、（a）、（b）に示すように、内側
のＰＥと両端のＰＥの間にはちょうど１クロック分の遅
延が生じる。内側のＰＥで遅延セレクタ６４で遅延器６
３を通る経路を選択することで、ＰＥ間転送バス３０に
遅延器６３が挿入され、内側のＰＥの動作タイミングは
（ｃ）のようになる。これにより、（a）、（ｃ）に示
したように両端のＰＥと内側のＰＥのタイミングを合わ
せることができる。

【００８５】また複数の並列処理プロセッサ１０９を使
用しない場合あるいは隣接ＰＥのメモリ１１にアクセス
しない命令の場合には、内側のＰＥで遅延器６３を通ら
ない経路を選択することで、遅延のない高速なＰＥ間転
送を実現することができる。この場合、動作タイミング
は全ＰＥで（b）のようになり同期して動作する。本実
施例の命令制御部４７はライトイネーブル信号およびラ
ッチ信号を遅延し、かつ２本の遅延セレクタセレクト信
号を出力する命令制御部４７となっている。命令制御部
４７は複数の並列処理プロセッサ１０９が接続されてい
る状態で隣接ＰＥにアクセスする命令の場合には遅延さ
せたライトイネーブル信号およびラッチ信号を送出し、
それ以外の場合には通常のタイミングのライトイネーブ
ル信号およびラッチ信号を送出する。ここで、命令制御
部４７は制御手段に対応する。

【００８６】このような構成にすることで複数の並列処
理プロセッサ１０９を接続して使用した場合に、プロセ
ッサ間転送で生じる遅延の影響を受けずに並列処理プロ
セッサ１０９内のメモリ１１へのデータ書き込みおよび
演算部２４の制御を実現できる。また遅延器６３を使用
しない経路も用意してあるために、複数の並列処理プロ
セッサ１０９を使用しない場合には遅延のない高速なＰ
Ｅ間転送を実現することができる。また演算器６０と入
力セレクタ６１の間に遅延器６３を備えているために、
入力セレクタ６１を経由した全ての信号に対して遅延を
かけることができ、隣接ＰＥ間以外のＰＥ間転送バスを
備えている場合にも、遅延の影響を受けずに並列処理プ
ロセッサ１０９を動作させることができる。

【００８７】実施の形態１０．本実施の形態は、実施の
形態５において演算部がラッチを有する場合である。本
発明の第１０の実施形態を図１７に基づき説明する。図
１７ではＰＥの数をＮ個とし、本発明の構成とその動作
について説明する。図１７中のプロセッサ部１０、入力
シフトレジスタ１２および出力シフトレジスタ１５は図
１と同様の動作をする。入力シフトレジスタ１２、プロ
セッサ部１０および出力シフトレジスタ１５はパイプラ
イン動作をする。プロセッサ部１０では演算部２２は同
期して動作し、ＳＩＭＤ制御によるＮ個の並列処理が行
なわれる。また演算部にはラッチを持った演算部２２が
用いられている。

【００８８】本実施形態では、内側のＰＥのメモリに対
する演算部制御信号、アドレスおよびメモリ制御信号と
両端のＰＥに対する演算部制御信号、アドレスおよびメ
モリ制御信号の、２系統の演算部制御信号、アドレスお
よびメモリ制御信号を出力する命令制御部４８を有す
る。そのため内側のＰＥと両端のＰＥを異なったタイミ
ングで動作させることができる。このように接続するこ
とで、内側のＰＥとは別に、両端のＰＥに対する演算部
制御信号、アドレスおよびメモリ制御信号を選択的に遅
延させることが可能となり、プロセッサ間転送による遅
延が発生した場合にも対応することができる。

【００８９】次に図１８に本実施形態のＰＥでの動作タ
イミングを示す。（ａ）は両端のＰＥがプロセッサ間転
送バス３２のデータを処理する場合の操作タイミング、
（ｂ）は、内側のＰＥが通常動作する場合の動作タイミ
ング、（ｃ）は、内側のＰＥが両端のＰＥと異なるタイ
ミングで動作する場合の動作タイミングである。演算部
２２内にラッチを持っているために動作ステップはメモ
リ１１からのデータ読み込みのステップと、演算＆ラッ
チのステップと、メモリへのデータ書き込みのステップ
の３ステップで構成されている。図１８（ａ）および
（ｂ）に示したように、両端のＰＥと内側のＰＥのラッ
チタイミングとデータ書き込みタイミングは異なってい
る。そこで両端のＰＥへの演算部制御信号、アドレスお
よびメモリ制御信号と内側のＰＥへの演算部制御信号、
アドレスおよびメモリ制御信号を別々に持つことで、そ
れぞれに対して異なるタイミングで動作させることが可
能になる。

【００９０】両端のＰＥがプロセッサ間転送バス３２の
データを処理する場合には、両端のＰＥは（ａ）のタイ
ミングで動作し、内側のＰＥは（ｃ）のタイミングで動
作する。この時、両端のＰＥと内側のＰＥに対するラッ
チ信号とライトイネーブル信号のタイミングは異なるも
のとなっている。両端のＰＥがＰＥ内転送バス３１のデ
ータを処理する場合等、両端のＰＥで遅延が発生した場
合は、ＰＥは全て（ｂ）のタイミングで動作する。この
ように、両端のＰＥと内側のＰＥを異なるタイミングで
動作させる。ここで、命令制御部４８は制御手段に対応
する。

【００９１】このような構成にすることで、内側のＰＥ
と両端のＰＥの動作タイミングが異なる場合でも、それ
ぞれに対応した演算部制御信号、アドレスおよびメモリ
制御信号を命令制御部４８から送出することが可能であ
る。これにより、両端のＰＥで遅延が発生した場合でも
正確にデータ処理を行うことが可能となる。また両端の
ＰＥで遅延が発生しない場合には、全てのＰＥに対して
同じタイミングの演算部制御信号、アドレスおよびメモ
リ制御信号を送出することが可能であり、プロセッサ部
１０に余分な回路を設けずに遅延が発生する場合と遅延
が発生しない場合の両方に効率良く対応することが可能
な並列処理プロセッサ１１０を実現できる。さらに、書
き込みステップが一定長である必要がある場合、遅延器
等の余分な回路を設けずにデータの処理が可能となる。

【００９２】

【発明の効果】第１の発明に係る並列処理プロセッサ
は、第１のプロセッサエレメントと第２のプロセッサエ
レメントを用いて、入力されたシリアルデータを並列処
理する並列処理プロセッサにおいて、前記並列処理プロ
セッサは、前記第１のプロセッサエレメントの処理を制
御する制御手段を有し、前記第１のプロセッサエレメン
トは第１の演算部と第１のメモリを有し、前記第２のプ
ロセッサエレメントは第２の演算部と第２のメモリを有
し、前記第１の演算部は、前記並列処理プロセッサの外
部から入力される外部データを演算して第１の演算デー
タを生成して出力し、前記第２の演算部は、前記第１の
メモリに記憶された第１のメモリデータを演算して第２
の演算データを生成して出力し、前記制御手段は、前記
第１のメモリデータが前記第２の演算部に入力される場
合に比較して、前記外部データが前記第１の演算部に入
力される場合に生ずる遅延に応じて、前記第１演算部が
前記第１の演算データを出力するタイミングを変化させ
ることにより、前記第１のプロセッサエレメントによる
データ処理を制御することを特徴とするものであるの
で、効率的にデータ処理を行うことが可能となる。

【００９３】第２の発明に係る並列処理プロセッサは、
第１の発明に係る前記並列処理プロセッサにおいて、遅
延器を有し、前記遅延器は、前記外部データが前記第１
の演算部に入力される場合に生ずる前記遅延に応じ、前
記第１のメモリデータを遅延させて前記第２の演算部に
出力することを特徴とするものであるので、効率的にデ
ータ処理を行うことが可能となる。

【００９４】第３の発明に係る並列処理プロセッサは、
第２の発明に係る前記並列処理プロセッサにおいて、前
記第１のメモリから出力されるメモリ出力データを前記
遅延器を介して前記第２の演算部に出力するか否かを決
定する遅延セレクタを有することを特徴とするものであ
るので、第２の発明が奏する効果に加え、遅延が生じな
い場合により高速に処理を行うことが可能となる。

【００９５】第４の発明に係る並列処理プロセッサは、
第１の発明に係る第２の演算部において、遅延器と遅延
セレクタと演算器を有し、前記遅延器は、前記外部デー
タが前記第１の演算部に入力される場合に生ずる前記遅
延に応じ、前記第２の演算部に入力された前記第１のメ
モリデータを遅延させて出力し、前記遅延セレクタは、
前記第２の演算部に入力された第１のメモリデータを前
記遅延器を介して前記演算器に出力するか否かを選択
し、前記演算器は前記遅延セレクタにより選択されて入
力された前記第１のメモリデータを演算処理して、前記
第２の演算データを出力することを特徴とするものであ
るので、第１の発明が奏する効果に加え、遅延が生じな
い場合により高速に処理を行うことが可能となる。

【００９６】第５の発明に係る並列処理プロセッサは、
入力されたシリアルデータを並列処理する第１の並列処
理プロセッサ部と、入力されたシリアルデータを並列処
理する第２の並列処理プロセッサ部を用いて、入力され
たシリアルデータを並列処理する並列処理プロセッサに
おいて、前記第１の並列処理プロセッサ部は第１の演算
部と第１のメモリにより構成される第１のプロセッサエ
レメントと、第２の演算部と第２のメモリにより構成さ
れる第２のプロセッサエレメントと、前記第１のプロセ
ッサエレメントと第２のプロセッサエレメントによるデ
ータ処理を制御する第１の制御手段を有し、前記第２の
並列処理プロセッサ部は第３の演算部と第３のメモリに
より構成される第３のプロセッサエレメントと、前記第
３のプロセッサエレメントによるデータ処理を制御する
第２の制御手段を有し、前記第１の演算部は前記第３の
メモリに記憶された第３のメモリデータを演算して第１
の演算データを生成し、前記第２の演算部は前記第１の
メモリに記憶された第１のメモリデータを演算して第２
の演算データを生成し、前記第１の制御手段は、前記第
１のメモリデータが前記第２の演算部に入力される場合
に比較して、前記第３のメモリデータが前記第１の演算
部に入力される場合に生ずる遅延に応じて、前記第１の
演算部が前記第１の演算データを出力するタイミングを
変化させることにより、前記第１のプロセッサエレメン
トによるデータ処理を制御することを特徴とするもので
あるので、効率的にデータ処理を行うことが可能とな
る。

【００９７】第６の発明に係る並列処理プロセッサは、
第５の発明に係る第１の並列処理プロセッサ部におい
て、遅延器を有し、前記遅延器は、前記第３のメモリデ
ータが前記第１の演算部に入力される場合に生ずる前記
遅延に応じ、前記第１のメモリデータを遅延させて前記
第２の演算部に出力することを特徴とするものであるの
で、効率的にデータ処理を行うことが可能となる。

【００９８】第７の発明に係る並列処理プロセッサは、
第６の発明に係る第１の並列処理プロセッサ部におい
て、前記第１のメモリから出力される第１のメモリデー
タを前記遅延器を介して前記第２の演算部に出力するか
否かを決定する遅延セレクタを有することを特徴とする
ものであるので、第６の発明が奏する効果に加え、遅延
が生じない場合により高速に処理を行うことが可能とな
る。

【００９９】第８の発明に係る並列処理プロセッサは、
第５の発明に係る第２の演算部において、遅延器と遅延
セレクタと演算器を有し、前記遅延器は、前記第３のメ
モリデータが前記第１の演算部に入力される場合に生ず
る前記遅延に応じ、前記第２の演算部に入力された前記
第１のメモリデータを遅延させて出力し、前記遅延セレ
クタは、前記第２の演算部に入力された前記第１のメモ
リデータを前記遅延器を介して前記演算器に出力するか
否かを選択し、前記演算器は前記遅延セレクタにより選
択されて入力された前記第１のメモリデータを演算処理
して、前記第２の演算データを出力することを特徴とす
るものであるので、第５の発明が奏する効果に加え、遅
延が生じない場合により高速に処理を行うことが可能と
なる。

【０１００】第９の発明に係る並列処理方法は、シリア
ルデータを並列処理プロセッサにおいて並列処理する並
列処理方法であって、前記シリアルデータの一部である
第１の入力データを記憶する第１の記憶ステップと、前
記第１の記憶ステップにおいて記憶された第１の記憶デ
ータを演算処理して第１の演算データを生成し、出力す
る第１の演算処理ステップと前記並列処理プロセッサの
外部から入力される外部データを演算して第２の演算デ
ータを生成し、出力する第２の演算処理ステップと、前
記第１の演算処理ステップにおいて前記第１の記憶デー
タを入力する場合に比較して、前記第２の演算処理ステ
ップにおいて前記外部データが入力される場合に生ずる
遅延に応じて、前記前記第２の演算処理ステップにおい
て前記演算データを出力するタイミングを変化させるこ
とにより、前記第２の演算処理ステップを制御する制御
ステップと、を有することを特徴とするものであるの
で、効率的にデータ処理を行うことが可能となる。

【０１０１】

【図面の簡単な説明】

【図１】演算部にラッチを備えない並列処理プロセッサ
においてライトイネーブル信号をずらしてプロセッサ間
の同期をとる場合の動作タイミング図である。

【図２】演算部にラッチを備えず、かつライトイネーブ
ル信号をずらしてプロセッサ間の同期をとる並列処理プ
ロセッサのプロセッサ部および命令制御部の構成図であ
る。

【図３】演算部にラッチを備えず、かつＰＥ間転送バス
に遅延器を備えた並列処理プロセッサのプロセッサ部お
よび命令制御部の構成図である。

【図４】演算部にラッチを備えない並列処理プロセッサ
においてＰＥ間転送バスあるいは演算部に遅延器を挿入
した場合の動作タイミング図である。

【図５】演算部にラッチを備えず、かつＰＥ間転送バス
に遅延器および遅延セレクタを備えた並列処理プロセッ
サのプロセッサ部および命令制御部の構成図である。

【図６】演算部にラッチを持たない遅延セレクト演算部
を備えた並列処理プロセッサのプロセッサ部および命令
制御部の構成図である。

【図７】ラッチ持たない遅延セレクト演算部の構成図で
ある。

【図８】演算部にラッチを備えず、かつ両端のＰＥと内
側のＰＥに異なるタイミングのライトイネーブル信号を
送ることでプロセッサ間の同期をとる並列処理プロセッ
サの動作タイミング図である。

【図９】演算部にラッチを備えず、かつ両端のＰＥと内
側のＰＥに異なるタイミングのライトイネーブル信号を
送ることでプロセッサ間の同期をとる並列処理プロセッ
サのプロセッサ部および命令制御部の構成図である。

【図１０】演算部にラッチを備えた並列処理プロセッサ
においてライトイネーブル信号およびラッチ信号をずら
してプロセッサ間の同期をとる場合の動作タイミング図
である。

【図１１】演算部にラッチを備え、かつライトイネーブ
ル信号およびラッチ信号をずらしてプロセッサ間の同期
をとる並列処理プロセッサのプロセッサ部および命令制
御部の構成図である。

【図１２】演算部にラッチを備え、かつＰＥ間転送バス
に遅延器を備えた並列処理プロセッサのプロセッサ部お
よび命令制御部の構成図である。

【図１３】演算部にラッチを備えた並列処理プロセッサ
においてＰＥ間転送バスあるいは演算部に遅延器を挿入
した場合の動作タイミング図である。

【図１４】演算部にラッチを備え、かつＰＥ間転送バス
に遅延器および遅延セレクタを備えた並列処理プロセッ
サのプロセッサ部および命令制御部の構成図である。

【図１５】演算部にラッチを持った遅延セレクト演算部
を備えた並列処理プロセッサのプロセッサ部および命令
制御部の構成図である。

【図１６】ラッチを持った遅延セレクト演算部の構成図
である。

【図１７】演算部にラッチを備え、かつ両端のＰＥと内
側のＰＥに異なるタイミングのライトイネーブル信号を
送ることでプロセッサ間の同期をとる並列処理プロセッ
サの動作タイミング図である。

【図１８】演算部にラッチを備え、かつ両端のＰＥと内
側のＰＥに異なるタイミングのライトイネーブル信号を
送ることでプロセッサ間の同期をとる並列処理プロセッ
サのプロセッサ部および命令制御部の構成図である。

【図１９】従来の並列処理プロセッサの構成図である。

【図２０】従来の並列処理プロセッサを複数接続した場
合の構成図である。

【図２１】ラッチを備えない演算部の構成図である。

【図２２】演算部にラッチを備えない並列処理プロセッ
サの動作タイミング図である。

【図２３】ラッチを備えた演算部の構成図である。

【図２４】演算部にラッチを備えた並列処理プロセッサ
の動作タイミング図である。

【図２５】並列処理プロセッサを複数接続した場合の構
成図である。

【符号の説明】

１ 従来の並列処理プロセッサ、１０ プロセッサ部、
１１ メモリ、１２入力シフトレジスタ、１３ 外部デ
ータ入力バス、１４ 入力データ転送バス、１５ 出力
シフトレジスタ、１６ 外部データ出力バス、１７ 出
力データ転送バス、２０ 演算部、２１ ラッチを持た
ない演算部、２２ ラッチを持った演算部、２３ ラッ
チを持たない遅延セレクト演算部、２４ ラッチを持っ
た遅延セレクト演算部、３０ ＰＥ間転送バス、３１
ＰＥ内転送バス、３２ プロセッサ間転送バス、４０
命令制御部、４１ ライトイネーブル信号を遅延する命
令制御部、４２ ライトイネーブル信号を遅延し、かつ
遅延セレクタセレクト信号を出力するする命令制御部、
４３ ライトイネーブル信号を遅延し、かつ２本の遅延
セレクタセレクト信号を出力するする命令制御部、４４
通常と遅延の２系統のアドレスバスおよびメモリ制御
信号を出力する命令制御部、４５ ライトイネーブル信
号およびラッチ信号を遅延する命令制御部、４６ ライ
トイネーブル信号およびラッチ信号を遅延し、かつ遅延
セレクタセレクト信号を出力するする命令制御部、４７
ライトイネーブル信号およびラッチ信号を遅延し、か
つ２本の遅延セレクタセレクト信号を出力するする命令
制御部、４８ 通常と遅延の２系統の演算部制御信号、
アドレスバスおよびメモリ制御信号を出力する命令制御
部、５０ アドレスバスおよびメモリ制御信号バス、５
１ 遅延されたアドレスバスおよびメモリ制御信号バ
ス、５２ 演算部制御信号バス、５３ 遅延された演算
部制御信号バス、５４ 遅延セレクタセレクト信号１バ
ス、５５ 遅延セレクタセレクト信号２バス、６０ 演
算器、６１ 入力セレクタ、６２ ラッチ、６３ 遅延
器、６４ 遅延セレクタ、７０ 遅延器、７１ 遅延セ
レクタ１０１ 並列プロセッサ、１０２ 並列プロセッ
サ、１０３ 並列プロセッサ、１０４ 並列プロセッ
サ、１０５ 並列プロセッサ、１０６ 並列プロセッ
サ、１０７ 並列プロセッサ１０８ 並列プロセッサ、
１０９ 並列プロセッサ、１１０並列プロセッサ

Claims (9)

【特許請求の範囲】
1. 【請求項１】第１のプロセッサエレメントと第２のプロ
   セッサエレメントを用いて、入力されたシリアルデータ
   を並列処理する並列処理プロセッサにおいて、前記並列
   処理プロセッサは、前記第１のプロセッサエレメントの
   処理を制御する制御手段を有し、前記第１のプロセッサ
   エレメントは第１の演算部と第１のメモリを有し、前記
   第２のプロセッサエレメントは第２の演算部と第２のメ
   モリを有し、前記第１の演算部は、前記並列処理プロセ
   ッサの外部から入力される外部データを演算して第１の
   演算データを生成して出力し、前記第２の演算部は、前
   記第１のメモリに記憶された第１のメモリデータを演算
   して第２の演算データを生成して出力し、前記制御手段
   は、前記第１のメモリデータが前記第２の演算部に入力
   される場合に比較して、前記外部データが前記第１の演
   算部に入力される場合に生ずる遅延に応じて、前記第１
   演算部が前記第１の演算データを出力するタイミングを
   変化させることにより、前記第１のプロセッサエレメン
   トによるデータ処理を制御することを特徴とする並列処
   理プロセッサ。
2. 【請求項２】前記並列処理プロセッサは遅延器を有し、
   前記遅延器は、前記外部データが前記第１の演算部に入
   力される場合に生ずる前記遅延に応じ、前記第１のメモ
   リデータを遅延させて前記第２の演算部に出力すること
   を特徴とする請求項１記載の並列処理プロセッサ。
3. 【請求項３】前記並列処理プロセッサは、前記第１のメ
   モリから出力されるメモリ出力データを前記遅延器を介
   して前記第２の演算部に出力するか否かを決定する遅延
   セレクタを有することを特徴とする請求項２記載の並列
   処理プロセッサ。
4. 【請求項４】前記第２の演算部は遅延器と遅延セレクタ
   と演算器を有し、前記遅延器は、前記外部データが前記
   第１の演算部に入力される場合に生ずる前記遅延に応
   じ、前記第２の演算部に入力された前記第１のメモリデ
   ータを遅延させて出力し、前記遅延セレクタは、前記第
   ２の演算部に入力された第１のメモリデータを前記遅延
   器を介して前記演算器に出力するか否かを選択し、前記
   演算器は前記遅延セレクタにより選択されて入力された
   前記第１のメモリデータを演算処理して、前記第２の演
   算データを出力することを特徴とする請求項１記載の並
   列処理プロセッサ。
5. 【請求項５】入力されたシリアルデータを並列処理する
   第１の並列処理プロセッサ部と、入力されたシリアルデ
   ータを並列処理する第２の並列処理プロセッサ部を用い
   て、入力されたシリアルデータを並列処理する並列処理
   プロセッサにおいて、前記第１の並列処理プロセッサ部
   は第１の演算部と第１のメモリにより構成される第１の
   プロセッサエレメントと、第２の演算部と第２のメモリ
   により構成される第２のプロセッサエレメントと、前記
   第１のプロセッサエレメントと第２のプロセッサエレメ
   ントによるデータ処理を制御する第１の制御手段を有
   し、前記第２の並列処理プロセッサ部は第３の演算部と
   第３のメモリにより構成される第３のプロセッサエレメ
   ントと、前記第３のプロセッサエレメントによるデータ
   処理を制御する第２の制御手段を有し、前記第１の演算
   部は前記第３のメモリに記憶された第３のメモリデータ
   を演算して第１の演算データを生成し、前記第２の演算
   部は前記第１のメモリに記憶された第１のメモリデータ
   を演算して第２の演算データを生成し、前記第１の制御
   手段は、前記第１のメモリデータが前記第２の演算部に
   入力される場合に比較して、前記第３のメモリデータが
   前記第１の演算部に入力される場合に生ずる遅延に応じ
   て、前記第１の演算部が前記第１の演算データを出力す
   るタイミングを変化させることにより、前記第１のプロ
   セッサエレメントによるデータ処理を制御することを特
   徴とする並列処理プロセッサ。
6. 【請求項６】前記第１の並列処理プロセッサ部は遅延器
   を有し、前記遅延器は、前記第３のメモリデータが前記
   第１の演算部に入力される場合に生ずる前記遅延に応
   じ、前記第１のメモリデータを遅延させて前記第２の演
   算部に出力することを特徴とする請求項５記載の並列処
   理プロセッサ。
7. 【請求項７】前記第１の並列処理プロセッサ部は、前記
   第１のメモリから出力される第１のメモリデータを前記
   遅延器を介して前記第２の演算部に出力するか否かを決
   定する遅延セレクタを有することを特徴とする請求項６
   記載の並列処理プロセッサ。
8. 【請求項８】前記第２の演算部は遅延器と遅延セレクタ
   と演算器を有し、前記遅延器は、前記第３のメモリデー
   タが前記第１の演算部に入力される場合に生ずる前記遅
   延に応じ、前記第２の演算部に入力された前記第１のメ
   モリデータを遅延させて出力し、前記遅延セレクタは、
   前記第２の演算部に入力された前記第１のメモリデータ
   を前記遅延器を介して前記演算器に出力するか否かを選
   択し、前記演算器は前記遅延セレクタにより選択されて
   入力された前記第１のメモリデータを演算処理して、前
   記第２の演算データを出力することを特徴とする請求項
   ５記載の並列処理プロセッサ。
9. 【請求項９】シリアルデータを並列処理プロセッサにお
   いて並列処理する並列処理方法であって、前記シリアル
   データの一部である第１の入力データを記憶する第１の
   記憶ステップと、前記第１の記憶ステップにおいて記憶
   された第１の記憶データを演算処理して第１の演算デー
   タを生成し、出力する第１の演算処理ステップと前記並
   列処理プロセッサの外部から入力される外部データを演
   算して第２の演算データを生成し、出力する第２の演算
   処理ステップと、前記第１の演算処理ステップにおいて
   前記第１の記憶データを入力する場合に比較して、前記
   第２の演算処理ステップにおいて前記外部データが入力
   される場合に生ずる遅延に応じて、前記前記第２の演算
   処理ステップにおいて前記演算データを出力するタイミ
   ングを変化させることにより、前記第２の演算処理ステ
   ップを制御する制御ステップと、を有することを特徴と
   する並列処理方法。