JPH10214221A - 制御装置及びメモリシステム - Google Patents

Abstract

(57)【要約】 【課題】メモリ装置を含むフィードバック制御システム
において、高速で動作する制御対象を扱う為には、メモ
リ装置のアクセス速度が一つのボトルネックとなってい
た。制御演算が要するメモリアクセスが増大するほど問
題は深刻となり、上位制御系からの状態監視も難しい状
態であった。 【解決手段】メモリ手段に少なくとも２つのメモリブロ
ックを備え、メモリアクセス手段により、一方のメモリ
ブロックで読み出しを行うときに他方のメモリブロック
では書き込みを行い、かつ各メモリブロックで、書き込
みと読み出しとを交互に行うようにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリに対して高
速な読み書きを実現し、高速なフィードバック制御に好
適な制御装置と、このような制御装置に使用されるメモ
リとして好適なメモリシステムに関する。

【０００２】

【従来の技術】従来の制御装置に用いられる処理装置
（ＰＵ：Processing Unit）とメモリあるいはメモリシ
ステムは、例えば、「iAPX286ハードウエア・リファレ
ンスマニュアル（初版）」（インテル社発行，1984）の
ｐ．６１の図３−５７のような構成を採用する。

【０００３】このシステムでは、処理装置であるＣＰＵ
のデータ端子にバッファの一種であるデータ・トランシ
ーバが複数組接続されている。そして、図示されてはい
ないが、データ・トランシーバのＢ端子に接続されたデ
ータ・バスの他端にはメモリが接続される。すなわちこ
のシステムでは１つのＣＰＵに複数のメモリが接続さ
れ、いずれかのメモリが選択されて読み書きが行われる
ようになっている。

【０００４】具体的には、各データ・トランシーバに対
応して備えられたバス・コントローラからの信号（ＤＥ
Ｎ信号）がアクティブになったとき、そのデータ・トラ
ンシーバに接続されたメモリが選択されて読み書きが可
能になる。このとき、アドレス・デコード・ロジックが
一度に１つのバス・コントローラのＤＥＮ信号しかアク
ティブにしないようになっているため、リードサイクル
期間中に２つのＤＥＮ信号がアクティブになることはな
い。

【０００５】

【発明が解決しようとする課題】上記のシステムはメモ
リインタリーブといわれる高速なメモリアクセス手法を
可能にする。すなわち、メモリを２つのブロックに分割
し、一方からデータを読み出している間に他方では次の
読み出しの準備を行い、交互に読み出しをすることによ
り連続読み出しの高速化を図ることができる。しかし、
上記のメモリアクセス手法だけでは、次の読み出しの準
備に要する時間を短縮するという効果は得られるが、周
期的に送られてくるデータをメモリに蓄えながら、演算
のために必要なデータをメモリから読み出すというよう
な読み書き動作の高速化には限界がある。

【０００６】メモリあるいはメモリシステムを構成する
メモリ素子のアクセスタイムは高速なメガビットオーダ
ーの素子の場合、現状最も高速なものでも１０ｎｓ〜１
２ｎｓ程度であり、従来、実質的なランダムアクセスサ
イクルタイムとして２０ｎｓ〜２５ｎｓの時間が必要に
なっていた。また、過去に蓄えられた複数の情報を同時
に使用する必要が生じた場合、ランダム性の高いアクセ
ス条件下では実質的なメモリ素子のアクセスタイムとし
てはさらに数分の１程度の時間が要求される。

【０００７】例えば、高速スタティックメモリへのラン
ダムアクセスサイクルが「日立ＩＣメモリデ−タブック
１」（日立製作所発行，平成７年８月（第１７版），Ａ
ＤＪ−４０３−００１Ｐ）のｐ．２０３〜ｐ．２１２に
示されている。この例では、ランダムアクセス条件下で
メモリへリードアクセスするためには、リードアクセス
サイクル−１の図に示された条件の上に、アドレス（Ad
dress）を出力するまでの遅延時間、アドレス及び対応
するデ−タの伝送遅延時間、データ（Data Out）を内部
に取り込む時間が必要となるため、10ns程度の余裕時間
を設けなければならない。従来、これらの各時間とリー
ドサイクルタイム（ＲＣ）とが合計されて実質的なアク
セスサイクルタイムとなる。

【０００８】周期的に送られてくるデータをメモリに書
き込みながら、メモリに蓄えた過去のデータを読み出し
て制御量を演算するというような、フィードバックルー
プを含んだデジタル制御を行う場合、制御性能（制御量
の演算及び制御対象への出力等）は上記のランダムアク
セスサイクルタイムによって制限を受け、高速で動作す
る制御対象の制御は実現困難であった。特に１つの制御
データ（制御量）を求めるために、複数の過去のデータ
の読み出しを必要とする場合には、メモリへのアクセス
時間が長くなり、フィードバック制御のリアルタイム性
は損なわれてしまう。

【０００９】一方、データの読み書きに際しては、処理
装置とメモリとの間でデータやアドレスの受け渡しに遅
延が生じる。従って、処理装置とメモリとの間で確実に
データの受け渡しを行うためには、データやアドレスの
受け渡しに時間的な余裕をもたせるのが通常である。し
かし、このような遅延時間はメモリへのアクセス時間を
長くし、フィードバック制御のリアルタイム性を損なう
要因となる。

【００１０】そこで本発明の第１の目的は、周期的に送
られてくる外部データのメモリへの書き込みと、メモリ
からのデータの読み出しとを行って、制御量を演算する
制御装置において、メモリに対してデータを読み書きす
るのに要する時間を短縮することにより、メモリに対す
るデータの読み書きから制御量の演算出力までに要する
時間を短縮し、制御装置が行うフィードバック制御のリ
アルタイム性を高めることにある。

【００１１】また、本発明の第２の目的は、メモリから
データを読み出すのに要する時間を短縮するため、メモ
リへのアクセスに際して要する余裕時間を短縮すること
ができるメモリアクセス制御を可能にすることにある。

【００１２】

【課題を解決するための手段】

（１）本発明の第１の目的を達成するために、周期的に
外部データを入力する入力手段と、外部データを時間の
経過とともに記憶するメモリ手段と、そのメモリ手段か
らデータを読み出して演算を行う演算手段と、演算手段
による演算結果を周期的に外部に出力する出力手段とを
備える制御装置において、外部データが入力される周期
内、あるいは入力された外部データをメモリに書き込む
周期内に、少なくとも２つのデータをメモリ手段から演
算手段に得るデータ読み出し手段を設ける。

【００１３】（２）本発明の第１の目的を達成するため
に、（１）において、メモリ手段を少なくとも２つのメ
モリブロック（以下、ＡブロックとＢブロックと呼ぶ）
で構成し、一方のメモリブロックで読み出しを行うとき
に他方のメモリブロックでは書き込みを行うようにす
る。これにより、読み出しが書き込み時間内で行えるた
め、メモリに対する読み書きを高速に行うことができ
る。また、２つのメモリブロックの読み書きを適当に切
り換えることにより、周期的に送られてくるデータの書
き込みと読み出しとを、滞りなく行うことができる。

【００１４】（３）本発明の第１の目的を達成するため
に、（２）において、１回のメモリ書き込みの間に２回
のメモリ読み出しを行うようにする。このとき、（８）
で述べる伝送遅延のキャンセルを行うと良い。これによ
って、データ入力のラッチを確実に行うために必要とす
る余裕時間を極力短くすることができるため、メモリに
対する読み出し動作を高速に実行でき、１回の書き込み
時間に対する２回の読み出し時間を場合によってはほぼ
等しくすることができる。

【００１５】（４）本発明の第１の目的を達成するため
に、（２）において、メモリ手段の各メモリブロック
を、それぞれ少なくとも２つのメモリポートで構成す
る。このとき、書き込み動作時は、同じメモリブロック
内のメモリポートに対しては同じデータを書き込み、読
み出し動作時は、同じメモリブロック内の各メモリポー
トから異なるデータを読み出すようにする。これによ
り、同時かつ並列に読み出せるデータの数を増やすこと
ができる。

【００１６】（５）また本発明の第１の目的を達成する
ために、（１）において、外部データが入力される周期
内、あるいは入力された外部データをメモリに書き込む
周期内に、少なくとも２つのデータをメモリ手段から読
み出すために、メモリ手段を少なくとも２つのメモリブ
ロック（以下、ＡブロックとＢブロックと呼ぶ）で構成
し、２つのメモリブロックを外部データが入力される周
期分ずらして動作させるサイクルスチール手段を設け、
２つのメモリブロックに、それぞれ外部データが入力さ
れる周期の２倍のサイクルタイムを持たせるようにして
もよい。こうしてメモリアクセスの時間に余裕を持たせ
ることができるとともに、同じメモリ素子を使用した場
合は制御周期を短くすることができる。このとき、メモ
リ書き込みとメモリ読み出しは，それぞれ前記のサイク
ルタイムの半分以下の時間を使って行う。また、入力手
段から周期的に入力された外部データは、前記のサイク
ルスチール手段によってメモリ手段の各メモリブロック
に交互に書き込む。それと同時かつ並列に、メモリ書き
込みを行っていない側のメモリブロックから，メモリ読
み出しを行う。こうすることにより、連続したデータの
記録及び読み出しを実現し，実時間制御を容易にするこ
とができる。

【００１７】（６）上記の各構成において、外部データ
が入力される周期内に、メモリに蓄えた過去のデータの
中から少なくとも２つのデータを任意に選択して並列に
読み出すことができるようにするために、データ読み出
し手段には、メモリ手段からの複数の読み出しデータに
対して、それぞれ独立にメモリアドレスを指定できるア
ドレス指定手段を備えるとよい。

【００１８】（７）（１）において、メモリ手段に蓄え
るデータ又は演算結果のデータを外部から参照するモニ
タ手段と、演算手段で制御演算に用いる制御パラメ−タ
を外部から指定するパラメ−タ指定手段とを備えてもよ
い。モニタ手段は、モニタする情報を指定するモニタア
ドレス指定手段と、指定された情報を蓄えておくモニタ
レジスタ手段と、モニタレジスタ手段に蓄えた情報を、
外部、例えば上位の制御系からからの読み出し要求によ
って読み出すことができるモニタ読み出し手段とを備え
て構成すると良い。また、パラメ−タ指定手段は、制御
演算に用いる制御パラメ−タを蓄えておくパラメ−タレ
ジスタ手段と、外部、例えば上位の制御系からの書き込
み要求によってパラメ−タレジスタ手段のデ−タを変更
するパラメ−タ入力手段によって構成すると良い。これ
らによりフィードバック制御の実行中に上位の制御系等
から実時間で制御状態を監視すると共に、制御パラメ−
タを動的に変更することができ、階層構造の制御系の構
築や、システムのテスト・調整が容易に行える。

【００１９】（８）本発明の第２の目的を達成するため
に、メモリのアクセス制御を行う手段を集積回路として
備えるメモリシステムにおいて、前記集積回路からメモ
リへのアクセス制御信号の出力タイミングをモニタする
ためのモニタ信号を設け、このモニタ信号を一度集積回
路外に出力し、再び集積回路内に取り込む。そして、こ
のモニタ信号を集積回路内部のアクセス制御タイミング
又はメモリからのデータ入力をラッチするタイミングを
決めるための信号として利用する。これによって、モニ
タ信号の入出力を行うバッファによる遅延と、集積回路
外でのモニタ信号の伝送遅延時間によって、アクセス制
御の出力バッファ、アクセス制御信号及び対応するデ−
タ信号の伝送路、デ−タの入力バッファの遅延を相殺す
る。より具体的には、外部データを入力する入力手段
と、入力した外部データを記憶するメモリと、このメモ
リからデータを読み出して制御量を演算する演算部と、
この演算部の演算結果を出力して制御対象を制御する制
御装置において、メモリへのアクセスを制御する回路を
集積回路として備え、前記集積回路は、メモリからデー
タを入力する入力バッファを含むデータ入力手段と、ア
ドレスを含む制御信号をメモリへ出力する、出力バッフ
ァを含むアドレス出力手段と、前記制御信号の出力タイ
ミングに同期した、出力バッファを含むモニタ信号出力
手段と、前記モニタ信号を入力する、入力バッファを含
むモニタ信号入力手段とを備え、前記集積回路の外部
に、前記モニタ信号出力手段から前記モニタ信号入力手
段にモニタ信号を伝送する伝送路を備え、前記集積回路
の内部にメモリからのデータをラッチして取り込むタイ
ミングを、前記モニタ入力手段により集積回路内部に取
り込んだモニタ信号に応答して生成するようにするとよ
い。これにより、前記制御信号及びメモリからのデータ
の、バッファによる遅延と、集積回路外の伝送遅延をキ
ャンセルすることができる。

【００２０】

【発明の実施の形態】一度の処理に必要なデータが一括
して入力される場合、入力されたデータに対して処理を
行い、リアルタイムに出力するというのは従来から比較
的容易であった。しかしながら超高速で変化若しくは動
作する複数の制御対象に対して、フィードバック制御を
実現する目的で時系列データを扱わなければならない場
合、データを一旦メモリ手段に蓄える必要からいくつか
の問題が生じる。

【００２１】第1にメモリの読み書きのオーバーヘッド
の問題がある。時系列的な入力データに対して処理結果
をリアルタイムで出力する為には、一旦メモリ手段にデ
ータを全部蓄えてから処理を行うという方法は適当でな
い。メモリ手段に入力データを順次蓄えていくと同時
に、それまでに蓄えられたデータに対する処理結果を順
次出力する必要がある。

【００２２】しかしながら従来のメモリアクセス方式で
はメモリアクセスに必要なアドレス指定手段や制御信
号、及びバスを一セットしか用意していなかった為、メ
モリ手段に対して書き込みと読み出しを同時に行うこと
ができなかった。そのためメモリに対して書き込みと読
み出しは順番に行われる事になり、制御周期短縮の妨げ
となっていた。

【００２３】第2の問題は、一回の処理に用いるデータ
数の問題である。メモリに蓄えられたデータを基に処理
を行う場合、一回の処理に要するデータの数だけメモリ
手段からの読み出しが発生する。入力データの読み込み
周期（制御周期）は（数１）のように与えられるため、
処理に用いるデータ数が多いほど制御周期が長くなって
しまう。

【００２４】 (読み込み周期)＝(書き込み時間)＋｛(読み出し時間)×(読み出しデ−タ数)｝ …（数１） 現状で最も高速なＳＲＡＭ（Static RAM）を用いた場合
でも、そのアクセスタイムは１０ｎｓ程度である。した
がって一度に一つのデータを読み込み、蓄えた４つのデ
ータに対して処理を行うアプリケーションを考えた場
合、データの読み込み周期は単純計算で５０ｎｓ（２０
ＭＨｚ）程度になってしまう（実質的なランダムアクセ
ス時間の合計は100ns〜120ns程度に達する）。

【００２５】高速なメモリ読み出し手法としてはメモリ
インタリーブのような手法（メモリを２ブロックで構成
し、一方からデータを読み出している間に他方では次の
読み出しの準備を行い、交互に読み出しをする事により
連続読み出しの高速化を図る手法）が存在するが、連続
アドレス空間の連続読み出しのみを対象としているた
め、読み書きを交互に行う場合や、読み出しのアドレス
が不連続の場合（過去の３個おきのデータを用いるよう
な場合）など、ランダム性の高いアクセスには用いるこ
とが出来ない。

【００２６】本発明は超高速で変化若しくは動作する複
数の制御要素に対して、実時間でフィードバック制御を
実現するシステムに関するものである。

【００２７】図１は従来のフィードバック制御システム
に対して、本発明を適用したシステムの構成図である。

【００２８】複数の制御対象から順次得られたデータ列
は入力手段１によって取り込まれ、メモリ手段２に順次
蓄えられる。並列データ読み出し手段６は、それと並行
してそれまで蓄えられたデータ列の中から複数のデータ
を並列に読み出す。演算手段３は読み出された並列デー
タを基にして制御演算を行い、出力手段４によって演算
結果が外部に出力され、制御対象に対してフィードバッ
クされる。メモリ手段へのアクセスは全てメモリアクセ
ス手段４０を介して行われ、メモリアクセス手段４０
は、メモリ手段との間の伝送遅延をキャンセルする伝送
遅延キャンセル手段２７を含む。動作情報モニタ手段５
は、各部のデータの中から任意のデータを選択して外部
から参照する機能を有し、より上位の制御系から参照す
ることが可能である。

【００２９】こうしたシステムの一実施例として次のよ
うな制御装置を考える。

【００３０】制御装置内には、周期的に外部データを取
り込む入力装置と、取り込んだデータを順次蓄えるメモ
リ装置と、蓄えたデータを基にして制御演算を行う演算
装置と、演算により求められた制御量を周期的に外部に
出力する出力装置を備えている。制御対象から周期的に
挙動データを入手できることを前提として、フィードバ
ック制御ループを形成する。制御対象は周期的に動作す
る１つ又は複数の制御要素を含み、それぞれの制御要素
に対して個別にフィードバック制御を実行するものとす
る。各制御要素の過去の挙動データと、別に定める制御
パラメータとを主体として、それぞれ制御演算を行う事
が出来る。（制御パラメータは実時間で変更できること
が望ましい。）制御周期は非常に高速なもの（ｎｓ〜μ
sオーダー）まで扱える事を前提としている。

【００３１】数値例を以下に示す。

【００３２】・制御対象としては、各制御要素の動作周
期が数μｓ程度で、制御対象に対して制御処理を加える
周期を数ｎｓ程度と仮定する。

【００３３】・数ns間隔で制御対象から生成される挙動
データは、入力装置によって順次取り込まれ、メモリ装
置に蓄えられる。

【００３４】・各制御要素に対するフィードバック制御
量は、メモリ装置に蓄えられた過去の挙動データの中か
ら任意の複数のデータを読み出して演算される。例えば
（数2）に示す４タップFIR（Finite Impulse Respons
e）演算を行う場合、過去の任意の4つのデータを読み出
して演算に用いる。制御装置全体としては数ns間隔で挙
動データが入力される（この周期をＴ〔ns〕とする）、
つまりフィ−ドバック制御周期がＴ〔ns〕となる為、メ
モリ書き込みを伴う挙動データの読み込みや過去の4デ
ータの読み出し、FIR演算、及び制御量の出力はそれぞ
れＴns周期で行われなければならない。

【００３５】

【数２】

【００３６】上の数値例で述べたフィードバック制御を
実現する為の、機能構成例を以下に示す。

【００３７】（１）外部から入力される同期信号に同期
して、Ｔns周期で正確に各挙動データを順次取り込む機
能 （２）取り込まれたデータの書き込み、及び任意の４デ
ータの読み出しを、１フィードバック制御周期（Ｔns）
内に実行できる高速なメモリアクセス機能 （３）フィードバック制御周期毎にメモリから読み出し
たデータと、別に与えられる制御パラメータを主体とし
て、実時間で制御演算を行う機能。

【００３８】（４）演算により求められたフィードバッ
ク制御量を、外部から入力される同期信号（Ｔns周期）
に同期して順次出力する機能 （５）入出力データの履歴を巨大なメモリシステムにリ
アルタイムでダンプし、システム停止後にそれらを外部
から参照／解析できる機能 （６）特定の制御要素の挙動データ（又はそれに対する
フィードバック制御量）を、外部からリアルタイムで参
照可能なリアルタイムモニタ機能 （７）各種条件設定（演算パラメータやリアルタイムモ
ニタ機能の設定、演算に用いる過去データやメモリダン
プ方式の選択等）をできるようにする機能 （８）外部からのトリガ信号によってメモリへのダンプ
を停止する機能 上記の機能を実現する為には、高い時刻精度を持った入
出力、高いリアルタイム演算処理能力及び高機能なリア
ルタイムモニタ機能の設置等、高レベルのリアルタイム
処理技術がポイントとなる。

【００３９】これらの機能は、システムの状態管理だけ
でなく、システム製作時のデバックや調整、検査ソフト
ウェアの製作などに必要な機能を含んでいる。上記
（５）〜（８）がそれに相当する。単に制御を行う機能
だけインプリメントしても、デバック、調整、解析など
が行えなければ、信頼性の保証や様々なレベルでの厳格
なチューニング等ができない可能性が高いという観点か
ら、これらは準必須な機能と考えられる。これらの機能
を実現するシステム構成の例を図２に示す。以下に図2
の各部の概要を示す。

【００４０】入力部７：周期的に入力されるデータ系列
の並列化を行う入力部。本実施例ではＴns周期で得られ
る挙動データを（時分割により）Ｎ並列化し、約Ｔ×Ｎ
ns周期のデータ系列として、並列に動作するＮ個の演算
ユニットにそれぞれ引き渡す。図１では入力手段１に相
当する。

【００４１】制御演算部８：内部にメモリシステム及び
外部ＣＰＵ２０１との通信インタフェース２０２を含
み、データの読み書きと制御量の演算を行う制御演算
部。並列に動作するＮ個の演算ユニットで構成され、Ｎ
並列化したデータをＮ個の演算ユニットで並列に処理す
る。

【００４２】それぞれの演算ユニットはＰＵ（Processi
ng Unit）とメモリ（メモリ手段２に相当）で構成され
る。ＰＵはメモリアクセス制御機能（メモリアクセス手
段４０、伝送遅延キャンセル手段２７、及び並列データ
読み出し手段６に相当）と演算機能（演算手段３に相
当）、及び外部とのインタフェース機能を含む。インタ
フェース機能は図１中の動作情報モニタ手段に相当する
機能の他、演算に用いる制御パラメータを外部から変更
するパラメ−タ指定手段に相当する機能も含む。

【００４３】例えば図８のように、動作情報モニタ手段
は、モニタしたいデータが書き込まれるメモリアドレス
を保持するモニタアドレスレジスタ８０１と、モニタア
ドレスレジスタの内容とメモリに与えられるアドレス信
号を比較するアドレス比較回路８０２と、アドレス比較
回路の比較結果を受けて、モニタアドレスレジスタの内
容とメモリに与えられるアドレスが一致した時に、メモ
リに与えられるデータを保持するモニタデータレジスタ
８０３、メモリアクセスの基準信号に同期して、外部か
らモニタアドレスレジスタへの書き込み、モニタデータ
レジスタからの読み出しを行うモニタインタフェース回
路８０４によって構成できる。

【００４４】また、パラメータ指定手段は、演算に用い
る制御パラメータを保持するパラメータレジスタ８０５
と、外部から制御パラメータを入力するパラメータ入力
回路８０６と、外部から入力されたパラメータを演算装
置の動作基準信号に同期してパラメータレジスタに書き
込むパラメータ書き込み回路８０７によって構成でき
る。これらの手段はメモリアクセス及び演算の基準信号
に同期させてレジスタにアクセスしているため、制御の
動作中であってもリアルタイムに外部からアクセスする
事ができる。

【００４５】このようなインタフェ−ス機能により本シ
ステムを従制御処理系、外部CPUを主制御処理系とする
階層的な制御構造が実現可能となり、モニタした制御状
態に応じて制御パラメータを動的に変更し、最適な制御
を実現する事ができる。

【００４６】出力部９：演算により並列に得られた制御
量データを、再び１つのデータ系列に合成する出力部。
Ｎ個の演算ユニットから並列に得られるＴ×Ｎns周期の
各制御量データに対して、並列化と逆の操作をすること
により合成し、Ｔns周期のデータ系列として出力する。
図１では出力手段４に相当する。

【００４７】今回の発明のポイントとなる制御演算部の
構成について、さらに詳細な例を挙げる。制御演算部内
におけるメモリシステムの構成と、ＰＵからのメモリア
クセスの例を図３に示す。ＰＵ１６によるメモリアクセ
スは大きく挙動データの書き込みと過去データの読み出
しに分けられるので、それらを互いに独立して同時に実
行する為に、メモリを２つのブロック（Ａブロック１０
とＢブロック１１）で構成し、アドレスカウンタ及びア
ドレス／データバスをそれぞれ独立に設ける。

【００４８】ＰＵ内には互いに独立して動作可能な書き
込み専用と読み出し専用のアドレス／制御信号生成ロジ
ックを備え、一方のブロックに対して書き込みアクセス
を実行している間、他方のブロックに対しては読み出し
アクセスを実行する。そして１回の（又は数回の）書き
込み毎に書き込むブロックと読み出すブロックを入れか
える事により、両方のメモリブロックに必要な挙動デー
タを蓄える。各メモリブロックから順次読み出された過
去のデータは、メモリの読み書き用ロジックとは独立か
つ並行して動作する制御演算ロジックで順次処理され、
制御データとして外部に出力される。

【００４９】一度の制御演算に用いる４つのデータは、
一方のメモリブロックに１個のデータを書き込んでいる
間に他方のメモリブロックから読み出されなければなら
ない。従来どうり１データずつ４回に分けて読み出して
いたのでは書き込み周期（＝制御周期）が長くしてしま
う為、各メモリブロックを２つ（又はそれ以上でも可）
のメモリポート１２〜１５で構成する事で読み出し時間
の短縮を図る。同一ブロック内の全てのメモリポートに
は同一データを同時に書き込んでおき、読み出しの際に
同時に別々のアドレスに対して読み出しアクセスをする
事により、並列に複数のデータを読み出す事ができる。
つまり仮に３個前のデータと５個前のデータを読み出す
事を想定すると、従来の方法では３個前のデータを読み
出してから５個前のデータを読み出すという２回のメモ
リアクセス時間を要していたのに対し、この新しい方法
ではＡポートとＢポートに同じデータを書き込んでお
き、Ａポートから３個前のデータ、Ｂポートから５個前
のデータを同時に読み出す事により、１回分のメモリア
クセス時間で２つのデータを読み出す事が可能となる。

【００５０】また一般にメモリの書き込み時間は読み出
し時間よりも長いので、1回の書き込みアクセス中に2回
の読み出しアクセスを実行する事により、効率良くメモ
リを活用する事ができる。以下、文献（日立ＩＣメモリ
１）の「ライトサイクル−５」（211ページ）の図と、
「リードサイクル−２」（209ページ）の図でタイミン
グの違いを説明する。ライトサイクルにおいてメモリが
実際に書き込みを行うのはライト信号／WE（Write Enab
le）がアクティブになっている期間であり、10nsのアク
セスタイムを有するHM678127UHJ-10の場合は、ライトパ
ルス幅ｔＷＰは8ns以上と規定されている。メモリに与
えられるアドレスは、この期間中は必ず確定していなけ
ればならない。もしこの期間中にアドレス信号が変化し
てしまうと、目的のアドレス以外のデータを破壊してし
まう可能性がある為である。図中ではライトサイクル時
間ｔＷＣは10nsと規定されており、ライトパルスの前後
に1nsずつの余裕時間を持たせる事ができるようになっ
ているが、現実的には1nsの精度で信号のタイミングを
定める事は（後述の遅延制御アクセス方式で述べる、設
計時に予測困難な素子間伝送遅延時間等の為）困難であ
る。そのため実際にはライトパルスの前後に5ns程度の
余裕時間を持たせなければならず、20ns程度（公称のア
クセスタイムの約2倍）のライトサイクル時間で使用し
なければならなかった。

【００５１】一方、リードサイクルにおいてはアドレス
確定からアドレスアクセス時間ｔＡＡ経過後にはデータ
が出力され、このアドレスアクセス時間は最悪値で10ns
となっている。次のアクセスの為にアドレス信号が変化
してしまってから出力保持時間ｔＯＨの期間はデータが
保持されるようになっている為、データ読み出しを要求
した素子（ＣＰＵ等）はその間に出力されたデータを取
り込む（ラッチする）と良い。しかしこの出力保持時間
ｔＯＨは最短の場合わずか3nsと規定されており、書き
込みサイクルの余裕時間と同様に5ns程度の余裕時間を
設けてリードサイクル時間ｔＲＣを設定する。書き込み
サイクルと比較すると、アクセスの手前には余裕時間を
入れる必要がない分、読み出しサイクルの方が高速に使
用できる。さらに後述の遅延制御アクセス方式を用いる
と、読み出しの余裕時間を大幅に削減できる為、実質的
な読み出しサイクルは書き込みサイクルの半分近くまで
短くする事が可能であり、1回の書き込み中に2回の読み
出しを行う方式が非常に効率的となる。

【００５２】各メモリポートがこのようなメモリアクセ
スをする場合の、メモリアクセス及び（ＰＵで行う）制
御演算のタイミング例を図4に示す。順次書き込まれる
データをデータ０、１、２・・・で表し、一回の演算に
用いる過去の４つのデータをＸ０〜３で表している。デ
ータの読み込み及び制御データの出力は全てクロックに
同期して行われ、メモリの各ブロック１０と１１は、図
示しないサイクルスチール手段によってデータが読み込
まれる周期（1クロック）分ずれて動作する。1番目のデ
ータ（データ0）はＡブロック１０の各メモリポート
（Ａポート１２とＢポート１３）に書き込まれ、その
間、Ｂブロック１１の各メモリポート（Ｃポート１４と
Ｄポート１５）から、過去の４つのデータＸ０〜３が2
回に分けて読み出される。Ａブロック１０とＢブロック
１１は1クロック周期毎に動作が逆転し、2番目のデータ
（データ1）はＢブロック１１の各メモリポートに書き
込まれる。図中では４つの演算ステージ（乗算、加算、
正規化、出力）で構成される制御演算を例にとって、パ
イプライン処理によって１クロック毎に読み出されるデ
ータを処理している様子を表している。１クロック目で
C：Dポートから読み出されたデータは、クロック毎にス
テージ１→２→３→４の順で処理され（演算１）、制御
データとして出力される。２クロック目でA：Bポートか
ら読み出されたデータも演算２として同様に処理され
る。

【００５３】PU−メモリ間のデータ読み出しの高速化を
図る手段の一つとして、図５に示す遅延制御アクセス方
式をPUに適用すると良い。遅延制御方式と従来のアクセ
ス方式との、アクセスタイミングの比較を図６に示す。

【００５４】こうした同期回路では、PU（又はメモリへ
読み出し要求を行う集積回路）がクロック（又はその他
の基準となる信号）に対応してアドレス／コントロール
信号を生成し、これらの信号を受けてメモリが出力する
データもクロックに同期して取り込む（ラッチする）。
したがってこのような連続読み出しサイクルでは、クロ
ックの周期がそのまま読み出し周期となる。

【００５５】理想的には、あるクロックと同一タイミン
グでＰＵがアドレス／コントロール信号を出力し、それ
を受けてメモリが出力したデータを次のクロックタイミ
ングでPU内に取り込む。この場合、メモリのアクセスタ
イム（アドレス／コントロール信号を受け取ってからデ
ータを出力するまでに必要な時間）より長くクロック周
期を設定しておけば良い。

【００５６】しかし現実のメモリアクセスを考えた場
合、図６に示すようにPUにクロックが入ってからアドレ
ス／コントロール信号が生成され、メモリから読んだデ
ータがPUに届くまでの間には、メモリのアクセスタイム
の他にもいくつかの遅延（ディレイ）が発生する。一つ
は図６中にで示されるPU内部の遅延で、アドレス／コ
ントロール信号生成ロジック２２及びバッファ１７の遅
延によるものである。もう一つはで示されるPU−メモ
リ素子間の伝送遅延である。また、図示していないが実
際はメモリの入出力バッファ及びPUの入力バッファ１８
の遅延も加わる。

【００５７】従来、PUが最初のクロックを受け取って読
み出しサイクルを開始し、２番目のクロックでデータを
ラッチし、３番目のクロックでラッチしたデータをデー
タ処理系２９で処理する為には、クロックの周期から図
６の、で示される遅延時間を差し引いただけのアク
セスタイムを有するメモリ素子を必要とした。遅延制御
アクセス方式では、外部から入力されたクロック２４
と、図６の、の分だけ遅延させたディレイクロック
の２系統のクロックを用いる。

【００５８】アドレス／コントロール信号生成ロジック
は前者のクロックに同期して動作させ、データラッチ回
路は後者のディレイクロックに同期して動作させる事に
より、図６に示すようにデータラッチのタイミングを遅
らせ、図６、の遅延時間をキャンセルする事ができ
る。これにより使用するメモリ素子はクロックの周期よ
りも短いアクセスタイムを有するものを用意すれば良い
事になる。

【００５９】しかしながら伝送遅延時間は設計時には予
測困難であり、PU内部の遅延も集積回路の個体差や温
度変動などがあるため、これらのトータルの遅延と同じ
だけ遅れたクロックを生成してPUに供給する事は困難で
ある。

【００６０】本発明では通常のクロックを基にしてPU内
部に設けた遅延ロジックによってディレイクロックを生
成する事により、個体差や温度変動の問題を解決する。
またディレイクロック生成の過程でクロックを一度集積
回路外に出力し、外部ラインにより伝送データと同等の
条件で遅延させる事により、伝送遅延の問題を解決す
る。

【００６１】ディレイクロックを生成するにあたって、
以下の４種類の遅延手段を用いる。

【００６２】・内部ディレイ調整ロジック２５ アドレス／コントロール信号生成ロジック２２の遅延分
だけディレイクロックを遅延させる。アドレス／コント
ロール信号生成ロジック２２と同等のディレイタイムを
有するロジックにより構成するものとし、同じ集積回路
内に構築することにより、かなり高精度にディレイをキ
ャンセルすることができる。

【００６３】・外部ディレイ調整ロジック２６ メモリ２１内の入出力バッファの遅延分だけディレイク
ロックを遅らせる。入出力バッファのディレイと同等の
ディレイタイムを有するロジックにより構成する。図５
ではＰＵ内に外部ディレイ調整ロジック２６を構築して
いるが、メモリ素子とＰＵのプロセスの相違などの要因
により正確なディレイのキャンセルが困難である場合、
ＰＵ外部に同等のロジックを構築し、外部伝送ライン２
７中に挿入することにより、さらに精度良くディレイキ
ャンセルすることも可能である。

【００６４】・外部クロック伝送ライン２７ ＰＵ−メモリ間の伝送遅延分だけディレイクロックを遅
らせる。周波数が高くなるほど予測が難しくなる伝送遅
延を、信号の伝送路２８と近い条件で外部クロック伝送
ライン２７を設ける事により、かなり正確にディレイキ
ャンセルする事ができる。

【００６５】・入出力バッファ１９、２０ ＰＵ内の入出力バッファ１７、１８の遅延分だけディレ
イクロックを遅らせる。実際の入出力バッファを基準デ
ィレイとして用いる事によって、入出力バッファ１７、
１８のディレイを高精度でキャンセルする事が可能であ
る。

【００６６】これらのメモリアクセス方式を実現する為
のPUのハードウェア構成の一例を図７に示す。

【００６７】図７の構成例では、同一の回路構成を有す
る２つのメモリ制御回路３０、３１があり、それぞれが
一つのメモリブロックを制御する構成となっている。一
つのメモリ制御回路は二つのメモリポート制御手段を含
み、それぞれアドレス／コントロール信号の出力と、デ
ータの入出力を行う。メモリ制御回路３０、３１はクロ
ック制御回路３２から供給される２種類のクロックを使
用し、遅延制御アクセスを実現する。

【００６８】またこのようにメモリ制御回路が２つ以上
存在する場合は、それぞれのメモリ制御回路内にクロッ
クその他の基準制御（又はデータ）信号に対して遅延キ
ャンセルを行う遅延制御手段を設け、個別にディレイを
キャンセルすることもできる。これにより、メモリ個別
の遅延特性のばらつきにも対応できる。また、それぞれ
のメモリブロックの遅延に対応したディレイ制御回路３
８、３９を集積回路外に設けることにより、さらにきめ
こまかい遅延制御が可能となる。

【００６９】二つのメモリ制御回路３０と３１はサイク
ルスチール手段によってデータ読み込み周期分ずれて動
作しており、順次読み込まれたデータは、データ分配回
路３３によって各メモリ制御回路に交互に振り分けられ
る。データ分配回路３３からデータを振り分けられたメ
モリ制御回路は、そのデータを２つのメモリポートに読
み込み周期内に同時に書き込む。一方、データ分配回路
か３３からデータを振り分けられなかったメモリ制御回
路は、それまで蓄えたデータ系列の中から、４つのデー
タを読み込み周期内に読み出す。

【００７０】データタイミング調整回路３５は後者のメ
モリ制御回路（4データの読み出しを行った側）からの
データを選択し、演算回路３６に送る。演算回路３６は
データタイミング調整回路３５から受け取った４つのデ
ータと、CPU I.F.３４から与えられた演算パラメータに
よって制御演算を行う。遅延補正回路３７は、演算回路
３６から得られた演算結果を、正しい出力タイミングに
なるまで遅延させた後、外部に出力する。CPU I.F.３４
は、演算／メモリ制御に必要な各種パラメータ又はアド
レス値を外部から与える（又は設定パラメータを外部か
ら読み出す）インタフェースとなる。

【００７１】本発明の構成及びアクセス方式を実際に適
用した実施例を次に述べる。

【００７２】（Ｉ） 内部1.2GHz、入出力レートmax600M
Hz or 1.2GHzの超高速入出力LSIとして、1：16タイプ
デマルチプレクサ（DMUX）及び16：1タイプ マルチプレ
クサ（MUX）をGaAsプロセスを応用して開発した。各LSI
は2bit入出力であり、タイムスライスにより各bitに対
してそれぞれ16並列化が可能である。

【００７３】（II） 各GaAs LSIは、入力スキューの調
整回路と、１／２クロック周波数で１倍クロック周波数
時と同等の機能を実現できるサイクルスチールタイプの
（1：8MUX or DMUXを２ユニット並列動作させる）並列
動作が可能である。これらにより、入力信号のタイミン
グにマージンを確保したり、等価的に２倍の周波数（ma
x1.2GHz）で動作させたりする事ができる。

【００７４】要求された入出力周波数に余裕があったた
め、サイクルスチールモードとスキュー調整機能とによ
り、タイミング制御にマージンを持たせて集中クロック
制御を可能とし、時刻精度を高めるために利用する設計
とした。

【００７５】（III） 集中クロック制御用LSIをGaAsプ
ロセスを応用して開発した。本LSIは、主として入力部
のADCと出力部のDACに与えるクロックを最も安定化させ
るために用いる。すなわち、クロック段数を極力少なく
して、クロックの揺らぎを押え込むため、集中的にクロ
ックの分配と、位相の調整を行う機能を有する。各DMU
X、MUXへも本LSIからクロックを分配し、ADCとDACへの
クロック供給タイミングと各DMUX、MUXの内部クロック
位相とを制御し、各LSI内部の多重化されたクロックが
正しい位相で動作できるようにする。各LSIへは、クロ
ックとリセットとを適切な位相で分配する事により、初
期化時に集中的に位相を制御し、固定化する。

【００７６】（IV） 4タップのFIR演算を主体とした高
速演算処理機能と、高速並列メモリ制御、SRC（Super R
eal-time Controller：リアルタイム制御用並列計算機
の名称）とのリアルタイムインタフェース機能などを有
するCMOS LSIを開発した（約9.5万ゲート、208pin／LS
I）。本LSIは、１周期当たり4データの並列読み出しと2
データの並列書き込みとが実現できる能力を有する。

【００７７】（Ｖ） 上記各GaAs LSI及びCMOS LSIを用
いた、超高速フィードバック制御ユニットを開発した。
本ユニットは、超高速入出力部（12層のインピーダンス
制御基板）と制御演算／メモリ制御部（10層基板）とか
らなり、SRCと直接リンケージ可能なリアルタイムイン
タフェースを有する。

【００７８】（VI） SRCとは、スーパーリアルタイムコ
ントローラの略で、独立並行動作可能な2つの処理系
（タイムクリティカル処理を実行する制御処理系と、そ
れをサポートする知識処理系）を備えた超実時間処理向
けエンジンである。SRC技術は、リアルタイム処理向け
に開発した高効率の並列処理ハードウェアと低レイテン
シ／高スループットの情報入出力ハードウェアとが中心
となっている。SRCを用いる事により、これまで実現困
難であった次に示す利点が得られる。

【００７９】・数μsのサンプリング周期レベルで変化
する大量の外界情報を入手又はセンシングして、システ
ムコントロールのための数値演算処理を加え、外界に対
してフィードバックする事が可能である。

【００８０】・コントロール用の数値演算処理のバック
グラウンド処理として、モデルや学習に基づいて知的処
理を並列に実行し、その結果をコントロール処理に対し
実時間で反映する事が可能である。人間の脳に例える
と、コントロール処理系は小脳、知的処理系は大脳に相
当する。(今回開発したフィードバックモジュールは脊
髄を担当する事になる。) ・汎用PCの環境とリアルタイムでリンケージ可能であ
る。PC上でシステムの動作状態を実時間でモニタリング
したり、システムの制御パラメータを実時間で変更した
りする事が可能となる。

【００８１】・今回、本システムにSRCをリンケージし
た事で、(ａ)制御要素の挙動をサンプリング周期(1.2μ
s〜１０μs)で実時間モニタリング可能、 (ｂ)システム
の主制御処理系(数μsサンプリング周期)をSRC上に構築
し、従制御処理系のパラメータを実時間で動的に変更又
はチューニング可能、(ｃ)実時間情報を用いたリアルタ
イム解析と、それに基づく従制御処理系のパラメータを
実時間で動的に変更又はチューニング可能、等の具体的
な動的実時間処理が実現できる。

【００８２】

【発明の効果】本発明により、以下の効果が得られる。

【００８３】（１）高速で動作する対象のフィードバッ
ク制御に必要な大量の情報に対する非常に高速なメモリ
入出力制御が可能になる。

【００８４】（２）LSI内の入出力バッファの遅延をキ
ャンセルし、メモリに対するアクセス時間の限界値まで
アクセスサイクルタイムを短縮することができる。

【図面の簡単な説明】

【図１】 新しいシステムの全体構成図。

【図２】 本発明を適用したシステムの構成例。

【図３】 メモリシステムの構成図。

【図４】 メモリアクセス及び演算のタイミングチャー
ト。

【図５】 遅延制御アクセス方式のハードウェア説明
図。

【図６】 遅延制御アクセス方式のアクセスタイミング
説明図。

【図７】 メモリアクセスを制御するハードウェアの構
成例。

【図８】 外部とのインタフェ−スを説明する図。

【符号の説明】

１…入力手段、２…メモリ手段、３…演算手段、４…出
力手段、５…モニタ手段、６…並列データ読み出し手
段、７…入力部、８…制御演算部、９…出力部、１０…
Ａブロックメモリ、１１…Ｂブロックメモリ、１２…Ａ
ブロックのＡポートメモリ、１３…ＡブロックのＢポー
トメモリ、１４…ＢブロックのＣポートメモリ、１５…
ＢブロックのＤポートメモリ、１６…ＰＵ（Processing
Unit）、１７…PU内のアドレス／コントロール信号出
力バッファ、１８…PU内のデータ入力バッファ、１９…
（１７）のディレイキャンセル用バッファ、２０…（１
８）のディレイキャンセル用バッファ、２１…メモリ素
子、２２…アドレス／コントロール信号生成ロジック、
２３…データラッチ回路、２４…外部クロック、２５…
内部ディレイ調整ロジック、２６…外部ディレイ調整ロ
ジック、２７…外部伝送ライン、２８…伝送遅延、２９
…データ処理系、３０…Ａブロックメモリ用メモリ制御
回路、３１…Ｂブロックメモリ用メモリ制御回路、３２
…クロック制御回路、３３…データ分配回路、３４…CP
Uインタフェース、３５…データタイミング調整回路、
３６…演算回路、３７…遅延補正回路、３８…（３０）
用ディレイ制御回路、３９…（３１）用ディレイ制御回
路、４０…メモリアクセス手段。

Claims (6)

【特許請求の範囲】
1. 【請求項１】周期的に外部データを入力する入力手段
   と、入力した外部データを記憶するメモリ手段と、外部
   データ及び／又はメモリ手段に記憶したデータを用いて
   演算を行う演算手段と、前記入力手段で入力した外部デ
   ータの前記メモリ手段への書き込みと前記メモリ手段か
   ら前記演算手段へのデータの読み出しを行うメモリアク
   セス手段と、前記演算手段による演算結果を周期的に外
   部に出力する出力手段とを備えた制御装置において、前
   記メモリアクセス手段は、外部データが入力される周期
   内に、少なくとも２つのデータをメモリ手段から演算手
   段に読み出すことを特徴とする制御装置。
2. 【請求項２】請求項１において、前記メモリ手段は少な
   くとも２つのメモリブロックを備え、前記メモリアクセ
   ス手段は、一方のメモリブロックで読み出しを行うとき
   に他方のメモリブロックでは書き込みを行う機能を有す
   ることを特徴とする制御装置。
3. 【請求項３】請求項２において、前記メモリアクセス手
   段は、一方のメモリブロックで１回の書き込みを行う間
   に、他方のメモリブロックで２回の読み出しを行う機能
   を有することを特徴とする制御装置。
4. 【請求項４】請求項２において、メモリ手段の各メモリ
   ブロックにそれぞれ少なくとも２つのメモリポートを備
   え、前記メモリアクセス手段は、書き込みを行うメモリ
   ブロック内の全てのメモリポートに対して同じデータを
   書き込み、読み出しを行うメモリブロック内の各メモリ
   ポートからは異なるデータを読み出すことを特徴とする
   制御装置。
5. 【請求項５】請求項１又は２において、モニタする情報
   を指定するモニタアドレス指定手段と、指定された情報
   を蓄えておくモニタレジスタ手段と、モニタレジスタ手
   段に蓄えた情報を外部からの読み出し要求によって読み
   出すモニタ読み出し手段とを備えたことを特徴とする制
   御装置。
6. 【請求項６】メモリとメモリのアクセス制御を行う集積
   回路とを備えたメモリシステムおいて、前記集積回路
   は、メモリからデータを入力する入力バッファを含むデ
   ータ入力手段と、アドレスを含む制御信号をメモリへ出
   力する、出力バッファを含むアドレス出力手段と、前記
   制御信号の出力タイミングに同期した、出力バッファを
   含むモニタ信号出力手段と、前記モニタ信号を入力す
   る、入力バッファを含むモニタ信号入力手段とを備え、
   前記集積回路の外部に、前記モニタ信号出力手段から前
   記モニタ信号入力手段にモニタ信号を伝送する伝送路を
   備え、前記集積回路の内部にメモリからのデータをラッ
   チして取り込むタイミングを、前記モニタ入力手段によ
   り集積回路内部に取り込んだモニタ信号に応答して生成
   することを特徴とするメモリシステム。