KR100681287B1 - 시스템 클럭 분배 장치, 시스템 클럭 분배 방법 - Google Patents
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Abstract
본 발명은 저비용으로 시스템 클럭과 동기 신호의 스큐를 줄이는 시스템 클럭 분배 장치, 시스템 클럭 분배 방법을 제공하는 것을 목적으로 한다.
동기 신호를 이용하여 데이터의 타이밍을 맞추는 시스템 클럭 분배 장치로서, 주기적인 동기 신호를 생성하는 발진부(1) 및 PLL(2)과, 데이터를 저장하는 메모리와, 메모리에 저장된 데이터를 이용하는 연산 처리를 하는 적어도 하나의 CPU(13)와, CPU(13)로부터 메모리에의 액세스를 제어하는 적어도 하나의 MAC(14)와, 동기 신호의 정수배(整數倍)의 주파수를 갖는 시스템 클럭을 생성하여 시스템 클럭에 의한 동작에 기초하여 CPU(13)와 MAC(14)를 제어하는 적어도 하나의 NB(12)를 구비하는 것을 특징으로 한다.
Description
도 1은 본 발명에 의한 멀티프로세서 시스템에 있어서의 시스템 클럭 분배 장치의 구성의 일례를 도시하는 블록도.
도 2는 본 발명에 의한 시스템 보드의 구성의 일례를 도시하는 블록도.
도 3은 본 발명에 의한 크로스바 보드의 구성의 일례를 도시하는 블록도.
도 4는 칩간 데이터 전송 장치의 구성의 일례를 도시하는 블록도.
도 5는 종래의 멀티프로세서 시스템에 있어서의 시스템 클럭 분배 장치의 구성의 일례를 도시하는 블록도.
도 6은 종래의 시스템 보드의 구성의 일례를 도시하는 블록도.
도 7은 종래의 크로스바 보드의 구성의 일례를 도시하는 블록도.
〈도면의 주요부분에 대한 부호의 설명〉
1 : 발진부
2, 102 : PLL
3, 11, 21, 103 : 클럭 분배부
4, 104 : 시스템 보드
5, 105 : 크로스바 보드
6 : 백 플레인
12, 112 : NB
13, 113 : CPU
14, 114 : MAC
22, 122 : XB
111, 121 : 클럭 조정부
130 : 송신측 칩
140 : 수신측 칩
141 : 데이터 기록부
142 : 링 버퍼
143 : 데이터 판독부
본 발명은 멀티프로세서 시스템에 있어서의 데이터 전송을 위한 클럭 생성을 제어 하는 시스템 클럭 분배 장치, 시스템 클럭 분배 방법에 관한 것이다.
최근의 서버는 멀티프로세서화가 진행하여 앞으로는 보다 한층 더 대규모화가 진행할 경향에 있다. 이러한 멀티프로세서 시스템 내에서 IO계를 제외한 데이터 전송은 계산 처리의 고속화를 위해 고작업 처리량과 저레이턴시가 요구된다. 이 요구를 감안하면 최근의 고속 IO에 있어서 일반적인 직렬 전송을 이용하는 것은 아니 고, 종합된 단위의 데이터를 병렬로 전송하는 것, 또한 송신측 칩과 수신측 칩이 있는 범위에서 동기하여 전송하는 것이 키(key)가 된다.
여기서, 칩 사이에서 데이터 전송을 행하는 칩간 데이터 전송 장치에 관해서 설명한다. 도 4는 칩간 데이터 전송 장치의 구성의 일례를 도시하는 블록도이다. 칩간 데이터 전송 장치는 송신측 칩(130)과 수신측 칩(140)을 구비한다. 수신측 칩(140)은 데이터 기록부(141), 링 버퍼(142), 데이터 판독부(143)를 구비한다. 송신측 칩(130)과 수신측 칩(140)에는 외부에서 동일한 시스템 클럭과 동기 신호가 공급된다.
송신측 칩(130)은 입력된 시스템 클럭을 기록 클럭으로서 수신측 칩(140)에 송신함과 동시에, 입력된 동기 신호와 송신하는 데이터를 시스템 클럭으로 래치하여 수신측 칩(140)에 송신한다. 데이터 기록부(141)는 기록 클럭의 타이밍에 송신측 칩(130)으로부터의 데이터를 링 버퍼(142)에 기록한다. 또한, 데이터 기록부(141)는 기록 클럭에의해 래치된 송신측 칩(130)으로부터의 동기 신호로, 기록하는 위치를 지정하는 기록 포인터를 리셋하여, 링 버퍼(142)에 지시한다. 데이터 판독부(143)는 시스템 클럭으로 타이밍에 링 버퍼(142)의 데이터를 판독한다. 또한, 데이터 판독부(143)는 시스템 클럭로 래치된 외부로부터의 동기 신호로, 판독하는 위치를 지정하는 판독 포인터를 리셋하여 링 버퍼(142)에 지시한다.
상술한 칩간 데이터 전송 장치에 따르면, 송신측 칩(130)으로부터 수신측 칩(140)에 기록 클럭과 동기 신호와 데이터를 아울러 보냄으로써 정확한 기록을 할 수 있고, 외부에서 송신측 칩(130)과 수신측 칩(140)에 시스템 클럭과 동기 신호를 보냄으로써 정확한 판독을 할 수 있다.
다음에, 상술한 칩간 데이터 전송 장치를 멀티프로세서 시스템에 적용하는 경우에 있어서, 특히 각 기판상의 각 칩에의 시스템 클럭과 동기 신호의 분배에 관해서 설명한다. 도 5는 종래의 멀티프로세서 시스템에 있어서의 시스템 클럭 분배 장치의 구성의 일례를 도시하는 블록도이다. 이 도는, 클럭과 동기 신호에 관한 접속만을 나타낸다. 이 시스템 클럭 분배 장치는 발진부(1), PLL(Phase Lockcd Loop)(102), 클럭 분배부(103), 복수의 시스템 보드(104), 크로스바 보드(105), 백 플레인(6)을 구비한다. 발진부(1)가 생성하는 신호를 바탕으로, PLL(l02)에 의해 시스템 클럭(주기τ)과 동기 신호(주기 nτ)가 생성되어, 클럭 분배부(103)로부터 백 플레인(6)을 통해 시스템 보드(104)와 크로스바 보드(105)에 분배된다.
도 6은 종래의 시스템 보드의 구성 일례를 도시하는 블록도이다. 이 도는, 클럭과 동기 신호에 관한 접속만을 나타낸다. 시스템 보드(104)는 클럭 조정부(111), NB(노스 브리지)(112), 복수의 CPU(Central Proccssing Unit)(113), 복수의 MAC(Memory Acccss Controller)(114)를 구비한다. 클럭 조정부(111)는 클럭 분배부(103)로부터 시스템 클럭과 동기 신호를 수신하고, 동기 신호를 이용하여 시스템 클럭의 지연 시간을 조정하여, 시스템 클럭과 동기 신호를 복수의 NB(112)와 복수의 MAC(114)에 분배한다. NB(112)는 CPU(113), MAC(114), 다른 NB와의 통신 제어를 행함과 동시에, 클럭 조정부(111)로부터 수신한 시스템 클럭과 동기 신호를 CPU(113)에 분배한다. CPU(113)는 각 MAC(114)에 접속된 메모리(도시 생략)에 액세스를 행함과 동시에, 연산 처리를 행한다. MAC(114)는 CPU(113)로부터 메모리에 액 세스를 제어한다.
도 7은 종래의 크로스바 보드의 구성의 일례를 도시하는 블록도이다. 이 도는 클럭과 동기 신호에 관한 접속만을 나타낸다. 크로스바 보드(105)는 클럭 조정부(121), 복수의 XB(Cross Bar : 크로스바)(122)를 구비한다. 클럭 조정부(121)는 클럭 분배부(103)로부터 시스템 클럭과 동기 신호를 수신하고, 동기 신호를 이용하여 시스템 클럭의 지연 시간을 조정하여, 시스템 클럭과 동기 신호를 복수의 XB(122)에 분배한다. XB(122)는 NB(112)사이의 접속을 한다.
상술한 바와 같은, 클럭 분배부(103)로부터 시스템 클럭과 동기 신호를 동시에 보내는 방식으로는, 시스템 클럭과 동기 신호에 있어서의 지연 시간의 차이인 스큐(SKEW)가 커지면 정상적인 동작을 할 수 없다. 그래서, 우선, 클럭 분배부(103)로부터 각 칩까지는 배선 길이의 등길이화가 행하여지고 있다. 소자, 기판 등의 변동이 존재하기 때문에 등길이화만으로 높은 주파수의 클럭 스큐를 억제하는 것은 곤란하다. 시스템 클럭의 주파수가 낮은 경우, 스큐의 저감은 용이하지만, 시스템 클럭은 서버의 중추 클럭으로 높은 주파수가 요구된다. 그래서, 또한 스큐를 저감하기 위해서, 각 기판의 클럭 조정부(l11, 121)는 시스템 클럭과 동기 신호에 대하여 외부로부터 경로마다 설정된 지연량을 부여함으로써 지연 시간을 조정한다.
또한, 본 발명의 관련 있는 종래 기술로서, 예컨대, 하기에 도시하는 특허 문헌 1이 알려져 있다. 이 클럭 공급 방식은 기판내의 로컬 클럭 대신에 외부에서 공급되는 글로벌 클럭을 이용하여 기판내의 LSI를 동작시키는 것으로, 사고에 의해 글로벌 클럭이 차단된 경우나, 단일 기판으로 시험하는 경우에도, 기판을 동작시키 는 것이 가능하다.
[특허 문헌 1]일본국특개평9-233060호 공보(제3∼5페이지, 도 1)
그러나, 클럭 조정부(111, 121)는 다른 칩과 같은 정도의 속도가 요구되며, 또한 전용 칩이 되기 때문에, 제조 비용은 매우 비싸진다. 또한, 경로마다의 지연 시간을 외부에서 설정하면서 조정을 할 필요가 있어, 그 공정 수는 방대해 진다. 따라서, 어느 정도 스큐를 억제하는 것은 가능했지만, 비용이 비싼 단점이 있다. 또한, 조정을 실시하더라도 조정 가능한 범위에 들지 않는 경우도 있어, 직행율의 저하가 생긴다.
본 발명은 상술한 문제점을 해결하기 위해서 이루어진 것으로, 저비용이면서 시스템 클럭과 동기 신호의 스큐를 저감하는 시스템 클럭 분배 장치, 시스템 클럭 분배 방법을 제공하는 것을 목적으로 한다.
상술한 과제를 해결하기 위해서, 본 발명은 동기 신호를 이용하여 데이터의 타이밍을 맞추는 시스템 클럭 분배 장치로서, 주기적인 동기 신호를 생성하는 동기신호 생성부와, 데이터를 저장하는 메모리와, 상기 메모리에 저장된 데이터를 이용하는 연산 처리를 행하는 적어도 하나의 처리부와, 상기 처리부로부터 상기 메모리에 액세스를 제어하는 적어도 하나의 메모리 액세스 컨트롤러와, 상기 동기 신호에 기초하여 상기 동기 신호의 정수배의 주파수를 갖는 내부 클럭을 생성하고, 이 내부 클럭에 의한 동작에 기초하여 상기 처리부와 상기 메모리 액세스 컨트롤러의 제 어를 행하는 적어도 하나의 제어부를 구비한 것이다.
또한, 본 발명에 의한 시스템 클럭 분배 장치에 있어서, 상기 제어부는 또한상기 동기 신호를 상기 처리부에 출력하고, 상기 처리부는 상기 제어부로부터의 동기 신호에 기초하여 상기 동기 신호의 정수배의 주파수를 갖는 내부 클럭을 생성하여, 이 내부 클럭에 의한 동작을 하는 것을 특징으로 하는 것이다.
또한, 본 발명에 의한 시스템 클럭 분배 장치에 있어서, 상기 메모리 액세스 컨트롤러는 상기 동기 신호에 기초하여 상기 동기 신호의 정수배의 주파수를 갖는 내부 클럭을 생성하여, 이 내부 클럭에 의한 동작을 하는 것을 특징으로 하는 것이다.
또한, 본 발명에 의한 시스템 클럭 분배 장치에 있어서, 상기 동기 신호에 기초하여 상기 동기 신호의 정수배의 주파수를 갖는 내부 클럭을 생성하고, 이 내부 클럭에 의한 동작에 기초하여 복수의 상기 제어부 사이의 통신 제어를 행하는 적어도 하나의 크로스바를 더 구비하는 것을 특징으로 하는 것이다.
또한, 본 발명은 외부 클럭에 기초하여 상기 외부 클럭의 정수배의 주파수를 갖는 내부 클럭을 생성하는 내부 클럭 생성부와, 상기 내부 클럭에 의한 동작에 기초하여 외부의 처리부와 외부의 메모리 액세스 컨트롤러의 제어를 하는 멀티프로세서 시스템 제어부를 구비하는 멀티프로세서 시스템 제어 장치이다.
또한, 본 발명은 외부 클럭에 기초하여 상기 외부 클럭의 정수배의 주파수를 갖는 내부 클럭을 생성하는 내부 클럭 생성부와, 상기 내부 클럭에 의한 동작에 기초하여 외부의 메모리에 저장된 데이터를 이용하는 연산 처리를 행하는 처리부를 구비하는 처리 장치이다.
또한, 본 발명은 외부 클럭에 기초하여 상기 외부 클럭의 정수배의 주파수를 갖는 내부 클럭을 생성하는 내부 클럭 생성부와, 상기 내부 클럭에 의한 동작에 기초하여 외부의 메모리에 액세스를 제어하는 메모리 액세스 처리부를 구비하는 메모리 액세스 컨트롤러이다.
또한, 본 발명은 외부 클럭에 기초하여 상기 외부 클럭의 정수배의 주파수를 갖는 내부 클럭을 생성하는 내부 클럭 생성부와, 상기 내부 클럭에 의한 동작에 기초하여 복수의 상기 멀티프로세서 시스템 제어부 사이의 통신을 제어하는 크로스바 처리부를 구비하는 크로스바이다.
또한, 본 발명은 동기 신호를 이용하여 데이터의 타이밍을 맞추는 시스템 클럭 분배 방법으로서, 주기적인 동기 신호를 생성하는 동기 신호 생성 스텝과, 데이터를 저장하는 기억 스텝과, 상기 메모리에 저장된 데이터를 이용하는 연산 처리를 행하는 적어도 하나의 처리 스텝과, 상기 처리 스텝으로부터 상기 기억 스텝에의 액세스를 제어하는 적어도 하나의 메모리 액세스 제어 스텝과, 상기 동기 신호에 기초하여 상기 동기 신호의 정수배의 주파수를 갖는 내부 클럭을 생성하고, 이 내부 클럭에 의한 동작에 기초하여 상기 처리 스텝과 상기 메모리 액세스 제어 스텝을 제어하는 복수의 제어 스텝을 구비한 것이다.
또한, 본 발명에 의한 시스템 클럭 분배 방법에 있어서, 상기 제어 스텝은 또한 상기 동기 신호를 상기 처리 스텝에 출력하고, 상기 처리 스텝은 상기 제어 스텝으로부터의 동기 신호에 기초하여 상기 동기 신호의 정수배의 주파수를 갖는 내부 클럭을 생성하고, 이 내부 클럭에 의한 동작 하는 것을 특징으로 하는 것이다.
또한, 본 발명에 의한 시스템 클럭 분배 방법에 있어서, 상기 메모리 액세스제어 스텝은 상기 동기 신호에 기초하여 상기 동기 신호의 정수배의 주파수를 갖는 내부 클럭을 생성하고, 이 내부 클럭에 의한 동작을 하는 것을 특징으로 하는 것이다.
또한, 본 발명에 의한 시스템 클럭 분배 방법에 있어서, 또한, 상기 동기 신호에 기초하여 상기 동기 신호의 정수배의 주파수를 갖는 내부 클럭을 생성하고, 이 내부 클럭에 의한 동작에 기초하여 복수의 상기 멀티프로세서 시스템 제어부 사이의 통신 제어를 하는 적어도 하나의 통신 제어 스텝을 구비하는 것을 특징으로 하는 것이다.
또한, 처리부란 실시예에 있어서의 CPU를 말한다. 또한, 제어부 및 멀티프로세서 시스템 제어 장치란 실시예에 있어서의 NB를 말한다. 또한, 내부 클럭 생성부란 실시예에 있어서의 PLL를 말한다. 또한, 외부 클럭이란 실시예에 있어서의 동기 신호를 말한다. 또한, 내부 클럭이란 실시예에 있어서의 시스템 클럭을 말한다.
이하, 본 발명의 실시예에 관해서 도면을 참조하면서 설명한다.
도 4와 같은 칩간 데이터 전송 장치를 멀티프로세서 시스템에 적용하는 경우에 있어서, 특히 각 기판상의 각 칩에의 시스템 클럭과 동기 신호의 분배에 관해서 설명한다. 도 1은 본 발명에 의한 멀티프로세서 시스템에 있어서의 시스템 클럭 분배 장치의 구성의 일례를 도시하는 블록도이다. 도 1에 있어서, 도 5와 동일한 부 호는 도 5에 표시된 대상과 동일 또는 상당물을 나타내고 있어 여기서의 설명을 생략한다. 도 1의 시스템 클럭 분배 장치는 도 5와 비교하면, PLL(102)을 대신해서 PLL(2)을 구비하고, 클럭 분배부(103)를 대신해서 클럭 분배부(3)를 구비하고, 시스템 보드(104)를 대신해서 시스템 보드(4)를 구비하고, 크로스바 보드(105)를 대신해서 크로스바 보드(5)를 구비한다. 발진부(1)가 생성하는 신호를 바탕으로 PLL(2)에 의해 동기 신호(주기 nτ)가 생성되어 클럭 분배부(3)로부터 백 플레인(6)을 통해 시스템 보드(4)와 크로스바 보드(5)에 분배된다.
도 2는, 본 발명에 의한 시스템 보드의 구성의 일례를 도시하는 블록도이다. 시스템 보드(4)는 도 6과 비교하면 클럭 조정부(111)를 대신해서 클럭 분배부(11)를 구비하고, NB(112)를 대신해서 NB(12)를 구비하고, CPU(113)를 대신해서 CPU(13)를 구비하고, MAC(114)를 대신해서 MAC(14)를 구비한다. 클럭 분배부(11)는 클럭 분배부(3)로부터 입력된 동기 신호를 NB(12)와 복수의 MAC(14)에 분배한다. NB(12)는 NB(112)와 비교하여 클럭 분배부(3)로부터 입력된 동기 신호를 복수의 CPU(13)에 분배하는 점이 다르다.
도 3은 본 발명에 의한 크로스바 보드의 구성의 일례를 도시하는 블록도이다. 크로스 바(5)는 도 7과 비교하면 클럭 조정부(121)를 대신해서 클럭 분배부(21)를 구비하고, XB(122)를 대신해서 XB(22)를 구비한다. 클럭 분배부(21)는 클럭 분배부(3)로부터 입력된 동기 신호를 복수의 XB(22)에 분배한다.
여기서, NB(12), CPU(13), MAC(14), XB(22)는 입력된 신호를 n 배로 분주하는 PLL을 구비하고, 입력된 주기 nτ의 동기 신호로부터 주기 τ의 시스템 클럭을 생성하여, 이 동기 신호와 시스템 클럭을 이용하여 동작을 한다. 이 PLL은 기준 클럭인 동기 신호의 위상이 칩 사이에서 합치해 있으면, 출력되는 시스템 클럭의 위상은 보증할 수 있는 특성을 갖는다.
상술한 바와 같이, 본 발명에 의한 시스템 클럭 분배 장치는 시스템 클럭을 각 칩에 분배하지 않고, 동기 신호만을 각 칩에 분배한다. 동기 신호간의 스큐는 크리티컬이 아니며, 동기 신호는 시스템 클럭과 비교해서 주파수가 낮으므로, 전송 특성의 문제는 적다. 따라서, 개체간의 변동이 크고 긴 전송로를 통해서 시스템 클럭을 전송하는 종래의 시스템 클럭 분배 장치와 비교하면, 본 발명에 의한 시스템 클럭 분배 장치는 용이하게 시스템 클럭과 동기 신호의 위상을 합치시킬 수 있다.
(부기 1) 동기 신호를 이용하여 데이터의 타이밍을 맞추는 시스템 클럭 분배장치로서,
주기적인 동기 신호를 생성하는 동기 신호 생성부와,
데이터를 저장하는 메모리와,
상기 메모리에 저장된 데이터를 이용하는 연산 처리를 하는 적어도 하나의 처리부와,
상기 처리부에서 상기 메모리에의 액세스를 제어하는 적어도 하나의 메모리 액세스 컨트롤러와,
상기 동기 신호에 기초하여 상기 동기 신호의 정수배의 주파수를 갖는 내부 클럭을 생성하여, 이 내부 클럭에 의한 동작에 기초하여 상기 처리부와 상기 메모리 액세스 컨트롤러를 제어하는 적어도 하나의 제어부
를 구비하는 시스템 클럭 분배 장치.
(부기 2) 부기 1에 기재된 시스템 클럭 분배 장치에 있어서, 상기 제어부는 또한 상기 동기 신호를 상기 처리부에 출력하고,
상기 처리부는 상기 제어부로부터의 동기 신호에 기초하여 상기 동기 신호의 정수배의 주파수를 갖는 내부 클럭을 생성하여, 이 내부 클럭에 의한 동작을 하는 것을 특징으로 하는 시스템 클럭 분배 장치.
(부기 3) 부기 1 또는 부기 2에 기재된 시스템 클럭 분배 장치에 있어서,
상기 메모리 액세스 컨트롤러는 상기 동기 신호에 기초하여 상기 동기 신호의 정수배의 주파수를 갖는 내부 클럭을 생성하여, 이 내부 클럭에 의한 동작을 하는 것을 특징으로 하는 시스템 클럭 분배 장치.
(부기 4) 부기 1 내지 부기 3 중 어느 하나에 기재된 시스템 클럭 분배 장치에 있어서, 또한, 상기 동기 신호에 기초하여 상기 동기 신호의 정수배의 주파수를 갖는 내부 클럭을 생성하여, 이 내부 클럭에 의한 동작에 기초하여 복수의 상기 제어부 사이의 통신 제어를 행하는 적어도 하나의 크로스바를 구비하는 것을 특징으로 하는 시스템 클럭 분배 장치.
(부기 5) 외부 클럭에 기초하여 상기 외부 클럭의 정수배의 주파수를 갖는 내부 클럭을 생성하는 내부 클럭 생성부와,
상기 내부 클럭에 의한 동작에 기초하여 외부의 처리부와 외부의 메모리 액세스 컨트롤러의 제어를 행하는 멀티프로세서 시스템 제어부
를 구비하여 되는 멀티프로세서 시스템 제어 장치.
(부기 6) 외부 클럭에 기초하여 상기 외부 클럭의 정수배의 주파수를 갖는 내부 클럭을 생성하는 내부 클럭 생성부와,
상기 내부 클럭에 의한 동작에 기초하여 외부의 메모리에 저장된 데이터를 이용하는 연산 처리를 하는 처리부
를 구비하여 되는 CPU.
(부기 7) 외부 클럭에 기초하여 상기 외부 클럭의 정수배의 주파수를 갖는 내부 클럭을 생성하는 내부 클럭 생성부와,
상기 내부 클럭에 의한 동작에 기초하여 외부의 메모리에의 액세스의 제어를 하는 메모리 액세스 처리부
를 구비하여 되는 메모리 액세스 컨트롤러.
(부기 8) 외부 클럭에 기초하여 상기 외부 클럭의 정수배의 주파수를 갖는 내부 클럭을 생성하는 내부 클럭 생성부와,
상기 내부 클럭에 의한 동작에 기초하여 복수의 상기 멀티프로세서 시스템 제어부 사이의 통신 제어를 행하는 크로스바 처리부
를 구비하여 되는 크로스바.
(부기 9) 동기 신호를 이용하여 데이터의 타이밍을 맞추는 시스템 클럭 분배장치로서,
주기적인 동기 신호를 생성하는 동기 신호 생성 스텝과,
데이터를 저장하는 기억 스텝과,
상기 메모리에 저장된 데이터를 이용하는 연산 처리를 하는 적어도 하나의 처리 스텝과,
상기 처리 스텝으로부터 상기 기억 스텝에의 액세스를 제어하는 적어도 하나의 메모리 액세스 제어 스텝과,
상기 동기 신호에 기초하여 상기 동기 신호의 정수배의 주파수를 갖는 내부클럭을 생성하여, 이 내부 클럭에 의한 동작에 기초하여 상기 처리 스텝과 상기 메모리 액세스 제어 스텝의 제어를 행하는 복수의 제어 스텝
을 구비하여 되는 시스템 클럭 분배 방법.
(부기 10) 부기 9에 기재된 시스템 클럭 분배 장치에 있어서,
상기 제어 스텝은 또한 상기 동기 신호를 상기 처리 스텝에 출력하여,
상기 처리 스텝은 상기 제어 스텝으로부터의 동기 신호에 기초하여 상기 동기 신호의 정수배의 주파수를 갖는 내부 클럭을 생성하여, 이 내부 클럭에 의한 동작을 하는 것을 특징으로 하는 시스템 클럭 분배 장치.
(부기 11) 부기 9 또는 부기 10에 기재된 시스템 클럭 분배 방법에 있어서,
상기 메모리 액세스 제어 스텝은 상기 동기 신호에 기초하여 상기 동기 신호의 정수배의 주파수를 갖는 내부 클럭을 생성하여, 이 내부 클럭에 의한 동작을 하는 것을 특징으로 하는 시스템 클럭 분배 방법.
(부기 12) 부기 9 내지 부기 11 중 어느 하나에 기재된 시스템 클럭 분배 방법에 있어서,
또한, 상기 동기 신호에 기초하여 상기 동기 신호의 정수배의 주파수를 갖는 내부 클럭을 생성하고, 이 내부 클럭에 의한 동작에 기초하여 복수의 상기 멀티프 로세서 시스템 제어부 사이의 통신 제어를 행하는 적어도 하나의 통신 제어 스텝을 구비하는 것을 특징으로 하는 시스템 클럭 분배 방법.
본 발명에 따르면, 고속 동작이며 전용 설계의 칩인 클럭 분배부와 클럭 조정부를 이용할 필요가 없기 때문에 비용을 줄일 수 있다. 또한, 외부에서 경로마다 지연량을 설정하는 행정을 생략할 수 있음과 동시에, 조정 가능한 범위에 들지 않음으로 인해 직행율의 저하를 막을 수 있다. 또한, 동기 신호만을 분배하기 때문에 신호 개수를 줄일 수 있다. 또한, 고속인 시스템 클럭의 분배를 하지 않으므로, 고속인 시스템 클럭의 전송 특성에 기인하는 전송 속도의 장애를 불식시킬 수 있다.
Claims (5)
- 동기 신호를 이용하여 데이터의 타이밍을 맞추는 시스템 클럭 분배 장치로서,주기적인 동기 신호를 생성하는 동기 신호 생성부와,상기 동기 신호 생성부에 의해 생성된 동기 신호에 기초하여 상기 동기 신호의 주파수보다 높고 상기 동기 신호의 주파수의 정수배의 주파수를 갖는 내부 클럭을 생성하며, 상기 내부 클럭에 기초하여 동작을 행하는 복수의 처리부를 포함하는 시스템 클럭 분배 장치.
- 제1항에 있어서, 상기 동기 신호 생성부에 의해 생성된 동기 신호를 복수의 상기 처리부에 분배하는 동기 신호 분배부를 더 포함하는 것을 특징으로 하는 시스템 클럭 분배 장치.
- 제1항 또는 제2항에 있어서, 상기 처리부는 CPU, 메모리 액세스 컨트롤러, 크로스 바 및 상기 처리부 사이의 통신 제어를 행하는 제어부 중 적어도 어느 하나인 것을 특징으로 하는 시스템 클럭 분배 장치.
- 제3항에 있어서, 상기 제어부는 상기 동기 신호 분배부로부터 입력된 동기 신호를 상기 처리부에 분배하는 것을 특징으로 하는 시스템 클럭 분배 장치.
- 동기 신호를 이용하여 데이터의 타이밍을 맞추는 시스템 클럭 분배 방법으로서,주기적인 동기 신호를 생성하는 동기 신호 생성 단계와,상기 동기 신호 생성 단계에 의해 생성된 동기 신호에 기초하여 상기 동기 신호의 주파수보다 높고 상기 동기 신호의 주파수의 정수배의 주파수를 갖는 내부 클럭을 생성하고, 상기 내부 클럭에 기초하여 동작을 행하는 처리 단계를 포함하는 시스템 클럭 분배 방법.
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