CN1804752A - 系统时钟分配装置和系统时钟分配方法 - Google Patents

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Abstract

系统时钟分配装置和系统时钟分配方法。提供了一种系统时钟分配装置和系统时钟分配方法，用于低成本地减小系统时钟和同步信号的时滞。这种系统时钟分配装置利用同步信号来匹配数据定时，其包括：生成周期性同步信号的振荡器(1)；PLL(2)；存储数据的存储器；利用存储在存储器中的数据执行计算处理的至少一个CPU(13)；对从CPU(13)到存储器的访问进行控制的至少一个MAC(14)；以及至少一个NB(12)，其生成频率是该同步信号整数倍的系统时钟，并根据通过该系统时钟的操作对CPU(13)和MAC(14)进行控制。

Description

系统时钟分配装置和系统时钟分配方法
技术领域
本发明涉及系统时钟分配装置和系统时钟分配方法，用于对多处理器系统中的用于数据传输的时钟生成进行控制。
背景技术
在近年来的服务器系统中，多处理器服务器系统已经发展到了先进水平，并且存在向更大规模系统发展的趋势。在该多处理系统中，要求IO系统之外的数据传输具有高吞吐量和低等待时间，以提高计算处理速度。鉴于这一要求，关键的是：不使用在近年的高速IO中一般使用的串行传输，而是将大量单位数据并行传输，并使发送侧芯片和接收侧芯片在一定范围内同步地传输数据。
下面将描述用于在芯片间进行数据传输的芯片间数据传输单元。图4是表示该芯片间数据传输单元的结构的一个示例的方框图。该芯片间数据传输单元具有发送侧芯片130和接收侧芯片140。该接收侧芯片140具有数据写入单元141、环形缓冲器142、和数据读取单元143。将相同系统时钟和同步信号从外部单元提供给发送侧芯片130和接收侧芯片140。
发送侧芯片130将所输入的系统时钟作为写入时钟发送给接收侧芯片140，相对于系统时钟对所输入的同步信号和传输数据进行锁存，并将所输入的同步信号和传输数据发送到接收侧芯片140。数据写入单元141以写入时钟的定时将来自发送侧芯片130的数据写入环形缓冲器142中。数据写入单元141根据来自发送侧芯片130的由写入时钟锁存的同步信号，重置用于指定写入位置的写指针，并指示环形缓冲器142。数据读取单元143以系统时钟的定时读出环形缓冲器142的数据。数据读取单元143根据来自外部单元的由系统时钟锁存的同步信号重置用于指定读取位置的读指针，并指示环形缓冲器142。
根据上述芯片间数据传输单元，可以通过从发送侧芯片130向接收侧芯片140发送写入时钟以及同步信号和数据来进行准确的写入，并且可以通过从外部单元向发送侧芯片130和接收侧芯片140发送系统时钟和同步信号来进行准确的读取。
接下来将描述：在将上述芯片间数据传输单元应用于多处理器系统的情况下，系统时钟和同步信号对于各基板上的各个芯片的分配。图5是表示传统多处理器系统中的系统时钟分配装置的结构示例的方框图。图5只表示与时钟和同步信号相关的连接。该系统时钟分配装置具有：振荡器1、PLL(锁相环)102、时钟分配器103、多个系统板104、纵横开关板(crossbar board)105和背板6。由PLL 102根据从振荡器1生成的信号生成系统时钟(周期T)和同步信号(周期nT)，并将它们从时钟分配器103经过背板6分配到系统板104和纵横开关板105。
图6是表示传统系统板的结构示例的方框图。图6只表示了与时钟和同步信号相关的连接。系统板104具有时钟调整器111、NB(北桥northbridge)112、多个CPU(中央处理单元)113和多个MAC(存储器访问控制器)114。时钟调整器111从时钟分配器103接收系统时钟和同步信号，利用同步信号调整系统时钟的延时、并将系统时钟和同步信号分配到NB 112和多个MAC 114。NB 112控制与CPU 113、MAC 114和其它NB的通信，并将从时钟调整器111接收的系统时钟和同步信号分配到CPU 113。CPU 113访问与各MAC 114相连的存储器(未示出)，并执行计算处理。MAC 114控制从CPU 113到存储器的访问。
图7是表示传统纵横开关板的结构示例的方框图。图7只表示了与时钟和同步信号相关的连接。纵横开关板105具有时钟调整器121和多个XB(纵横开关(Cross Bar))122。时钟调整器121从时钟分配器103接收系统时钟和同步信号，利用该同步信号调整系统时钟的延时，并将系统时钟和同步信号分配到多个XB 122。该XB 122连接在NB 112之间。
在如上所述的从时钟分配器103同步发送系统时钟和同步信号的系统中，当时滞(系统时钟和同步信号中的延时偏差)增加时，不能执行正常操作。因此，首先使从时钟分配器103到各个芯片的导线长度相等。因为存在元件、基板等的不均匀性，所以难于仅通过使长度相等来抑制高频时钟的时滞。如果系统时钟频率较低，则缩小时滞较易，然而系统时钟是服务器的中央时钟，因此需要高频。从而，为了进一步缩小时滞，各基板上的时钟调整器111和121通过在来自外部的各条路径处、对于系统时钟和同步信号进行延迟量设置来调整延时。
作为与本发明相关的传统技术，例如，已知有下文所示的专利参考文献1。该时钟供应系统利用从外部源提供的全局时钟而不是基板上的局部时钟来操作基板中的LSI。即使当全局时钟由于事故而切断时，或者在进行单个基板测试时，该基板也可以工作。
[专利文献1]
日本特开平9-233060号公报(3-5页，图1)。
然而，由于要求时钟调整器111、121以与其它芯片相同的速度运转，并且其为特定用途芯片，所以该装置的制造成本变得非常高。此外，由于需要外部调整各条路径的延时，所以工时变得非常大。因此，即使将时滞抑制到一定程度，其成本缺点仍很严重。此外，即使执行了调整，该调整也可能未落入可调范围内，这导致直行率(go-through rate)下降。
发明内容
提出本发明以解决上述问题，并且本发明的目的是提供一种系统时钟分配装置和系统时钟分配方法，用于低成本地缩短系统时钟和同步信号的时滞。
为了解决以上问题，根据本发明一方面的系统时钟分配装置，用于利用同步信号来匹配数据定时，其包括：同步信号发生器，其生成周期性同步信号；存储器，其存储数据；至少一个处理器，其利用存储在存储器中的数据执行计算处理；至少一个存储器访问控制器，其控制从处理器到存储器的访问；以及至少一个控制器，其根据同步信号生成频率是同步信号整数倍的内部时钟，并根据该内部时钟的操作来控制处理器和存储器访问控制器。
根据本发明的系统时钟分配装置，其中所述控制器还将所述同步信号输出到所述处理器，并且所述处理器根据来自所述控制器的同步信号生成频率是所述同步信号整数倍的内部时钟，并通过该内部时钟执行操作。
根据本发明的系统时钟分配装置，其中所述存储器访问控制器根据所述同步信号生成频率是所述同步信号整数倍的内部时钟，并通过该内部时钟执行操作。
根据本发明的系统时钟分配装置还包括至少一个纵横单元(crossbar)，其根据同步信号生成频率是同步信号整数倍的内部时钟，并根据内部时钟的操作对多个控制器之间的通信进行控制。
根据本发明另一方面的多处理器系统控制器包括：内部时钟发生器，其根据外部时钟生成频率是外部时钟整数倍的内部时钟；以及多处理器系统控制器，其根据该内部时钟的操作对外部处理器和外部存储器访问控制器进行控制。
根据本发明另一方面的存储器访问控制器包括：内部时钟发生器，其根据外部时钟生成频率是外部时钟整数倍的内部时钟；和处理器，其根据该内部时钟的操作，使用存储在外部存储器中的数据执行计算处理。
根据本发明另一方面的存储器访问控制器包括：内部时钟发生器，其根据外部时钟生成频率是外部时钟整数倍的内部时钟；以及，存储器访问处理器，其根据该内部时钟的操作，控制对外部存储器的访问。
根据本发明另一方面的纵横单元包括：内部时钟发生器，其根据外部时钟生成频率是外部时钟整数倍的内部时钟；以及，纵横单元处理器，其根据该内部时钟的操作对多个多处理器系统控制器之间的通信进行控制。
根据本发明另一方面的系统时钟分配方法，用于利用同步信号来匹配数据定时，其包括：同步信号发生步骤，生成周期性的同步信号；存储步骤，存储数据；至少一个处理步骤，利用存储在存储器中的数据来执行计算处理；至少一个存储器访问控制步骤，控制从处理步骤到存储步骤的访问；以及多个控制步骤，其根据同步信号生成频率是同步信号整数倍的内部时钟，并根据该内部时钟操作对处理步骤和存储器访问控制步骤进行控制。
此外，在根据本发明的系统时钟分配方法中，该控制步骤被调整为，将同步信号输出到处理步骤，该处理步骤被调整为，根据来自控制步骤的同步信号生成频率是同步信号整数倍的内部时钟，并且该处理步骤通过内部时钟执行操作。
此外，在根据本发明的系统时钟分配方法中，该存储器访问控制步骤被调整为，根据同步信号生成频率是同步信号整数倍的内部时钟，并且该存储器访问控制步骤通过内部时钟执行操作。
此外，根据本发明的系统时钟分配方法还包括：至少一个通信控制步骤，根据同步信号生成频率是同步信号整数倍的内部时钟，并根据该内部时钟的操作对多个多处理器系统控制器之间的通信进行控制。
注意，处理单元在本实施例中为CPU。控制器和多处理器系统控制器在本实施例中为NB。内部时钟发生器在本实施例中为PLL。外部时钟在本实施例中为同步信号。内部时钟在本实施例中为系统时钟。
根据本发明，由于无需使用高速运转的且为特殊用途芯片的时钟分配器和时钟调整器，所以可以实现成本降低。可以省略外部设置各条路径的延迟量的处理，并可以防止由于未落入可调范围内而引起的直行率下降。此外，根据本发明，只对同步信号进行分配，由此可以减少信号数量。此外，由于没有分配高速系统时钟，所以可以消除由于高速系统时钟的传输特性问题引起的传输速度瓶颈。
附图说明
图1是表示根据本发明的多处理器系统中的系统时钟分配装置的结构示例的方框图；
图2是表示根据本发明的系统板的结构示例的方框图；
图3是表示根据本发明的纵横开关板的结构示例的方框图；
图4是表示芯片间数据传输单元的结构示例的方框图；
图5是表示传统多处理器系统中的系统时钟分配装置的结构示例的方框图；
图6是表示传统系统板的结构示例的方框图；
图7是表示传统纵横开关板的结构示例的方框图。
具体实施方式
下面参照附图说明本发明的实施例。
下面将具体描述：在将图4所示的芯片间数据传输单元应用于多处理器系统的情况下，系统时钟和同步信号对于各基板上的各个芯片的分配。图1是表示根据本发明的多处理器系统中的系统时钟分配装置的结构示例的方框图。在图1中，与图5中相同的标号表示与图5中所示部分相同的部分，并省略其描述。与图5相比，图1所示的系统时钟分配装置具有PLL 2而不是PLL 102、时钟分配器3而不是时钟分配器103、系统板4而不是系统板104、以及纵横开关板5而不是纵横开关板105。由PLL 2根据从振荡器1生成的信号生成同步信号(周期nT)，并将其从时钟分配器3通过背板6分配到系统板4和纵横开关板5。
图2是表示根据本发明的系统板的结构示例的方框图。与图6相比，系统板4具有时钟分配器11而不是时钟调整器111、NB 12而不是NB112、CPU 13而不是CPU 113，以及MAC 14而不是MAC 114。时钟分配器11将从时钟分配器3输入的同步信号分配到多个MAC 14。与NB 112相比，NB 12的不同之处在于将从时钟分配器3输入的同步信号分配到多个CPU 13。
图3表示根据本发明的纵横开关板的结构示例的方框图。与图7相比，纵横开关板5具有时钟分配器21而不是时钟调整器121，以及XB 22而不是XB 122。时钟分配器21将从时钟分配器3输入的同步信号分配到多个XB 22。
这里，NB 12、CPU 13、MAC 14和XB 22分别具有用于将输入信号分割n次的PLL，并且根据周期为nT的输入同步信号来生成周期为T的系统时钟，并利用该同步信号和系统时钟来执行操作。PLL的特性使得如果基准时钟的同步信号的相位在芯片之间相匹配则可以确保所输出的系统时钟的相位。
如上所述，根据本发明的系统时钟分配装置并未将系统时钟分配给各个芯片，而是只将同步信号分配给各个芯片。由于同步信号之间的时滞不是临界的，并且这些同步信号的频率低于系统时钟的频率，所以传输特性的问题是小问题。因此，与通过个体之间存在较大差异的长传输线路来传输系统时钟的传统系统时钟分配装置相比，根据本发明的系统时钟分配装置可以容易地将系统时钟的相位与同步信号的相位相匹配。

Claims (12)

1、一种系统时钟分配装置，用于利用同步信号来匹配数据定时，其包括：
同步信号发生器，其生成周期性同步信号；
存储器，其存储数据；
至少一个处理器，其利用存储在所述存储器中的数据来执行计算处理；
至少一个存储器访问控制器，其控制从所述处理器到所述存储器的访问；以及
至少一个控制器，其根据所述同步信号生成频率是所述同步信号整数倍的内部时钟，并根据所述内部时钟的操作来控制所述处理器和所述存储器访问控制器。
2、根据权利要求1所述的系统时钟分配装置，其中
所述控制器还将所述同步信号输出到所述处理器，并且
所述处理器根据来自所述控制器的所述同步信号生成频率是所述同步信号整数倍的内部时钟，并通过所述内部时钟执行操作。
3、根据权利要求1所述的系统时钟分配装置，其中所述存储器访问控制器根据所述同步信号生成频率是所述同步信号整数倍的内部时钟，并通过所述内部时钟执行操作。
4、根据权利要求1所述的系统时钟分配装置，还包括：
至少一个纵横单元，其根据所述同步信号生成频率是所述同步信号整数倍的内部时钟，并根据所述内部时钟的操作对多个控制器之间的通信进行控制。
5、一种多处理器系统控制器，包括：
内部时钟发生器，其根据外部时钟生成频率是所述外部时钟整数倍的内部时钟，以及
多处理器系统控制器，其根据所述内部时钟的操作对外部处理器和外部存储器访问控制器进行控制。
6、一种CPU，包括：
内部时钟发生器，其根据外部时钟生成频率是所述外部时钟整数倍的内部时钟；以及
处理器，其根据所述内部时钟的操作，使用存储在外部存储器中的数据来执行计算处理。
7、一种存储器访问控制器，包括：
内部时钟发生器，其根据外部时钟生成频率是所述外部时钟整数倍的内部时钟；以及
存储器访问处理器，其根据所述内部时钟的操作，控制对外部存储器的访问。
8、一种纵横单元，包括：
内部时钟发生器，其根据外部时钟生成频率是所述外部时钟整数倍的内部时钟；以及
纵横单元处理器，其根据所述内部时钟的操作对多个多处理器系统控制器之间的通信进行控制。
9、一种系统时钟分配方法，用于利用同步信号来匹配数据定时，其包括：
同步信号发生步骤，生成周期性的同步信号；
存储步骤，存储数据；
至少一个处理步骤，利用存储在所述存储器中的数据来执行计算处理；
至少一个存储器访问控制步骤，控制从所述处理步骤到所述存储步骤的访问；以及
多个控制步骤，根据所述同步信号生成频率是所述同步信号整数倍的内部时钟，并根据所述内部时钟的操作对所述处理步骤和所述存储器访问控制步骤进行控制。
10、根据权利要求9所述的系统时钟分配方法，其中
所述控制步骤被调整为，将所述同步信号输出到所述处理步骤，
所述处理步骤被调整为，根据来自所述控制步骤的同步信号生成频率是所述同步信号整数倍的内部时钟，并且所述处理步骤通过所述内部时钟执行操作。
11、根据权利要求9所述的系统时钟分配方法，其中
所述存储器访问控制步骤被调整为，根据所述同步信号生成频率是所述同步信号整数倍的内部时钟，并且所述存储器访问控制步骤通过所述内部时钟执行操作。
12、根据权利要求9所述的系统时钟分配方法，还包括：
至少一个通信控制步骤，根据所述同步信号生成频率是所述同步信号整数倍的内部时钟，并根据所述内部时钟的操作对多个多处理器系统控制器之间的通信进行控制。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8762765B2 (en) 2007-03-15 2014-06-24 Fujitsu Limited Electronic apparatus, clock apparatus, and clock control apparatus
CN111726189A (zh) * 2020-06-15 2020-09-29 哈工大机器人（合肥）国际创新研究院 基于时间戳标记电路的双核系统时钟同步方法及装置
CN111726188A (zh) * 2020-06-15 2020-09-29 哈工大机器人（合肥）国际创新研究院 Airt-ros实时系统与非实时系统时钟同步方法及装置

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7778814B2 (en) * 2004-03-30 2010-08-17 Siemens Aktiengesellschaft Method and device for simulating an automation system
US7512201B2 (en) * 2005-06-14 2009-03-31 International Business Machines Corporation Multi-channel synchronization architecture
US8161314B2 (en) * 2007-04-12 2012-04-17 International Business Machines Corporation Method and system for analog frequency clocking in processor cores
US7945804B2 (en) * 2007-10-17 2011-05-17 International Business Machines Corporation Methods and systems for digitally controlled multi-frequency clocking of multi-core processors
CN105122172B (zh) * 2012-12-13 2017-10-27 相干逻辑公司 同步数字系统及避免其中的时钟信号错误的方法
KR101363798B1 (ko) * 2013-02-01 2014-02-21 홍익대학교 산학협력단 제로 스큐 기능을 가지는 분수배 주파수 합성기

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63293620A (ja) 1987-05-27 1988-11-30 Hitachi Ltd ディジタル情報処理システム
US5058132A (en) * 1989-10-26 1991-10-15 National Semiconductor Corporation Clock distribution system and technique
JP2719226B2 (ja) * 1990-10-01 1998-02-25 株式会社日立製作所 情報処理システム
US5307381A (en) * 1991-12-27 1994-04-26 Intel Corporation Skew-free clock signal distribution network in a microprocessor
US5812832A (en) * 1993-01-29 1998-09-22 Advanced Micro Devices, Inc. Digital clock waveform generator and method for generating a clock signal
JPH07281785A (ja) * 1994-04-05 1995-10-27 Toshiba Corp プロセッサシステム
JPH09233060A (ja) 1996-02-23 1997-09-05 Toshiba Corp クロック供給方式
US5862373A (en) * 1996-09-06 1999-01-19 Intel Corporation Pad cells for a 2/N mode clocking scheme
JPH10161769A (ja) 1996-12-02 1998-06-19 Hitachi Ltd 半導体装置
KR200148682Y1 (ko) * 1996-12-31 1999-06-15 이종수 에스컬레이터의 장력 조절 장치
JP2000244309A (ja) * 1999-02-18 2000-09-08 Mitsubishi Electric Corp クロック生成回路および半導体装置
US6477657B1 (en) * 1999-04-29 2002-11-05 Intel Corporation Circuit for I/O clock generation
US6289067B1 (en) * 1999-05-28 2001-09-11 Dot Wireless, Inc. Device and method for generating clock signals from a single reference frequency signal and for synchronizing data signals with a generated clock
KR20010048662A (ko) 1999-11-29 2001-06-15 이계안 디젤 엔진의 저속 구간 출력 향상용 흡배기 장치
KR100331562B1 (ko) * 1999-11-29 2002-04-06 윤종용 지연 동기 루프 회로 및 내부 클럭 신호 발생 방법
JP3764015B2 (ja) * 1999-12-13 2006-04-05 富士通株式会社 メモリアクセス方法及びマルチプロセッサシステム
US6813721B1 (en) * 2000-09-20 2004-11-02 Stratus Computer Systems, S.A.R.L. Methods and apparatus for generating high-frequency clocks deterministically from a low-frequency system reference clock
US7003062B1 (en) * 2001-02-14 2006-02-21 Cisco Systems Canada Co. Method and system for distribution of clock and frame synchronization information
JP3542973B2 (ja) * 2001-03-06 2004-07-14 エヌイーシーシステムテクノロジー株式会社 高速信号回路

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8762765B2 (en) 2007-03-15 2014-06-24 Fujitsu Limited Electronic apparatus, clock apparatus, and clock control apparatus
CN111726189A (zh) * 2020-06-15 2020-09-29 哈工大机器人（合肥）国际创新研究院 基于时间戳标记电路的双核系统时钟同步方法及装置
CN111726188A (zh) * 2020-06-15 2020-09-29 哈工大机器人（合肥）国际创新研究院 Airt-ros实时系统与非实时系统时钟同步方法及装置

Also Published As

Publication number Publication date
JP2006195602A (ja) 2006-07-27
KR20060082385A (ko) 2006-07-18
US7486754B2 (en) 2009-02-03
US20060153325A1 (en) 2006-07-13
KR100681287B1 (ko) 2007-02-12
EP1681610A3 (en) 2009-02-04
EP1681610A2 (en) 2006-07-19

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Open date: 20060719