JP3212634B2 - 機能メモリ - Google Patents
機能メモリInfo
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- JP3212634B2 JP3212634B2 JP11954391A JP11954391A JP3212634B2 JP 3212634 B2 JP3212634 B2 JP 3212634B2 JP 11954391 A JP11954391 A JP 11954391A JP 11954391 A JP11954391 A JP 11954391A JP 3212634 B2 JP3212634 B2 JP 3212634B2
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Description
【０００１】
【産業上の利用分野】本発明は、画像等のデータを高速
に処理する機能メモリに関する。
に処理する機能メモリに関する。
【０００２】
【従来の技術】データ処理のアルゴリズムの一部に、大
量のデータに対して同一の処理を行うようなものがある
が、データ量が多い場合単一のプロセッサで処理すると
非常に時間がかかる。このような処理の場合、例えば画
像処理の場合、画素数分の並列度が存在し、その並列度
が生かせれば非常に高速に処理が行える。そこで、プロ
セッサを複数使用する計算機システムとして、図９に示
すような複数のプロセッサ９１をメモリ９２に接続した
並列処理システムや、図１０に示すようなプロセッサと
メモリから成る要素計算機１００を二次元格子状に接続
した並列処理システム等が開発されている。
量のデータに対して同一の処理を行うようなものがある
が、データ量が多い場合単一のプロセッサで処理すると
非常に時間がかかる。このような処理の場合、例えば画
像処理の場合、画素数分の並列度が存在し、その並列度
が生かせれば非常に高速に処理が行える。そこで、プロ
セッサを複数使用する計算機システムとして、図９に示
すような複数のプロセッサ９１をメモリ９２に接続した
並列処理システムや、図１０に示すようなプロセッサと
メモリから成る要素計算機１００を二次元格子状に接続
した並列処理システム等が開発されている。
【０００３】
【発明が解決しようとする課題】従来の方法では、図９
に示すようなシステムの場合、プロセッサとメモリ間の
データ転送バンド幅がプロセッサの演算能力に比べて十
分ではないために、プロセッサ数を余り増やすことがで
きず、並列処理による高速化が困難であるという問題点
がある。これを解決するものとして、図１０に示すよう
なシステムがあるが、このような構成の場合、並列に処
理できないアルゴリズムを実行する場合、メモリが分散
されているために図９の構成のシステムよりも処理が遅
くなってしまうという問題点があった。さらに図１０に
示すシステムの場合、プロセッサ数を多くすると装置が
非常に大きくなり、またデータの入出力に時間がかかる
という問題点もあった。
に示すようなシステムの場合、プロセッサとメモリ間の
データ転送バンド幅がプロセッサの演算能力に比べて十
分ではないために、プロセッサ数を余り増やすことがで
きず、並列処理による高速化が困難であるという問題点
がある。これを解決するものとして、図１０に示すよう
なシステムがあるが、このような構成の場合、並列に処
理できないアルゴリズムを実行する場合、メモリが分散
されているために図９の構成のシステムよりも処理が遅
くなってしまうという問題点があった。さらに図１０に
示すシステムの場合、プロセッサ数を多くすると装置が
非常に大きくなり、またデータの入出力に時間がかかる
という問題点もあった。
【０００４】本発明の目的は、このような問題点を解決
した機能メモリを提供することにある。
した機能メモリを提供することにある。
【０００５】
【課題を解決するための手段】本発明は、同一ＬＳＩに
データを記憶する機能とデータを演算処理する機能とを
併せ持つ機能メモリにおいて、データを保持するメモリ
セルと、メモリセルの複数行分に相当する量のデータを
保持できるレジスタと、外部からＬＳＩ内で実行すべき
命令を入力する手段と、外部から入力されたアドレスに
よりメモリセルを特定してメモリセルとデータの入出力
を行い、外部とデータの入出力を行うアドレスデータ入
出力手段と、入力された命令をデコードし制御信号およ
び制御対象データのアドレスを生成し、前記制御対象デ
ータのアドレスを前記アドレスデータ入出力手段に送信
するデコーダと、前記デコーダからの制御信号に従いメ
モリセル上の１行分のデータを一度にレジスタへ転送し
たり、レジスタ上の１行分のデータを一度にメモリセル
へ転送する手段と、複数の演算器を有し、デコーダから
の制御信号に従い、レジスタに保持されている１行分な
いし２行分のデータを各列毎に並列に演算処理し、結果
をレジスタに書き込む演算手段とを有することを特徴と
する機能メモリ。
データを記憶する機能とデータを演算処理する機能とを
併せ持つ機能メモリにおいて、データを保持するメモリ
セルと、メモリセルの複数行分に相当する量のデータを
保持できるレジスタと、外部からＬＳＩ内で実行すべき
命令を入力する手段と、外部から入力されたアドレスに
よりメモリセルを特定してメモリセルとデータの入出力
を行い、外部とデータの入出力を行うアドレスデータ入
出力手段と、入力された命令をデコードし制御信号およ
び制御対象データのアドレスを生成し、前記制御対象デ
ータのアドレスを前記アドレスデータ入出力手段に送信
するデコーダと、前記デコーダからの制御信号に従いメ
モリセル上の１行分のデータを一度にレジスタへ転送し
たり、レジスタ上の１行分のデータを一度にメモリセル
へ転送する手段と、複数の演算器を有し、デコーダから
の制御信号に従い、レジスタに保持されている１行分な
いし２行分のデータを各列毎に並列に演算処理し、結果
をレジスタに書き込む演算手段とを有することを特徴と
する機能メモリ。
【０００６】
【実施例】次に本発明の実施例について図面を用いて説
明する。
明する。
【０００７】図１は、請求項１の機能メモリの一実施例
の構成を示すブロック図である。この機能メモリは、デ
ータを保持するメモリセル１１、複数行分のデータを保
持できるレジスタ１２、外部から本機能メモリで実行す
る動作を指定するための命令入力１３、入力された命令
をデコードし制御信号を生成するデコーダ１４、外部か
らアドレスを指定してメモリセル１１とデータを入出力
するアドレスデータ入出力回路１５、デコーダ１４の指
示に従いメモリセル１１上の１行分のデータを一度にレ
ジスタへ転送したりレジスタ上の１行分のデータを一度
にメモリセル１１へ転送する転送回路１６、複数の演算
器を有しデコーダ１４の指示に従いレジスタに保持され
ている１行分ないし２行分のデータを各列毎に並列に演
算処理し結果をレジスタに書き込む演算回路１７、外部
からアドレスデータ入出力回路１５へアドレスを入力す
る信号線１０１、外部とアドレスデータ入出力回路１５
との間でデータをやり取りする信号線１０２、アドレス
データ入出力回路１５で生成された行アドレスをメモリ
セル１１へ与える信号線１０３、アドレスデータ入出力
回路１５で生成された列アドレスをメモリセル１１へ与
える信号線１０４、アドレスデータ入出力回路１５とメ
モリセル間でデータをやり取りする信号線１０５、デコ
ーダ１４で生成された制御信号を転送回路１６へ与える
信号線１０６、デコーダ１４で生成された制御信号をレ
ジスタ１２へ与える信号線１０７、デコーダ１４で生成
された制御信号を演算回路１７へ与える信号線１０８か
ら構成されている。
の構成を示すブロック図である。この機能メモリは、デ
ータを保持するメモリセル１１、複数行分のデータを保
持できるレジスタ１２、外部から本機能メモリで実行す
る動作を指定するための命令入力１３、入力された命令
をデコードし制御信号を生成するデコーダ１４、外部か
らアドレスを指定してメモリセル１１とデータを入出力
するアドレスデータ入出力回路１５、デコーダ１４の指
示に従いメモリセル１１上の１行分のデータを一度にレ
ジスタへ転送したりレジスタ上の１行分のデータを一度
にメモリセル１１へ転送する転送回路１６、複数の演算
器を有しデコーダ１４の指示に従いレジスタに保持され
ている１行分ないし２行分のデータを各列毎に並列に演
算処理し結果をレジスタに書き込む演算回路１７、外部
からアドレスデータ入出力回路１５へアドレスを入力す
る信号線１０１、外部とアドレスデータ入出力回路１５
との間でデータをやり取りする信号線１０２、アドレス
データ入出力回路１５で生成された行アドレスをメモリ
セル１１へ与える信号線１０３、アドレスデータ入出力
回路１５で生成された列アドレスをメモリセル１１へ与
える信号線１０４、アドレスデータ入出力回路１５とメ
モリセル間でデータをやり取りする信号線１０５、デコ
ーダ１４で生成された制御信号を転送回路１６へ与える
信号線１０６、デコーダ１４で生成された制御信号をレ
ジスタ１２へ与える信号線１０７、デコーダ１４で生成
された制御信号を演算回路１７へ与える信号線１０８か
ら構成されている。
【０００８】このような構成の機能メモリにおいて、ア
ドレス信号線１０１とデータ信号線１０２を用いて、通
常のメモリと全く同様にデータをメモリセル１１に書き
込んだり、メモリセル１１の内容を読みだしたりでき
る。
ドレス信号線１０１とデータ信号線１０２を用いて、通
常のメモリと全く同様にデータをメモリセル１１に書き
込んだり、メモリセル１１の内容を読みだしたりでき
る。
【０００９】また、メモリ内のある行内の各データに対
して同一の演算処理を行う場合は、次のような手順で処
理を行う。まず、命令入力１３へメモリセル１１からレ
ジスタ１２へのデータ転送の命令を与える。デコーダ１
４はその命令をデコードし、アドレスデータ入出力回路
１５，レジスタ１２，転送回路１６へ制御信号を与えメ
モリセル１１上の１行のデータをレジスタ１２へ転送す
る。同様の処理を繰り返し、レジスタ１２上に必要なデ
ータをそろえる。つぎに、命令入力１３へレジスタ１２
上のデータを演算する命令を与える。デコーダ１４はそ
の命令をデコードし、レジスタ１２，演算回路１７へ制
御信号を与え、レジスタ１２上のデータに演算処理を行
い、結果をレジスタ１２上に格納する。最後に、命令入
力１３へレジスタ１２からメモリセル１１へのデータ転
送の命令を与える。デコーダ１４はその命令をデコード
し、アドレスデータ入出力回路１５，レジスタ１２，転
送回路１６へ制御信号を与えレジスタ１２上の１行のデ
ータをメモリセル１１へ転送する。このように、メモリ
セル１１上のデータを１行単位に列方向に並列に演算回
路１７で処理することができ、容易に高速な処理が実現
できる。
して同一の演算処理を行う場合は、次のような手順で処
理を行う。まず、命令入力１３へメモリセル１１からレ
ジスタ１２へのデータ転送の命令を与える。デコーダ１
４はその命令をデコードし、アドレスデータ入出力回路
１５，レジスタ１２，転送回路１６へ制御信号を与えメ
モリセル１１上の１行のデータをレジスタ１２へ転送す
る。同様の処理を繰り返し、レジスタ１２上に必要なデ
ータをそろえる。つぎに、命令入力１３へレジスタ１２
上のデータを演算する命令を与える。デコーダ１４はそ
の命令をデコードし、レジスタ１２，演算回路１７へ制
御信号を与え、レジスタ１２上のデータに演算処理を行
い、結果をレジスタ１２上に格納する。最後に、命令入
力１３へレジスタ１２からメモリセル１１へのデータ転
送の命令を与える。デコーダ１４はその命令をデコード
し、アドレスデータ入出力回路１５，レジスタ１２，転
送回路１６へ制御信号を与えレジスタ１２上の１行のデ
ータをメモリセル１１へ転送する。このように、メモリ
セル１１上のデータを１行単位に列方向に並列に演算回
路１７で処理することができ、容易に高速な処理が実現
できる。
【００１０】さらに、メモリセル１１へのアクセスが競
合しない限り、アドレス信号線１０１とデータ信号線１
０２を用いた外部からのアクセスと、演算回路１７上で
の演算処理は同時に行えるため、外部に接続されたプロ
セッサと演算回路１７で並列処理が行える。
合しない限り、アドレス信号線１０１とデータ信号線１
０２を用いた外部からのアクセスと、演算回路１７上で
の演算処理は同時に行えるため、外部に接続されたプロ
セッサと演算回路１７で並列処理が行える。
【００１１】図２は、請求項２の機能メモリの一実施例
の構成を示すブロック図である。この機能メモリは、図
１の構成に加えて、メモリセル１１とレジスタ１２間の
データ転送を行うための命令や演算回路１７での演算を
指示する命令等の一連の動作を記憶しておくためのプロ
グラムメモリ２１と、プログラムメモリにプログラムを
入力するためのデータ入力２２と、プログラムメモリ２
１上に保持されたプログラムを１つずつ読みだし、デコ
ーダ１４へ渡すシーケンサ２３と、外部からプログラム
の起動を指示する起動入力信号線２４と、プログラムの
実行の終了を外部に知らせる終了出力信号線２５を備え
ている。
の構成を示すブロック図である。この機能メモリは、図
１の構成に加えて、メモリセル１１とレジスタ１２間の
データ転送を行うための命令や演算回路１７での演算を
指示する命令等の一連の動作を記憶しておくためのプロ
グラムメモリ２１と、プログラムメモリにプログラムを
入力するためのデータ入力２２と、プログラムメモリ２
１上に保持されたプログラムを１つずつ読みだし、デコ
ーダ１４へ渡すシーケンサ２３と、外部からプログラム
の起動を指示する起動入力信号線２４と、プログラムの
実行の終了を外部に知らせる終了出力信号線２５を備え
ている。
【００１２】このような構成の機能メモリにおいて、演
算回路１７で処理すべき命令列をあらかじめ同一ＬＳＩ
上のプログラムメモリ２１に格納しておくことにより、
ＬＳＩ外部より命令を１つずつ与え続けることなく処理
を行うことができるため、外部の回路構成が簡単にな
り、本機能メモリをより容易に使用できる。またシーケ
ンサ２３やプログラムメモリ２１を同一ＬＳＩ上に持つ
ために、より高速なクロックを使用できるため、処理の
高速化が実現できる。プログラムメモリ２１には、一連
の処理の命令列に終了信号を外部に出力する命令を組み
合わせたものを複数格納しておき、複数の命令列の内実
行したいものの先頭アドレスを外部から起動入力信号線
２４へ与えることによりプログラムの実行を起動する。
シーケンサ２３はプログラム２１上の命令を順に１つず
つ読みだし、デコーダ１４へ渡す。ただし、プログラム
メモリ２１から読みだした命令が終了信号を外部に出力
する命令の場合は、シーケンサ２３は終了出力信号線１
５へ終了信号を出力する。
算回路１７で処理すべき命令列をあらかじめ同一ＬＳＩ
上のプログラムメモリ２１に格納しておくことにより、
ＬＳＩ外部より命令を１つずつ与え続けることなく処理
を行うことができるため、外部の回路構成が簡単にな
り、本機能メモリをより容易に使用できる。またシーケ
ンサ２３やプログラムメモリ２１を同一ＬＳＩ上に持つ
ために、より高速なクロックを使用できるため、処理の
高速化が実現できる。プログラムメモリ２１には、一連
の処理の命令列に終了信号を外部に出力する命令を組み
合わせたものを複数格納しておき、複数の命令列の内実
行したいものの先頭アドレスを外部から起動入力信号線
２４へ与えることによりプログラムの実行を起動する。
シーケンサ２３はプログラム２１上の命令を順に１つず
つ読みだし、デコーダ１４へ渡す。ただし、プログラム
メモリ２１から読みだした命令が終了信号を外部に出力
する命令の場合は、シーケンサ２３は終了出力信号線１
５へ終了信号を出力する。
【００１３】図３は請求項３の機能メモリの一実施例の
構成を示すブロック図である。この機能メモリは、図１
の構成の加えて、アドレスデータ入出力回路１５を通じ
て外部から入力したデータもしくはメモリセル１１から
読みだしたデータをデータ分配回路３２へ転送する信号
線３１と、信号線３１から与えられたデータを演算回路
１７中の全演算器に分配するデータ分配回路３２から構
成される。
構成を示すブロック図である。この機能メモリは、図１
の構成の加えて、アドレスデータ入出力回路１５を通じ
て外部から入力したデータもしくはメモリセル１１から
読みだしたデータをデータ分配回路３２へ転送する信号
線３１と、信号線３１から与えられたデータを演算回路
１７中の全演算器に分配するデータ分配回路３２から構
成される。
【００１４】このような構成の機能メモリにおいて、メ
モリセル１１上の１つのデータを演算回路１７の入力デ
ータとする場合、まず外部より信号線１０１を通じてメ
モリアドレスをアドレスデータ入出力回路１５へ伝え、
アドレスデータ入出力回路１５はメモリセル１１よりデ
ータを読みだす。次にそのデータを信号線３１を通じて
データ分配回路３２へ転送し、データ分配回路３２がそ
のデータを演算回路１７内の全演算器に分配する。外部
からデータを入力する場合も同様に、信号線１０１にデ
ータを与え、アドレスデータ入出力回路１５，信号線３
１を通じてデータを転送し、データ分配回路３２がその
データを演算回路１７内の全演算器に分配する。
モリセル１１上の１つのデータを演算回路１７の入力デ
ータとする場合、まず外部より信号線１０１を通じてメ
モリアドレスをアドレスデータ入出力回路１５へ伝え、
アドレスデータ入出力回路１５はメモリセル１１よりデ
ータを読みだす。次にそのデータを信号線３１を通じて
データ分配回路３２へ転送し、データ分配回路３２がそ
のデータを演算回路１７内の全演算器に分配する。外部
からデータを入力する場合も同様に、信号線１０１にデ
ータを与え、アドレスデータ入出力回路１５，信号線３
１を通じてデータを転送し、データ分配回路３２がその
データを演算回路１７内の全演算器に分配する。
【００１５】図４は、請求項４の機能メモリの一実施例
の構成を示すブロック図である。この機能メモリは、図
２の構成に加えて、プログラムメモリ２１に保持されて
いるデータをデータ分配回路４２へ転送する信号線４１
と、信号線４１から与えられたデータを演算回路１７中
の全演算器に分配するデータ分配回路４２から構成され
る。
の構成を示すブロック図である。この機能メモリは、図
２の構成に加えて、プログラムメモリ２１に保持されて
いるデータをデータ分配回路４２へ転送する信号線４１
と、信号線４１から与えられたデータを演算回路１７中
の全演算器に分配するデータ分配回路４２から構成され
る。
【００１６】このような構成の機能メモリにおいて、演
算回路１７内の全演算器に与えるべきデータを、あらか
じめプログラムメモリ２１に格納しておくことにより、
シーケンサ２３の制御のもとでデータの分配が行える。
シーケンサ２３はプログラムメモリ２１上の命令を順に
読みだしながら演算回路１７へ与えるのであるが、その
命令がデータ分配命令の場合には、そのデータを信号線
４１を通じてデータ分配回路４２へ転送し、データ転送
回路４２がそのデータを演算回路１７内の全演算器に分
配する。
算回路１７内の全演算器に与えるべきデータを、あらか
じめプログラムメモリ２１に格納しておくことにより、
シーケンサ２３の制御のもとでデータの分配が行える。
シーケンサ２３はプログラムメモリ２１上の命令を順に
読みだしながら演算回路１７へ与えるのであるが、その
命令がデータ分配命令の場合には、そのデータを信号線
４１を通じてデータ分配回路４２へ転送し、データ転送
回路４２がそのデータを演算回路１７内の全演算器に分
配する。
【００１７】図５は、請求項５の機能メモリの一実施例
の構成を示すブロック図である。この機能メモリは、図
１の構成に加えて、演算器の演算結果をワイアードＯＲ
するワイアードＯＲ回路５１と、ワイアードＯＲした結
果を出力する信号線５２から構成される。
の構成を示すブロック図である。この機能メモリは、図
１の構成に加えて、演算器の演算結果をワイアードＯＲ
するワイアードＯＲ回路５１と、ワイアードＯＲした結
果を出力する信号線５２から構成される。
【００１８】このような構成の機能メモリにおいて、例
えばある演算を１行分のデータに対して実行し１行分の
結果がある条件を満たすかを判定する場合、まず演算回
路１７で演算を行い、その結果をワイアードＯＲ回路５
１でワイアードＯＲし、その結果を信号線５２によって
出力することにより、全ての演算結果がある条件を満た
しているかどうかの判別信号をＬＳＩ上で高速に生成す
ることができる。
えばある演算を１行分のデータに対して実行し１行分の
結果がある条件を満たすかを判定する場合、まず演算回
路１７で演算を行い、その結果をワイアードＯＲ回路５
１でワイアードＯＲし、その結果を信号線５２によって
出力することにより、全ての演算結果がある条件を満た
しているかどうかの判別信号をＬＳＩ上で高速に生成す
ることができる。
【００１９】図６は、請求項６の機能メモリの一実施例
の構成を示すブロック図である。この機能メモリは、図
２の構成に加えて、演算器の演算結果をワイアードＯＲ
するワイアードＯＲ回路６１と、ワイアードＯＲした結
果をシーケンサに伝える分岐データ回路６２から構成さ
れる。
の構成を示すブロック図である。この機能メモリは、図
２の構成に加えて、演算器の演算結果をワイアードＯＲ
するワイアードＯＲ回路６１と、ワイアードＯＲした結
果をシーケンサに伝える分岐データ回路６２から構成さ
れる。
【００２０】このような構成の機能メモリにおいて、例
えばある演算を１行分のデータに対して実行し１行分の
結果がある条件を満たすかを判定して、シーケンサ２３
の実行する命令のシーケンサを分岐させる場合、あらか
じめプログラムメモリ２１に分岐命令を格納しておくこ
とにより、演算結果を元にシーケンスを分岐させること
ができる。シーケンサ２３はプログラムメモリ２１上の
命令を順に読みだしながら演算回路１７へ与えるのであ
るが、その命令が分岐命令の場合には、分岐データ回路
６２を参照して、分岐するかどうかを判定する。分岐デ
ータ回路６２には、ワイアードＯＲ回路６１から演算回
路１７内の全ての演算器での演算結果のワイアードＯＲ
を送られてきている。このようにして、全ての演算結果
がある条件を満たしているかどうかの判別信号を高速に
生成し、その結果をもとに処理の分岐を行うことが同一
ＬＳＩ上で高速にできる。
えばある演算を１行分のデータに対して実行し１行分の
結果がある条件を満たすかを判定して、シーケンサ２３
の実行する命令のシーケンサを分岐させる場合、あらか
じめプログラムメモリ２１に分岐命令を格納しておくこ
とにより、演算結果を元にシーケンスを分岐させること
ができる。シーケンサ２３はプログラムメモリ２１上の
命令を順に読みだしながら演算回路１７へ与えるのであ
るが、その命令が分岐命令の場合には、分岐データ回路
６２を参照して、分岐するかどうかを判定する。分岐デ
ータ回路６２には、ワイアードＯＲ回路６１から演算回
路１７内の全ての演算器での演算結果のワイアードＯＲ
を送られてきている。このようにして、全ての演算結果
がある条件を満たしているかどうかの判別信号を高速に
生成し、その結果をもとに処理の分岐を行うことが同一
ＬＳＩ上で高速にできる。
【００２１】図７は、請求項７の機能メモリの一実施例
の構成を示すブロック図である。この機能メモリは、図
１の構成に加えて、データを入出力するためのシフトレ
ジスタ７１と、メモリセル１１もしくはレジスタ１２上
の１行分のデータを一度にシフトレジスタ７１へ転送し
たりシフトレジスタ７１上の１行分のデータを一度にメ
モリセル１１もしくはレジスタ１２へ転送する転送回路
７２と、外部から与えられるシフトクロックに合わせて
シフトレジスタ７１内のデータを出力したりシフトレジ
スタ７１内へデータを入力する入出力回路７３から構成
される。
の構成を示すブロック図である。この機能メモリは、図
１の構成に加えて、データを入出力するためのシフトレ
ジスタ７１と、メモリセル１１もしくはレジスタ１２上
の１行分のデータを一度にシフトレジスタ７１へ転送し
たりシフトレジスタ７１上の１行分のデータを一度にメ
モリセル１１もしくはレジスタ１２へ転送する転送回路
７２と、外部から与えられるシフトクロックに合わせて
シフトレジスタ７１内のデータを出力したりシフトレジ
スタ７１内へデータを入力する入出力回路７３から構成
される。
【００２２】このような構成の機能メモリにおいて、入
出力回路７３からのデータ入出力は、演算回路１７での
演算処理やアドレスデータ入出力回路１５を通じてのデ
ータ入出力とは完全に独立して行うことができる。ま
た、シフトレジスタ７１上のデータを、転送回路７２を
通じてメモリセル１１やレジスタ１２に転送したり、メ
モリセル１１やレジスタ１２上のデータを、転送回路７
２を通じてシフトレジスタ７１に転送するのは、他の演
算とメモリセル１１やレジスタ１２や信号線を競合しな
い限り並行して行うことができる。
出力回路７３からのデータ入出力は、演算回路１７での
演算処理やアドレスデータ入出力回路１５を通じてのデ
ータ入出力とは完全に独立して行うことができる。ま
た、シフトレジスタ７１上のデータを、転送回路７２を
通じてメモリセル１１やレジスタ１２に転送したり、メ
モリセル１１やレジスタ１２上のデータを、転送回路７
２を通じてシフトレジスタ７１に転送するのは、他の演
算とメモリセル１１やレジスタ１２や信号線を競合しな
い限り並行して行うことができる。
【００２３】図８は、請求項８の機能メモリの一実施例
の構成を示すブロック図である。この機能メモリは、図
７の構成に加えて、シフトレジスタ７１から読みだした
データをデータ分配回路８２へ転送する信号線８１と、
信号線８１から与えられたデータを演算回路１７中の全
演算器に分配するデータ分配回路８２から構成される。
の構成を示すブロック図である。この機能メモリは、図
７の構成に加えて、シフトレジスタ７１から読みだした
データをデータ分配回路８２へ転送する信号線８１と、
信号線８１から与えられたデータを演算回路１７中の全
演算器に分配するデータ分配回路８２から構成される。
【００２４】このような構成の機能メモリにおいて、シ
フトレジスタ７１上の１つのデータを演算回路１７の入
力データとする場合、入出力回路７３を通じてシフトレ
ジスタ７１から読みだしたデータを、信号線８１を通じ
てデータ分配回路８２へ転送し、データ分配回路８２が
そのデータを演算回路１７内の全演算器に分配する。
フトレジスタ７１上の１つのデータを演算回路１７の入
力データとする場合、入出力回路７３を通じてシフトレ
ジスタ７１から読みだしたデータを、信号線８１を通じ
てデータ分配回路８２へ転送し、データ分配回路８２が
そのデータを演算回路１７内の全演算器に分配する。
【００２５】
【発明の効果】以上述べた通り、本発明によれば、同一
ＬＳＩ上に大容量のメモリセルと一次元に配置された複
数の演算器を構成することによって、十分なメモリと演
算器間のデータ転送バンド幅を得ることができるため、
同一の演算を多量のデータに対して適用する類のアルゴ
リズムを、ＬＳＩ内部で並列にかつ高速に実行すること
ができ、また、ＬＳＩ内部で並列に処理できないような
アルゴリズムの場合でも、このＬＳＩをメモリと見なす
ことによって、従来のメモリと同様に使用できるため
に、外部に接続されたプロセッサ上で処理することがで
きるという効果がある。
ＬＳＩ上に大容量のメモリセルと一次元に配置された複
数の演算器を構成することによって、十分なメモリと演
算器間のデータ転送バンド幅を得ることができるため、
同一の演算を多量のデータに対して適用する類のアルゴ
リズムを、ＬＳＩ内部で並列にかつ高速に実行すること
ができ、また、ＬＳＩ内部で並列に処理できないような
アルゴリズムの場合でも、このＬＳＩをメモリと見なす
ことによって、従来のメモリと同様に使用できるため
に、外部に接続されたプロセッサ上で処理することがで
きるという効果がある。
【図１】本発明の一実施例である機能メモリの構成を示
すブロック図である。
すブロック図である。
【図２】本発明の一実施例である機能メモリの構成を示
すブロック図である。
すブロック図である。
【図３】本発明の一実施例である機能メモリの構成を示
すブロック図である。
すブロック図である。
【図４】本発明の一実施例である機能メモリの構成を示
すブロック図である。
すブロック図である。
【図５】本発明の一実施例である機能メモリの構成を示
すブロック図である。
すブロック図である。
【図６】本発明の一実施例である機能メモリの構成を示
すブロック図である。
すブロック図である。
【図７】本発明の一実施例である機能メモリの構成を示
すブロック図である。
すブロック図である。
【図８】本発明の一実施例である機能メモリの構成を示
すブロック図である。
すブロック図である。
【図９】従来の並列処理装置の構成例を示すブロック図
である。
である。
【図１０】従来の並列処理装置の構成例を示すブロック
図である。
図である。
１１ メモリセル １２ レジスタ １４ デコーダ １５ アドレスデータ入出力回路 １６ 転送回路 １７ 演算回路 ２１ プログラムメモリ ２３ シーケンサ ３２，４２，８２ データ分配回路 ５１，６１ ワイアードＯＲ回路 ６２ 分岐データ回路 ７１ シフトレジスタ ７２ 転送回路 ７３ 入出力回路
フロントページの続き (56)参考文献 特開 昭63−79180（ＪＰ，Ａ) 特開 平２−29849（ＪＰ，Ａ) 特開 平２−59943（ＪＰ，Ａ) 情報処理，27〔６〕（昭61−６−15) 古谷立美「応用指向メモリ」Ｐ．601− 606 日経エレクトロニクス Ｎｏ．378 （1985−９−23）「画像用256Ｋデュア ル・ポート・メモリにラスタ演算や高速 クリア用機能を追加」Ｐ．109−111
Claims (8)
- 【請求項１】同一ＬＳＩにデータを記憶する機能とデー
タを演算処理する機能とを併せ持つ機能メモリにおい
て、 データを保持するメモリセルと、 メモリセルの複数行分に相当する量のデータを保持でき
るレジスタと、 外部からＬＳＩ内で実行すべき命令を入力する手段と、 外部から入力されたアドレスによりメモリセルを特定し
てメモリセルとデータの入出力を行い、外部とデータの
入出力を行うアドレスデータ入出力手段と、入力された命令をデコードして制御信号を生成するデコ
ーダと、 デコーダからの制御信号に従いメモリセル上の１行分の
データを一度にレジスタへ転送したり、レジスタ上の１
行分のデータを一度にメモリセルへ転送する転送手段
と、 複数の演算器を有し、デコーダからの制御信号に従い、
レジスタに保持されている１行分ないし２行分のデータ
を各列毎に並列に演算処理し、結果をレジスタに書き込
む演算手段とを有し、前記デコーダは、デコードした命令が、データ転送の命
令であれば、制御信号をアドレスデータ入出力手段、レ
ジスタ及び転送手段へ送信し、データを演算する命令で
あれば、制御信号をレジスタ及び演算手段に送信するも
のであり、 メモリセルへのアクセスが競合しない場合には、外部か
らのアクセスと演算手段における１行分ないし２行分の
データの演算処理を同時に行うことを特徴とする 機能メ
モリ。 - 【請求項２】請求項１記載の機能メモリにおいて、更
に、 ＬＳＩ内で実行すべき命令からなるプログラムを記憶し
ておくためのプログラムメモリと、 プログラムメモリにプログラムを入力する手段と、 プログラムメモリ上に保持されたプログラムから命令を
順に１つずつ読みだして前記デコーダへ渡す手段と、 外部からプログラムの起動を指示する手段と、 プログラムの実行の終了を外部に知らせる手段とを有す
ることを特徴とする機能メモリ。 - 【請求項３】請求項１記載の機能メモリにおいて、更
に、 外部から入力したデータ、もしくはメモリセルから読み
だしたデータを入力し、入力したデータを前記演算手段
内部の各演算器に分配する手段を有することを特徴とす
る機能メモリ。 - 【請求項４】請求項２記載の機能メモリにおいては、更
に、 プログラムメモリに保持しているデータを入力し、入力
したデータを前記演算手段内部の各演算器に分配する手
段を有することを特徴とする機能メモリ。 - 【請求項５】請求項１記載の機能メモリにおいて、更
に、 演算器での演算結果をワイアードＯＲする手段と、 ワイアードＯＲした結果を出力する手段とを有すること
を特徴とする機能メモリ。 - 【請求項６】請求項２記載の機能メモリにおいて、更
に、 演算器での演算結果をワイアードＯＲする手段と、 ワイアードＯＲした結果の値によってプログラムの実行
の分岐を行う手段とを有することを特徴とする機能メモ
リ。 - 【請求項７】請求項１〜６のいずれかに記載の機能メモ
リにおいて、更に、 データを入出力するためのシフトレジスタと、 メモリセルもしくはレジスタ上の１行分のデータを一度
にシフトレジスタへ転送したりシフトレジスタ上の１行
分のデータを一度にメモリセルもしくはレジスタへ転送
する手段と、 外部から与えられるシフトクロックに合わせてシフトレ
ジスタ内のデータを出力したりシフトレジスタ内へデー
タを入力する手段とを有することを特徴とする機能メモ
リ。 - 【請求項８】請求項７記載の機能メモリにおいて、更
に、 シフトレジスタから読みだしたデータを入力し、入力し
たデータを前記演算手段内部の各演算器に分配する手段
を有することを特徴とする機能メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11954391A JP3212634B2 (ja) | 1991-03-05 | 1991-03-05 | 機能メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11954391A JP3212634B2 (ja) | 1991-03-05 | 1991-03-05 | 機能メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04277857A JPH04277857A (ja) | 1992-10-02 |
| JP3212634B2 true JP3212634B2 (ja) | 2001-09-25 |
Family
ID=14763905
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11954391A Expired - Lifetime JP3212634B2 (ja) | 1991-03-05 | 1991-03-05 | 機能メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3212634B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007094812A (ja) * | 2005-09-29 | 2007-04-12 | Renesas Technology Corp | 並列演算装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001134539A (ja) | 1999-11-01 | 2001-05-18 | Sony Computer Entertainment Inc | 面計算機及び面計算機における演算処理方法 |
| WO2022181507A1 (ja) * | 2021-02-24 | 2022-09-01 | 国立大学法人 奈良先端科学技術大学院大学 | 制御装置 |
-
1991
- 1991-03-05 JP JP11954391A patent/JP3212634B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| 情報処理，２７〔６〕（昭６１−６−１５）古谷立美「応用指向メモリ」Ｐ．６０１−６０６ 日経エレクトロニクス Ｎｏ．３７８（１９８５−９−２３）「画像用２５６Ｋデュアル・ポート・メモリにラスタ演算や高速クリア用機能を追加」Ｐ．１０９−１１１ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007094812A (ja) * | 2005-09-29 | 2007-04-12 | Renesas Technology Corp | 並列演算装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04277857A (ja) | 1992-10-02 |
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