JP2007531956A - １ｔ１ｃｓｒａｍ - Google Patents

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Abstract

スタティックメモリ（ＳＲＡＭ）との完全互換性を実現する、１Ｔ１Ｃ（１トランジスタおよび１キャパシタ）メモリセルなどの高密度ダイナミックメモリ（ＤＲＡＭ）とのインターフェースを提供するメモリ回路および方法について説明している。この回路は、ＳＲＡＭ互換デバイスと共にＤＲＡＭコアの完全な利用を妨げてきている、リストアオペレーションやリフレッシュオペレーションなどに関連するＤＲＡＭに伴う欠点を克服している。この回路は、その最大ページモードサイクルタイムを制限するためのパルス化ワード線構成、オプションとしてのアドレスバッファリングを伴うアドレス持続時間比較機能、およびこの書込み制御信号がディスエーブルにされた後にこの書込みオペレーションが開始されるレイト書込み機能を含めて、いくつかの発明の態様を単独で、あるいはより好ましくは組み合わせて組み込むことができる。

Description

本発明は、広い概念で言えば、半導体メモリに関し、より詳細にはスタティックメモリインターフェースを有するダイナミックメモリに関する。
関連出願に対する相互参照
本出願は、参照によりその全体が本明細書に組み込まれる２００３年７月１４日に出願の米国仮出願第６０／４８７５０８号からの優先権を主張する。
著作権保護の対象となる資料の通知
本特許ドキュメント中の資料の一部分は、米国および他の国の著作権法の下において著作権保護の対象となるものである。本著作権の所有者は、米国特許商標局の公的に利用可能なファイルまたは記録に示されるように、本特許ドキュメントまたは本特許開示の誰によるファクシミリ複製に対しても反対するものではないが、それ以外にはいかなるものであれ、すべての著作権を留保する。本著作権所有者はここに、制限なしに３７Ｃ．Ｆ．Ｒ．§１．１４に則ったその権利を含めて、本特許ドキュメントを秘密に保持するその権利のうちのどれも放棄してはない。
ＳＲＡＭ（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙスタティックランダムアクセスメモリ）回路は、電力がこの回路に保持される限り、データを保持しながら高速なデータアクセスを実現する。しかし、スタティックＲＡＭのセル構造は、一般的に少なくとも６つのトランジスタを必要とし、これにより、所与の寸法のダイ（ｄｉｅ）上に製造することができるメモリセル数が制限される。
他方、ＤＲＡＭ（Ｄｙｎａｍｉｃ ＲＡＭダイナミックＲＡＭ）は、メモリセル当たりに単一のトランジスタおよびキャパシタのみしか必要とされないので、非常に高密度に詰め込むことができる。しかし、ダイナミックＲＡＭは、追加のサポート回路を必要とし、その用途を制限する他の特性を有する。例えば、このセル状態の読取りは、その小さな記憶キャパシタンスからの十分な電荷が、その読取り回路のキャパシタンス上に蓄積できるようにする時間を必要とするので、最高速のダイナミックメモリのアクセスタイム（ａｃｃｅｓｓ ｔｉｍｅ）は、一般的に高速スタティックメモリの場合よりもずっと低速になる。さらに、ダイナミックメモリからの読取りは、破壊的であり、ここでは読取りオペレーション（ｒｅａｄ ｏｐｅｒａｔｉｏｎ）ごとに、書込みオペレーション（ｗｒｉｔｅ ｏｐｅｒａｔｉｏｎ）またはリストアオペレーション（ｒｅｓｔｏｒｅ ｏｐｅｒａｔｉｏｎ）が続く必要がある。さらに、データがこの記憶された電圧値を変化させてしまう漏れ電流に応じてデータが失われないようにするために、これらのセル状態の定期的なリフレッシュ（ｒｅｆｒｅｓｈｉｎｇ）が必要とされる。リストアおよびリフレッシュ中に、メモリは利用可能でないので、これらのリストアオペレーションおよびリフレッシュオペレーションは、メモリに対する最大アクセスタイムを増大させる。
多くの場合に、ダイナミックメモリは、これらのデバイスの動的な性質を隠そうと試みる内部リフレッシュ回路を用いて実装されてきている。このアイデアは、リフレッシュ問題およびリライト問題をインターフェースロジックによって隠すというアイデアであり、このＤＲＡＭは、まるでそれがＳＲＡＭであるかのように、回路には見える可能性がある。実質的にＳＲＡＭデバイスと同様に見えるこれらのＤＲＡＭデバイスについては、しばしば１Ｔ１Ｃ ＳＲＡＭデバイスと呼ばれることもあり、これは、そのダイナミックメモリの性質を示すラベルである。
ＳＲＡＭと同様に動作するＤＲＡＭを使用することは、ＤＲＡＭが、たとえ内部リフレッシュロジックのオーバーヘッドを含んでいたとしても、ＳＲＡＭについて必要とされるよりも少ないダイ面積中に製造することができる点で、魅力的である。この１Ｔ１Ｃ（１トランジスタ１キャパシタ）ＳＲＡＭは、ＳＲＡＭと同様なインターフェースを組み込みながら高いメモリ密度を実現するメモリタイプである。にもかかわらず、いくつかの互換性の問題が、従来のＳＲＡＭの代わりに１Ｔ１Ｃ ＳＲＡＭを使用することに関しては残されている。
（ａ）無効アドレスの問題
ＳＲＡＭデバイスについてのメモリアドレスは、「無効なアドレス」状態が生じ得るＤＲＡＭデバイスとは異なり、常に有効である。ＳＲＡＭチップには、これらのリストアオペレーションおよびリフレッシュオペレーションが必要でないので、この要求された出力は常に有効である。しかし、ＤＲＡＭにおいては、このアドレスがこのリストアオペレーションを可能にするのに不十分な時間の間しか有効でないときに、この出力は生成することができず、このセル情報は失われてしまうことになる。
図１は、異なるアドレス期間についてのタイミングを示している。この図に示すように、チップセレクト（ｃｈｉｐ ｓｅｌｅｃｔ）がアクティブになった（信号ＣＳＢが低レベルになった）後に、このメモリアドレスの持続時間は、変化することができる。しかし、このアドレス持続時間に応じて、無効アドレスをもたらすいくつかの問題が、１Ｔ１Ｃ ＳＲＡＭを使用する際には起きる可能性がある。
（ｉ）短いアドレス有効期間：このアドレスの持続時間が最小ｔＲＣよりも短いときには、このセルデータをリストアするためには不十分な時間しか、もたらされない（Ａ）。この最小ｔＲＣは、電荷をリストアするオペレーションを含めてＤＲＡＭオペレーションの読取りオペレーションを完了させるのに必要とされる時間を必要とする最小時間である。
（ｉｉ）長いアドレス有効期間：このアドレスの持続時間が、どのような問題も引き起こさずに任意のＤＲＡＭオペレーションを完了させるのに十分な長さであるとき（Ｂ）。
（ｉｉｉ）過剰に長いアドレス期間：このアドレスの持続時間があまりにも長すぎるとき、一般的には数マイクロ秒よりも長いときには、ワード線信号のブーストレベル（ｂｏｏｓｔｉｎｇ ｌｅｖｅｌ）は、低下する可能性があり、このセルのリストアレベル（ｒｅｓｔｏｒｉｎｇ ｌｅｖｅｌ）も悪化する可能性がある。
（ｂ）リフレッシュを隠す問題
この１Ｔ１Ｃ ＳＲＡＭは、ＳＲＡＭインターフェースを有するので、このＤＲＡＭの漏れのあるセルが使用されることから、たとえこのセルリフレッシュオペレーションが必要とされるとしても、従来のＤＲＡＭにおけるようなリフレッシュオペレーションをアクティベートするための制御信号は、受け取らない。この内部回路が、これらのリフレッシュオペレーションを実施する。しかし、リフレッシュの目的のためのこれらのセルへのアクセスは、図２に示すようにいつでも生成することができる。
（ｃ）ページモードの問題
ページサイクルモードと呼ばれる高速アクセスモードを利用することができ、このモードにおいては、データは、行アドレスを変化させずに同じ行内においてアクセスされ、それによって１Ｔ１Ｃ ＳＲＡＭの性能を改善している。図３は、ページモードの１Ｔ１Ｃ ＳＲＡＭについてのタイミングを示している。第１のデータは、ｔＲＣ時間遅延内にフェッチされるが、同じ行内の第２のデータは、一般的に時間ｔＲＣよりも遥かに短い時間ｔＰＣ内にフェッチされる。
したがって、これらのＤＲＡＭの問題のうちの多くが、この関連する回路についての問題を引き起こすことが理解されよう。これらの問題は、一般的にこのデバイスの仕様シートを修正して１Ｔ１Ｃ ＳＲＡＭデバイスのオペレーションを保証することにより取り扱われ、このようにしてこの無効アドレスの問題およびリフレッシュを隠す問題がマスクされる。すなわち、ＳＲＡＭチップとの完全互換性を実現するのに不十分な一部の制約が、１Ｔ１Ｃ ＳＲＡＭ制御タイミングに対して引き起こされ、それによってこれらのメモリデバイスの適用が制限される。以下は、１Ｔ１Ｃ ＳＲＡＭデバイスにアクセスすることに対して引き起こされる典型的な制約について概説している。
（ａ）この有効アドレスを検出するための十分なアドレスセットアップタイムおよびホールドタイムを保証するための制約が指定される。この制約は、無効アドレス問題を克服しようとするが、この制約により、これらの圧倒的多数のメモリアクセスについてそうでなければ必要にならないセットアップタイムおよびホールドタイムについての不必要に拡大されたタイミングマージンが強制される。
（ｂ）これらの基礎となるＤＲＡＭの制限を満たすために、このアドレスが十分な時間の間、有効であるようにする制約も指定される。しかし、このアプローチは、依然として真のＳＲＡＭデバイスとの完全互換性を実現しておらず、この回路に追加のメモリアクセス制限を担わせる。
（ｃ）多くの場合に非常に厳しいアドレススキュー（ａｄｄｒｅｓｓ ｓｋｅｗ）に対して制約が課される。
（ｄ）誤ったメモリオペレーションを防止するために回避すべき制約が、タイミングインスタンス（ｔｉｍｉｎｇ ｉｎｓｔａｎｃｅ）に対して課される。
図４は、１Ｔ１Ｃ ＳＲＡＭメモリデバイス内の従来のパルス化ワード線スキームを示している。アクセスコマンド（すなわち、読取りもしくは書込み）および／またはアドレスは、このアドレスバッファおよびコマンドバッファによって受け取られている。このＡＴＤジェネレータ（ＡＴＤ ｇｅｎｅｒａｔｏｒ）は、アドレス遷移を検出するが、このＣＭＤジェネレータ（ＣＭＤ ｇｅｎｅｒａｔｏｒ）は、コマンドを生成する。このＡＴＤジェネレータおよびＣＭＤジェネレータに応じて、Ａｄｄｉブロックは、有効なアドレスを内部で生成する。デコーダは、この有効な内部アドレスを復号化し、ブロック符号化ブロックは、有効なメモリ列ブロックを選択する。センシング制御ブロックは、ＢＬＳＡ（Ｂｉｔ Ｌｉｎｅ Ｓｅｎｓｅ Ａｍｐｌｉｆｉｅｒ、ビット線センス増幅器）制御信号および他の関連した信号を生成する。
ＷＬジェネレータ（ワード線ジェネレータ）は、このＤＲＡＭセル列のワード線をイネーブルにするように動作する。Ｓ／Ａイネーブルブロックは、ＢＬＳＡイネーブル信号を生成する。
読取りオペレーションまたは書込みオペレーション中に、遅延回路ブロック（Ｄｅｌａｙ Ｃｉｒｃｕｉｔ ｂｌｏｃｋ）は、セルリストアのための保証された遅延時間を生成するが、リストア終了ブロック（Ｅｎｄ ｏｆ ｒｅｓｔｏｒｅ ｂｌｏｃｋ）は、ＥＯＲ（ｅｎｄ ｏｆ ｒｅｓｔｏｒｅ、リストア終了）信号を生成する。このＥＯＲ信号は、この読取りアクセスオペレーションまたは書込みアクセスオペレーションが完了されると、ワード線信号およびセンシング制御ブロック信号をディスエーブルにする。次いで、このチップは、スタンバイモードに入る。
図５は、従来のリフレッシュスキームのブロック図である。アクセスが実施されており（読取りまたは書込み）、このアドレスバッファ、コマンドバッファ、ＡＴＤジェネレータ、ＣＭＤジェネレータおよびＡｄｄｉは、図４について説明しているように動作している。アクティブアンドリフレッシュ調停回路ブロック（Ａｃｔｉｖｅ ＆ ｒｅｆｒｅｓｈ Ａｒｂｉｔｒａｔｏｒ ｂｌｏｃｋ）は、読取りオペレーションまたは書込みオペレーション、あるいはリフレッシュオペレーションを実施するかについて決定する。リフレッシュ制御ブロックがリフレッシュオペレーションを要求するときに、以下の複数のケースが起こる可能性がある。
ケース１−このケースでは、このチップは、スタンバイモードにあり、リフレッシュが実施される。
ケース２−このケースでは、このチップは、読取りオペレーションまたは書込みオペレーションを実施しており、ここではこのリフレッシュオペレーションは、この読取りオペレーションまたは書込みオペレーションが完了されるまで遅延させられる。
ケース３−このケースでは、この読取りコマンドまたは書込みコマンドは、このリフレッシュ要求と競合し、ここでは、調停回路が順序を決定する。
このデコーダブロックは、有効な内部アドレスを復号化し、このブロック符号化ブロック（Ｂｌｏｃｋ ｃｏｄｉｎｇ ｂｌｏｃｋ）は、有効なメモリ列ブロックを選択する。
図６は、従来のレイト書込み（ｌａｔｅ ｗｒｉｔｅ）スキームのブロック図である。アクセスが実施されており（読取りまたは書込み）、このアドレスバッファ、コマンドバッファ、ＡＴＤジェネレータ、ＣＭＤジェネレータおよびＡｄｄｉは、図４および図５について説明しているように動作している。書込みコマンドに応答して、この現行アドレスが、このアドレスラッチブロックにラッチされ、この現行データが、データインラッチブロック（Ｄａｔａ ｉｎ Ｌａｔｃｈ ｂｌｏｃｋ）にラッチされる。このチップが、以前に書込みコマンドを実施していた場合には、このＡｄｄｉブロックは、有効なアドレスを内部で生成する（すなわち、このアドレスは、このラッチからのＮ−１の書込みアドレスである）。このチップが、以前の書込みコマンドを実施していない場合、次いでそれ以上のオペレーションは実施されないことになる。このチップが、以前に書込みコマンドを実施していた場合には、次いでこの書込みドライバブロック（Ｗｒｉｔｅ Ｄｒｉｖｅｒ ｂｌｏｃｋ）は、書込み（データイン）データをドライブする（すなわち、このデータは、ラッチからのＮ−１のデータインである）。
この行デコーダブロック（Ｒｏｗ Ｄｅｃｏｄｅｒ ｂｌｏｃｋ）は、ＷＬジェネレータブロック（ＷＬ Ｇｅｎｅｒａｔｏｒ ｂｌｏｃｋ）による行（ＷＬ）選択のために有効な内部アドレスを復号化する。列デコーダブロック（Ｃｏｌｕｍｎ Ｄｅｃｏｄｅｒ ｂｌｏｃｋ）は、ＣＳＬジェネレータ（ＣＳＬ Ｇｅｎｅｒａｔｏｒ）による列（ＣＳＬ）選択のための有効な内部アドレスを復号化する。このＷＬジェネレータブロックは、このワード線をイネーブルにする。書込みオペレーションが完了するときに、リストア終了（ＥＯＲ）ブロック（図示せず）は、ＷＬ信号およびセンシング制御信号をディスエーブルにする。次いで、このチップは、スタンバイ状態に入る。
したがって、従来のＳＲＡＭデバイスをシミュレートしようと試みる本ＤＲＡＭデバイス（１Ｔ１Ｃ ＳＲＡＭ）は、アクセス速度および適用可能性を制限しており、従来のＳＲＡＭデバイスと完全に互換でなくて、それによってメモリインターフェーシングおよび使用を複雑にしてしまういくつかの欠点を有している。本発明は、以前に開発された１Ｔ１Ｃ ＳＲＡＭのインターフェーシング解決方法のこれらの欠点、ならびに他の欠点を克服し、いくつかの利点を実現するものである。
本発明は、ダイナミックメモリ（ＤＲＡＭ）をインターフェースし、このダイナミックメモリをスタティックメモリ（ＳＲＡＭ）オペレーションと完全に互換にするための回路および方法を提供するものである。本発明は、とりわけ１Ｔ１Ｃ（１トランジスタおよび１キャパシタ）メモリセルと共に使用するのに適しており、１Ｔ１Ｃメモリセルは、一般的に６個以上のトランジスタを含む従来のＳＲＡＭメモリセル（すなわち、６Ｔ ＳＲＡＭ）を用いて利用可能な密度に比べて、さらに高いメモリ密度を実現することができる。このＤＲＡＭをＳＲＡＭ互換デバイスのコアとして利用することに対する障害は、他の回路への負担を低減させながら速度を最適化する本発明の範囲内において克服される。
本発明の方法は、メモリにアクセスするためにワード線をパルス化することを利用しており、このパルス化することは、リフレッシュオペレーションを実施するために他のワード線を使用可能にしている。この方法はまた、外部アドレス信号の持続時間を比較すること、および最小ｔＲＣサイクルタイムに等しいか、それを超過するなど、所与の持続時間を超えたアドレスの使用可能性に応じてアクセスされる有効なアドレスを検出することを実現する。さらに、レイト書込み（ｌａｔｅ ｗｒｉｔｉｎｇ）が強化され、このレイト書込みでは、この書込みオペレーションは、この書込み制御信号がディスエーブルにされた後に開始される。
本発明の一実施形態は、スタティックメモリをシミュレートするように構成されたダイナミックメモリセルを有し、（ａ）メモリビットごとに単一のトランジスタおよびキャパシタ（１Ｔ１Ｃ）を含むことが好ましいダイナミックメモリセルの列と、（ｂ）アドレス情報およびコマンド情報を受け取り、内部アドレスを生成するように構成された内部アドレス生成回路と、（ｃ）内部アドレスを受け取り、これらのダイナミックメモリセルに対するアクセスを制御するためのデコーダ回路と、（ｄ）このデコーダ回路によってトリガされるときにこのダイナミックメモリにワード線出力を生成し、非ページモードのときに、最大サイクルタイム（ｔＲＣ）に応じて、またはページモードのときには、最大ページモードサイクルタイム（ｔＰＭＲＣ）に応じて終了される手段とを備えるメモリ回路として、一般的に説明することができる。
このメモリ回路は、内部持続時間に対して外部アドレス持続時間を比較して、無効なアドレス持続時間を検出し、この関連するオペレーションを無視する手段をさらに含むこともできる。このメモリ回路は、書込み制御信号のディスエーブル化に続いてこの書込みオペレーションを開始する手段をさらに備えることもできる。
本発明の他の実施形態は、（ａ）複数のダイナミックランダムアクセスメモリ（ＤＲＡＭ）セルと、（ｂ）前記ＤＲＡＭセルに接続され、以下の、（ｉ）リフレッシュの隠蔽を実現する、ページモードおよび非ページモードに応じたこれらのワード線のパルス化動作と、（ｉｉ）無効長のアドレスに関連するオペレーションを無視するためのアドレス持続時間比較と、（ｉｉｉ）書込み制御信号のディスエーブル化に続く書込みオペレーションを実施することのうちの１つまたは複数を実施するように構成された回路を組み込んでいる、読取りオペレーション、書込みオペレーションおよびリフレッシュオペレーションを実施するための回路を有するインターフェース回路とを備えるメモリデバイスとして説明することができる。
これらの有利な態様については、これらのダイナミックＲＡＭデバイスのスタティックＲＡＭインターフェーシングとの互換性を増大させるために別々に実行することもでき、また完全互換なＳＲＡＭインターフェースを実現するために組み合わせて実行することもできる。
本発明の他の実施形態は、（ａ）複数のダイナミックランダムアクセスメモリ（ＤＲＡＭ）セルと、（ｂ）前記ＤＲＡＭセルに接続され、読取りオペレーション、書込みオペレーションおよびリフレッシュオペレーションを実施するための回路を有するインターフェース回路と、（ｃ）無効長の、受け取るアドレスに関連するオペレーションを無視するように構成されたアドレス持続時間比較回路とを備えるメモリデバイスとして説明することもできる。
本発明の他の実施形態は、（ａ）複数のダイナミックランダムアクセスメモリ（ＤＲＡＭ）セルと、（ｂ）前記ＤＲＡＭセルに接続され、読取りオペレーション、書込みオペレーションおよびリフレッシュオペレーションを実施するための回路を有するインターフェース回路と、（ｃ）書込み制御信号のディスエーブル化に続いて書込みオペレーションを実施するように構成されたレイト書込み回路とを備えるメモリデバイスとして説明することもできる。
本発明の他の実施形態は、スタティックメモリをシミュレートするように構成されたダイナミックメモリセルを有し、（ａ）１Ｔ１Ｃ ＳＲＡＭなどのダイナミックメモリセルの列と、（ｂ）アドレス情報およびコマンド情報を受け取り、内部アドレスを生成するように構成された内部アドレス生成回路と、（ｃ）これらの内部アドレスを受け取り、これらのダイナミックメモリセルに対するアクセスを制御するためのデコーダ回路と、（ｄ）前記デコーダ回路によってトリガされるときに前記ダイナミックメモリにワード線を出力するように構成され、非ページモードのときに、最大サイクルタイム（ｔＲＣ）に応じて、またはページモードのときには、最大ページモードサイクルタイム（ｔＰＭＲＣ）に応じて終了されるワード線制御回路と、（ｅ）内部持続時間に対して外部アドレス持続時間を比較して無効なアドレス持続時間を検出し、この関連するメモリオペレーションを無視するように構成されたアドレス比較回路と、（ｆ）ダイナミックメモリセルの列に対する書込み制御信号のディスエーブル化に続いて、この書込みオペレーションを開始するように構成されたレイト書込み（ｌａｔｅ ｗｒｉｔｉｎｇ）回路とを備えるメモリ回路として説明することもできる。
本発明の一実施形態はまた、（ａ）他のワード線がリフレッシュオペレーションのために使用可能であり、メモリにアクセスするためにこのワード線をパルス化するステップと、（ｂ）外部アドレス信号の持続時間が最小ｔＲＣサイクルタイムに等しいか、または超過することを検出することに応じて所与のアクセスについてのワード線をイネーブルにするステップと、（ｃ）これらの書込み制御信号がディスエーブルにされた後に書込みオペレーションを開始するステップとを含む、複数のダイナミックランダムアクセスメモリセルを外部アドレス信号、データ信号および制御信号に対してインターフェースする方法として説明することもできる。
本発明のいくつかの態様については、それだけには限定されないが以下のものを含めて、本明細書中で説明していることを理解されたい。また、本発明の以下の態様については、本発明の教示を逸脱することなく、別々にまたは組み合わせて実装することができることにも留意されたい。
本発明の一態様は、１Ｔ１Ｃ ＳＲＡＭデバイス、およびダイナミックメモリコアに基づいた同様なデバイスの、従来のＳＲＡＭデバイスとの強化された互換性を実現することである。
本発明の他の態様は、リフレッシュの隠蔽、ページモードサイクルサポートを実現し、アクセスタイミングに対する現行の制約をなくすことである。
本発明の他の態様は、パルス化ワード線を利用したリフレッシュ隠蔽方法を提供することであり、ここでは、他のセルについての複数のワード線は、リフレッシュオペレーションをサポートするために使用可能である。
本発明の他の態様は、このアドレスの有効性が、この第１の部分において検査され、このアクセスが、最小ｔＲＣサイクルタイムに等しいか、それを超過するなど、所与の持続時間を超過するアドレスの第２の部分において開始されるアドレス持続時間比較を実現することである。
本発明の他の態様は、このアドレスがｔＲＣなど所望の持続時間の間で有効な限り、アドレスバッファリングを実現してタイミングマージンを保証することである。
本発明の他の態様は、この書込みオペレーションが、この書込み制御信号のディスエーブル化に応じて開始されるレイト書込みメカニズム（ｌａｔｅ ｗｒｉｔｉｎｇ ｍｅｃｈａｎｉｓｍ）を提供することである。
本発明のさらに他の態様は、完全にＳＲＡＭ互換なメモリデバイス内にダイナミックメモリセルを組み込むことを可能にするインターフェースメカニズムを提供することである。
本発明のさらなる態様は、本明細書の以下の部分で明らかにされることになり、ここで、この詳細な説明の目的は、それらを限定することなく、本発明の好ましい実施形態を十分に開示することである。
本発明については、例証の目的のためにすぎない以下の図面を参照することにより、さらに十分に理解されよう。
図面をより詳細に参照すると、例示の目的のために、本発明は、図７ないし図１４に一般的に示すこれらの装置中において実施されている。本明細書中に開示される基本的な概念を逸脱することなく、この装置は、構成に関して、またこれらの部分に関して異なっていてもよく、この方法は、特定のステップおよびシーケンスに関して異なっていてもよいことが理解されよう。
１．序論
１Ｔ１Ｃ ＳＲＡＭメモリ、またはダイナミックメモリ（ＤＲＡＭ）コアを利用した同様なＳＲＡＭメモリの使用に関連するこれらのダイナミックメモリの問題を解決するために、本明細書中で説明している新しい概念が実施されている。これらの新しい設計概念では、１Ｔ１Ｃセル構造などのＤＲＡＭコアを利用する結果として引き起こされるこれらのタイミング制約および問題を克服して、ＳＲＡＭ互換のメモリが作成される。さらに、この新しい概念は、複雑なロジックを必要とすることなく実装することができ、この概念を実装することによって、あまりダイサイズが増加することはない。その結果、これらの新しい設計は、簡単に実装されるが、一方でこれらの設計では、１Ｔ１Ｃ ＳＲＡＭデバイス（または同様なデバイス）と、従来のＳＲＡＭデバイスとの間の完全互換性を実現することができる。
この新しい設計概念は、以下に示すようないくつかの有利な態様を含んでいる。最大ページモードサイクルタイムによって制限されるパルス化ワード線構成が提供される。オプションとしてのバッファリングを伴うアドレス持続時間比較機能が提供される。レイト書込み機能についても、サポートされる。これらについては、以下にさらに詳細に説明している。
２．パルス化ワード線構成
最大ページモードサイクルタイムによって制限されるパルス化ワード線構成が提供される。リフレッシュ隠蔽スキームを実装するために、このワード線は、任意のオペレーション、すなわち読取りオペレーションおよび書込みオペレーション中に（パルスが加えられ、ある短時間後に遮断される）パルス化モードで使用される。全体のアクティブなオペレーションの間、ワード線をオープンに保持すること（レベルセンシティブワード線（ｌｅｖｅｌ ｓｅｎｓｉｔｉｖｅ ｗｏｒｄ ｌｉｎｅ））により、異なるワード線においてセルがリフレッシュされないようになることが理解されよう。
したがって、他の複数のセルに対するワード線がアクティブとなり、ヒドンリフレッシュオペレーション（ｈｉｄｄｅｎ ｒｅｆｒｅｓｈ ｏｐｅｒａｔｉｏｎ）を可能にするので、パルス化ワード線の使用は、リフレッシュ隠蔽を実現する際における助けとなることができる。しかし、ｔＰＣがｔＲＣに比べてずっと短く、それによってセル記憶時間が十分でないので、ページモードサイクルタイムを実装するために、このワード線は、新しいアドレスにおいてオープンにすべきではない。その代わりに最大ページモードサイクルタイムの後に遮断される内部パルスが生成される。このようにして、最小ｔＲＣを保証する要件を簡単に取り除くことができる。一実施例として、内部カウンタを利用して、この態様を実装することができる。
図７は、コマンドにより、または後続のアドレスに応じてこのワード線を遮断することに関連する波形を示している。アドレスが、長い存続時間を有するときに、このワード線は、ｔＰＭＲＣ（ページモードＲＡＳサイクルタイム）の後に遮断することができる。２つの期間を有するＲＡＳサイクル（ｔＲＣ）と呼ばれるサイクル中にこのデータにアクセスすることができる期間でリフレッシュ期間を交替することができることに留意されたい。アドレス持続時間がｔＰＭＲＣよりも短いときには、このワード線を次のアドレスにおいて遮断することができる。
この設計概念に従うことにより、リフレッシュ隠蔽およびページモードサイクルタイミングをサポートすることができるが、１Ｔ１Ｃ ＳＲＡＭを制御するためのタイミング制約の必要性は取り除かれる。本発明のメカニズムは、シーケンシャルページサイクル経路をサポートすることができ、そこでは、余分なロジック、データ線、および内部ラッチは、ページモードサイクルタイムをサポートするために必要ではない。
３．アドレス持続時間比較機能
一実施形態は、ＤＲＡＭオペレーションを実施するための最小時間を有する内部ｔＲＣタイミングを利用して実装することができ、この仕様シート上で指定されるアドレス持続時間が、外部アドレスバッファリング時間など、他のすべての時間のかかるオペレーションを含んでいるので、この内部ｔＲＣタイミングは、この仕様シート上の外部ｔＲＣよりも短い。したがって、アドレス持続時間の一部分は、内部メモリオペレーションを制御するために比較することができる。
図８は、このアドレス持続時間の一部分が、このメモリオペレーションを制御するために利用される一実施例の波形を示している。外部アドレスのアドレス持続時間は、２つの部分に分割されることが好ましく、この前部が、有効アドレスの検出のために利用されている。
この外部アドレスの持続時間が７０ｎｓであり、この内部ｔＲＣが３５ｎｓというシナリオについて考察する。この外部アドレスが（例えば、ＡＴＤ（ａｄｄｒｅｓｓ ｔｒａｎｓｉｔｉｏｎ ｄｅｔｅｃｔｉｏｎ、アドレス遷移検出）スキームを使用して）変化した後に、この持続時間の測定が開始される。この持続時間が、内部最小ｔＲＣサイクルタイム以上であるときに、ワード線がイネーブルにされ、このＤＲＡＭコアオペレーションが開始される。しかし、この持続時間が、この内部最小ｔＲＣサイクルタイムよりも短いときには、ワード線はイネーブルにされず、オペレーションは実施されない。すなわち、このアドレス存続時間による、ワード線のイネーブル化、およびＤＲＡＭオペレーションの開始を実施することができる。以下のアドレス遷移に基づいていくつかの場合について考察すべきである。
（１）この測定されたアドレス存続時間が、内部最小ｔＲＣよりも長く、後続のアドレスが、この内部最小ｔＲＣサイクルタイムの後に変更される。この場合には、ＤＲＡＭオペレーションにとって十分な時間が提供され、このアドレスに関連したＤＲＡＭオペレーションは、どのような問題もなく実施することができる。
（２）この測定されたアドレス存続時間は、内部最小ｔＲＣよりも長いが、この新しいアドレスは、このワード線がイネーブルにされた後に変化する。
（ａ）この新しいアドレスの持続時間が、内部最小ｔＲＣよりも長いときに、この新しいアドレスによる新しいワード線は、この内部最小ｔＲＣの後にイネーブルにされることになる。その結果、このアドレスに関連したＤＲＡＭオペレーションは、どのような問題もなく完了することができる。
（ｂ）この新しいアドレスの持続時間が、この内部最小ｔＲＣよりも短く、新しいワード線が、イネーブルにされないときには、この第１のアドレスに関連するＤＲＡＭオペレーションは、継続することができる。
（ｉ）次のアドレス（３番目のアドレス）が、この内部最小ｔＲＣよりも長く、この新しいワード線が、この内部最小ｔＲＣの後にイネーブルにされるときには、この第１のアドレスに関連するＤＲＡＭオペレーションを完了するために十分な時間が存在する。
（ｉｉ）次のアドレス（３番目のアドレス）が、この内部最小ｔＲＣよりも短く、新しいワード線がイネーブルにされないときには、この第１のアドレスに関連するＤＲＡＭオペレーションは、継続することができる。
（３）この測定されたアドレス存続時間が、内部最小ｔＲＣよりも短いときには、次いで新しいワード線はイネーブルにされず、オペレーションは実施されない。
本発明によれば、１Ｔ１Ｃ ＳＲＡＭを制御するためのタイミングを制約する必要性を取り除くことができる。一実施形態においては、本発明のこの態様は、この外部アドレスの第１の部分と第２の部分との間にバッファを組み込んで、タイミングマージンを保証することにより実現することができる。さらに、この外部アドレスは、（１）アドレス持続時間比較と、（２）アクティブ（リフレッシュ）と、（３）アクティブ（リフレッシュ）とを利用するなど、２つの部分の代わりに３つの部分に分割することができる。
４．レイト書込みメカニズム（Ｌａｔｅ Ｗｒｉｔｉｎｇ Ｍｅｃｈａｎｉｓｍ）
このパルス化ワード線スキームを使用して書込みオペレーションを実施するために、このワード線は、適切な時刻にオープンにすべきであり、ワード線のオープン中に、有効なデータを書き込むことができる。
図９は、ＤＲＡＭ書込みオペレーションを制御するための、本発明の一実施形態に関連するタイミング図を示している。従来の設計においては、このデータ書込みは、以下のサイクルで開始されることに留意されたい。したがって、この書込みサイクルにこの読取りサイクルが続く場合、２つのアドレスを保持すべきであり、２つのオペレーションをその次のサイクルで実施すべきである。保持されるこれらの２つのアドレスは、データをこのセルに書き込む以前の１つのアドレスと、このデータを読み出す新しいアドレスとを含んでいる。これらのオペレーションは、チップオペレーションを複雑にし、サイクルタイムを短くしようとする努力を阻むボトルネックを構成する。
これらの問題を克服するために、本発明は、ディスエーブルにされる書込み制御信号（例えば、図９におけるＷＥＢ）に続いて書込みオペレーションを開始し、そこでは、以上で概説した複雑な状況を取り除くことができる。
図１０は、複雑なメモリ制御タイミングおよび回路についての必要性をなくすこの新しい設計概念に基づいた、可能なリフレッシュ期間を伴う可能なページモードサイクルタイムを示している。
５．ＳＲＡＭ互換の１Ｔ１Ｃ ＳＲＡＭの回路実施形態
図１１は、一実施例の実施形態としてＳＲＡＭ互換のダイナミックＲＡＭ１０を、とりわけＳＲＡＭインターフェーシングと互換性があるように構成された１Ｔ１ＣダイナミックＲＡＭを示している。この新しい１Ｔ１Ｃ ＳＲＡＭは、以下のブロックを含んでいる。アドレスバッファ（ＬＳＢ）１２およびアドレスバッファ（ＭＳＢ）１４は、アドレス情報を受け取るが、データおよびコマンドは、コマンドバッファ１６で受け取られる。ＡＴＤジェネレータブロック（ＭおよびＬ）１８、２０は、アドレス遷移検出を生成するように構成される。ＣＭＤジェネレータブロック２２は、コマンドを生成するように構成される。Ａｄｄｉブロック２４は、内部アドレスジェネレータブロックを実現する。デコーダセクションは、内部アドレスを決定し、この実施形態においては、内部行アドレスを復号化するための行デコーダブロック２６と、内部列アドレスを復号化するための列デコーダブロック２８とを含んでいる。
ブロック符号化ブロック（Ｂｌｏｃｋ ｃｏｄｉｎｇ ｂｌｏｃｋ）３０は、メモリブロック選択符号化を実現する。センシング制御ブロック（Ｓｅｎｓｉｎｇ ｃｏｎｔｒｏｌ ｂｌｏｃｋ）３２は、このビット線センス増幅回路および遅延回路を制御するように構成される。Ｓ／Ａイネーブルブロック３４は、ビット線センス増幅器イネーブルを供給する。遅延Ａ回路ブロック３６は、メモリセルリストア（ｍｅｍｏｒｙ ｃｅｌｌ ｒｅｓｔｏｒａｔｉｏｎ）を保証するのに十分な遅延を提供するように構成される。遅延Ｂ回路ブロック３８は、最大ページモードサイクルタイムを保証するのに十分な遅延を提供するように構成される。リストア終了ブロック（Ｅｎｄ ｏｆ ｒｅｓｔｏｒｅ ｂｌｏｃｋ）４０は、セルリストアを終了させるためのタイミングを確立する。
ページモードスタンバイブロック（Ｐａｇｅ Ｍｏｄｅ Ｓｔａｎｄ−ｂｙ ｂｌｏｃｋ）４２は、読取りコマンドまたは書込みコマンドの受け取りに応じて動作するように構成される。ページモードオンブロック（Ｐａｇｅ Ｍｏｄｅ Ｏｎ ｂｌｏｃｋ）４４は、ページモードをイネーブルするように構成される。リフレッシュ制御ブロック４６は、ＤＲＡＭセルリフレッシングを制御するように構成される。アクティブアンドリフレッシュ調停回路ブロック４８は、読取りと、書込みと、リフレッシュとの間で調停を行うように構成される。アドレス持続時間コンパレータブロック（Ａｄｄｒｅｓｓ Ｄｕｒａｔｉｏｎ Ｃｏｍｐａｒａｔｏｒ ｂｌｏｃｋ）５０は、外部アドレス持続時間を内部読取りサイクルタイム（ｔＲＣ）または内部書込みサイクルタイム（ｔＷＣ）と比較するように構成される。ＣＳＬジェネレータ（列選択線）ブロック５２は、列選択線信号を生成するように構成されるが、このＷＬジェネレータ（ワード線）ブロック５４は、そのメモリセルトランジスタゲートを制御するワード線信号を生成するように構成される。データインバッファブロック（Ｄａｔａ Ｉｎ Ｂｕｆｆｅｒ ｂｌｏｃｋ）５６は、このデータを内部でラッチするように構成される。書込みドライバブロック（Ｗｒｉｔｅ Ｄｒｉｖｅｒ ｂｌｏｃｋ）５８は、書込みオペレーションのためのデータをドライブするように構成される。最後に、ＤＲＡＭセル列６０は、（１Ｔ１Ｃ）セル列など、ＤＲＡＭ（ダイナミックランダムアクセスメモリ）セルの列を用いて構成されたこのメモリのコアである。
５．１．読取りコマンド
読取りコマンドの実行中に、この読取りコマンドおよび／またはアドレスは、ＭＳＢ（ｍｏｓｔ ｓｉｇｎｉｆｉｃａｎｔ ｂｙｔｅ最上位バイト）およびＬＳＢ（ｌｅａｓｔ ｓｉｇｎｉｆｉｃａｎｔ ｂｙｔｅ最下位バイト）や他の分割など、別々の部分において処理されることが好ましいアドレス部分を伴って受け取られている。ページモードが、読取りコマンドの後で実施されるときには、このＬＳＢしか変化しないようになることが理解されよう。アクティブアンドリフレッシュ調停回路ブロック４８は、読取りオペレーションを実施すべきか、それともリフレッシュオペレーションを実施すべきかを決定する。リフレッシュオペレーションを要求するリフレッシュ制御ブロック４６に応じて、以下のようになる。
ケース１−チップが、スタンバイモードにあるときには、リフレッシュオペレーションが実施される。
ケース２−読取りオペレーション中には、このリフレッシュオペレーションは、この読取りオペレーションが終了されるまで待つ。
ケース３−読取り要求とリフレッシュ要求との両方が、競合中である場合には、このリフレッシュは、このアドレス持続時間比較時間の間に実施される。
このＡＴＤジェネレータブロック１８、２０は、アドレス遷移を検出するが、ＣＭＤジェネレータブロック２２は、コマンドを生成する。アドレス持続時間コンパレータブロック５０は、アドレス持続時間を測定する。
ケース１−このアドレスが、有効な持続時間である場合、次いで処理は、継続される。
ケース２−このアドレスが、無効な長さである場合には、次いでこの外部アドレスは、無視される（オペレーションは、実施されない）。
Ａｄｄｉブロック２４は、内部で有効なアドレスを生成する。有効な内部アドレスが設定された後に、ページモードスタンバイブロック４２は、イネーブルにされる。このアドレスＭＳＢが、次のサイクルにおいて変化する（非ページモード）場合（ノーマルモードサイクル）に、次いでページモードスタンバイブロック４２は、ディスエーブルにされることになる。次のサイクルにおいてこのＬＳＢしか変化しない場合（ページモードサイクル）には、次いでページモードオンブロック４４が、イネーブルにされる。行デコーダブロック２６は、行（ＷＬ）選択のための有効な内部アドレスを復号化する。列デコーダブロック２８は、列（ＣＳＬ）選択のための有効な内部アドレスを復号化する。ブロック符号化ブロック３０は、有効なメモリ列ブロックを選択する。センシング制御ブロック３２は、ＢＬＳＡ（Ｂｉｔ Ｌｉｎｅ Ｓｅｎｓｅ Ａｍｐｌｉｆｉｅｒ、ビット線センス増幅器）制御信号、および他の関連した信号を生成する。ＷＬジェネレータブロック５４は、この適切なタイミングにおいてこのワード線をイネーブルにする。
Ｓ／Ａイネーブルブロック３４は、ＢＬＳＡイネーブル信号を生成し、この信号の後に読取りオペレーションが実施される。遅延Ａ回路ブロック３６は、遅延時間を生成して、保証されたセルリストアを実現する。リストア終了（ＥＯＲ）ブロック４０は、この読取りオペレーションが終了されるときに、ＷＬジェネレータブロック５４が生成するワード線と、センシング制御ブロック３２からの信号とをディスエーブルにするリストア終了信号を生成する。この後に、このチップは、スタンバイモードに入る。
このアドレスＭＳＢが、次のサイクルにおいて変化する場合、したがってノーマルモードサイクルの場合には、次いでページモードスタンバイブロック４２は、ディスエーブルにされる。有効なコマンドの場合に、このチップオペレーションは、この読取りコマンドの処理に戻り、このコマンドが無効な場合には、このチップは、スタンバイモードに留まる。
このＬＳＢしか、次のサイクルにおいて変化しない場合（ページモードサイクル）に、次いでページモードオンブロック４４は、イネーブルにされる。ページモードオンブロック４４が、デコーダおよびブロックの符号化を制御している場合には、次いで「行デコーダブロック２６は、行（ＷＬ）選択のための有効な内部アドレスを復号化し、列デコーダブロック２８は、列（ＣＳＬ）選択のための有効な内部アドレスを復号化する」と記述している以上のパラグラフにおけるこれらのステップが、反復される。遅延Ｂ回路ブロック３８は、最大ｔＰＭＲＣ（ページモードサイクルタイム）についての保証された遅延タイミングを生成する。アドレスＭＳＢが最大ｔＰＭＲＣに先立って変化する場合に、次いで、ページモードスタンバイブロック４２およびページモードオンブロック４４は、ディスエーブルにされ、この読取りオペレーションは、外部アドレス（ＭＳＢ）が変化した情報を用いて実施されることになる。このアドレスＭＳＢが、ｔＰＭＲＣまで変化しない場合には、次いで遅延Ｂ回路ブロック３８は、リストア終了ブロック４０を制御し、この読取りオペレーションは、遅延Ｂ回路ブロック３８を用いて実施されることになる。
５．２．書込みコマンド
書込みコマンド中に、この書込みコマンドおよび／またはアドレスは、最上位バイト（ＭＳＢ）および最下位バイト（ＬＳＢ）や他の分割など、別々の部分において処理されることが好ましいアドレス部分を伴って受け取られている。ページモードが読取りコマンドの後で実施されるときには、このＬＳＢしか変化しないようになることが理解されよう。アクティブアンドリフレッシュ調停回路ブロック４８は、書込みオペレーションを実施すべきか、それともリフレッシュオペレーションを実施すべきかを決定する。リフレッシュオペレーションを要求するリフレッシュ制御ブロック４６に応じて、以下のようないくつかのケースが起こる可能性がある。
ケース１−チップが、スタンバイモードにあるときには、リフレッシュオペレーションが実施される。
ケース２−書込みオペレーション中には、このリフレッシュオペレーションは、この書込みオペレーションが終了されるまで待つ。
ケース３−書込み要求とリフレッシュ要求との両方が、競合中である場合には、リフレッシュは、このアドレス持続時間比較時間の間に実施される。
このＡＴＤジェネレータブロック１８、２０は、アドレス遷移を検出するが、ＣＭＤジェネレータブロック２２は、コマンドを生成する。アドレス持続時間コンパレータブロックは、アドレス持続時間を測定する。
ケース１−このアドレスが、有効な持続時間である場合、次いで処理は、継続される。
ケース２−このアドレスが、無効な長さである場合には、次いでこの外部アドレスは、無視される（オペレーションは、実施されない）。
この書込みコマンドが、完了すると、Ａｄｄｉブロック２４は、内部で有効なアドレスを生成し、書込みドライバブロック５８は、この書込み（データイン）データをドライブする。有効な内部アドレスが設定された後に、ページモードスタンバイブロック４２は、イネーブルにされる。このアドレスＭＳＢが、次のサイクルにおいて変化する場合（ノーマルモードサイクル）に、次いでページモードスタンバイブロック４２は、ディスエーブルにされることになる。次のサイクルにおいてこのＬＳＢしか変化しない場合（ページモードサイクル）には、次いでページモードオンブロック４４が、イネーブルにされる。行デコーダブロック２６は、行（ＷＬ）選択のための有効な内部アドレスを復号化し、列デコーダブロック２８は、列（ＣＳＬ）選択のための有効な内部アドレスを復号化する。ブロック符号化ブロック３０は、有効なメモリ列ブロックを選択する。センシング制御ブロック３２は、ＢＬＳＡ（ビット線センス増幅器）制御信号、および他の関連した信号を生成する。ＷＬジェネレータブロック５４は、この適切なタイミングにおいてこのワード線をイネーブルにする。
Ｓ／Ａイネーブルブロック３４は、ＢＬＳＡイネーブル信号を生成する。次いで書込みオペレーションが実施される。遅延Ａ回路ブロック３６は、遅延時間を生成して、保証されたセルリストアを実現する。リストア終了（ＥＯＲ）ブロック４０は、この書込みオペレーションが終了されるときに、ＷＬジェネレータブロック５４が生成するワード線と、センシング制御ブロック３２からの信号とをディスエーブルにするリストア終了信号を生成する。その後、このチップは、スタンバイモードに入る。
このアドレスＭＳＢが、次のサイクルにおいて変化し、ノーマルモードサイクルを表している場合には、次いでページモードスタンバイブロック４２は、ディスエーブルにされる。有効なコマンドの場合に、このチップオペレーションは、この書込みコマンドの処理の開始まで戻る。このコマンドが無効な場合には、このチップは、スタンバイモードに留まる。
このＬＳＢしか、次のサイクルにおいて変化しない場合（ページモードサイクル）に、次いでページモードオンブロック４４は、イネーブルにされる。ページモードオンブロック４４が、デコーダおよびブロックの符号化を制御している場合には、次いで「書込みコマンドが完了されるときに、行デコーダブロック２６は、行（ＷＬ）選択のための有効な内部アドレスを復号化し、列デコーダブロック２８は、列（ＣＳＬ）選択のための有効な内部アドレスを復号化する」と記述している以上のパラグラフにおけるこれらのステップが、反復される。遅延Ｂ回路ブロック３８は、最大ｔＰＭＲＣ（ページモードサイクルタイム）についての保証された遅延タイミングを生成する。アドレスＭＳＢが最大ｔＰＭＲＣに先立って変化する場合に、次いで、ページモードスタンバイブロック４２およびページモードオンブロック４４は、ディスエーブルにされ、この書込みオペレーションは、外部アドレス（ＭＳＢ）が変化した情報を用いて実施されることになる。このアドレスＭＳＢが、ｔＰＭＲＣまで変化しない場合には、次いで遅延Ｂ回路ブロック３８は、リストア終了ブロック４０を制御し、この書込みオペレーションは、遅延Ｂ回路ブロック３８を用いて実施されることになる。
５．３．パルス化ワード線オペレーション
図１２は、本発明のパルス化ワード線オペレーションに関連したブロックを示している。ページモードスタンバイブロック４２、ページモードオンブロック４４、および遅延Ｂ回路ブロック３８を含めて、本発明による新しい機能ブロックが、強調して示されている。図１１と異なり、この実施形態は、行デコーダブロック２６と列デコーダブロック２８との代わりに、１つのデコーダブロック２６を有することに留意されたい。図６の従来技術の回路と異なり、この実施形態は、データインラッチブロックまたはアドレスラッチブロックを必要としないことに留意されたい。
パルス化ワード線方法によれば、読取りコマンドまたは書込みコマンドは、最上位バイト（ＭＳＢ）および最下位バイト（ＬＳＢ）や他の分割など、別々の部分において処理されることが好ましいアドレス部分を伴って受け取られている。ページモードが、読取りコマンドまたは書込みコマンドの後に実施されているときには、このＬＳＢしか変化しないようになることが理解されよう。
Ａｄｄｉブロック２４は、有効なアドレスを内部で生成する。有効な内部アドレスが設定された後に、ページモードスタンバイブロック４２は、イネーブルにされる。このアドレスＭＳＢが、次のサイクルで変化する場合（ノーマルモードサイクル）に、次いでページモードスタンバイブロック４２は、ディスエーブルにされることになる。次のサイクルにおいてこのＬＳＢしか変化しない場合（ページモードサイクル）には、次いでページモードオンブロック４４は、イネーブルにされる。
デコーダブロック２６は、有効な内部アドレスを復号化する。ブロック符号化ブロック３０は、有効なメモリ列ブロックを選択する。センシング制御ブロック３２は、ＢＬＳＡ（ビット線センス増幅器）制御信号、および他の関連した信号を生成する。ＷＬジェネレータブロック５４は、この適切なタイミングにおいてこのワード線をイネーブルにする。
Ｓ／Ａイネーブルブロック３４は、ＢＬＳＡイネーブル信号を生成する。次いで読取りオペレーションまたは書込みオペレーションが実施される。遅延Ａ回路ブロック３６は、遅延時間を生成して、保証されたセルリストアを実現する。リストア終了（ＥＯＲ）ブロック４０は、この読取りオペレーションまたは書込みオペレーションが終了されるときに、ＷＬジェネレータブロック５４が生成するワード線と、センシング制御ブロック３２からの信号とをディスエーブルにするリストア終了信号を生成する。この後に、このチップは、スタンバイモードに入る。
このアドレスＭＳＢが次のサイクルにおいて変化し、したがってノーマルモードサイクルである場合には、次いでページモードスタンバイブロック４２は、ディスエーブルにされる。有効なコマンドの場合に、このチップオペレーションは、この読取りコマンドまたは書込みコマンドの処理の開始まで戻る。このコマンドが無効な場合には、このチップは、スタンバイモードに留まる。
このＬＳＢしか、次のサイクルにおいて変化しない場合（ページモードサイクル）には、次いでページモードオンブロック４４は、イネーブルにされる。ページモードオンブロック４４が、デコーダブロック２６およびブロック符号化ブロック３０を制御するために接続される。ページモードオン信号に応じて、これは、「デコーダブロック２６は、有効な内部アドレスを復号化する」と記述している先行するパラグラフに記述されているように、この新しい内部ページアドレスを復号化する。遅延Ｂ回路ブロック３８は、最大ｔＰＭＲＣ（ページモードサイクルタイム）についての保証された遅延タイミングを生成する。アドレスＭＳＢが最大ｔＰＭＲＣに先立って変化する場合に、次いで、ページモードスタンバイブロック４２およびページモードオンブロック４４は、ディスエーブルにされ、この読取りオペレーションまたは書込みオペレーションは、外部アドレス（ＭＳＢ）が変化した情報を用いて実施されることになる。このアドレスＭＳＢが、ｔＰＭＲＣまで変化しない場合には、次いで遅延Ｂ回路ブロック３８は、リストア終了ブロック４０を制御し、この読取りオペレーションまたは書込みオペレーションは、保証されたセルリストアのための十分な遅延時間を提供する遅延Ａ回路ブロック３６を用いて実施されることになる。
５．４．アドレス持続時間比較オペレーション
図１３は、本発明のリフレッシュオペレーションに関連したブロックを示している。本発明において追加されたアドレス持続時間コンパレータブロック５０が、示されている。この実施形態は、図１１の分かれたＭＳＢアドレスバッファ１２、ＬＳＢアドレスバッファ１４の代わりに、単一のアドレスバッファブロック１２を有することに留意されたい。同様に、この実施形態は、図１１のＭＳＢ ＡＴＤジェネレータ１８、ＬＳＢ ＡＴＤジェネレータ２０の代わりに単一のＡＴＤジェネレータ１８を利用している。さらに、この実施形態は、図１１に例示されるような行デコーダブロック２６と列デコーダブロック２８の代わりに単一のデコーダブロック２６を有する。明確にするために、いくつかの他のブロックについては、この実施形態から省略されている。
読取りコマンドまたは書込みコマンド中に、読取りコマンドまたは書込みコマンドについてのアドレスが、受け取られている。アクティブアンドリフレッシュ調停回路ブロック４８は、リフレッシュオペレーションを要求するリフレッシュ制御ブロック４６に応じて、アクセス（読取りまたは書込み）オペレーションを実施すべきか、それともリフレッシュオペレーションを実施すべきかを決定する。以下のケースについて考察する必要がある。
ケース１−チップが、スタンバイモードにあるときには、リフレッシュオペレーションが実施される。
ケース２−書込みオペレーション中には、このリフレッシュオペレーションは、この読取りオペレーションまたは書込みオペレーションが終了されるまで待つ。
ケース３−読取り要求または書込み要求とリフレッシュ要求との両方が、競合中である場合には、リフレッシュは、このアドレス持続時間比較時間の間に実施される。
このＡＴＤジェネレータブロック１８は、アドレス遷移を検出するが、ＣＭＤジェネレータブロック２２は、コマンドを生成する。アドレス持続時間コンパレータブロック５０は、アドレス持続時間を測定する。アドレス持続時間に基づいた以下のケースについて考察する必要がある。
ケース１−このアドレスが、有効な持続時間である場合、次いで処理は、継続される。
ケース２−このアドレスが、無効な長さである場合には、次いでこの外部アドレスは、無視される（オペレーションは、実施されない）。
この読取りコマンドまたは書込みコマンドが、完了されるときに、Ａｄｄｉブロック２４は、有効なアドレスを内部で生成する。このデコーダ（行デコーダブロック２６および列デコーダブロック２８）は、有効な内部アドレスを復号化する。ブロック符号化ブロック３０は、有効なメモリ列ブロックを選択する。
５．５．レイト書込みオペレーション
図１４は、本発明のレイト書込みオペレーションを説明するためのブロック図を示している。図６の従来のメモリに示すアドレスラッチブロックおよびデータインラッチブロックは、本発明のレイト書込みスキームには含まれないことに留意されたい。さらに、この実施形態は、図１１の分かれたＭＳＢアドレスバッファ１２、ＬＳＢアドレスバッファ１４の代わりに、単一のアドレスバッファブロック１２を有することにも留意されたい。同様に、この実施形態は、図１１のＭＳＢ ＡＴＤジェネレータ１８、ＬＳＢ ＡＴＤジェネレータ２０の代わりに単一のＡＴＤジェネレータ１８しか必要としていない。機能を明確にするために、いくつかのリフレッシュに関連した回路については、この実施形態から省略されている。
書込みコマンド中には、アドレスが受け取られている。この書込みコマンドが完了されるとき、Ａｄｄｉブロック２４は、有効なアドレスを内部で生成し、書込みドライバブロック５８は、この書込み（データイン）データをドライブする。行デコーダブロック２６は、行（ＷＬ）選択のための有効な内部アドレスを復号化し、列デコーダブロック２８は、列（ＣＳＬ）選択のための有効な内部アドレスを復号化する。（この図には示していない）センシング制御ブロック３２は、ＢＬＳＡ（ビット線センス増幅器）制御信号、および他の関連した信号を生成する。ＷＬジェネレータブロック５４は、適切なタイミングにおいて、このワード線をイネーブルにする。
（この図には示していない）Ｓ／Ａイネーブルブロック３４は、ＢＬＳＡイネーブル信号を生成する。次いで書込みオペレーションが実施される。この遅延回路は、遅延時間を生成して、保証されたセルリストアを実現する。（この図には示していない）リストア終了（ＥＯＲ）ブロック４０は、この書込みオペレーションが終了されるときに、ＷＬジェネレータブロック５４が生成するワード線と、（この図には示していない）センシング制御ブロック３２からの信号とをディスエーブルにするリストア終了信号を生成する。この後に、このチップは、スタンバイモードに入る。
５．６．リフレッシュを伴うページモードサイクルタイミング
以下では、ページモードサイクルタイミングおよびリフレッシュを示す図１０のタイミング図の態様について、さらに詳細に説明している。
サイクル１は、このアドレスのアドレスＭＳＢおよびＬＳＢが変化するノーマルサイクル（ｎｏｒｍａｌ ｃｙｃｌｅ）を表している。このワード線がイネーブルにされ、ある遅延後にリストア終了信号が、遅延Ａ回路ブロック３６からの出力に応じてリストア終了ブロック４０によって生成される。このワード線は、このリストアエンド信号によって自動的にディスエーブルにされる。リフレッシュアクションは、この残りの時間に実施することができる。このページモードスタンバイ信号は、ＷＬジェネレータブロック５４からのワード線イネーブル信号に応じて生成することができる。
（このアドレスＬＳＢしか変化しない）サイクル２内のページサイクルにおいては、ページモードオンブロック４４は、ＬＳＢアドレス情報と、ページモードスタンバイブロック４２の出力とに応じてアクティブ化することができる。ページモードオンブロック４４の出力は、以前のワード線をイネーブルにし、リストア終了ブロック４０を制御することができ、したがってこの出力は、このワード線をディスエーブルにはしない。
これがノーマルサイクルである（ＭＳＢが変化する）場合、次いでページモードスタンバイブロック４２が、ディスエーブルにされる。このアドレスが有効な場合には、次いでサイクル１のアクションが続く。
ＭＳＢ変化を有する、ノーマルサイクルを含むサイクルＮにおいては、ページモードスタンバイブロック４２およびページモードオンブロック４４が、ディスエーブルにされる。このワード線は、ディスエーブルにされる。このアドレスが有効な場合には、次いでサイクル１のアクションが続く。
サイクルＮ−１においては、以前のアクティビティがない場合に、次いで遅延Ｂ回路ブロック３８からの出力は、リストア終了ブロック４０をイネーブルにし、このワード線はディスエーブルにされる。
本発明は、スタティックＲＡＭプロトコルと完全に互換するダイナミックＲＡＭに対してインターフェースするためのいくつかのメカニズムを提供していることを理解されたい。本発明によるメモリデバイスは、１Ｔ１Ｃ ＳＲＡＭに固有の非常に多くの動作上の制約に従う必要のない用途に利用することができ、それによってアクセス速度を増大させながら、複雑さを低下させることができる。
以上の説明は多くの詳細を含んでいるが、これらについては、本発明の範囲を限定するものと解釈すべきではなく、これらは、単に本発明の現在の好ましい実施形態の一部についての例証を提供しているにすぎない。したがって、本発明の範囲は、当業者には明らかになり得る他の実施形態を完全に包含し、本発明の範囲は、その結果、添付の特許請求の範囲以外の何によっても限定されるべきでないことが理解されよう。添付の特許請求の範囲においては、単数形で表された１つの要素についての言及は、明示的にそのように述べていない限り、「１つのみ」を意味するのでなく、正確に言えば「１つまたは複数」を意味することを意図している。当業者に知られている、前述の好ましい実施形態のうちの要素に対する構造的等価形態および機能的等価形態は、言及することにより本明細書中に明白に組み込まれており、本特許請求の範囲によって包含されることを意図している。さらに、本特許請求の範囲が包含すべきデバイスまたは方法は、本発明によって解決すべきことが求められる各問題およびすべての問題に対処している必要はない。さらに、本発明の開示において、どのような要素、構成要素、または方法ステップも、この要素、構成要素、または方法ステップが、本特許請求の範囲中で明示的に列挙されているかどうかにかかわらず、公開することを意図してはいない。この要素が、フレーズ「ための手段（ｍｅａｎｓ ｆｏｒ）」を使用して明示的に列挙されていない限り、本明細書中の請求要素は、３５Ｕ．Ｓ．Ｃ．１１２、６節（ｓｉｘ ｐａｒａｇｒａｐｈ）の条項の下で解釈すべきではない。
従来のダイナミックランダムアクセスメモリオペレーション中における異なるアドレス指定期間のタイミング図である。 従来のダイナミックランダムアクセスメモリオペレーション内のいつでも行うことができるリフレッシュアクティビティのタイミング図である。 従来のダイナミックランダムアクセスメモリ内におけるページモードサイクルタイミングのタイミング図である。 従来のパルス化ワード線スキームのブロック図である。 従来のリフレッシュスキームのブロック図である。 従来のレイト書込みスキームのブロック図である。 本発明の一態様によるアドレス検出およびセルデータリフレッシングのタイミング図である。 本発明の一態様によるワード線遮断タイミングのタイミング図である。 本発明の一態様によるレイト書込みタイミングのタイミング図である。 本発明の一態様によるページサイクルタイミングのタイミング図である。 本発明の一実施形態によるスタティックＲＡＭインターフェーシングのために構成されたダイナミックＲＡＭのブロック図である。 本発明の一実施形態によるパルス化ワード線方法のブロック図である。 本発明の一実施形態によるリフレッシュ方法のブロック図である。 本発明の一実施形態によるレイト書込み方法のブロック図である。

Claims (27)

  1. スタティックメモリをシミュレートするように構成された、ダイナミックメモリセルを有するメモリ回路であって、
    ダイナミックメモリセルの列と、
    アドレス情報およびコマンド情報を受け取り、内部アドレスを生成するように構成された内部アドレス生成回路と、
    前記内部アドレスを受け取り、前記ダイナミックメモリセルに対するアクセスを制御するためのデコーダ回路と、
    前記デコーダ回路によってトリガされるときに、前記ダイナミックメモリに対するワード線出力を生成するための手段であって、非ページモードにおけるときには、最大サイクルタイム（ｔＲＣ）に応じて、ページモードにおけるときには、最大ページモードサイクルタイム（ｔＰＭＲＣ）に応じて終了される手段と
    を備えるメモリ回路。
  2. 前記ダイナミックメモリセルが、メモリビットごとに単一のトランジスタおよびキャパシタ（１Ｔ１Ｃ）を備える、請求項１に記載のメモリ回路。
  3. 内部持続時間に対して外部アドレス持続時間を比較して、無効なアドレス持続時間を検出し、そして、関連するオペレーションを無視するための手段をさらに備える、請求項１に記載のメモリ回路。
  4. 書込み制御信号のディスエーブル化に続いて、書込みオペレーションを開始する手段をさらに備える、請求項１に記載のメモリ回路。
  5. 複数のダイナミックランダムアクセスメモリ（ＤＲＡＭ）セルと、
    前記ＤＲＡＭセルに接続され、
    リフレッシュ隠蔽を実現する、ページモードおよび非ページモードに応じたワード線のパルス化オペレーション、
    無効長のアドレスに関連するオペレーションを無視するアドレス持続時間比較、
    書込み制御信号のディスエーブル化に続く書込みオペレーションの実施
    のうちの１つまたは複数を実施するように構成された回路を組み込んだ、読取りオペレーション、書込みオペレーションおよびリフレッシュオペレーションを実施するための回路を有するインターフェース回路と
    を備えるメモリデバイス。
  6. 前記インターフェース回路が、スタティックランダムアクセスメモリ（ＳＲＡＭ）と互換性のあるアドレス信号、データ信号および制御信号を受け取るように構成される、請求項５に記載のメモリデバイス。
  7. 前記ダイナミックメモリセルが、メモリビットごとに単一のトランジスタおよびキャパシタ（１Ｔ１Ｃ）を備える、請求項５に記載のメモリデバイス。
  8. 前記インターフェース回路が、パルスを用いて前記ワード線をアクティベートし、または所望の時間経過後に前記ワード線を自動的に遮断するように構成される、請求項５に記載のメモリデバイス。
  9. 前記インターフェース回路が、ページモードにおいて最大ページモードサイクルタイム（ｔＰＭＲＣ）に達した後に、前記ワード線のパルスをディスエーブルにするように構成される、請求項８に記載のメモリデバイス。
  10. 前記インターフェース回路が、コマンドに応じて、または後続のアドレスの受け取りに応じて、前記ワード線をディスエーブルにするように構成される、請求項８に記載のメモリデバイス。
  11. ページモードにおいて、最大ページモードサイクルタイム（ｔＰＭＲＣ）前にディスエーブルが起きる場合には、前記インターフェース回路が、次のアドレスにおいて前記ワード線をディスエーブルにするように構成される、請求項１０に記載のメモリデバイス。
  12. 前記インターフェース回路が、有効なアドレスを検出するための前記アドレス持続時間比較を実施し、前記アドレスが少なくとも内部最小ｔＲＣ持続時間の間は有効であるアクセスを可能とするように構成される、請求項５に記載のメモリデバイス。
  13. 前記アドレス持続時間比較が、カウンタ回路によって実施される、請求項１２に記載のメモリデバイス。
  14. 複数のダイナミックランダムアクセスメモリ（ＤＲＡＭ）セルと、
    前記ＤＲＡＭセルに接続され、読取りオペレーション、書込みオペレーションおよびリフレッシュオペレーションを実施するための回路を有するインターフェース回路と、
    無効な長さで受け取られるアドレスに関連するオペレーションを無視するように構成されたアドレス持続時間比較回路と
    を備えるメモリデバイス。
  15. 書込み制御信号のディスエーブル化に続いて、書込みオペレーションを実施するように構成されたレイト書込み回路をさらに備える、請求項１４に記載のメモリデバイス。
  16. ページモードおよび非ページモードに応じて、ワード線を動作させて、リフレッシュ隠蔽を実現するパルスを生成するように構成されたワード線ジェネレータ回路をさらに備える、請求項１４に記載のメモリデバイス。
  17. 前記ワード線ジェネレータ回路が、パルスを用いてアクティベートされ、または所望の時間経過後に自動的に遮断される、請求項１６に記載のメモリデバイス。
  18. 前記ワード線ジェネレータ回路が、ページモードにおいて、最大ページモードサイクルタイム（ｔＰＭＲＣ）に達した後に前記ワード線パルスをディスエーブルにする、請求項１７に記載のメモリデバイス。
  19. 前記ダイナミックメモリセルが、メモリビットごとに単一のトランジスタおよびキャパシタ（１Ｔ１Ｃ）を備える、請求項１４に記載のメモリデバイス。
  20. 複数のダイナミックランダムアクセスメモリ（ＤＲＡＭ）セルと、
    前記ＤＲＡＭセルに接続され、読取りオペレーション、書込みオペレーションおよびリフレッシュオペレーションを実施するための回路を有するインターフェース回路と、
    書込み制御信号のディスエーブル化に続いて、書込みオペレーションを実施するように構成されたレイト書込み回路と
    を備えるメモリデバイス。
  21. 無効な長さで受け取られるアドレスに関連するオペレーションを無視するように構成されたアドレス持続時間比較回路をさらに備える、請求項２０に記載のメモリデバイス。
  22. ページモードおよび非ページモードに応じて、ワード線を動作させて、リフレッシュ隠蔽を実現するパルスを生成するように構成されたワード線ジェネレータ回路をさらに備える、請求項２０に記載のメモリデバイス。
  23. スタティックメモリをシミュレートするように構成された、ダイナミックメモリセルを有するメモリ回路であって、
    ダイナミックメモリセルの列と、
    アドレス情報およびコマンド情報を受け取り、内部アドレスを生成するように構成された内部アドレス生成回路と、
    前記内部アドレスを受け取り、前記ダイナミックメモリセルに対するアクセスを制御するためのデコーダ回路と、
    前記デコーダ回路によってトリガされるときに、前記ダイナミックメモリに対するワード線を出力し、非ページモードにおけるときには、最大サイクルタイム（ｔＲＣ）に応じて、ページモードにおけるときには、最大ページモードサイクルタイム（ｔＰＭＲＣ）に応じて終了されるワード線制御回路と、
    内部持続時間に対して外部アドレス持続時間を比較して、無効なアドレス持続時間を検出し、そして、関連するメモリオペレーションを無視するように構成されたアドレス持続時間比較回路と、
    ダイナミックメモリセルの前記列に対する書込み制御信号のディスエーブル化に続いて、書込みオペレーションを開始するように構成されたレイト書込み回路と
    を備えるメモリ回路。
  24. 前記ダイナミックメモリセルが、メモリビットごとに単一のトランジスタおよびキャパシタ（１Ｔ１Ｃ）を備える、請求項２３に記載のメモリ回路。
  25. 前記ワード線制御回路が、コマンドに応じて、または後続のアドレスの受け取りに応じてディスエーブルされるように構成される、請求項２３に記載のメモリ回路。
  26. ページモードにおいて、最大ページモードサイクルタイム（ｔＰＭＲＣ）より前にディスエーブルが起きる場合に、前記ワード線制御回路が、次のアドレスにおいてディスエーブルにされるように構成される、請求項２５に記載のメモリ回路。
  27. 複数のダイナミックランダムアクセスメモリセルを外部アドレス信号、データ信号、および制御信号にインターフェースする方法であって、
    メモリにアクセスするために、ワード線をパルス化するステップであって、他のワード線がリフレッシュオペレーションのために使用可能であるステップと、
    外部アドレス信号の持続時間が、最小ｔＲＣサイクルタイム以上であることを検出することに対応して、与えられたアクセスのためにワード線をイネーブルにするステップと、
    書込み制御信号がディスエーブルにされた後に、書込みオペレーションを開始するステップと
    を含む方法。
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