CN114121112A - 半导体装置中的气泡破裂寄存器 - Google Patents

半导体装置中的气泡破裂寄存器 Download PDF

Info

Publication number
CN114121112A
CN114121112A CN202110979658.1A CN202110979658A CN114121112A CN 114121112 A CN114121112 A CN 114121112A CN 202110979658 A CN202110979658 A CN 202110979658A CN 114121112 A CN114121112 A CN 114121112A
Authority
CN
China
Prior art keywords
address
slot
data
write
register
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110979658.1A
Other languages
English (en)
Inventor
何源
杨璞
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN114121112A publication Critical patent/CN114121112A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604—Improving or facilitating administration, e.g. storage management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4082—Address Buffers; level conversion circuits

Abstract

本申请涉及半导体装置中的气泡破裂寄存器。一种示范性寄存器电路，其包括多个时隙以存储相应的地址和数据对。在写操作期间，在被指示为空的多个时隙中的特定时隙之前的所述多个时隙中的每个时隙被移位一个时隙以填充所述特定时隙，使得所述多个时隙的第一端时隙可用于接收新的写地址和数据对。在所述特定时隙之后的所述多个时隙中的每个时隙保留现有的地址和数据对。

Description

半导体装置中的气泡破裂寄存器
技术领域
本公开总体涉及半导体装置，更具体地说，涉及半导体装置中的气泡破裂寄存器。
背景技术
在一些实例中，半导体装置可以使用寄存器来存储有限量的信息。一种类型的寄存器是先进先出(FIFO)寄存器。在FIFO寄存器中，数据按时间顺序移位通过寄存器，使得当满时，在接收到新数据时，最旧的数据被推出。当从FIFO寄存器中的特定时隙消耗数据时，该时隙变空。然而，由于FIFO寄存器的体系结构包括在第一端时隙处将新数据移入寄存器并在第二端时隙处将旧数据移出，所以空时隙保留在寄存器中直到其移出旧端时隙。这可能会导致空数据时隙无法被填充，从而导致FIFO寄存器的使用效率低下。
发明内容
根据本申请的一方面，提供了一种设备。该设备包含：寄存器电路，其包含多个时隙以存储相应的地址和数据对，其中，在写操作期间，在被指示为空的多个时隙中的特定时隙之前的多个时隙中的每个时隙被移位一个时隙以填充特定时隙，使得多个时隙中的第一端时隙可用于接收新的写地址和数据对，其中在特定时隙之后的多个时隙中的每个时隙保留现有的地址和数据对。
根据本申请的另一方面，提供了一种设备。该设备包含：旗标路径电路，其被配置为维持对应于寄存器的第一相应时隙的第一旗标信号，对应于寄存器的第二相应时隙的第二旗标信号及对应于寄存器的位于第一与第二相应时隙之间的第三相应时隙的第三旗标信号，其中第一、第二及第三旗标信号被配置为分别指示第一、第二及第三数据时隙是否为空；地址路径电路，其包含：第一锁存电路，其对应于第一时隙且被配置为存储第一地址；第二锁存电路，其对应于第二时隙且被配置为存储第二地址；以及第三锁存电路，其对应于第三时隙且被配置为存储第三地址，其中，在写操作期间，并且响应于第一和第二旗标信号指示第一和第二时隙具有有效数据且第三旗标信号指示第三时隙为空，响应于第三旗标信号指示第三时隙为空，将第一地址移位到第三锁存电路，以将第一地址存储为第三地址，并且将新的写地址移位到第一锁存电路，作为第一地址，其中，在写操作期间，基于第一地址到第三锁存电路的移位，转换第三旗标信号以指示第三时隙包含有效数据。
根据本申请的又一方面，提供了一种方法。该方法包含：在写操作期间：将移位寄存器的多个时隙中的在多个时隙中的被指示为空的特定时隙之前的每个时隙移位一个时隙以填充特定时隙，使得多个时隙中的第一端时隙可用；将新的写地址和数据对移入第一端时隙；以及在特定时隙之后的时隙中保留现有的地址和数据对。
附图说明
图1是根据本公开的实施例的半导体装置100的示意性框图。
图2是根据本公开的实施例的计算系统200的框图。
图3A是根据本公开的实施例的用于处理写命令的半导体装置的逻辑电路300的框图。
图3B是根据本公开的实施例的用于处理读命令的半导体装置的逻辑电路301的框图。
图4是根据本公开的实施例的半导体装置的气泡破裂寄存器电路的示意性框图。
图5描绘了根据本公开的实施例的执行写操作的图4的气泡破裂寄存器电路的一部分的示意性框图。
图6描绘了根据本公开的实施例的执行读操作的图4的气泡破裂寄存器电路的一部分的示意性框图。
图7包括根据本公开的实施例的与气泡破裂寄存器相关联的读和写存取的示范性时序图。
具体实施方式
本公开描述了气泡破裂寄存器或缓冲器体系结构的实例，其被配置为通过选择性地移位所接收的数据以填充空时隙来完全使用寄存器，而不必等待直到空时隙被移出端时隙。气泡破裂寄存器体系结构包括旗标电路和至少一个数据类型电路。旗标电路包括对应于寄存器中的每一时隙的相应旗标，旗标被配置为指示寄存器中的特定时隙当前是否保持有效数据，且数据电路包括对应于每一时隙的相应电路以保持所接收的数据。因此，对于特定时隙，相应旗标指示存储在相应数据电路中的数据是否有效。当特定时隙的相应旗标指示数据无效(例如，寄存器中的空时隙或气泡)时，将新数据移位到寄存器中可导致通过将现有数据从先前时隙移位一个时隙来填充空时隙，使得第一端时隙变得可用于移入新数据，而存储有效数据的后续时隙保持不受影响。例如，寄存器中可以包括四个数据时隙，除了第三时隙之外，所有时隙都保持有效数据。当接收到新数据时，来自第二时隙的数据可以移位以填充空的第三时隙，来自第一时隙的数据可以移位以替换第二时隙中的数据，并且新数据可以移位到第一时隙中。在该实例中，第四时隙可以保持不受移位的影响。
在一些实例中，可利用气泡破裂寄存器来将有限子集的地址和写数据信息存储在可配置成以低等待时间模式操作的半导体装置中。也就是说，在低等待时间模式中，半导体装置可利用气泡破裂寄存器来存储写数据以代替执行存储器阵列存取以执行读或写命令。低等待时间操作模式可被配置为支持某些类型的应用程序(例如，人工智能(AI)或机器学习(ML)应用程序)的全速计算。由这些应用程序执行的计算可以是需要频繁存取新生成的数据的迭代、数据密集型计算。
以下阐述某些细节以提供对本公开的实施例的充分理解。然而，所属领域的技术人员将了解，可在没有这些特定细节的情况下实践本公开的实施例。此外，本文所描述的本公开的特定实施例是以实例的方式提供，且不应用于将本公开的范围限于这些特定实施例。在其它情况下，为了避免不必要地模糊本公开，没有详细示出公知的电路、控制信号、时序协议和软件操作。
图1是根据本公开的实施例的半导体装置100的示意性框图。例如，半导体装置100可以包括芯片135。芯片135可以包括时钟输入电路105、内部时钟生成器107、地址命令输入电路115、地址解码器120、命令解码器125、控制电路121、低等待时间寄存器122、多个行解码器130，包括读出放大器150和传输门195的存储器单元阵列145、多个列解码器140、多个读/写放大器165、输入/输出(I/O)电路170和电压生成器190。半导体装置100可以包括多个外部端子，包括耦合到命令/地址总线110的地址和命令端子、时钟端子CK和/CK、数据端子DQ、DQS和DM，以及电源端子VDD、VSS、VDDQ和VSSQ。芯片135可以安装在衬底上，例如，存储器模块衬底、母板等。
存储器单元阵列145包括多个存储体BANK0-N，每一存储体BANK0-N都包括多个字线WL、多个位线BL和布置在多个字线WL与多个位线BL的交叉点处的多个存储器单元MC。存储体BANK0-N的数目可包括2、4、8、16或任何其它数目的存储体。存储体BANK0-N中的每一个可划分为两个或两个以上存储器平面(例如，列平面)，其可由来自列解码器140的列选择CS信号选择。在一些实例中，存储体BANKO-N中的每一个可包括2、4、8、16、32个等列平面。每个存储体的字线WL的选择由相应的行解码器130执行，而位线BL的选择由相应的列解码器140执行。多个读出放大器150被定位用于它们相应的位线BL，并通过用作开关的传输门TG 195耦合到至少一个相应的本地I/O线，本地I/O线进一步耦合到至少两个主I/O线对中相应的一个。
地址/命令输入电路115可经由命令/地址总线110在命令/地址端子处从外部接收地址信号和存储体地址信号，且将地址信号和存储体地址信号传输到地址解码器120。地址解码器120可以对从地址/命令输入电路115接收到的地址信号进行解码，并且向行解码器130提供行地址信号XADD，并且向列解码器140提供列地址信号YADD。地址解码器120还可接收存储体地址信号并将存储体地址信号BADD提供到行解码器130和列解码器140。
地址/命令输入电路115可经由命令/地址总线110在命令/地址端子处从外部(例如，存储器控制器105)接收命令信号且将命令信号提供到命令解码器125。命令解码器125可以对命令信号进行解码并生成各种内部命令信号。例如，内部命令信号可包括用以选择字线的行命令信号、用以选择位线的列命令信号(例如，读命令或写命令)和/或用以启用控制电路121和/或低等待时间寄存器122的使用的低等待时间使能位。
通常，当发出读命令且及时与读命令一起提供行地址和列地址时，从存储器单元阵列145中由行地址和列地址指定的存储器单元读取读数据。读/写放大器165可以接收读数据DQ，并将读数据DQ提供给IO电路170。IO电路170可经由数据端子DQ，将读数据DQ与DQS处的数据选通信号和/或DM处的数据掩码信号一起提供到外部。类似地，当发出写命令且及时与写命令一起提供行地址和列地址时，输入/输出电路170可在数据端子DQ处接收写数据，并且在DQS处一起接收数据选通信号和/或在DM处接收数据掩码信号，且经由读/写放大器165，将写数据提供到存储器单元阵列145。因此，可将写数据写入到由行地址和列地址指定的存储器单元中。
然而，在一些实例中，半导体装置100可被配置为通过使用低等待时间寄存器122来执行读或写命令而在低等待时间模式下操作，而非执行存储器单元阵列145存取以执行读或写命令。控制电路121可被配置为确定半导体装置100是处于低等待时间模式(例如，第一模式)还是处于正常模式(例如，第二模式)。低等待时间操作模式可被配置为支持某些类型的应用程序(例如，人工智能(AI)或机器学习(ML)应用程序)的全速计算。由这些应用程序执行的计算可以是需要频繁存取新生成的数据的迭代、数据密集型计算。低等待时间寄存器122可以包括能够存储地址和数据信息的有限子集的寄存器。因此，为了支持某些应用程序，而不是将某些数据写入到存储器单元阵列145，控制电路121可被配置为导致从低等待时间寄存器122读取数据或将数据写入到低等待时间寄存器122。低等待时间寄存器122的操作可以是同步的，并且响应于从内部时钟生成器107提供的LCLK信号。
控制电路121可确定是否应使用低等待时间模式(例如，使用低等待时间寄存器122)或正常模式(例如，使用存储器单元阵列145)执行存取命令。在一些实例中，处理器单元(例如，存储器控制单元、存储器处理单元、图形处理单元、中央处理单元、通用图形处理单元、片上系统、现场可编程门阵列，或任何其它类型的处理单元)可以经由包括在命令和地址信息中的一或多个位(例如，低等待时间使能位)来引导半导体装置100使用低等待时间模式来执行存取命令，所述命令和地址信息可以经由命令和地址总线110被提供给半导体装置100。
控制电路121可解码命令和地址信息以确定低等待时间使能位的值。响应于具有启用低等待时间操作模式的第一值的低等待时间使能位，控制电路121可以将与命令和地址信息一起接收的命令(例如，读或写)的执行引导到低等待时间寄存器122，要么与将命令的执行引导到存储器阵列145并行地，要么作为将命令的执行引导到存储器阵列145的补充。
例如，当处于基于低等待时间使能位的低等待时间操作模式中，且当命令是读命令时，控制电路121可提供低等待时间使能位和读命令以使低等待时间寄存器122能够将与命令和地址信息(例如，从地址解码器120提供的)一起接收的地址与存储在低等待时间寄存器122中的地址进行比较。如果检测到匹配，则低等待时间寄存器122可响应于读命令向IO电路170提供存储在低等待时间寄存器122中的相应读数据。在还将地址提供到存储体逻辑电路(例如，行解码器130和/或列解码器140)以启动对存储器单元阵列145的存取的实例中，如果在低等待时间寄存器122中发现地址匹配，那么低等待时间寄存器122可提供“未检测到匹配”信号unMATCH(例如，低态有效)以致使存储器单元阵列145存取过程暂停或停止。如果未找到匹配，则低等待时间寄存器可设置unMATCH信号，这可使存储体逻辑电路继续存储器单元阵列145存取过程，以基于地址从存储器单元阵列145检索数据。除了能够更快地提供数据(例如，与存储器单元阵列145的存取相比，具有较低等待时间)之外，被配置为在启动存取线(例如，列选择线、字线和/或位线BL和/BL)和/或读出放大器150之前停止存储器单元阵列145存取的低等待时间寄存器122可减少存储器中的功率消耗，以及可减少对行锤击攻击(row hammer)的敏感性。
当处于基于低等待时间使能位的低等待时间操作模式中且当命令是写命令时，控制电路121可提供低等待时间使能信号、写命令和写使能信号；地址解码器120可以提供地址；而IO电路170可以向低等待时间寄存器122提供相应的写数据用于存储。作为响应，低等待时间寄存器122可以在可用时隙中存储从IO电路170接收的地址和写数据。在一些实例中，如果没有可用的时隙，那么控制电路121可基于地址，使写数据被写入到存储器单元阵列145。控制电路121可以基于从低等待时间寄存器122提供的寄存器满信号REF FULL，来确定是否有时隙可用。在其它实例中，当REG FULL信号指示低等待时间寄存器122已满时，控制电路121可使数据被从低等待时间寄存器122推送到存储器单元阵列145。在一些实例中，如果低等待时间寄存器122包括对应于所接收地址的先前存储的数据，那么可将先前存储的数据标记为无效，且可将新地址和写数据存储在新时隙中。将写数据存储在低等待时间寄存器122中的过程比将写数据存储在存储器单元阵列145中更快，且与存取存储器单元阵列145中存储的写数据相比，提供对存储的写数据的更快存取，这可改进某些应用程序的效率。
在一些实例中，寄存器122包括气泡破裂寄存器或缓冲器体系结构，其被配置成通过选择性地移位所接收的数据以填充空时隙来完全使用寄存器122，而不必等待直到空时隙被移出端时隙。因此，寄存器122包括旗标路径电路、地址路径电路和写数据路径电路。旗标路径电路包括相应旗标锁存电路，其被配置为提供对应于寄存器122中的每一时隙的相应旗标信号。每一相应旗标被配置为提供关于寄存器中的特定时隙当前是否保存有效地址和数据的指示。地址路径电路包含对应于寄存器122的时隙的第一组相应锁存电路，以存储接收到的写地址。数据路径电路包括对应于寄存器122的时隙的第二组相应的锁存器型电路，每个锁存器型电路被配置成存储所接收的写数据。旗标信号转换以响应于写和地址数据被移位到相应时隙中而指示相应时隙具有有效的相应写和地址数据，且被配置为响应于较新的写地址和与写地址匹配的数据被写入到不同时隙中或响应于从相应时隙读取写数据而转换以指示相应时隙为空。当特定时隙的相应旗标指示地址和写数据无效时(例如，寄存器122中的空时隙或气泡)，将新数据移位到寄存器122中可导致通过将现有地址和写数据从先前时隙移位一个时隙来填充空时隙，使得第一端时隙变得可用于移入新地址和写数据，而存储有效地址和写数据的后续时隙保持不受影响。例如，寄存器122可以包括四个数据时隙，除了第三时隙之外，所有时隙都保持有效地址和写数据。当接收到新地址和写数据时，来自第二时隙的地址和写数据可移位以填充空的第三时隙，来自第一时隙的地址和写数据可移位以替换第二时隙中的地址和写数据，且新地址和写数据可移位到第一时隙中。在这个实例中，保持在第四时隙中的地址和写数据可以保持不受移位的影响。
转向对包括在半导体器件100中的外部端子的说明，时钟端子CK和/CK可以分别接收外部时钟信号和互补的外部时钟信号。外部时钟信号(包括互补的外部时钟信号)可以被提供给时钟输入电路105。时钟输入电路105可以接收外部时钟信号并生成内部时钟信号ICLK。时钟输入电路105可以向内部时钟生成器107提供内部时钟信号ICLK。内部时钟生成器107可以基于从地址/命令输入电路115接收到的内部时钟信号ICLK和时钟使能信号CKE来生成相位控制的内部时钟信号LCLK。尽管不限于此，但是DLL电路可以用作内部时钟生成器107。内部时钟生成器107可以向IO电路170提供相位控制的内部时钟信号LCLK。IO电路170可以使用相位控制器内部时钟信号LCLK作为用于确定读数据的输出定时的定时信号。
电源端子可以接收电源电压VDD和VSS。这些电源电压VDD和VSS可以提供给电压生成器电路190。电压生成器电路190可以基于电源电压VDD和VSS，生成各种内部电压VPP、VOD、VARY、VPERI等。内部电压VPP主要用于行解码器130中，内部电压VOD和VARY主要用于包括在存储器单元阵列145中的读出放大器150中，且内部电压VPERI用于许多其它电路块中。电源端子还可以接收电源电压VDDQ和VSSQ。IO电路170可以接收电源电压VDDQ和VSSQ。例如，电源电压VDDQ和VSSQ可以分别是与电源电压VDD和VSS相同的电压。然而，专用电源电压VDDQ和VSSQ可用于IO电路170。
图2是根据本公开的实施例的计算系统200的框图。计算系统200包括与高速缓存206和DRAM 210通信的处理器单元204。DRAM 210可以包括被配置用于低等待时间模式的低等待时间寄存器212。
处理器单元204可包括任何类型的一或多个处理器单元，例如存储器控制单元、存储器处理单元、图形处理单元、中央处理单元、通用图形处理单元、片上系统、现场可编程门阵列等。处理器单元204可被配置为执行与在计算系统中运行的一或多个应用程序相关联的指令。指令的执行可能需要临时存储用于稍后指令的执行的数据。
高速缓存206和DRAM 210可便于存储在指令执行期间由处理器单元204生成的数据。高速缓存206通常被配置为提供对从DRAM 210对频繁存取的数据的快速(例如，较低等待时间)存取。高速缓存206可以具有比DRAM 210小的大小。在一些实例中，高速缓存206可以包括多个级别，其中每个级别在大小和/或存取等待时间方面变化。例如，高速缓存206的L1高速缓存可以具有比L2高速缓存更低的容量，但是也可以具有更低的等待时间。高速缓存206通常可被配置为存储存储在DRAM 210处的数据的副本。举例来说，高速缓存206可存储在指令执行期间从DRAM 210检索的数据和/或可存储在指令执行期间由处理器单元204生成的新数据，其中新的或经更新的数据最终被写入DRAM 210。虽然在高速缓存206中描绘了两级高速缓存，但是可以理解，高速缓存206可以仅包括一级或可以包括三级或更多级。
DRAM 210可以具有比高速缓存206更大的容量(例如，大几个数量级)，但是通常具有更长的存取等待时间。DRAM 210可包括任何类型和/或版本的DRAM，包括低功率DRAM、同步DRAM、Rambus DRAM、图形处理DRAM等。在执行应用程序指令期间由处理器单元204生成的数据可存储在DRAM 210处。然而，虽然与DRAM 210相关联的数据存取操作通常可比与高速缓存206相关联的数据存取操作长得多，但DRAM210可包括低等待时间寄存器212，其被配置为将由处理器单元204识别的数据存储为低等待时间数据。低等待时间寄存器212可以是较小容量寄存器，其能够比存储到DRAM210的存储器阵列的数据更快地存储和检索数据。在一些实例中，处理器单元204可引导DRAM 210经由命令和地址信息中的位，将低等待时间数据存储在低等待时间寄存器212处。DRAM 210可以包括FIFO寄存器、气泡寄存器或能够存储地址和数据的任何其它类型的寄存器。
在操作中，处理器单元204可以执行与一或多个应用程序相关联的指令。应用程序可以包括能够由处理器单元204执行的任何类型的应用程序。在执行期间，处理器单元204可提供将数据写入存储器或从存储器读取数据的命令。高速缓存206和/或DRAM210可以接收写和读命令，且可基于命令来执行存取操作。在正常操作期间，响应于由处理器单元204发出的写命令，高速缓存206可确定高速缓存206的任何区块是否具有与对应于写命令的地址相关联的数据，且如果是，则可用新的写数据重写所述数据。新的写数据最终可以存储在DRAM 210中。如果高速缓存206中没有块具有与地址相关联的数据，则高速缓存206可以从DRAM 210加载与地址相关联的数据，然后用新数据重写所检索的数据，然后将该新数据存储回DRAM 210。
响应于处理器单元204发出的读命令，高速缓存206可确定高速缓存206的任何块是否具有与对应于读命令的地址相关联的数据，且如果是，则可从该块返回数据。如果高速缓存206没有块具有与该地址相关联的数据，则高速缓存206可以将与该地址相关联的数据从DRAM 210加载到块中，然后可以返回该数据。
然而，在一些实例中，处理器单元204可在低等待时间模式下操作以与DRAM 210直接通信以将数据读取和写入到低等待时间寄存器212，而不是将数据读取和写入到DRAM210的存储器阵列。处理器单元204可以通过设置包括在命令和地址信息中的低等待时间使能位来指示低等待时间模式。低等待时间操作模式可被配置为支持某些类型的应用程序(例如，人工智能(AI)或机器学习(ML)应用程序)的全速计算。由这些应用程序执行的计算可以是需要频繁存取新生成的数据的迭代、数据密集型计算。DRAM 210的低等待时间寄存器212可以包括能够存储地址和数据信息的有限子集的寄存器。因此，为了支持某些应用程序，而不是将某些数据写入DRAM 210的存储器阵列，DRAM 210可被配置为导致从低等待时间寄存器212读取数据或将数据写入低等待时间寄存器212。
DRAM 210可确定应使用低等待时间模式(例如，使用低等待时间寄存器212)还是正常模式(例如，使用存储器阵列)来执行存取命令。DRAM 210的控制电路可以解码命令和地址信息以确定低等待时间使能位的值。响应于低等待时间使能位具有启用低等待时间操作模式的第一值，控制电路可以将与命令和地址信息一起接收的命令(例如，读或写)的执行引导到低等待时间寄存器212，要么与将命令的执行引导到存储器阵列并行地，要么作为将命令的执行引导到存储器阵列的补充。例如，当处于基于低等待时间使能位的低等待时间操作模式中时，且当命令是读命令时，控制电路可使低等待时间寄存器212将与命令和地址信息一起接收到的地址与存储在低等待时间寄存器212中的地址进行比较。如果检测到匹配，则低等待时间寄存器212可响应于读命令向处理器单元204提供存储在低等待时间寄存器212中的对应数据。在还将地址提供到存储体逻辑电路(例如，行解码器和/或列解码器)以启动对存储器阵列的存取的实例中，如果在低等待时间寄存器212中发现地址匹配，那么低等待时间寄存器212可提供匹配信号以致使存储器阵列存取过程暂停或停止。如果没有找到匹配，则DRAM 210可继续存储器阵列存取过程以基于地址从存储器阵列检索数据。除了能够更快地提供数据(例如，与存储器单元阵列的存取相比，具有较低等待时间)之外，被配置为在启动存取线(例如，字线和/或位线)和/或读出放大器之前停止存储器阵列存取的低等待时间寄存器212可减少DRAM210中的功率消耗，且可减少对行锤击(rowhammer)攻击的敏感性。
当处于基于低等待时间使能位的低等待时间操作模式中且当命令是写命令时，控制电路可将地址和对应的写数据提供到低等待时间寄存器212以供存储。作为响应，低等待时间寄存器212可以在可用时隙中存储地址和相应的写数据。在一些实例中，如果没有可用的时隙，那么控制电路可致使写数据基于地址被写入到存储器阵列。控制电路可基于从低等待时间寄存器212提供的寄存器已满信号来确定时隙是否可用。在其它实例中，当低等待时间寄存器212满时，控制电路可致使数据从低等待时间寄存器212被推送到存储器阵列。在一些实例中，如果低等待时间寄存器212包括对应于所接收地址的先前存储的数据，那么可将先前存储的数据标记为无效，且可将新地址和写数据存储在新时隙中。将写数据存储在低等待时间寄存器212中的过程可比将写数据存储在DRAM210的存储器阵列中更快，且与存取存储器阵列中存储的写数据相比，可提供对存储的写数据的更快存取，这可改进某些应用程序的效率。
在一些实例中，低等待时间寄存器212包括气泡破裂寄存器或缓冲器体系结构，其被配置成通过选择性地移位所接收的数据以填充空时隙来完全使用低等待时间寄存器212，而不必等待直到空时隙被移出端时隙。因此，低等待时间寄存器212包括旗标路径电路、地址路径电路和写数据路径电路。旗标路径电路包括相应的旗标锁存电路，其被配置为提供对应于低等待时间寄存器212中的每个时隙的相应的旗标信号。每一相应旗标被配置为提供关于寄存器中的特定时隙当前是否保存有效地址和数据的指示。地址路径电路包含对应于低等待时间寄存器212的时隙的第一组相应锁存电路，以存储接收到的写地址。数据路径电路包括对应于低等待时间寄存器212的时隙的第二组相应的锁存器型电路，每个锁存器型电路被配置成存储所接收的写数据。旗标信号转换以响应于写和地址数据被移位到相应时隙中而指示相应时隙具有有效的相应写和地址数据，且被配置为响应于较新的写地址和与写地址匹配的数据被写入到不同时隙中或响应于从相应时隙读取写数据而转换以指示相应时隙为空。当特定时隙的相应旗标指示地址和写数据无效时(例如，低等待时间寄存器212中的空时隙或气泡)，将新数据移位到低等待时间寄存器212中可导致通过将现有地址和写数据从先前时隙移位一个时隙来填充空时隙，使得第一端时隙变得可用于移入新地址和写数据，而存储有效地址和写数据的后续时隙保持不受影响。例如，低等待时间寄存器212可以包括四个数据时隙，除了第三时隙之外，所有时隙都保持有效地址和写数据。当接收到新地址和写数据时，来自第二时隙的地址和写数据可移位以填充空的第三时隙，来自第一时隙的地址和写数据可移位以替换第二时隙中的地址和写数据，且新地址和写数据可移位到第一时隙中。在这个实例中，保持在第四时隙中的地址和写数据可以保持不受移位的影响。
图3A是根据本公开的实施例的用于处理写命令的半导体装置的逻辑电路300的框图。逻辑电路300包括耦合到低等待时间寄存器322和存储体逻辑340的写控制电路321(1)。存储体逻辑340耦合到存储器阵列345。在一些实例中，图1的半导体装置100和/或图2的具有低等待时间寄存器212的DRAM 210可以实现300。
写控制电路321(1)可以包括AND门330和耦合到AND门333的OR门332，并且可以被配置为接收低等待时间使能位LL、写命令WR和寄存器满信号REG FULL。AND门330可以被配置为应用AND逻辑，以基于LL位的值、WR命令和反相REG FULL信号(经由反相器)向低等待时间寄存器322提供高态有效低等待时间使能信号LLEN。OR门332可以被配置为将OR逻辑应用于REF FULL信号和反相的LL位(经由反相器)，以向AND门333提供信号。AND门333可以被配置为将AND逻辑应用于WR命令和OR门332的输出，以提供低态有效LL使能信号LLENF。
低等待时间寄存器322可被配置为接收LLEN信号、写使能信号WREN以及对应于写命令的地址和数据。响应于具有第一值的LLEN信号和指示启用写入的WREN信号，低等待时间寄存器322可被配置为将地址和数据存储在时隙中。如果低等待时间寄存器322在存储地址和数据之后是满的，则低等待时间寄存器322可以更新REF FULL信号以指示低等待时间寄存器322没有可用的时隙。如果低等待时间寄存器322的时隙包括与接收到的地址匹配的先前存储的地址，则当接收到的地址被存储在新的时隙时，低等待时间寄存器322可以将先前存储的地址时隙标记为无效。当LLEN信号具有第二值时，不对低等待时间寄存器322进行更新。
存储体逻辑340可被配置为接收LLENF信号、WREN信号以及对应于写命令的地址和数据。响应于具有第一值的LLENF信号和指示启用写入的WREN信号，存储体逻辑340可被配置为设置控制信号CTRL以致使存储器阵列345执行写存取以将所接收的数据存储到存储器阵列345的对应于所接收的地址的位置处。如果LLENF信号具有第二值，则存储体逻辑340阻止经由CTRL信号执行对存储器阵列345的写存取。
图3B是根据本公开的实施例的用于处理读命令的半导体装置的逻辑电路301的框图。逻辑电路301包括耦合到低等待时间寄存器322和存储体逻辑340的读控制电路321(2)。存储体逻辑340耦合到存储器阵列345。在一些实例中，图1的半导体装置100和/或图2的具有低等待时间寄存器212的DRAM 210可以实现301。逻辑电路301可以包括先前关于图3A的逻辑电路300描述的元件。在图3B中使用与图3A中相同的附图标记来标识那些元件，并且共同元件的操作如前所述。因此，为了简洁起见，将不再重复对这些特定元件的操作的详细描述。
读控制电路321(2)可以包括AND门334，并且可以被配置为接收LL位和读命令RD。AND门334可被配置为应用AND逻辑，以基于LL位的值和RD命令，向低等待时间寄存器322提供高态有效低等待时间使能信号LLEN。读控制电路321(2)还可被配置为向存储体逻辑340提供RD命令。
低等待时间寄存器322可被配置为接收LLEN信号和对应于读命令的地址。响应于具有第一值的LLEN信号，低等待时间寄存器322可被配置为搜索所接收的地址与存储在低等待时间寄存器322的时隙处的地址之间的匹配。如果检测到匹配，那么低等待时间寄存器322可被配置为清除提供到存储体逻辑340的不匹配信号unMATCH，且将来自对应于匹配地址的时隙的读数据提供到输出。低等待时间寄存器322还可被配置为标记与匹配的地址及数据相关联的旗标以指示数据已被读出，这可使得该时隙可用于存储新数据。如果没有找到匹配，则低等待时间寄存器322可被配置为设置unMATCH信号以指示没有检测到匹配。
存储体逻辑340可被配置为接收RD命令、地址和MATCH信号。响应于RD命令，存储体逻辑340可被配置为基于地址，启动对存储器阵列345的读存取。响应于清除了unMATCH信号，存储体逻辑340可以在设置CTRL信号以使存取线和读出放大器启动之前暂停或停止读存取。如果设置了unMATCH信号，则存储体逻辑340可以通过设置CTRL信号以使存储器阵列345执行读存取来继续读存取，以检索对应于所接收的地址的存储器阵列345的位置，并提供读数据。
在一些实例中，低等待时间寄存器322包括气泡破裂寄存器或缓冲器体系结构，其被配置成通过选择性地移位所接收的数据以填充空时隙来完全使用低等待时间寄存器322，而不必等待直到空时隙被移出端时隙。因此，低等待时间寄存器322包括旗标路径电路、地址路径电路和写数据路径电路。旗标路径电路包括相应的旗标锁存电路，其被配置为提供对应于低等待时间寄存器322中的每个时隙的相应的旗标信号。每一相应旗标被配置为提供关于寄存器中的特定时隙当前是否保存有效地址和数据的指示。地址路径电路包含对应于低等待时间寄存器322的时隙的第一组相应锁存电路，以存储接收到的写地址。数据路径电路包括对应于低等待时间寄存器322的时隙的第二组相应的锁存器型电路，每个锁存器型电路被配置成存储所接收的写数据。旗标信号转换以响应于写和地址数据被移位到相应时隙中而指示相应时隙具有有效的相应写和地址数据，且被配置为响应于较新的写地址和与写地址匹配的数据被写入到不同时隙中或响应于从相应时隙读取写数据而转换以指示相应时隙为空。当特定时隙的相应旗标指示地址和写数据无效时(例如，低等待时间寄存器322中的空时隙或气泡)，将新数据移位到低等待时间寄存器322中可导致通过将现有地址和写数据从先前时隙移位一个时隙来填充空时隙，使得第一端时隙变得可用于移入新地址和写数据，而存储有效地址和写数据的后续时隙保持不受影响。例如，低等待时间寄存器322可以包括四个数据时隙，除了第三时隙之外，所有时隙都保持有效地址和写数据。当接收到新地址和写数据时，来自第二时隙的地址和写数据可移位以填充空的第三时隙，来自第一时隙的地址和写数据可移位以替换第二时隙中的地址和写数据，且新地址和写数据可移位到第一时隙中。在这个实例中，保持在第四时隙中的地址和写数据可以保持不受移位的影响。
除了能够更快地存储和/或提供数据(例如，与存储器单元阵列存储器阵列345的存取相比，具有较低等待时间)之外，被配置为在启动存取线(例如，字线和/或位线)和/或读出放大器之前停止存储器阵列存取的图3A和3B的低等待时间寄存器322还可减少半导体装置中的功率消耗，以及可减少对行锤击(row hammer)攻击的敏感性。
图4是根据本公开的实施例的半导体装置的气泡破裂寄存器电路400的示意性框图。气泡破裂寄存器电路400包括控制电路410；旗标/地址路径421，其具有旗标路径电路430、地址匹配逻辑电路440和地址路径电路450；以及具有数据路径电路460和读数据路径电路470的数据/读路径422。在一些实例中，图1的寄存器122、图2的低等待时间寄存器212和/或图3A和3B的低等待时间寄存器322中的任一个可实施气泡破裂寄存器电路400。
控制电路410可以包括耦合到由NAND门412和反相器413形成的AND门的NAND门411。控制电路410还可以包括多路复用器415和多路复用器416，每个多路复用器415和多路复用器416被配置为互补(例如，经由反相器414的高态有效和低态有效)写使能信号WREN。NAND门411被配置为从旗标路径电路430接收旗标位FLG<3:0>，每一旗标位指示低等待时间寄存器400的特定时隙是否保持有效数据，且NAND门411被配置为应用NAND逻辑以将输出提供到NAND门412(例如，当所有FLG<3:0>位均被设置时，NAND门411的输出被设置为低逻辑值；否则，它被设置为高逻辑值)。除了NAND门411的输出之外，NAND门412被配置为接收时钟信号CLK和低等待时间使能信号LLEN。基于NAND门411的输出、CLK信号和LLEN信号，NAND门412被配置为向反相器413提供输出，反相器413将输出反相以向420和数据路径电路460和地址路径电路450提供写时钟信号CLKW。
多路复用器415被配置为响应于具有第一值的LLEN信号而选择性地将高态有效WREN信号提供到地址匹配逻辑电路440，且响应于具有第二值的LLEN信号而将低态有效WREN信号(经由反相器414)提供到地址匹配逻辑电路440。多路复用器416被配置以响应于具有第一值的LLEN信号而选择性地提供低态有效WREN信号(经由反相器414)作为传递使能信号PSSEN，且响应于具有第二值的LLEN信号而提供低电压VSS作为PSSEN信号。
420的旗标路径电路430包括一组旗标触发器432(0)-(3)，420的地址路径电路450包括相应的一组地址触发器452(0)-(3)。除了该组旗标触发器432(0)-(3)之外，旗标路径电路430还包括一组NAND门434(0)-(2)和一组晶体管436(0)-(2)。在一些实例中，晶体管436(0)-(2)中的每一个可包括响应于相应门处的低逻辑信号输入而启用的p型晶体管。旗标触发器组432(1)-(3)中的每一个被配置为经由晶体管436(0)-(2)接收旗标触发器组432(0)-(2)中的前一触发器的输出，其中旗标触发器432(0)被配置为接收高态有效旗标信号FLGX，且可在输出端提供相应FLG<3:0>信号。每个旗标触发器432(0)-(3)可以响应于CLKW信号在输出端将相应的输入信号转换为相应的FLG<3:0>信号。
NAND门434(0)可以被配置为接收FLG<0>信号和PSSEN信号，并且可以被配置为基于FLG<0>信号和PSSEN信号来应用NAND逻辑，以向晶体管436<0>提供FLGPSS<0>信号。晶体管436<0>可被配置为基于FLGPSS<0>信号的值，选择性地将FLG<0>信号提供到旗标触发器432(1)的输入。
NAND门434(1)可以被配置为接收FLG<1>信号、FLG<0>信号和PSSEN信号，并且可以被配置为基于FLG<1>信号、FLG<0>信号和PSSEN信号来应用NAND逻辑，向晶体管436<1>和NAND门434(2)提供FLGPSS<1>信号。晶体管436<1>可被配置为基于FLGPSS<1>信号的值，选择性地将FLG<1>信号提供到旗标触发器432(2)的输入。
NAND门434(1)可被配置为(经由反相器)接收低态有效FLGPSS<1>信号、FLG<2>信号及PSSEN信号，且可被配置为基于低态有效FLGPSS<1>信号、FLG<2>信号及PSSEN信号应用NAND逻辑，将FLGPSS<2>信号提供到晶体管436<2>。晶体管436<2>可被配置为基于FLGPSS<2>信号的值，选择性地将FLG<2>信号提供到旗标触发器432(3)的输入。
420的地址匹配逻辑电路440包括一组XNOR门442(0)-(3)、一组AND门444(0)-(3)和一组通过门446(0)-(4)。该组XNOR门442(0)-(3)中的每一个被配置为将所接收的地址位ADDX与来自该组地址触发器452(0)-(3)中的相应一个的输出地址位ADD<3:0>进行比较(例如，使用异NOR逻辑)，并将比较的结果提供到AND门444(0)-(3)中的相应一个。该组AND门444(0)-(3)中的每一个被配置为应用AND逻辑以将XNOR门442(0)-(3)中的相应一个的输出与相应FLG<3:0>信号进行比较以提供相应读使能信号RDEN0-RDEN3。因此，RDEN0-RDEN3信号中的每一个都指示相应的ADD<3:0>位是有效的，并且它与接收到的ADDX位相匹配。响应于多路复用器415的输出，RDEN0-RDEN3信号中的每一个可被传递通过通过门446(0)-(3)中的相应一个，以复位旗标触发器组432(0)-(3)中的相应一个。
除了该组地址触发器452(0)-(3)之外，地址路径电路450还包括一组晶体管454(0)-(2)。晶体管454(0)-(2)中的每一个可被配置为响应于FLGPSS<3:0>信号而选择性地将来自地址触发器452(0)-(2)的输出的相应ADD<2:0>地址提供到地址触发器452(1)-(3)中的后续触发器的输入。在一些实例中，晶体管454(0)-(3)中的每一个可包括响应于相应门处的低逻辑信号输入而启用的p型晶体管。因此，地址触发器组452(1)-(3)中的每一个被配置为基于FLGPSS<2:0>信号，经由晶体管454(0)-(2)接收地址触发器组452(0)-(2)中的前一触发器的输出，其中第一地址触发器452(0)被配置为接收新地址ADDX，且可在输出处提供相应ADD<3:0>地址。地址触发器452(0)-(3)中的每一个可响应于CLKW信号而在输出处将相应输入信号转换为相应ADD<3:0>信号。
数据/读路径422的数据路径电路460可包括一组数据触发器462(0)-(3)和一组晶体管464(0)-(2)。晶体管464(0)-(2)中的每一个可被配置为响应于FLGPSS<2:0>信号而选择性地将来自数据触发器462(0)-(2)的输出的相应DATA<2:0>提供到数据触发器462(1)-(3)中的后续触发器的输入。在一些实例中，晶体管464(0)-(2)中的每一个可包括响应于相应门处的低逻辑信号输入而启用的p型晶体管。因此，数据触发器组462(1)-(3)中的每一个被配置为基于FLGPSS<2:0>信号，经由晶体管464(0)-(2)接收数据触发器组462(0)-(2)中的前一触发器的输出，其中第一地址触发器452(0)被配置为接收新的写数据DATAX，且可在输出处提供相应的DATA<3:0>。数据触发器462(0)-(3)中的每一个可以响应于CLKW信号在输出端将相应的输入信号转换为相应的DATA<3:0>信号。
数据/读路径422的读数据路径电路470可包括相应的通过门472(0)-(3)，通过门472(0)-(3)经启用以响应于RDEN0-RDEN3信号(例如，及相应的互补RDENF0-RDENF3信号)中的相应一个具有指示ADDX地址与对应的有效(经由FLG<3:0>)ADD<3:0>地址之间的匹配的值而在输出处提供DATA<3:0>中的相应一个作为读数据。
将参考图5和6描述气泡破裂寄存器电路400的操作。图5描绘了根据本公开的实施例的执行写操作的图4的气泡破裂寄存器电路400的一部分500的示意性框图。图6描绘了根据本公开的实施例的执行读操作的图4的气泡破裂寄存器电路400的一部分600的示意性框图。图5的气泡破裂寄存器电路400的部分500和图6的气泡破裂寄存器电路400的部分600可包括先前关于图4的气泡破裂寄存器电路400描述的元件。在图5和6中使用与图4中相同的附图标记来标识那些元件，并且共同元件的操作如前所述。因此，为了简洁起见，将不再重复对这些特定元件的操作的详细描述。
转到图5，在写操作期间，NAND门434(0)-(2)和晶体管436(0)-(2)控制是否将从旗标触发器432(0)-(2)中的前一触发器的输出提供的FLG<2:0>提供给旗标触发器432(1)-(3)中的后一触发器的输入。此外，晶体管454(0)-(2)控制是否将从地址触发器452(0)-(2)中的前一触发器的输出提供的ADD<2:0>位提供给地址触发器452(1)-(3)中的后一触发器的输入。例如，NAND门434(1)接收FLG<0>信号、FLG<1>信号和PSSEN信号。PSSEN信号由指示写命令的WREN信号触发。因此，在写操作期间，FLG<0>信号指示ADD<0>位是否有效，且FLG<1>信号指示ADD<1>位是否有效。如果FLG<1:0>信号指示两个ADD<1:0>位都有效，则NAND门434(1)可分别启用晶体管436(1)和晶体管454(1)，以分别向旗标触发器432(2)和地址触发器452(1)的输入提供FLG<1>信号和ADD<1>位。在这种情况下，旗标信号和地址被传递到右边，因为所有的地址都是有效的。
如果FLG<1>指示ADD<1>地址无效(例如，气泡破裂寄存器400的该时隙为空)，那么NAND门434(1)的输出可停用晶体管436(1)和晶体管454(1)以防止无效FLG<1>信号和无效ADD<1>地址分别传播到旗标触发器432(2)和地址触发器452(2)。相反，在气泡破裂寄存器400内的移位将在气泡破裂寄存器400内的第一空时隙处停止。
参考读使能/复位逻辑电路570，XNOR门442(1)可以比较新地址ADDX是否匹配ADD<1>地址，并且如果匹配，则可以使旗标触发器432(1)复位FLG<1>信号，以使ADD<1>地址被标记为无效，以避免在气泡破裂寄存器400内存储重复地址。应理解，用于读使能/复位逻辑电路570的相同原理适用于540的其它类似逻辑电路以响应于检测到匹配地址而致使对应FLG<3:0>信号复位。此外，虽然图5中未示出，但是图4的数据路径电路460在写操作期间的操作类似于地址路径电路450的操作。即，地址ADD<3:0>和相应的写数据DATA<3:0>在气泡破裂寄存器400中被配对在一起并一起移位。
转到图6，在读操作期间，将新的写地址ADDX与XNOR门442(0)处的ADD<1>地址进行比较，以确定是否存在匹配。AND门444(0)接收XNOR门442(0)的输出和FLG<0>信号，并基于FLG<0>信号与XNOR门442<0>的输出之间的逻辑AND比较，将RDEN0信号(例如，和互补RDENF0信号)提供给输出。也就是说，如果ADD<0>地址与ADDX地址匹配，并且ADD<0>地址有效(由FLG<0>信号指示)，则AND门444(0)可提供RDEN0信号以启用通过门472(0)。响应于启用通过门472(0)的RDEN0信号，通过门472(0)可在输出处提供DATA<0>数据作为读数据。否则，通过门472(0)可防止DATA<0>数据作为读数据被提供给输出(例如，当ADDX地址与ADD<0>地址不匹配或ADD<0>地址无效时)。
虽然图4-6中所描绘的气泡破裂寄存器400仅描绘每一时隙的单个地址触发器和单个逻辑位比较，但应当理解，旗标路径电路430和地址匹配逻辑电路440可包含额外电路以存储并比较地址的每一位或位的子集以检测地址之间的匹配，此并不背离本公开的范围。另外，地址路径电路450还可包括用于每一时隙的额外触发器以存储对应于地址的每一数据位而不脱离本公开的范围。虽然图4-6的气泡破裂寄存器400包括4个时隙，但是应当理解，气泡破裂寄存器400可以扩展为包括任何数量的时隙，而不脱离本公开的范围。此外，虽然图5和图6仅描绘了图4的气泡破裂寄存器400的相应部分500和600，但应当理解，气泡破裂寄存器400的其它类似部分可类似地操作，且为简洁起见，排除对此类操作的描述。
图7包括根据本公开的实施例的与气泡破裂寄存器相关联的读和写存取的示范性时序图700。时序图可以由图1的寄存器122、图2的低等待时间寄存器212、低等待时间寄存器来实现。ADDX信号、CLKW信号、FLG<3:0>信号、DATAX数据和DATAFF0触发器可以分别对应于图4-6的ADDX、CLKW信号、FLG<3:0>信号、DATAX数据和数据触发器462(0)-(3)。时间T0-T4和T6-T7描绘与气泡破裂寄存器相关联的写操作，且时间T4-T6描绘与气泡破裂寄存器相关联的读操作。
在时间T0，响应于CLKW信号，在气泡破裂寄存器的第一触发器时隙(例如，DATAFF0)的输入处的DATAX信号上接收第一地址ADD3和第一写数据Data3，且FLG<0>信号转换为高逻辑值。在时间T0和T1之间，Data3基于CLKW信号，开始转换到第一触发器时隙的输出/第二触发器时隙(例如DATAFF1)的输入。
在时间T1，响应于CLKW信号，在第一触发器时隙的输入端在DATAX信号上接收第二地址ADD2和第二写数据Data2。FLG<0>信号保持在高逻辑值，因为相应时隙继续保持有效数据。同样在时间T1，当Data3数据转换到第二触发器时隙的输出时，FLG<1>信号转换到高逻辑值。在时间T1和T2之间，基于CLKW信号，Data3开始转换到第二触发器时隙的输出/第三触发器时隙(例如，DATAFF2)的输入，并且Data2开始转换到第一触发器时隙的输出/第二触发器时隙(例如，DATAFF1)的输入。
在时间T2，响应于CLKW信号，在第一触发器时隙的输入处的DATAX信号上接收第三地址ADD1和第三写数据Data1。FLG<0>信号和FLG<1>信号都保持在高逻辑值，因为相应时隙继续保持有效数据。同样在时间T2，当Data3数据转换到第三触发器时隙的输出时，FLG<2>信号转换到高逻辑值。在时间T2和T3之间，基于CLKW信号，Data3开始转换到第三触发器时隙的输出/第四触发器时隙(例如，DATAFF3)的输入，Data2开始转换到第二触发器时隙的输出/第三触发器时隙的输入，并且Data1开始转换到第一触发器时隙的输出/第二触发器时隙的输入。
在时间T3，响应于CLKW信号，在第一触发器时隙的输入处的DATAX信号上接收第四地址ADD0和第四写数据Data0。FLG<0>信号、FLG<1>信号和FLG<2>信号都保持在高逻辑值，因为相应时隙继续保持有效数据。同样在时间T3，当Data3数据转换到第四触发器时隙的输出时，FLG<3>信号转换到高逻辑值。在时间T3和T4之间，基于CLKW信号，Data3开始转换到第四触发器时隙的输出，Data2开始转换到第三触发器时隙的输出/第四触发器时隙的输入，Data1开始转换到第二触发器时隙的输出/第三触发器时隙的输入，Data0开始转换到第一触发器时隙的输出/第二触发器时隙的输入。
在时间T4，在读操作期间并且响应于RdCLK信号，在ADDX信号上接收ADD1地址。将ADD1地址与存储在第一、第二、第三和第四时隙的地址进行比较。响应于检测到ADD1地址被存储在第二时隙，FLG<1>信号转换到低逻辑值，并且读出Data1数据。
在时间T5，在第二读操作期间且响应于RdCLK信号，在ADDX信号上接收ADD3地址。将ADD3地址与存储在第一、第二、第三和第四时隙的地址进行比较。响应于检测到ADD3地址被存储在第四时隙，FLG<3>信号转换为低逻辑值，并且读出Data3数据。在时间T5之后的这个阶段，气泡破裂有两个气泡；一个位于第二时隙，一个位于第四时隙。
在时间T6，响应于CLKW信号，在第一触发器时隙的输入处的DATAX信号上接收第五地址ADD4和第五写数据Data4。FLG<0>信号和FLG<2>信号都保持在高逻辑值，因为相应时隙继续保持有效数据。同样在时间T6，当Data0数据转换到第二触发器时隙的输出时，FLG<1>信号转换到高逻辑值。在时间T6和T7之间，基于CLKW信号，Data2开始转换到第四触发器时隙的输出/第三触发器时隙(例如，DATAFF2)的输入，并且Data0开始转换到第二触发器时隙的输出/第三触发器时隙的输入。
在时间T7，响应于CLKW信号，在第一触发器时隙的输入处的DATAX信号上接收第六地址ADD5和第六写数据Data5。FLG<0>信号可以保持在高逻辑值，因为相应时隙继续保持有效数据。同样在时间T7，当Data2数据转换到第四触发器时隙的输出时，FLG<3>信号转换到高逻辑值。在时间T7之后，基于CLKW信号，Data4开始转换到第二触发器时隙的输出/第三触发器时隙的输入，并且Data5开始转换到第一触发器时隙的输出/第二触发器时隙的输入。
如前所述，时序图700是示范性的。时序关系不旨在按比例绘制，并且应当理解，在不脱离本公开的范围的情况下可以实现其它时序关系。
尽管“具体实施方式”描述了某些优选实施例和实例，但是本领域技术人员将理解，本公开的范围超出具体公开的实施例延伸到其它可选实施例和/或实施例的使用及其明显的修改和等同物。此外，在本公开范围内的其它修改对于本领域技术人员将是显而易见的。也经审慎考虑，可以进行实施例的具体特征和方面的各种组合或子组合，并且仍然落入本公开的范围内。应当理解，所公开的实施例的各种特征和方面可以彼此组合或替换，以形成所公开的实施例的各种模式。因此，本公开的至少某些部分的范围不应受到上述具体公开的特定实施例的限制。

Claims (20)

1.一种设备，其包含：
寄存器电路，其包含多个时隙以存储相应的地址和数据对，其中，在写操作期间，在被指示为空的多个时隙中的特定时隙之前的所述多个时隙中的每个时隙被移位一个时隙以填充所述特定时隙，使得所述多个时隙中的第一端时隙可用于接收新的写地址和数据对，其中在所述特定时隙之后的所述多个时隙中的每个时隙保留现有的地址和数据对。
2.根据权利要求1所述的设备，其中所述寄存器包括对应于所述多个时隙中的每个时隙的相应旗标信号，其中所述特定时隙基于对应于所述空时隙的所述相应旗标信号而被指示为空。
3.根据权利要求1所述的设备，其中在所述写操作之前的读操作期间，响应于检测到读地址与存储在所述特定时隙中的所述地址和数据对的地址匹配，将所述特定时隙转换为所述空指示。
4.根据权利要求3所述的设备，其中在读操作期间，所述寄存器被配置为在所述读地址与存储在所述特定时隙中的所述读地址和数据对的所述地址之间执行异或比较。
5.根据权利要求3所述的设备，其中在读操作期间，所述寄存器被配置为清除旗标信号以提供与所述特定时隙相关联的所述空指示。
6.根据权利要求1所述的设备，其中在所述写操作期间，响应于检测到所述第二时隙包括与所述写地址和数据对中的写地址匹配的先前存储的地址，设置对应于多个时隙中的第二时隙的空指示。
7.根据权利要求1所述的设备，其进一步包含被配置为存储写数据的存储器阵列，其中所述写数据和地址在处于第一操作模式时存储在所述寄存器处，且所述写数据在处于第二操作模式时存储在所述存储器阵列处。
8.根据权利要求7所述的设备，其进一步包含控制电路，所述控制电路被配置为在所述第一操作模式期间使所述写数据和地址存储在所述寄存器处，且在所述第二操作模式时，使所述写数据存储在所述存储器阵列处。
9.根据权利要求7所述的设备，其中所述第一操作模式相对于所述第二操作模式是低等待时间操作模式。
10.根据权利要求7所述的设备，其中存储器阵列是动态随机存取存储器DRAM阵列。
11.一种设备，其包含：
旗标路径电路，其被配置为维持对应于寄存器的第一相应时隙的第一旗标信号，对应于所述寄存器的第二相应时隙的第二旗标信号及对应于所述寄存器的位于所述第一与第二相应时隙之间的第三相应时隙的第三旗标信号，其中所述第一、第二及第三旗标信号被配置为分别指示所述第一、第二及第三数据时隙是否为空；
地址路径电路，其包含：第一锁存电路，其对应于第一时隙且被配置为存储第一地址；第二锁存电路，其对应于第二时隙且被配置为存储第二地址；以及第三锁存电路，其对应于所述第三时隙且被配置为存储第三地址，
其中，在写操作期间，并且响应于所述第一和第二旗标信号指示所述第一和第二时隙具有有效数据且所述第三旗标信号指示所述第三时隙为空，响应于所述第三旗标信号指示所述第三时隙为空，将所述第一地址移位到所述第三锁存电路，以将所述第一地址存储为所述第三地址，并且将新的写地址移位到所述第一锁存电路，作为所述第一地址，其中，在所述写操作期间，基于所述第一地址到所述第三锁存电路的移位，转换所述第三旗标信号以指示所述第三时隙包含有效数据。
12.根据权利要求11所述的设备，其中在所述写操作期间，所述第二地址保持存储在所述第二锁存电路处。
13.根据权利要求11所述的设备，其中在所述写操作之前的读操作期间，响应于检测到读地址与存储在所述第三时隙的所述第三锁存电路处的地址匹配，转换所述第三旗标信号以指示所述第三时隙为空指示。
14.根据权利要求14所述的设备，其进一步包含地址锁存逻辑，所述地址锁存逻辑被配置为比较所述读地址和存储在所述第三锁存电路中的所述地址。
15.根据权利要求11所述的设备，其进一步包含：第一数据锁存电路，其对应于所述第一时隙且被配置为存储第一写数据；第二数据锁存电路，其对应于所述第二时隙且被配置为存储第二写数据；以及第三数据锁存电路，其对应于所述第三时隙且被配置为存储第三写数据，其中在所述写操作期间，响应于所述第三旗标信号指示所述第三时隙为空，将所述第一写数据移位到所述第三数据锁存电路，以将所述第一写数据存储为所述第三写数据，且将新的写数据移位到所述第一数据锁存电路，作为所述第一写数据。
16.根据权利要求15所述的设备，其进一步包含被配置为存储写数据的存储器阵列，其中所述新的写地址和所述新的写数据在处于第一操作模式时分别存储在所述第一锁存电路和所述第一数据锁存电路处，且所述新的写数据在处于第二操作模式时存储在所述存储器阵列处。
17.一种方法，其包含：
在写操作期间：
将移位寄存器的多个时隙中的在所述多个时隙中的被指示为空的特定时隙之前的每个时隙移位一个时隙以填充所述特定时隙，使得所述多个时隙中的第一端时隙可用；
将新的写地址和数据对移入所述第一端时隙；以及
在所述特定时隙之后的时隙中保留现有的地址和数据对。
18.根据权利要求17所述的方法，其进一步包含基于具有指示所述特定时隙为空的值的旗标信号来检测所述特定时隙为空。
19.根据权利要求17所述的方法，其进一步包含在所述写操作之前的读操作期间，响应于检测到读地址与存储在所述特定时隙中的地址匹配而将所述特定时隙转换为具有所述空指示。
20.根据权利要求17所述的方法，其进一步包含在所述写操作期间，响应于检测到所述第二时隙包括与所述写地址和数据对中的写地址匹配的先前存储的地址，设置对应于多个时隙中的第二时隙的空指示。
CN202110979658.1A 2020-08-27 2021-08-25 半导体装置中的气泡破裂寄存器 Pending CN114121112A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/005,290 US20220066681A1 (en) 2020-08-27 2020-08-27 Bubble break register in semiconductor device
US17/005,290 2020-08-27

Publications (1)

Publication Number Publication Date
CN114121112A true CN114121112A (zh) 2022-03-01

Family

ID=80358542

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110979658.1A Pending CN114121112A (zh) 2020-08-27 2021-08-25 半导体装置中的气泡破裂寄存器

Country Status (2)

Country Link
US (1) US20220066681A1 (zh)
CN (1) CN114121112A (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11537306B2 (en) * 2021-03-12 2022-12-27 Micron Technology, Inc. Cold data detector in memory system

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5038282A (en) * 1988-05-11 1991-08-06 Massachusetts Institute Of Technology Synchronous processor with simultaneous instruction processing and data transfer
JP2559868B2 (ja) * 1990-01-06 1996-12-04 富士通株式会社 情報処理装置
US5809228A (en) * 1995-12-27 1998-09-15 Intel Corporaiton Method and apparatus for combining multiple writes to a memory resource utilizing a write buffer
US6397299B1 (en) * 1998-01-21 2002-05-28 Micron Technology, Inc. Reduced latency memory configuration method using non-cacheable memory physically distinct from main memory
US7457897B1 (en) * 2004-03-17 2008-11-25 Suoer Talent Electronics, Inc. PCI express-compatible controller and interface for flash memory
JP4083944B2 (ja) * 1999-12-13 2008-04-30 東芝マイクロエレクトロニクス株式会社 半導体記憶装置
US20020194444A1 (en) * 2001-06-14 2002-12-19 Telgen Corporation System and method for managing out-of-order memory access requests via an age-shifted index
US8156276B2 (en) * 2005-08-01 2012-04-10 Ati Technologies Ulc Method and apparatus for data transfer
JP2010182349A (ja) * 2009-02-03 2010-08-19 Toshiba Corp 半導体記憶装置及びその自己テスト方法
US9104327B2 (en) * 2011-05-17 2015-08-11 Sandisk Technologies Inc. Fast translation indicator to reduce secondary address table checks in a memory device
US20140208005A1 (en) * 2013-01-22 2014-07-24 Lsi Corporation System, Method and Computer-Readable Medium for Providing Selective Protection and Endurance Improvements in Flash-Based Cache
GB2519801A (en) * 2013-10-31 2015-05-06 Ibm Computing architecture and method for processing data
KR20160131359A (ko) * 2015-05-07 2016-11-16 에스케이하이닉스 주식회사 메모리 모듈, 메모리 모듈의 모듈 콘트롤러 및 메모리 모듈의 동작 방법
CN109416667A (zh) * 2015-11-12 2019-03-01 道达尔阶段公司 具有动态且可配置的响应的、使用两个存储器级的串行设备仿真器
US10304560B2 (en) * 2016-09-02 2019-05-28 International Business Machines Corporation Performing error correction in computer memory
US10146444B2 (en) * 2016-10-03 2018-12-04 Samsung Electronics Co., Ltd. Method for read latency bound in SSD storage systems
US10282133B2 (en) * 2017-08-31 2019-05-07 Micron Technology, Inc. Memory devices with programmable latencies and methods for operating the same
US11614889B2 (en) * 2018-11-29 2023-03-28 Advanced Micro Devices, Inc. Aggregating commands in a stream based on cache line addresses

Also Published As

Publication number Publication date
US20220066681A1 (en) 2022-03-03

Similar Documents

Publication Publication Date Title
US9653141B2 (en) Method of operating a volatile memory device and a memory controller
US8832508B2 (en) Apparatus and methods for testing writability and readability of memory cell arrays
CN105808455B (zh) 访问内存的方法、存储级内存及计算机系统
KR101893895B1 (ko) 메모리 시스템 및 그 동작 제어 방법
KR100546362B1 (ko) 메모리 클럭 신호의 주파수를 선택적으로 가변시키는메모리 컨트롤러 및 이를 이용한 메모리의 데이터 독출동작 제어방법
US10521153B2 (en) Computing system, nonvolatile memory module and method of storage device
US11869628B2 (en) Apparatuses and methods to perform low latency access of a memory
US10490238B2 (en) Serializer and memory device including the same
US11056171B1 (en) Apparatuses and methods for wide clock frequency range command paths
US10552255B2 (en) Memory device
CN114121112A (zh) 半导体装置中的气泡破裂寄存器
US6339560B1 (en) Semiconductor memory based on address transitions
RU2634217C2 (ru) Полупроводниковое запоминающее устройство
US7349266B2 (en) Memory device with a data hold latch
US20220375507A1 (en) Row clear features for memory devices and associated methods and systems
US6839807B2 (en) Multi-way set associative cache memory
US11893276B2 (en) Apparatuses and methods for data management in a memory device
US10607692B2 (en) Serializer and memory device including the same
CN113314177A (zh) 用于锁存器复位逻辑的设备、系统及方法
US7752410B1 (en) System and method for accessing data in a multicycle operations cache
US11537306B2 (en) Cold data detector in memory system
US20240126476A1 (en) Activate information on preceding command
US11631442B1 (en) Multi-clock cycle memory command protocol
US11567868B2 (en) Method for copying data within memory device, memory device, and electronic device thereof
US20240127872A1 (en) Extended address interface activate sequence using mode register write

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination