JP2008129720A - 半導体記憶装置 - Google Patents

Abstract

【課題】高速化に有利な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、クロックに応じてデータをインプットまたはアウトプットするメモリセルアレイ２１と、前記メモリセルアレイの書き込みデータを一時的に保持するデータ保持部６０−１、６０−２を備え、前記メモリセルアレイに書き込みを始めるタイミングより少なくとも２クロック以上前に前記データ保持部に書き込みデータを受付可能であるように構成された制御部５２とを具備する。
【選択図】 図６

Description

この発明は、半導体記憶装置に関し、例えば、マルチ・チップ・パッケージ（ＭＣＰ： Multi Chip Package）等に適用されるものである。

半導体記憶装置の一例として、例えば、複数のチップを積層し、１チップ化したマルチ・チップ・パッケージ（ＭＣＰ： Multi Chip Package）等がある（例えば、特許文献１参照）。

例えば、上記ＭＣＰのうち、ＲＡＭとＲＯＭを併用するチップセットの場合、アドレス（Address）取り込み後、ロウ／カラム（Row/Column）回路によってデコード選択されたメモリセルへの書き込みが可能となるサイクルにより、書き込みデータを取り込み、書き込みを行っていた。

その際、書き込みデータは、書き込みタイミングの直前に合わせてデータを取り込み、随時書き込み動作を行っており、あらかじめ書き込みデータを前倒しで保持しておくことはなかった。

そのため、書き込みデータをすべて書き終わるまで、外部Ｉ／Ｏ線は占有されているため、ＲＯＭへのアクセス開始は、ＲＡＭへの書き込み修了を待たなければならず、高速化に不利であった。

上記のように、従来の半導体記憶装置は、高速化に不利であるという問題があった。
特開２００６−１１３７９１号公報

この発明は、高速化に有利な半導体記憶装置を提供する。

この発明の一態様によれば、クロックに応じてデータをインプットまたはアウトプットするメモリセルアレイと、前記メモリセルアレイの書き込みデータを一時的に保持するデータ保持部を備え、前記メモリセルアレイに書き込みを始めるタイミングより少なくとも２クロック以上前に前記データ保持部に書き込みデータを受付可能であるように構成された制御部とを具備する半導体記憶装置を提供できる。

この発明の一態様によれば、クロックに応じてデータをインプットまたはアウトプットするメモリセルアレイと、前記メモリセルアレイの書き込みデータを一時的に保持するデータ保持部を備え、前記メモリセルアレイに書き込みを始めるタイミングより少なくとも２クロック以上前に前記データ保持部に書き込みデータを受付可能であるように構成された制御部とを備えるＲＡＭと、ＲＯＭと、前記ＲＡＭおよび前記ＲＯＭの全体を制御するように構成されたメモリコントローラとを具備する半導体記憶装置を提供できる。

この発明によれば、高速化に有利な半導体記憶装置が得られる。

以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。

[第１の実施形態]
まず、図１を用いてこの発明の第１の実施形態に係る半導体記憶装置を説明する。この実施形態では、マルチ・チップ・パッケージ（Multi Chip Package：以下、ＭＣＰと称する）を一例に挙げて説明する。ＭＣＰは、プリント基板等に半田実装され、図示しない携帯電話等のホスト機器とデータ転送等を行う。

＜１−１．マルチ・チップ・パッケージの構成例＞
まず、本例に係るＭＣＰの構成例について、図１乃至図４を用いて説明する。図１は、本例に係るＭＣＰを示すブロック図である。図示するように、本例に係るＭＣＰは、ＰＳＲＡＭ１１、ＮＯＲ型フラッシュメモリ１２、メモリコントローラ１３を同一パッケージ内に搭載している。

ＰＳＲＡＭ１１は、ＮＯＲ型フラッシュメモリ１２から読み出したファームウェア等のプログラムコードを外部機器（例えば、携帯電話等のホスト機器）が使用する際に、このＰＳＲＡＭ１１上に一時的に展開（保持）する（shadowing）ように構成されている。

ＮＯＲ型フラッシュメモリ１３は、ワード線とビット線との交差位置にマトリクス状に配置された複数のメモリセルトランジスタ（図示せず）を備え、このメモリセルトランジスタにランダムアクセスが可能であるように構成されている。

メモリコントローラ１３は、ＮＯＲ型フラッシュメモリ１２内部の物理状態（例えば、何処の物理ブロックアドレスに、何番目の論理セクタアドレスデータが含まれているか、あるいは、何処のブロックが消去状態であるか）やチップイネーブル信号/CE等の信号の送受信等を管理するように構成されている。

ここで、メモリコントローラ１３とＰＳＲＡＭ１１およびＮＯＲ型フラッシュメモリ１２との間でやりとりされる信号は以下の通りである。

チップイネーブル信号／ＣＥ＿Ｐ、／ＣＥ＿Ｎは、ＰＳＲＡＭ１１、ＮＯＲ型フラッシュメモリ１２のモード選択信号であり、メモリコントローラ１３または外部のホスト装置（図示せず）から送信される。例えば、／ＣＥ＿Ｐが“Ｈレベル（↑）”とされると、ＰＳＲＡＭ１１がリード／ライト不可能であるスタンバイモードとなる。／ＣＥ＿Ｐが“Ｌレベル（↓）”とされると、ＰＳＲＡＭ１１がリード／ライト可能であるオペレーションモードとなる。

／ＡＤＶ信号は、アドレス（Address）入力を可能／不可能とする信号である。例えば、／ＡＤＶ信号が“Ｌレベル”の場合、アドレス入力可能（Enable)である。

ＡＤＤＲ信号は、アドレス（Address）信号である。

ライトイネーブルＷＥ信号は、Ｉ／Ｏピンから各データをデバイス内部に取り込むための信号である。

／ＵＢ，／ＬＢ信号は、Ｉ／Ｏ信号の下位または上位を制御するバイト（Byte）信号である。

Ｉ／Ｏ信号は、コマンド、書き込みデータ等の信号であり、Ｉ／Ｏバス７７により送受信される。

また、図２乃至図４に示すように、ＭＣＰ１０は、基板１９上に、スペーサ１７−１、ＮＯＲ型フラッシュメモリ１２、スペーサ１７−２、ＳＤＲＡＭ１１、およびメモリコントローラ１３が順次積層されている。

ＰＳＲＡＭ１１は、ワイヤ１５により基板１９にボンディングされ、基板１９の裏面のインターフェイスに導通され、半田ボール１８によって実装されている。

ＮＯＲ型フラッシュメモリ１２は、ワイヤ１５により基板１９にボンディングされ、半田ボール１８によって実装されている。

メモリコントローラ１３は、ワイヤ１５により基板１９にボンディングされ、基板１９の裏面のインターフェイスに導通され、半田ボール１８によって実装されている。

尚、本例では、メモリコントローラ１３を同一パッケージ内に搭載するＭＣＰを一例に挙げて説明をした。しかし、メモリコントローラ１３を同一パッケージ内に搭載する場合に限らず、メモリコントローラ１３を搭載しない場合（ＭＣＰの外にある場合）であっても本例と同様に適用することが可能である。

＜１−２．ＰＳＲＡＭの構成例＞
次に、本例に係るＰＳＲＡＭ１１の構成例について、図５および図６を用いて説明する。図５は、本例に係るＰＳＲＡＭ１１を示すブロック図である。

図示するように、ＰＳＲＡＭ１１は、メモリセルアレイ２１、ロウデコーダ２２、カラムデコーダ／センスアンプ２３、Ｉ／Ｏ回路２４、内部電源発生回路２５、モードセット回路２６、および制御回路３０を備えている。

メモリセルアレイ２１は、ロウデコーダ２２およびカラムデコーダ２３により選択される複数のメモリセルを備えている。

ロウデコーダ２２は、ロウ（row）方向の書き込み用配線を選択するように構成されている。

カラムデコーダ２３は、カラム（column）方向の書き込み用配線を選択し、センスアンプ２３は、メモリセルの読み出しデータをセンスするように構成されている。

Ｉ／Ｏ回路２４は、Ｉ／Ｏ系シフトレジスタ回路２９を備え、後述する書き込み動作の際に、ショートライトレイテンシ（ＳＷＬ：short write latency）モードにより書き込み動作を行えるように構成されている。

内部電源発生回路２５は、メモリセルアレイ２１の書き込み／読み出し／消去電圧等の所定の電圧を発生するように構成されている。

モードセット回路２６は、ライトイネーブル信号／ＷＥを受けて、ショートライトレイテンシ（ＳＷＬ）またはノーマルライトレイテンシ（ＮＷＬ：normal write latency）のいずれかを決定するモードセット信号ＷＬＭを制御回路３０に送信するように構成されている。また、モードセット回路２６は、後述するショートライトレイテンシ（ＳＷＬ）の際に、レイテンシ（ＲＬ）に応じてデータシフト量を決定するシフト制御信号skipを送信する。

制御回路３０は、制御系シフトレジスタ回路２８を備え、後述する書き込み動作の際に、シフト制御信号skipのデータシフト量に応じて、Ｉ／Ｏ系シフトレジスタ回路２９を制御するように構成されている。例えば、制御回路３０は、スキップ信号skip0を受信するとデータシフト量はなく書き込み動作を行うようにＩ／Ｏ系シフトレジスタ回路２９を制御する。制御回路３０は、スキップ信号skip1,2を受信するとデータシフト量を１、２分シフトさせて書き込み動作を行うようにＩ／Ｏ系シフトレジスタ回路２９を制御する。

＜１−３．制御系、Ｉ／Ｏ系シフトレジスタ回路の構成例＞
次に、制御系、Ｉ／Ｏ系シフトレジスタ回路２８、２９の構成例について、図６を用いて説明する。

制御系シフトレジスタ回路２８は、／ＡＤＶインプットバッファ３１、レジスタ初期化コントロール回路３２、／ＣＥインプットバッファ３４、４６、／ＷＥインプットバッファ３５、４７、／ＢＹＴＥインプットバッファ３６、無効データ取り込み防止回路４５を備えている。

／ＡＤＶインプットバッファ３１は、／ＡＤＶ信号を一時的に保持し、／ＡＤＶ信号をレジスタ初期化コンロトール回路３２に送信する。

レジスタ初期化コントロール回路３２は、／ＡＤＶ信号を受けて、シフトレジスタ内部の初期化のため、書き込み状態に入った時から、バースト状態になるまでの期間において、レジスタ回路３３−１〜３３−５の初期化を行う。

／ＣＥインプットバッファ３４、４６は、制御信号用シフトレジスタ回路３３−１、３３−４を備え、チップイネーブル信号／ＣＥを一時的に保持する。

／ＷＥインプットバッファ３５、４７は、制御信号用シフトレジスタ回路３３−２、３３−５を備え、ライトイネーブル信号／ＷＥを一時的に保持する。

／ＢＹＴＥインプットバッファ３６は、制御信号用シフトレジスタ回路３３−３を備え、信号／ＢＹＴＥ信号を一時的に保持する。

無効データ取り込み防止回路４５は、チップイネーブル信号／ＣＥ入力後、ターミネーション（Termination）状態、サスペンド（Suspend）状態に入った後、本来書かないデータ（Invalid Data）を取り込まないように制御するように構成されている。

Ｉ／Ｏ系シフトレジスタ回路２９は、書き込み動作（Write）系としてデータインプットバッファ５１、インプットデータ用シフトレジスタ回路５２、ＲＷＤドライバ５５、ＭＤＱバッファ５６を備え、読み出し動作（Read）系としてデータアウトプットバッファ５３、データアウトプットコントロール回路５４を備えている。

データインプットバッファ５１は、入力データを一時的に保持する。

インプットデータ用シフトレジスタ回路５２は、レジスタコントロール回路４１からシフト制御信号skipに従い、書き込みデータを入力されるクロックＣＬＫをシフトからいくつシフトするかを制御するように構成されている。

ＲＷＤドライバ５５、インプットデータ用シフトレジスタ回路５２の書き込みデータをドライブする。

ＭＤＱバッファ５６は、ＲＷＤドライバ５５かの書き込みデータを一時的に保持し、センスアンプ２３に出力する。

データアウトプットバッファ５３は、データを一時的に保持する。

データアウトプットコントロール回路５４は、データをＩ／Ｏ線７７に出力する。

＜１−４．シフトレジスタ回路３３−１〜３３−５、５２の構成例＞
次に、制御信号用シフトレジスタ回路３３−１〜３３−５、インプットデータ用シフトレジスタ回路５２の構成例について、図７および図８を用いて説明する。

図示するように、制御信号用シフトレジスタ回路３３−１〜３３−５は、レジスタ部６０−１、６０−２、クロックドインバータ６３−１〜６３−４、６５、６６により構成されている。

レジスタ部６０−１は、インバータの出力がクロックドインバータの入力に接続され、クロックドインバータの出力がインバータの入力に接続されたラッチ回路６１−１、６１−２を備えている。レジスタ部６０−２は、インバータの出力がクロックドインバータの入力に接続され、クロックドインバータの出力がインバータの入力に接続されたラッチ回路６１−３、６１−４を備えている。

ラッチ回路６１−１〜６１−４の信号経路の間には、クロックインバータ６３−２〜６３−４が設けられている。

制御信号用シフトレジスタ回路３３−１〜３３−５に入力された信号は、クロックインバータ６３−１、６５、６６の制御端子に入力される制御信号ＣＳにより、リードレイテンシＲＬのシフト量が決定される。

例えば、リードレイテンシＲＬを１だけシフトする場合（（ノーマル状態に対して）ＲＬ−１）には、制御信号ＳＣにより、クロックインバータ６３−１がオフとされ、クロックドインバータ６６に入力され、インバータ６７により反転されて出力する。例えば、リードレイテンシＲＬを２だけシフトする場合（ＲＬ−２）には、クロックインバータ６３−１がオンとされ、レジスタ部６０−１によりラッチし、レジスタ部６０−１を通過（Through）し、同様に出力する。例えば、リードレイテンシＲＬを３だけシフトする場合（ＲＬ−３）には、クロックインバータ６３−１がオンとされ、レジスタ部６０−１、６０−２によりそれぞれラッチし、同様に出力する。

インプットデータ用シフトレジスタ回路５２は、同様に、レジスタ部６０−１、６０−２、クロックドインバータ６３−１〜６３−４、６５、６６、およびトランスファゲート６９−１〜６９−３により構成されている。

レジスタ部６０−１、６０−２の構成は、上記制御信号用シフトレジスタ回路３３−１〜３３−５と同様である。

インプットデータ用シフトレジスタ回路５２に入力された信号は、トランスファゲート６９−１〜６９−３の制御ゲートに入力される制御信号ＣＳにより、リードレイテンシＲＬのシフト量が決定される。

例えば、リードレイテンシＲＬを１だけシフトする場合（（ノーマル状態に対して）ＲＬ−１）には、トランスファゲート６９−３のみがオンとされ、レジスタ部６０−１、６０−２を通過（Through）して、出力する。例えば、リードレイテンシＲＬを２だけシフトする場合（ＲＬ−２）には、トランスファゲート６９−２のみがオンとされ、レジスタ部６０−１にラッチし、６０−２を通過（Through）し、同様に出力する。例えば、リードレイテンシＲＬを３だけシフトする場合（ＲＬ−３）には、トランスファゲート６９−２のみがオンとされ、レジスタ部６０−１、６０−２にそれぞれラッチし、同様に出力する。

＜３−１．ショートライトレイテンシ書き込み動作（セルフリフレッシュモード）＞
次に、本例に係るＰＳＲＡＭ１１のショートライトレイテンシ（short write latency：以下、ＳＷＬと称する）の書き込み動作について説明する。

（ステップＳＴ１）
図６に示すように、まず、モードセット回路２６より送信されたレイテンシ信号ＷＬＭ（ＷＬＭ＝“Ｌ”レベル)またはライトネーブル信号／ＷＥ＝“Ｌレベル”(WE=H)（書き込み状態）状態が、レジスタイネーブル回路３７を介して、レジスタコントロール回路４１にセットされる。

（ステップＳＴ２）
続いて、レジスタコントロール回路４１は、セットされたレイテンシ（Read Latency）に対し、ショートライトレイテンシ判定を行う（RLM3LAT=H）。続いて、レジスタコントロール回路４１は、判定によって書き込みデータシフト数を選択し、シフト制御信号SKIPを選択し、シフト制御信号SKIPをインプットデータ用シフトレジスタ回路５２に送信する。

（ステップＳＴ３）
続いて、インプットデータ用シフトレジスタ回路５２は、入力されたシフト選択信号SKIPに従い、入力された書き込みデータ（Write Date）を、メモリセルアレイ２１（コア：Core）の書き込みできるクロックＣＬＫのタイミングに合わせ、データをＩ／Ｏバス７７転送する。

３−２．ショートライトレイテンシ書き込み動作シーケンス例（セルフリフレッシュモード）
ここで、上記ステップＳＴ３の際のＳＷＬモード書き込み動作シーケンスについて、図９を用いて説明する。ステップＳＴ３の際のＳＷＬモード書き込み動作シーケンスは、例えば、図９のように示される。この説明では、セルフリフレッシュモード（self refresh mode :以下ＳＲモード）であって、リードレイテンシＲＬ＝７の場合を一例にして説明する。

図示するように、信号／ＡＤＶが“Ｌ”とされる次のクロックＣＬＫを、クロックＣＬＫ１とすると、クロックＣＬＫ４の際より、データ（Din）Ｄ（１）〜Ｄ（５）…が入力される。

続いて、Ｉ／Ｏバス７７に転送する時刻であるクロックＣＬＫ７の際まで、インプットデータ用シフトレジスタ回路５２は上記データＤを保持する。

続いて、クロックＣＬＫ６の際より、インプットデータ用シフトレジスタ回路５２は、アドレスAddressがＡ０〜Ａ４…が入力されるタイミングに同期して、保持していたデータを順次Ｉ／Ｏバス７７に転送する。

上記のように、ＳＷＬモード書き込み動作においては、Ｉ／Ｏバス７７に転送する時刻（クロックＣＬＫ６）の際より前、少なくとも1クロック以上のレイテンシタイミングをシフトすることができる。

そのため、書き込みデータＤ（１）…の入力タイミングを早めることができ、外見上の書き込みサイクルタイムを削減できる。結果、Ｉ／Ｏバス７７の開放をより早く行なうことができる書き込みシステム（Write System）によって、ＮＯＲ型フラッシュメモリ１２（ＲＯＭ）１２へのアクセス開始を早めることができ、ＭＣＰチップセットとして高速化することができる。

＜３−３．ショートライトレイテンシデータ保障動作（セルフリフレッシュモード）＞
次に、本例に係るＰＳＲＡＭ１１のＳＷＬデータ保障（Write Recovery）動作について説明する。

このデータ保障動作は、上記ＳＷＲデータ書き込み動作により、タイミングをシフトしたため、インプットデータ用シフトレジスタ回路５２に保持している書き込みデータの書き込み完結タイミングを保障するための動作である。

即ち、チップイネーブル信号／ＣＥ、ターミネーション（Termination）、書き込みサスペンド（Write Suspend）、データマスク（DataMask）等の外部制御に対し、インプットデータ用シフトレジスタ回路５２に保持している書き込みデータの書き込み保障のため、シフトレジスタ回路５２が、制御信号（Disable系の信号：本例の場合、内部チップイネーブル信号bCEIN）をシフトする。これにより、書き込み動作の完結タイミングを保障することができる。

ここで、ターミネーション（Termination）とは、動作を終了（/CE_Termination:“Ｈレベル（↑）”のチップイネーブル信号／ＣＥを送信し動作を終了）することである。

サスペンド（Suspend）とは、動作を一時的に停止することである。

データマスク（Data Mask）とは、データに対し、読み書きしない（Write Mask）データに対し、マスク（Mask）をすることでデータの書き込みを行わないことである。

また、ＳＷＬモードにセットされ、書き込み動作継続中に、上記サスペンド（Suspend）動作によって、レジスタ６０−１、６０−２内に取り込まれたデータをはき出した（書き込み動作完了）後は、自動的にＮＷＬモードに切り替わることができる。

そのため、書き込みサスペンド終了後の継続書き込み動作（Write）の際において、書き込み保障動作（Write Recovery）のためのクロックＣＬＫを削減することができる。

３−４．ショートライトレイテンシデータ保障動作シーケンス例（セルフリフレッシュモード）
上記データ保障動作の動作シーケンスについて、図１０を用いて説明する。この説明では、レイテンシＲＬ＝７の場合を一例にして説明する。

図示するように、クロックＣＬＫ５の際に、シフトレジスタ回路５２は、チップイネーブル信号／ＣＥの“Ｈ”レベル（↑）をトリガとして、入力データＤ（２）以後の入力データを取り込まないように制御する。

そのため、クロックＣＬＫ６の際に、シフトレジスタ回路５２は、上記書き込み動作の際のシフト数に合わせて、２クロック分シフトさせた内部チップイネーブル信号bCEINを送信する。そのため、内部チップイネーブル信号bCEINにより内部クロックパルスの停止を防止でき、データ保障できる。

一方、例えば、クロックＣＬＫ５の際に、上記書き込み動作の際のシフト数に合わせないで、２クロック分シフトせずに内部チップイネーブル信号bCEINを送信する場合を考える。この場合では、内部チップイネーブル信号bCEINが内部クロックパルスが停止し、データ保障することができない。

続いて、以後のクロックＣＬＫ７以降において、上記内部クロックパルスは、内部チップイネーブル信号bCEINによって、書き込み（Write動作：データシフト動作および書き込み動作）に必要なクロックClock（数）を出力した後は、内部クロックパルスは生成(出力)されない。これは、余分な内部クロックパルスによる消費電力を削減するためである。

尚、本例で説明した内部クロックパルスは、外部クロックＣＬＫに対応するクロックパルスである。

３−５．その他のシフトレジスタにおけるデータ保障動作
次に、本例に係るＰＳＲＡＭ１１のその他のシフトレジスタ回路３３−１〜３３−５、およびデータレジスタにおけるＳＷＬデータ保障（Write Recovery）動作について、図１１を用いて説明する。

図示するように、リードレイテンシ判定回路３９、およびレジスタコントロール回路４１は、上記図１０に示した同様のシーケンスにより、その他の制御信号用シフトレジスタ回路３３−１〜３３−５、およびインプットデータ用シフトレジスタ回路５２中のデータレジスタのそれぞれにつきデータ保障動作（Write Recovery）を行う。

このように、上記ＳＷＬの書き込み動作の際では、データをメモリセルアレイ２１に書き込むタイミングよりも早いタイミングで取り込む事が可能である。加えて、上記サスペンド（Suspend）動作、ターミネーション（Termination）動作、データマスク（Data_Mask）動作等の特殊動作においても、シフトレジスタ回路３３−１〜３３−５を備えているため、同様のデータ保障動作をすることができる。

＜３−６．リードレイテンシ判定回路の判定動作＞
次に、リードレイテンシ判定回路３９の判定動作について、図１２を用いて説明する。リードレイテンシ判定回路３９の判定動作は、図１２のように表される。

図示するように、リードレイテンシ判定回路３９は、モードセット回路２６から送信されるリードレイテンシＲＬに対し、同じくモードセット回路２６から送信される信号Extref（Ext/Slf）により、セルフリフレッシュモードであるか、エクスターナルリフレッシュモードであるかに対応して決定されたリードレイテンシＲＬをＳＷＬモード判定回路４０に送信する。

＜セルフリフレッシュモードの場合＞
ここで、図１２中の７０−１に示すセルフリフレッシュモードの場合について説明する。例えば、ノーマルライトレイテンシ（ＮＷＬ）の場合、リードレイテンシＲＬ＝４〜９の際、リードレイテンシに対するシフト数は、それぞれ“−１”となる（ＮＷＬ＝３、４、…、８）。

一方、上記ショートライトレイテンシ（ＳＷＬ）の場合、リードレイテンシＲＬ＝４の際のシフト数は、“−２”となる（ＳＷＬ＝２）。以後、リードレイテンシＲＬ＝５〜９の際のシフト数は、“−３”となる（ＳＷＬ＝２、３、…、６）。

＜エクスターナルリフレッシュモードの場合＞
続いて、図中の７０−２に示すエクスターナルリフレッシュモードについて説明する。

ノーマルライトレイテンシ（ＮＷＬ）の場合、リードレイテンシＲＬ＝３〜６の際、リードレイテンシ対するシフト数は、それぞれ“−１”となる（ＮＷＬ＝２、２、３、３、４、５）。

一方、上記ショートライトレイテンシ（ＳＷＬ）の場合、リードレイテンシＲＬ＝３の際のシフト数は、“−１”となる（ＳＷＬ＝２）。リードレイテンシＲＬ＝４の際のシフト数は、“−２”となる（ＳＷＬ＝２）。リードレイテンシＲＬ＝５、６の際のシフト数は、“−３”となる（ＳＷＬ＝２、３）。

＜４．第１の実施形態に係る半導体記憶装置の効果＞
この実施形態に係る半導体記憶装置によれば、少なくとも下記（１）および（２）の効果が得られる。

（１）高速化に有利である。

この実施形態に係るＰＳＲＡＭ１１は、メモリセルアレイ２１の書き込みデータを一時的に保持するデータ保持部６０−１、６０−２を備え、メモリセルアレイ２１に書き込みを始めるタイミング（データ受信タイミングＣＬＫ４の際）より少なくとも２クロックＣＬＫ以上前に前記データ保持部に書き込みデータを受付可能であるように構成されたインプットデータ用シフトレジスタ回路（制御部）５２を備えている。

そのため、本例のように、基準クロックに同期してアクセス制御を行うメモリ１１において、メモリセルアレイ２１（メモリコア（Cell））への書き込み準備を待つことなく、データの入力ができ、見かけ上（ＰＳＲＡＭ（Chip）１１外部から見た）アクセスのレイテンシを削減でき、かつサイクルタイムの短縮することができる。これは、インプットデータ用シフトレジスタ回路５２が、書き込みタイミング（ＣＬＫ４の際）より少なくとも２クロックＣＬＫ以上前倒しでデータを受信しているため、少なくとも２クロックＣＬＫ以上書き込み動作を早く終了することができるからである。

その結果、メモリセルアレイ２１への書き込みデータの入力タイミングを早めることができ、見かけ上の書き込みサイクルタイムを削減でき、Ｉ／Ｏバス７７の開放を早く行なうことができ、高速化に有利である。

また、このように、Ｉ／Ｏバス７７の開放を早く行うことができる書き込みシステム（Write System）によって、ＮＯＲ型フラッシュメモリ（ＲＯＭ）１２へのアクセス開始を早めることができ、ＭＣＰチップセットとしての書き込みパフォーマンスを高めることができる。

（２）メモリセルアレイ（コアメモリ）２１の書き込み実力に合わせて、書き込み動作を行うことができる。

本例に係るＰＳＲＡＭ１１は、図９に示すように、少なくとも２クロックＣＬＫ以上前倒しで書き込みデータを受信できる一方、転送するタイミング（クロックＣＬＫ６の際）は、メモリセルアレイ２１に合わせることができる。

そのため、メモリセルアレイ２１の書き込み実力に合わせて、書き込み動作を行うことができる点で有利である。

但し、本例の説明のように、ノーマル動作に対し、リードレイテンシを基準とした場合では２クロックＣＬＫ以上となる。しかし、ライトレイテンシ（ＷＬ）を基準とした場合では、１クロックＣＬＫ以上となる。

［第２の実施形態（パルス発生回路を備えた一例）］
次に、第２の実施形態に係る半導体記憶装置について、図１３を用いて説明する。この実施形態は、パルス発生回路を更に備えた一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。

＜構成例＞
図示するように、この実施形態に係る半導体記憶装置は、Ｉ／Ｏ系シフトレジスタ回路２９が、パルス発生回路８１を更に備えている点で上記第１の実施形態と相違している。

パルス発生回路８１は、後述するように、チップイネーブル信号／ＣＥが“Ｈ”レベル（/CE=↑）をトリガとして、外部クロックＣＬＫに相当（外部クロックＣＬＫを模擬）する内部発生パルスを生成するように構成されている。

そのため、以後において、インプットデータ用シフトレジスタ回路５２に入力される外部クロックＣＬＫを無視（Don't Care：Clocking or H or L）するように、ＰＳＲＡＭ１１を使用することができる。

＜データ保障動作シーケンス例（セルフリフレッシュモード）＞
次に、この実施形態に係るショートライトレイテンシデータ保障動作の動作シーケンスについて、図１４を用いて説明する。この説明では、レイテンシＲＬ＝７の場合を一例にして説明する。

図示するように、外部クロックＣＬＫ５の際に、パルス発生回路５２は、チップイネーブル信号／ＣＥが“Ｈ”レベル（/CE=↑）となったことをトリガとして、外部クロックＣＬＫに相当（外部クロックＣＬＫを模擬）する内部発生パルスをインプットデータ用シフトレジスタ回路５２に送信する。以後、パルス発生回路８１は、外部クロックＣＬＫに相当（外部クロックＣＬＫを模擬）する内部発生パルスを発生する。

そのため、図中の破線で示すように、以後の外部クロックＣＬＫ６に相当する時刻において、インプットデータ用シフトレジスタ回路５２に入力される外部クロックＣＬＫを無視（Don't Care：Clocking or H or L）するように、ＰＳＲＡＭ１１を使用することができる。

加えて、外部クロックＣＬＫ６に相当する時刻において、上記内部クロックパルスは、内部チップイネーブル信号bCEINによって、書き込み（Write動作：データシフト動作および書き込み動作）に必要なクロックClock（数）を出力した後は、内部クロックパルスは生成(出力)されない。これは、余分な内部クロックパルスによる消費電力を削減するためである。

さらに、外部クロックＣＬＫ６に相当する時刻において、上記のように、パルス発生回路８１が内部チップイネーブル信号bCEINによりリセットされ、重複する不要なパルスは必要ないからである。

上記のように、この実施形態に係る半導体記憶装置によれば、下記（１）および（２）と同様の効果が得られる。さらに、少なくとも下記（３）の効果が得られる。

（３）外部クロックＣＬＫを無視（Don't Care：Clocking or H or L）するように、ＰＳＲＡＭ１１を使用することができる。

上記のように、この実施形態に係る半導体記憶装置は、チップイネーブル信号／ＣＥが“Ｈ”レベル（/CE=↑）をトリガとして、外部クロックＣＬＫに相当（外部クロックＣＬＫを模擬）する内部発生パルスを生成するように構成されたパルス発生回路８１を備えている。

そのため、チップイネーブル信号／ＣＥが“Ｈ”レベル（/CE=↑）となった以後の時刻において、インプットデータ用シフトレジスタ回路５２に入力される外部クロックＣＬＫを無視（Don't Care）するように、ＰＳＲＡＭ１１を使用することができる。よって、外部クロックＣＬＫを無視（Don't Care）するように、ＰＳＲＡＭ１１を使用するユーザ（User）に対しても対応することができる点で利便性を向上できる。

例えば、上記第１の実施形態において、チップイネーブル信号／ＣＥ_Termination（図１１）におけるデータ保障動作において、前の外部クロックＣＬＫで入力されたデータをチップイネーブル信号／ＣＥが“Ｈ”レベル（/CE=↑）後であっても、書き込み動作を行う必要がある。そのため、ディスエーブル系の信号（内部チップイネーブル信号ｂＣＥＩＮ）をシフトＣＬＫ分遅らせる必要がある。よって、外部から見てチップイネーブル信号／ＣＥが“Ｈ”レベル（/CE=↑）状態であっても、内部ではまだチップイネーブル信号／ＣＥが“Ｌ”レベル（/CE=↓）状態として取り扱わなければならず、データシフト及び書き込み動作のために外部クロックＣＬＫを動作させておく必要がある。

しかし、この実施形態の場合には、上記パルス発生回路８１を備えているため、上記必要がなく、チップイネーブル信号／ＣＥが“Ｈ”レベル（/CE=↑）をトリガとして、外部クロックＣＬＫを無視（Don't Care）するように、ＰＳＲＡＭ１１を使用することができる。

尚、上記第１、第２の実施形態においては、データを保持する例として、シフトレジスタを一例として説明した。しかし、これに限らず、例えば、ラッチ回路やその他のレジスタ回路等であっても同様に適用することが可能である。

以上、第１、第２の実施形態を用いて本発明の説明を行ったが、この発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

この発明の第１の実施形態に係る半導体記憶装置（ＭＣＰ）を示すブロック図。 第１の実施形態に係る半導体記憶装置（ＭＣＰ）を示す平面図。 図２中のＩＩＩ−ＩＩＩ線方向における断面図。 図２中のＩＶ−ＩＶ線方向における断面図。 図１中のＰＳＲＡＭを示すブロック図。 図５中の制御系、Ｉ／Ｏ系シフトレジスタ回路を示すブロック図。 第１の実施形態に係る制御信号用シフトレジスタ回路を示す回路図。 第１の実施形態に係るインプットデータ用シフトレジスタ回路を示す回路図。 第１の実施形態に係るＳＷＬ書き込みモードシーケンスを示す図。 第１の実施形態に係るデータ保障動作シーケンスを示す図。 第１の実施形態に係るその他のシフトレジスタにおけるデータ保障動作を説明するための図。 第１の実施形態に係るリードレイテンシ判定回路の判定動作を説明するための図。 第２の実施形態に係る半導体記憶装置の制御系、Ｉ／Ｏ系シフトレジスタ回路を示すブロック図。 第１の実施形態に係るデータ保障動作シーケンスを示す図。

符号の説明

１１…ＰＳＲＡＭ、１２…ＮＯＲ型フラッシュメモリ、１３…メモリコントローラ。

Claims (5)

1. クロックに応じてデータをインプットまたはアウトプットするメモリセルアレイと、
   前記メモリセルアレイの書き込みデータを一時的に保持するデータ保持部を備え、前記メモリセルアレイに書き込みを始めるタイミングより少なくとも２クロック以上前に前記データ保持部に書き込みデータを受付可能であるように構成された制御部とを具備すること
   を特徴とする半導体記憶装置。
2. 前記データ保持部は、少なくとも１つ以上のレジスタを備えること
   を特徴とする請求項１に記載の半導体記憶装置。
3. 前記データ保持部は、前記メモリセルアレイに書き込みを始めるタイミングまで書き込みデータを保持し、制御信号によりデータ保持数を変化するように構成されること
   を特徴とする請求項１または２に記載の半導体記憶装置。
4. クロックに応じてデータをインプットまたはアウトプットするメモリセルアレイと、前記メモリセルアレイの書き込みデータを一時的に保持するデータ保持部を備え、前記メモリセルアレイに書き込みを始めるタイミングより少なくとも２クロック以上前に前記データ保持部に書き込みデータを受付可能であるように構成された制御部とを備えるＲＡＭと、
   ＲＯＭと、
   前記ＲＡＭおよび前記ＲＯＭの全体を制御するように構成されたメモリコントローラとを具備すること
   を特徴とする半導体記憶装置。
5. 前記データ保持部は、少なくとも１つ以上のレジスタを備えること
   を特徴とする請求項４に記載の半導体記憶装置。

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