JP2007095281A - マルチポートメモリ装置 - Google Patents

マルチポートメモリ装置 Download PDF

Info

Publication number
JP2007095281A
JP2007095281A JP2006263794A JP2006263794A JP2007095281A JP 2007095281 A JP2007095281 A JP 2007095281A JP 2006263794 A JP2006263794 A JP 2006263794A JP 2006263794 A JP2006263794 A JP 2006263794A JP 2007095281 A JP2007095281 A JP 2007095281A
Authority
JP
Japan
Prior art keywords
write
signal
data
circuit
bit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2006263794A
Other languages
English (en)
Other versions
JP5164358B2 (ja
Inventor
Jae-Il Kim
載▲いる▼ 金
Chang-Ho Do
昌鎬 都
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of JP2007095281A publication Critical patent/JP2007095281A/ja
Application granted granted Critical
Publication of JP5164358B2 publication Critical patent/JP5164358B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/04—Arrangements for selecting an address in a digital store using a sequential addressing device, e.g. shift register, counter
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1075—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for multiport memories each having random access ports and serial ports, e.g. video RAM
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
    • G11C7/1027—Static column decode serial bit line access mode, i.e. using an enabled row address stroke pulse with its associated word line address and a sequence of enabled bit line addresses
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1087—Data input latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1093—Input synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1096—Write circuits, e.g. I/O line write drivers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/107—Serial-parallel conversion of data or prefetch
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/108—Wide data ports

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Multimedia (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Abstract

【課題】ノーマル、プリエンプションバースト及び割込み書込み動作を支援するマルチポートメモリ装置を提供すること。
【解決手段】本発明に係るマルチポートメモリ装置は、多数のポートと、多数のバンクと、多数のグローバル入／出力ラインとを備えたマルチポートメモリ素子において、書込みデータが印加される間にのみトグルする書込みクロックを生成する書込みクロック生成部と、書込みコマンド及び前記書込みクロックに応答して書込みフラグ信号及び書込みドライバイネーブル信号を生成する書込み制御部と、前記書込みフラグ信号に応答して該当バースト書込みデータをラッチするデータラッチ回路と、書込みデータマスク信号及び前記書込みドライバイネーブル信号に応答して前記データラッチ回路から出力されたデータを該当バンクに伝達する書込みドライバと、を備える。
【選択図】図５

Description

本発明は、半導体設計技術に関し、特に、半導体メモリ装置のマルチポートメモリ装置のバンク制御部に関する。
現在、ＤＲＡＭは、既存のデスクトップコンピュータ、ノート型パソコンやサーバのような伝統的な使用領域だけでなく、ＨＤＴＶのような映像／音響機器にも応用され、その使用範囲が拡大し続けている。そのため、既存のメモリ装置の入／出力方式（単一ポートに多数の入／出力ピンを有するデータ交換方式、すなわち、並列入／出力インタフェース方式）ではなく、異なる入／出力方式が適用されることを求められてきている。
ここで、図１を参照して、単一ポートメモリ装置について説明する。
図１は、一般の単一ポートメモリ装置を示すブロック図である。同図では、説明の便宜上、一般の８バンク構造を有するｘ１６、５１２Ｍ ＤＲＡＭを一例として示している。
同図に示すように、一般のｘ１６、５１２Ｍ ＤＲＡＭの単一ポートメモリ装置は、ｎ×ｍ個のメモリセルがマトリクス状に配置された第１バンクないし第８バンクＢＡＮＫ０〜ＢＡＮＫ７、第１バンクないし第８バンクＢＡＮＫ０〜ＢＡＮＫ７との単一通信を行うポートＰＯＲＴ、ポートＰＯＲＴとピン、そしてポートＰＯＲＴと第１バンクないし第８バンクＢＡＮＫ０〜ＢＡＮＫ７との間の信号伝達のための多数の通信ラインＧＩＯを備える。ここで、通信ラインＧＩＯとは、通常、ＤＲＡＭにおけるグローバル入／出力ライン（ｇｌｏｂａｌ Ｉ／Ｏ ｌｉｎｅ）を意味し、制御バス、１５ラインのアドレスバス及び１６ラインのマルチポートバスからなる。
このような単一ポートメモリ装置における最大の問題は、単一ポートを用いるため、多様なマルチメディア機能を実現できないということである。単一ポートメモリ装置でマルチメディア機能を実現するためには、複数のメモリ装置、例えば、ＤＲＡＭ装置を独立して構成し、それぞれのＤＲＡＭ装置が互いに異なる機能を果たすように提供しなければならない。
しかし、ＤＲＡＭ装置を独立して構成する場合、メモリアクセス量の多い装置と少ない装置との間の適切なメモリの割り当てが難しく、全メモリ装置の密度に対する利用効率が低下するという問題がある。
そこで、本発明の出願人は、２００５年９月２９日付けで大韓民国において特許出願された特願第２００５−９０９３６号を先願とし、２００６年４月１１日付けで優先権主張出願された特願第２００６−００３２９４８号に開示されているように、直列入／出力インタフェースを有するマルチポートメモリ素子の構造を提案した。
図２は、大韓民国特許出願第２００６−００３２９４８号に係るマルチポートメモリ素子の構造を説明するために示す概念図である。
ここで、マルチポートメモリ装置は、説明の便宜上、４つのポートＰＯＲＴ０〜ＰＯＲＴ３と８つのバンクＢＡＮＫ０〜ＢＡＮＫ７とを備え、１６ビットのデータフレームを有し、６４ビットのプリフェッチ動作を行うと仮定する。
同図に示すように、マルチポートメモリ装置は、それぞれ異なる外部装置とは独立して直列マルチポート通信を行う第１ポートないし第４ポートＰＯＲＴ０〜ＰＯＲＴ３、第１ポートないし第４ポートＰＯＲＴ０〜ＰＯＲＴ３を境に上部と下部とに行方向に配置された第１バンクないし第８バンク（上部：ＢＡＮＫ０〜ＢＡＮＫ３、下部：ＢＡＮＫ４〜ＢＡＮＫ７）、第１ポートないし第４ポートＰＯＲＴ０〜ＰＯＲＴ３と第１バンクないし第４バンクＢＡＮＫ０〜ＢＡＮＫ３との間に行方向に位置し、並列マルチポートの伝送を行う第１グローバル入／出力ラインＧＩＯ＿ＯＵＴ、第１ポートないし第４ポートＰＯＲＴ０〜ＰＯＲＴ３と第５バンクないし第８バンクＢＡＮＫ４〜ＢＡＮＫ７との間に行方向に位置し、並列情報の伝送を行う第２グローバル入／出力ラインＧＩＯ＿ＩＮ、第１グローバル入／出力ライン及び第２グローバル入／出力ラインＧＩＯ＿ＯＵＴ、ＧＩＯ＿ＩＮと第１バンクないし第８バンクＢＡＮＫ０〜ＢＡＮＫ７との間における信号伝送を制御する第１バンクないし第８バンク制御部ＢＣＬ０〜ＢＣＬ７、第２ポートＰＯＲＴ１と第３ポートＰＯＲＴ２との間に位置し、第１ポートないし第４ポートＰＯＲＴ０〜ＰＯＲＴ３に印加される内部コマンド及びデータの入／出力をクロックするＰＬＬ部１０１を備える。
一方、信号伝送のためのプロトコールとして、入力信号のフレーム形式が図３Ａ及び図３Ｂに示されている。
図３Ａ及び図３Ｂは、それぞれ書込みコマンドフレームと書込みデータフレームを示す図である。
まず、図３Ａは、書込みコマンドフレームを示し、外部装置から入力される２０ビット単位の直列化した信号であって、各ビットの意味は、下記の通りである。
１９番目と１８番目のビットは、実質的に使用しない物理リンクコードＰＨＹ（ｐｈｙｓｉｃａｌ ｌｉｎｋ ｃｏｄｉｎｇ）ビットであり、１７番目のビットは、コマンドＣＭＤビットであり、１６〜１４番目のビットは、それぞれアクティブコマンドＡＣＴ、書込みコマンドＷＴ及びプリチャージコマンドＰＣＧである。ここで、正常な書込みコマンドを印加するためには、書込みコマンドフレームは、１７番目のビットが「１」、１６番目のビットが「０」、１５番目のビットが「１」、１４番目のビットが「０」にならなければならず、プリチャージコマンドと書込みコマンドとを印加するためには、１７番目のビットが「１」、１６番目のビットが「０」、１５番目のビットが「１」、１４番目のビットが「１」にならなければならない。次いで、１３〜１０番目のビットは、書込みデータフレームの上位バイトＵＰＰＥＲ ＢＹＴＥの伝達を制御する上位データマスクＵＤＭ（ｕｐｐｅｒ−ｂｙｔｅ ｄａｔａ ｍａｓｋ）であり、９〜６番目のビットは、書込まれるバンク情報ＢＡＮＫであり、５〜０番目のビットは、カラムアドレスＣＯＬＵＭＮ ＡＤＤＲＥＳＳを示す。
次に、図３Ｂは、書込みデータフレームを示し、４クロックにわたって印加される１６ビット単位の書込みデータであって、各ビットの意味は、下記の通りである。
１９番目と１８番目のビットは、実質的に使用しない物理リンクコードＰＨＹビットであり、１７番目のビットは、コマンドＣＭＤビットであり、１６番目のビットは、書込みデータの下位バイトＬＯＷＥＲ ＢＹＴＥの伝達を制御する下位バイトマスク信号ＬＤＭ（ｌｏｗｅｒ−ｂｙｔｅ ｗｒｉｔｅ ｄａｔａｍａｓｋ）であり、１５〜８番目のビットは、書込みデータの上位バイトＵＰＰＥＲ ＢＹＴＥであり、７〜０番目のビットは、書込みデータの下位バイトＬＯＷＥＲ ＢＹＴＥを示す。ここで、正常な書込みデータの印加は、１７番目のビットであるコマンドＣＭＤビットが「０」にならなければならない。
図４Ａ及び図４Ｂは、図２のマルチポートメモリ装置の書込み動作を示すタイミング図である。
まず、図４Ａは、ノーマル書込み動作を示すものであって、ノーマル書込み動作は、クロックＣＬＫに同期して図３Ａの書込みコマンドフレームで１７番目のビットのコマンドビットと１５番目のビットとをデコードして生成された書込みコマンドＥＣＡＳＰＷＴがアクティブになり、これに応答してクロックＣＬＫの４クロック間の各クロック毎に１６ビットの書込みデータＶＡＬＩＤ Ｄ０、Ｄ１、Ｄ２、Ｄ３が印加される。すなわち、書込みコマンドＥＣＡＳＰＷＴの印加後、４クロックＣＬＫ間の各クロック毎に、合わせて６４ビットの書込みデータが１６ビットずつ印加されるのである。このとき、書込みデータＶＡＬＩＤ Ｄ０、Ｄ１、Ｄ２、Ｄ３は、図３Ｂの書込みデータフレームで１５〜０番目のビットの並列化データである。
次に、図４Ｂに示すように、プリエンプションバースト書込み動作とは、クロックＣＬＫに同期して書込みコマンドＥＣＡＳＰＷＴがアクティブになった後、これに応答して書込みデータＶＡＬＩＤ Ｄ０、Ｄ１、Ｄ２、Ｄ３が連続して１６ビットずつ入るのではなく、印加される１６ビットずつの書込みデータの間にＮＯＰ（ｎｏ ｏｐｅｒａｔｉｏｎ）又はその他のコマンド（書込みコマンドを除く）が入る動作をいう。
特開２００４−３６２７６０
しかしながら、このようなプリエンプションバースト書込み動作は、書込みデータが印加されている途中にＮＯＰが入って書込み動作が一時的に停止し、この後、残りの書込みデータが印加されなければならないが、書込みデータに対する情報を知らせたり書込みデータを同期させたりする装置がないため、いつ書込みデータが印加されるかを判断できない。
これは、結果として、マルチポートメモリ装置の誤動作を起こし、信頼性や安定性を低下させるという問題となる。
本発明は、上記のような従来の技術の問題を解決するためになされたものであって、その目的は、ノーマル、プリエンプションバースト及び割込み書込み動作を支援するマルチポートメモリ装置を提供することにある。
そこで、上記の技術課題を達成するための本発明の一側面によると、（１）本発明は、外部装置との直列入／出力インタフェースを支援する多数のポートと、該ポートと並列に情報の送／受信を行う多数のバンクと、該バンクと前記ポートとの間における情報の送受信を支援する多数のグローバル入／出力ラインとを備えたマルチポートメモリ素子において、該当バンクのアクティブ区間で制限的にトグルする書込みクロックを生成する書込みクロック生成部と、書込みコマンド及び前記書込みクロックに応答してバースト書込みデータのそれぞれに対応する書込みフラグ信号及び最終書込み信号を生成する書込み制御部と、前記書込みフラグ信号に応答して該当バースト書込みデータのそれぞれをラッチする多数のデータラッチ回路と、前記最終書込み信号に応答して前記多数のデータラッチ回路から出力されたデータを該当バンクに伝達する多数の書込みドライバとを備えるマルチポートメモリ装置を提供する。また、（２）本発明は、前記多数のポートからの並列化データが印加され、バースト書込みデータ及びバースト書込みコマンドを備えるデータフレームを生成する受信部と、前記バースト書込みコマンドをデコードしてカラムアドレスを選択するカラムアドレス選択回路と、前記書込みフラグ信号に応答して前記バースト書込みデータ及びバースト書込みコマンドが入力され、書込みデータマスク信号を出力するデータマスク出力部と、をさらに備えることを特徴とするマルチポートメモリ装置を提供する。さらに（３）本発明は、前記受信部が、前記多数のバンクのうち、該当バンクを選択するバンク選択信号を制御信号として前記各ポートからの並列化データを個別に入力される多数のマックスからなるマックス部と、内部クロックを制御信号として前記マックス部の出力信号が入力され、バースト書込みデータ及びバースト書込みコマンドを備えるデータフレームを生成する多数のフリップフロップを備えるフリップフロップ回路と、を備えることを特徴とするマルチポートメモリ装置を提供する。さらに（４）本発明は、前記バースト書込みコマンドが、前記バースト書込みデータより先に生成されることを特徴とするマルチポートメモリ装置を提供する。また、（５）本発明は、前記フリップフロップ回路が、前記マックス部の出力信号を反転する第１インバータと、前記クロックに応答して前記第１インバータの出力信号を伝達する第１トランスミッションゲートと、該第１トランスミッションゲートの出力信号をラッチしてバースト書込みコマンドとして出力する第１ラッチ回路と、該第１ラッチ回路の出力信号を反転する第２インバータと、前記クロックに応答して第２インバータの出力信号を伝達する第２トランスミッションゲートと、該第２トランスミッションゲートの出力信号をラッチしてバースト書込みデータとして出力する第２ラッチ回路と、を備えることを特徴とするマルチポートメモリ装置を提供する。（６）本発明は、前記書込み制御部が、前記書込みコマンド及び書込みクロックに応答してシフトレジスタをセットするシフトレジスタスタータ回路と、該シフトレジスタスタータ回路の出力信号を書込みクロックの立ち下がりエッジに整列するようにシフトさせ、書込みストローブ信号として出力する前記シフトレジスタと、前記書込みストローブ信号を分周して順次アクティブになる多数の書込みフラグ信号と最終書込み信号とを生成するデータラッチ制御回路と、前記最終書込み信号のパルス幅を変化させて書込みドライバイネーブル信号として出力する書込み信号変換回路と、を備えることを特徴とするマルチポートメモリ装置を提供する。また、（７）本発明は、前記カラムアドレス選択回路が、前記データフレームのうち、カラムアドレスＣＯＬＵＭＮ ＡＤＤＲＥＳＳビットをデコードして該当カラムアドレスのＹＩトランジスタ（ビットラインとセグメント入／出力ラインとを接続するトランジスタ）を駆動させるカラムアドレス信号を出力することを特徴とするマルチポートメモリ装置を提供する。さらに、（８）本発明は、前記カラムアドレス選択回路が、前記書込みコマンドに応答して前記カラムアドレスビットを伝達する第３トランスミッションゲートと、該第３トランスミッションゲートの出力信号をラッチする第第３ラッチ回路と、該第３ラッチ回路の出力信号を反転する第３インバータと、該第３インバータの出力信号をゲート入力とする第１ＮＭＯＳトランジスタ及び第１ＰＭＯＳトランジスタと、前記最終書込み信号を反転する第４インバータと、該第４インバータの出力信号をゲート入力とし、第１ノードに接続された第２ＰＭＯＳトランジスタと、前記最終書込み信号をゲート入力とし、第１ノードに接続された第２ＮＭＯＳトランジスタと、前記第１ノードの信号をラッチしてカラムアドレス信号として出力する第４ラッチ回路と、を備えることを特徴とするマルチポートメモリ装置を提供する。
また、（９）本発明は、前記データマスク出力部が、前記書込みデータのうち、上位ビットの書込みを防止する上位データマスクビットを格納する上位データマスクビットレジスタと、該上位データマスクビットレジスタの上位データマスクビットを前記書込みドライバに伝送する上位データマスクビット伝送回路と、前記書込みデータのうち、下位ビットの書込みを防止する下位バイトマスクビットを前記書込みドライバに伝送する下位バイトマスクビット伝送回路と、を備えることを特徴とするマルチポートメモリ装置を提供する。さらに、（１０）本発明は、前記上位データマスクビットレジスタが、前記書込みコマンドに応答して、データフレームのうち、１番目の上位データマスクビットを格納する第１上位データマスクビットレジスタと、前記書込みコマンドに応答して、データフレームのうち、２番目の上位データマスクビットを格納する第２上位データマスクビットレジスタと、前記書込みコマンドに応答して、データフレームのうち、３番目の上位データマスクビットを格納する第３上位データマスクビットレジスタと、前記書込みコマンドに応答して、データフレームのうち、４番目の上位データマスクビットを格納する第４上位データマスクビットレジスタと、を備えることを特徴とするマルチポートメモリ装置を提供する。（１１）本発明は、前記第１上位データマスクビットレジスタないし第４上位データマスクビットレジスタが、前記書込みコマンドに応答して前記上位データマスクビットを伝達する第４トランスミッションゲートと、該第４トランスミッションゲートの出力信号をラッチする第５ラッチ回路と、前記書込みコマンドに応答して第５ラッチ回路の出力信号を伝達する第５トランスミッションゲートと、該第５トランスミッションゲートの出力信号をラッチする第６ラッチ回路と、を備えることを特徴とするマルチポートメモリ装置を提供する。また、（１２）本発明は、前記下位バイトマスクビット伝送回路が、前記第１書込みフラグ信号に応答して１番目の下位データマスクＬＤＭビットを前記書込みドライバに伝達する第１下位データマスク伝送回路と、前記第２書込みフラグ信号に応答して２番目の下位データマスクＬＤＭビットを前記書込みドライバに伝達する第２下位データマスク伝送回路と、前記第３書込みフラグ信号に応答して３番目の下位データマスクＬＤＭビットを前記書込みドライバに伝達する第３下位データマスク伝送回路と、前記第４書込みフラグ信号に応答して４番目の下位データマスクＬＤＭビットを前記書込みドライバに伝達する第４下位データマスク伝送回路と、を備えることを特徴とするマルチポートメモリ装置を提供する。さらに、（１３）本発明は、前記上位データマスク伝送回路が、前記第４書込みフラグ信号に応答して第１上位データマスクレジスタの出力である１番目の上位データマスクＵＤＭビットを前記書込みドライバに伝達する第１上位データマスク伝送回路と、前記第４書込みフラグ信号に応答して第２上位データマスクレジスタの出力である２番目の上位データマスクＵＤＭビットを前記書込みドライバに伝達する第２上位データマスク伝送回路と、前記第４書込みフラグ信号に応答して第３上位データマスクレジスタの出力である３番目の上位データマスクＵＤＭビットを前記書込みドライバに伝達する第３上位データマスク伝送回路と、前記第４書込みフラグ信号に応答して第４上位データマスクレジスタの出力である４番目の上位データマスクＵＤＭビットを前記書込みドライバに伝達する第４上位データマスク伝送回路と、を備えることを特徴とするマルチポートメモリ装置を提供する。また、（１４）本発明は、前記下位データマスク伝送回路及び上位データマスク伝送回路が、該当書込みフラグ信号を反転する第５インバータと、該第５インバータの出力信号をゲート入力とし、第２ノードに接続された第３ＰＭＯＳトランジスタと、前記書込みフラグ信号をゲート入力とし、第２ノードに接続された第３ＮＭＯＳトランジスタと、前記上位データマスクＵＤＭビット又は下位データマスクＬＤＭビットをゲート入力とする第４ＰＭＯＳトランジスタ及び第４ＮＭＯＳトランジスタと、前記ラッチ回路のリセット信号を反転する第６インバータと、該第６インバータの出力信号をゲート入力とし、第２ノードと接続された第５ＰＭＯＳトランジスタと、前記第２ノードの信号をラッチして該当上位データマスクＵＤＭビットを出力する第７ラッチ回路と、を備えることを特徴とするマルチポートメモリ装置を提供する。
さらに、（１５）本発明は、前記シフトレジスタスタータ回路が、書込みコマンドと前記書込みクロックの論理レベルとに応答して第１書込みストローブ信号をアクティブにし、前記シフトレジスタをセットすることを特徴とするマルチポートメモリ装置を提供する。また、（１６）本発明は、前記シフトレジスタスタータ回路が、前記書込みクロックを遅延させる第１遅延回路と、該第１遅延回路の出力信号を反転する第７インバータと、該第７インバータの出力信号と書込みクロックとを入力とするノアゲートと、該ノアゲートの出力信号をゲート入力とし、第３ノードと接続された第５ＮＭＯＳトランジスタと、前記書込みコマンドを反転する第８インバータと、該第８インバータの出力信号をゲート入力とし、第３ノードと接続された第６ＰＭＯＳトランジスタと、前記第３ノードの信号をラッチする第８ラッチ回路と、リセット信号を反転する第９インバータと、該第９インバータの出力信号をゲート入力とし、第３ノードと接続された第６ＮＭＯＳトランジスタと、前記第８ラッチ回路の出力信号を反転させてシフトレジスタをセットする、第１書込みストローブ信号として出力する第１０インバータと、を備えることを特徴とするマルチポートメモリ装置を提供する。（１７）本発明は、前記シフトレジスタが、前記第１書込みストローブ信号を前記書込みクロックに整列させるが、第１書込みストローブ信号より１クロックシフトさせ、第２書込みストローブ信号として出力する第１フリップフロップ回路と、前記第２書込みストローブ信号を１クロック（書込みクロックＤＣＬＫへの整列状態）シフトさせ、第３書込みストローブ信号として出力する第２フリップフロップ回路と、前記第３書込みストローブ信号を１クロック（書込みクロックＤＣＬＫへの整列状態）シフトさせ、第４書込みストローブ信号として出力する第３フリップフロップ回路と、を備えることを特徴とするマルチポートメモリ装置を提供する。さらに、（１８）本発明は、前記第１フリップフロップ回路ないし第３フリップフロップ回路が、前記書込みクロックに応答して自体の入力信号を伝達する第６トランスミッションゲートと、該第６トランスミッションゲートの出力信号をラッチし、ラッチリセット信号によってリセットされる第９ラッチ回路と、前記書込みクロックに応答して第９ラッチ回路の出力信号を伝達する第７トランスミッションゲートと、該第７トランスミッションゲートの出力信号をラッチして自体の出力信号を出力する第１０ラッチ回路と、を備えることを特徴とするマルチポートメモリ装置を提供する。さらに、（１９）本発明は、前記第９ラッチ回路が、前記第６トランスミッションゲートの出力信号とラッチリセット信号とを入力とする第１ＮＡＮＤゲートと、該第１ＮＡＮＤゲートの出力信号を反転させ、さらに前記第１ＮＡＮＤゲートの入力に伝達する第１１インバータと、を備えることを特徴とするマルチポートメモリ装置を提供する。（２０）本発明は、前記データラッチ制御回路が、前記データラッチ回路の制御信号として用いられ、順次アクティブになる多数の書込みフラグ信号を生成する書込みフラグ信号生成部と、書込み信号を生成する書込み信号生成部と、を備えることを特徴とするマルチポートメモリ装置を提供する。また、（２１）本発明は、前記書込みフラグ信号生成部が、前記書込みクロックと第１書込みストローブ信号とに応答して第１書込みフラグ信号を生成する第１書込みフラグ信号生成部と、前記書込みクロックと第２書込みストローブ信号とに応答して第２書込みフラグ信号を生成する第２書込みフラグ信号生成部と、前記書込みクロックと第３書込みストローブ信号とに応答して第３書込みフラグ信号を生成する第３書込みフラグ信号生成部と、前記書込みクロックと第４書込みストローブ信号とに応答して第４書込みフラグ信号を生成する第４書込みフラグ信号生成部と、を備えることを特徴とするマルチポートメモリ装置を提供する。さらに、（２２）本発明は、前記第１書込みフラグ信号生成部ないし第４書込みフラグ信号生成部が、前記書込みクロックと書込みストローブ信号とを入力とする第２ＮＡＮＤゲートと、該第２ＮＡＮＤゲートの出力信号を反転させて書込みフラグ信号として出力する第１２インバータと、を備えることを特徴とするマルチポートメモリ装置を提供する。さらに（２３）本発明は、前記書込み信号生成部が、前記書込みクロックと第４書込みストローブ信号とを入力とする第３ＮＡＮＤゲートと、該第３ＮＡＮＤゲートの出力信号を反転させて書込み信号として出力する第１３インバータと、を備えることを特徴とするマルチポートメモリ装置を提供する。
また、（２４）本発明は、前記書込みクロック生成部が、前記データフレームのうち、コマンドＣＭＤビットを反転する第１４インバータと、該第１４インバータの出力信号とクロックとを入力とする第４ＮＡＮＤゲートと、該第４ＮＡＮＤゲートの出力信号を反転させて書込みクロックを生成する第１５インバータと、を備えることを特徴とするマルチポートメモリ装置を提供する。さらに（２５）本発明は、前記データラッチ回路が、前記第１書込みフラグ信号に応答して１番目のバースト書込みデータを格納する第１データラッチ回路と、前記第２書込みフラグ信号に応答して２番目のバースト書込みデータを格納する第２データラッチ回路と、前記第３書込みフラグ信号に応答して３番目のバースト書込みデータを格納する第３データラッチ回路と、前記第４書込みフラグ信号に応答して４番目のバースト書込みデータを格納する第４データラッチ回路と、を備えることを特徴とするマルチポートメモリ装置を提供する。さらに、（２６）本発明は、前記第１データラッチ回路ないし第４データラッチ回路のそれぞれが、該当書込みフラグ信号を反転する第１６インバータと、該第１６インバータの出力信号をゲート入力とし、第４ノードに接続された第７ＰＭＯＳトランジスタと、前記書込みフラグ信号をゲート入力とし、第４ノードに接続された第７ＮＭＯＳトランジスタと、前記バースト書込みデータをゲート入力とする第８ＰＭＯＳトランジスタ及び第８ＮＭＯＳトランジスタと、前記第４ノードの信号をラッチして書込みデータを格納する第１１ラッチ回路と、を備えることを特徴とするマルチポートメモリ装置を提供する。
本発明は、多数のマルチメディア機器と連係可能であり、マルチメディアのうち、メモリの活用率の高い装置により多くのメモリを割り当てることにより、メモリの活用効率の良いマルチポートメモリ装置である。これにより、より効率的な書込み動作を得ることができる。また、ＮＯＰやその他のコマンドによって断絶される書込みデータの印加動作も流動的に対処することができ、安定した書込み動作を得ることができる。
したがって、マルチポートメモリ素子の効率的な動作及びより迅速なデータの処理効果を得ることができる。
以下、添付された図面を参照して本発明の好ましい実施形態をさらに詳細に説明する。
図５は、本発明の一実施形態であって、マルチポートメモリ装置のバンク制御部の書込み経路を示すブロック図である。ここで、書込み経路は１つのバンクに対応するが、仮に８バンクの構造を有するマルチポートメモリ装置であれば、書込み経路も８つ必要となる。
同図に示すように、書込み経路は、バンク選択信号ＢＫＥＮ＿Ｐ<０：３>に応答して選択された並列化データＰ０＿ＲＸ<０：１７>又はＰ１＿ＲＸ<０：１７>又はＰ２＿ＲＸ<０：１７>又はＰ３＿ＲＸ<０：１７>が入力され、バースト書込みコマンドＢ＿ＲＸＴ<０：１７>とバースト書込みデータＢ＿ＲＸＤ<０：１７>とを出力する受信部ＲＸ５０１、書込みデータが印加される間にのみトグルする書込みクロックＤＣＬＫを生成する書込みクロック生成回路５０３、書込みコマンド及び書込みクロックＤＣＬＫに応答して書込みフラグ信号ＤＳＴＢＰ<０：３>及び書込みドライバイネーブル信号ＢＷＥＮを生成する書込みフラグ信号生成部５０５、５０７、５０９、５２１を備える。さらに、書込みフラグ信号ＤＳＴＢＰ<０：３>を制御信号として用いて、１６ビットのバースト書込みデータＢ＿ＲＸＤ<０：１５>を格納するデータラッチ回路５１１、書込みコマンドフレームのカラムアドレスＣＯＬＵＭＮ ＡＤＤＲＥＳＳビットに該当するバースト書込みコマンドＢ＿ＲＸＴ<０：５>をデコードして、該当アドレスに対応するＹＩトランジスタ（ビットラインとセグメント入／出力ラインとを接続させるカラム選択トランジスタ）を駆動させるカラムアドレス信号ＢＡＹ<０：５>を出力するカラムアドレス選択回路５１３、バースト書込みデータＢ＿ＲＸＤ<１６>が入力され、書込みフラグ信号ＤＳＴＢＰ<０：３>に応答して下位データマスク信号ＬＤＭ＿Ｑ<０：３>を生成し、書込みコマンドフレームの上位データマスクＵＤＭビットに該当するバースト書込みコマンドＢ＿ＲＸＴ<１０：１３>が入力され、第４書込みフラグ信号ＤＳＴＢＰ<３>に応答して上位データマスク信号ＵＤＭ＿Ｑ<０：３>を出力する書込みデータマスク信号格納部５１５、５１７、データラッチ回路５１１に格納された書込みデータを書込みドライバイネーブル信号ＢＷＥＮに応答してメモリセルに書込む書込みドライバ５１９を備える。
より詳しくは、書込みフラグ信号生成部５０５、５０７、５０９、５２１は、シフトレジスタをセットするシフトレジスタスタータ回路５０５、シフトレジスタスタータ回路５０５の出力信号を書込みクロックＤＣＬＫの立ち下りエッジに整列するようにシフトさせ、書込みストローブ信号ＷＴＳＴＢ<０：３>として出力するシフトレジスタ５０７、書込みストローブ信号ＷＴＳＴＢ<０：３>を分周して書込みフラグ信号ＤＳＴＢＰ<０：３>として出力し、最終書込み信号ＣＡＳＰＷＴを生成するデータラッチ制御回路５０９、第４書込みフラグ信号ＤＳＴＢＰ<３>と同時に生成される最終書込み信号ＣＡＳＰＷＴを遅延及びパルス幅を調節して書込みドライバイネーブル信号ＢＷＥＮとして出力する書込み信号変換回路５２１で実現することができる。
また、書込みデータマスク信号格納部５１５、５１７は、書込みデータの上位データマスクＵＤＭを格納するＵＤＭレジスタ５１５、書込みデータの印加時に同時に印加される下位バイトマスクＬＤＭとＵＤＭレジスタ５１５とに格納された上位データマスクＵＤＭを書込みフラグ信号ＤＳＴＢＰ<０：３>に応答して書込みドライバ５１９に伝達するデータマスク伝送回路５１７を備える。
このような書込み動作回路の各構成要素をより詳しく説明すると、下記の通りである。
図６は、図５の受信部ＲＸ５０１を示す回路図である。
受信部ＲＸ５０１は、並列化データＰ０＿ＲＸ<０：１７>、Ｐ１＿ＲＸ<０：１７>、Ｐ２＿ＲＸ<０：１７>、Ｐ３＿ＲＸ<０：１７>のうちの１つを選択してクロックＣＬＫにクロックする回路であって、これを説明するため、同図に示すように、受信部ＲＸ５０１は、各ポートＰＯＲＴ０〜ＰＯＲＴ３から印加される１８ビットの並列化データＰ０＿ＲＸ<０：１７>、Ｐ１＿ＲＸ<０：１７>、Ｐ２＿ＲＸ<０：１７>、Ｐ３＿ＲＸ<０：１７>を入力とし、どのバンクＢＡＮＫ０〜ＢＡＮＫ７に伝達されるかを示すバンク選択信号ＢＫＥＮ＿Ｐ<０：３>を制御信号とするマックス部６０１、マックス部６０１の出力信号を入力とし、クロックＣＬＫを制御信号とするフリップフロップ回路６０３、ＤＦＦで実現することができる。ここで、マックス部６０１は、印加される各ポートＰＯＲＴ０〜ＰＯＲＴ３の１８ビットの並列化データＰ０＿ＲＸ<０：１７>、Ｐ１＿ＲＸ<０：１７>、Ｐ２＿ＲＸ<０：１７>、Ｐ３＿ＲＸ<０：１７>に対応するように備えられなければならず、フリップフロップ回路６０３も同様に備えられなければならない。
例えば、１番目のビットのデータＰ０＿ＲＸ<０>、Ｐ１＿ＲＸ<０>、Ｐ２＿ＲＸ<０>、Ｐ３＿ＲＸ<０>が印加されるためには、バンク選択信号ＢＫＥＮ＿Ｐ<０：３>を制御信号とする第１マックスＭＵＸ０、第１マックスＭＵＸ０の出力信号を入力とし、クロックＣＬＫを制御信号とする第１フリップフロップ回路ＤＦＦ０が備えられなければならない。
バンク選択信号ＢＫＥＮ＿Ｐ<０>が論理レベルハイであれば、第１ポートＰＯＲＴ０からの並列化データＰＯ＿ＲＸ<０：１７>をマックス部６０１を介して受け取る。このように、マックス部６０１を経た並列化データＰＯ＿ＲＸ<０：１７>は、フリップフロップ回路６０３によってクロックＣＬＫに同期する。
そして、受信部ＲＸ５０１の出力であるバースト書込みコマンドＢ＿ＲＸＴ<０：１７>とバースト書込みデータＢ＿ＲＸＤ<０：１７>は、書込みコマンドフレーム又は書込みデータフレームに合わせて配列され、図３Ａや図３Ｂの書込みコマンドフレームや書込みデータフレームとして用いられる。
以下、バースト書込みコマンドＢ＿ＲＸＴ<０：１７>とバースト書込みデータＢ＿ＲＸＤ<０：１７>は、状況に応じて、書込みコマンドフレーム又は書込みデータフレームと称する。
そして、図中の参照符号６０５は、フリップフロップ回路６０３を詳細に示すものであって、マックス部６０１の出力信号Ａ<０：１７>を反転する第１インバータＩＮＶ１、クロックＣＬＫに応答して第１インバータＩＮＶ１の出力信号を伝達する第１トランスミッションゲートＴＧ１、第１トランスミッションゲートＴＧ１の出力信号をラッチしてバースト書込みコマンドＢ＿ＲＸＴ<０：１７>として出力する第１ラッチ回路６０７、第１ラッチ回路６０７の出力信号を反転させる第２インバータＩＮＶ２、クロックＣＬＫに応答して第２インバータＩＮＶ２の出力信号を伝達する第２トランスミッションゲートＴＧ２、第２トランスミッションゲートＴＧ２の出力信号をラッチしてバースト書込みデータＢ＿ＲＸＤ<０：１７>として出力する第２ラッチ回路６０９で実現することができる。ここで、第１ラッチ回路６０７と第２ラッチ回路６０９は、偶数個のインバータで実現することができる。
上述のように、バースト書込みコマンドＢ＿ＲＸＴ<０：１７>は、バースト書込みデータＢ＿ＲＸＤ<０：１７>より速い信号であることが分かる。このように生成されたバースト書込みコマンドＢ＿ＲＸＴ<１４：１７>が、前述したように、１０１０若しくは１０１１のとき、書込みコマンドＥＣＡＳＰＷＴを生成する。
図７は、図５の書込みクロック生成回路５０３を示す回路図である。
同図に示すように、書込みクロック生成回路５０３は、書込みコマンドフレームのコマンドＣＭＤビットに該当するバースト書込みコマンドＢ＿ＲＸＴ<０：１７>の１７番目のビットＢ＿ＲＸＴ<１７>を反転する第１４インバータＩＮＶ３、第１４インバータＩＮＶ３の出力信号とクロックＣＬＫとを入力とする第４ＮＡＮＤゲートＮＡＮＤ１、第４ＮＡＮＤゲートＮＡＮＤ１の出力信号を反転させて書込みクロックＤＣＬＫを生成する第１５インバータＩＮＶ４で実現することができる。
上記より、バースト書込みコマンドＢ＿ＲＸＴ<０：１７>の１７番目のビットＢ＿ＲＸＴ<１７>は、書込みデータが印加されると、論理レベルローとなり、ＮＯＰ及びその他のコマンドが印加される間には論理レベルハイとなる。したがって、書込みクロック生成回路５０３は、書込みデータが印加されるときにのみ動作する書込みクロックＤＣＬＫを生成する。
図８は、図５のシフトレジスタスタータ回路５０５を示す回路図である。
同図に示すように、シフトレジスタスタータ回路５０５は、書込みクロックＤＣＬＫを遅延させる第一遅延回路ＤＥＬＡＹ、遅延回路ＤＥＬＡＹの出力信号を反転する第７インバータＩＮＶ５、第７インバータＩＮＶ５の出力信号と書込みクロックＤＣＬＫとを入力とするノアゲートＮＯＲ１、ノアゲートＮＯＲ１の出力信号をゲート入力とし、第３ノードＮＯＤＥ１に接続された第５ＮＭＯＳトランジスタＮＭ１、書込みコマンドＥＣＡＳＰＷＴを反転する第８インバータＩＮＶ６、第８インバータＩＮＶ６の出力信号をゲート入力とし、電源電圧端ＶＤＤと第１ノードＮＯＤＥ１との間に接続された第６ＰＭＯＳトランジスタＰＭ１、第３ノードＮＯＤＥ１の信号をラッチする第８ラッチ回路８０１、ラッチ回路８０１をリセットするリセット信号ＲＳＴＢを反転する第９インバータＩＮＶ７、第９インバータＩＮＶ７の出力信号をゲート入力とし、前記第３ノードＮＯＤＥ１と接地電圧端ＶＳＳとの間に接続された第６ＮＭＯＳトランジスタＮＭ２、第８ラッチ回路８０１の出力信号を反転させて第１書込みストローブ信号ＷＴＳＴＢ<０>として出力する第１０インバータＩＮＶ８で実現することができる。ここで、第８ラッチ回路８０１は、偶数個のインバータで実現することができる。
このようなシフトレジスタスタータ回路５０５は、第１書込みストローブ信号ＷＴＳＴＢ<０>を生成する回路であって、書込みコマンドＥＣＡＳＰＷＴが論理レベルハイになる瞬間と、書込みクロックＤＣＬＫが論理レベルローになる瞬間とに、第１書込みストローブ信号ＷＴＳＴＢ<０>をアクティブにする。このように生成された第１書込みストローブ信号ＷＴＳＴＢ<０>は、シフトレジスタ５０７に入力されて書込みクロックＤＣＬＫに整列する。
図９は、図５のシフトレジスタ５０７を示す回路図である。
同図に示すように、シフトレジスタ５０７は、シフトレジスタスタータ回路５０５から入力された第１書込みストローブ信号ＷＴＳＴＢ<０>を書込みクロックＤＣＬＫに整列させるが、第１書込みストローブ信号ＷＴＳＴＢ<０>より１クロック（書込みクロックＤＣＬＫへの整列状態）シフトさせ、第２書込みストローブ信号ＷＴＳＴＢ<１>として出力する第１フリップフロップ回路ＤＦＦ１８、第２書込みストローブ信号ＷＴＳＴＢ<１>を１クロック（書込みクロックＤＣＬＫへの整列状態）シフトさせ、第３書込みストローブ信号ＷＴＳＴＢ<２>として出力する第２フリップフロップ回路ＤＦＦ１９、第３書込みストローブ信号ＷＴＳＴＢ<２>を１クロック（書込みクロックＤＣＬＫへの整列状態）シフトさせ、第４書込みストローブ信号ＷＴＳＴＢ<３>として出力する第３フリップフロップ回路ＤＦＦ２０で実現することができる。
ここで、第１フリップフロップ回路ないし第３フリップフロップ回路ＤＦＦ１８〜ＤＦＦ２０のそれぞれは、書込みクロックＤＣＬＫに応答して第１書込みストローブ信号ＷＴＳＴＢ<０>を伝達する第６トランスミッションゲートＴＧ３、第６トランスミッションゲートＴＧ３の出力信号をラッチし、ラッチリセット信号ＲＳＴＢによってリセットされる第９ラッチ回路９０１、書込みクロックＤＣＬＫによって第９ラッチ回路９０１の出力信号を伝達する第７トランスミッションゲートＴＧ４、第７トランスミッションゲートＴＧ４の出力信号をラッチして第２ないし第４書込みストローブ信号ＷＴＳＴＢ<１：３>を出力する第１０ラッチ回路９０３で実現することができる。
ここで、第９ラッチ回路９０１は、第６トランスミッションゲートＴＧ３の出力信号とラッチリセット信号ＲＳＴＢとを入力とする第１ＮＡＮＤゲートＮＡＮＤ２、第１ＮＡＮＤゲートＮＡＮＤ２の出力信号を反転させ、さらに第１ＮＡＮＤゲートＮＡＮＤ２の入力に伝達する第１１インバータＩＮＶ９で実現することができる。そして、第２ラッチ回路９０３は、偶数個のインバータで実現することができる。
上述のように、シフトレジスタ５０７は、書込みコマンドＥＣＡＳＰＷＴの立ち下がりエッジで立ち上がり、書込みクロックＤＣＬＫの立ち下がりエッジで立ち下がる第１書込みストローブ信号ＷＴＳＴＢ<０>を入力とする。そして、第１書込みストローブ信号ＷＴＳＴＢ<０>の立ち下がりエッジに立ち上がって書込みクロックＤＣＬＫの１周期の間アクティブになる第２書込みストローブ信号ＷＴＳＴＢ<１>と、第２書込みストローブ信号ＷＴＳＴＢ<１>の立ち下がりエッジに立ち上がって書込みクロックＤＣＬＫの１周期の間アクティブになる第３書込みストローブ信号ＷＴＳＴＢ<２>と、第３書込みストローブ信号ＷＴＳＴＢ<２>の立ち下がりエッジに立ち上がって書込みクロックＤＣＬＫの１周期の間アクティブになる第４書込みストローブ信号ＷＴＳＴＢ<３>とを生成する。
このように生成された第１書込みストローブ信号ないし第４書込みストローブ信号ＷＴＳＴＢ<０>〜ＷＴＳＴＢ<３>は、書込みクロックＤＣＬＫと共に、データラッチ制御回路５０９に入力される。
図１０は、図５のデータラッチ制御回路５０９を示す回路図である。
同図に示すように、データラッチ制御回路５０９は、データラッチ回路５１１の制御信号として用いられる書込みフラグ信号ＤＳＴＢＰ<０：３>を生成する第１書込みフラグ信号生成部ないし第４書込みフラグ信号生成部１５１、１５３、１５５、１５７、最終書込み信号ＣＡＳＰＷＴを生成する書込み信号生成部１５９を備える。
第１フラグ信号生成部１５１は、書込みクロックＤＣＬＫと第１書込みストローブ信号ＷＴＳＴＢ<０>とを入力とする第２ＮＡＮＤゲートＮＡＮＤ３、第２ＮＡＮＤゲートＮＡＮＤ３の出力信号を反転させて第１書込みフラグ信号ＤＳＴＢＰ<０>として出力する第１２インバータＩＮＶ１０を備える。また、第２書込みフラグ信号生成部１５３は、書込みクロックＤＣＬＫと第２書込みストローブ信号ＷＴＳＴＢ<１>とを入力とする第２ＮＡＮＤゲートＮＡＮＤ４、第２ＮＡＮＤゲートＮＡＮＤ４の出力信号を反転させて第２書込みフラグ信号ＤＳＴＢＰ<１>として出力する第１２インバータＩＮＶ１１を備える。また、第３書込みフラグ信号生成部１５５は、書込みクロックＤＣＬＫと第３書込みストローブ信号ＷＴＳＴＢ<２>とを入力とする第２ＮＡＮＤゲートＮＡＮＤ５、第２ＮＡＮＤゲートＮＡＮＤ５の出力信号を反転させて第３書込みフラグ信号ＤＳＴＢＰ<２>として出力する第１２インバータＩＮＶ１２を備える。また、第４書込みフラグ信号生成部１５７は、書込みクロックＤＣＬＫと第４書込みストローブ信号ＷＴＳＴＢ<３>とを入力とする第２ＮＡＮＤゲートＮＡＮＤ６、第２ＮＡＮＤゲートＮＡＮＤ６の出力信号を反転させて第４書込みフラグ信号ＤＳＴＢＰ<３>として出力する第１２インバータＩＮＶ１３を備える。
そして、書込み信号生成部１５９は、書込みクロックＤＣＬＫと第４書込みストローブ信号ＷＴＳＴＢ<３>とを入力とする第３ＮＡＮＤゲートＮＡＮＤ７、第３ＮＡＮＤゲートＮＡＮＤ７の出力信号を反転させて最終書込み信号ＣＡＳＰＷＴとして出力する第１３インバータＩＮＶ１４で実現することができる。
ここで、書込みフラグ信号ＤＳＴＢＰ<０：３>は、書込みクロックＤＣＬＫと書込みストローブ信号ＷＴＳＴＢ<０：３>とをアンドＡＮＤしたため、書込みクロックＤＣＬＫの順次的な立ち上がりエッジで立ち上がり、書込みストローブ信号ＷＴＳＴＢ<０：３>の立ち下がりエッジで立ち下がる信号である。
このように生成された書込みフラグ信号ＤＳＴＢＰ<０：３>は、データラッチ回路５１１に伝達される。
図１１は、図５のデータラッチ回路５１１のうち、第１データラッチ回路５１１Ａを示す回路図である。
データラッチ回路５１１は、第１書込みフラグ信号ＤＳＴＢＰ<０>によってバースト書込みデータＢ＿ＲＸＤ<０：１７>で１番目のバースト書込みデータＢ＿ＲＸＤ<０：１７>の実質的な書込みデータ（書込みデータフレームの１５〜８番目のビットに該当する書込みデータの上位バイトＵＰＰＥＲ ＢＹＴＥと、７〜０番目のビットに該当する書込みデータの下位バイトＬＯＷＥＲ ＢＹＴＥ）を格納する第１データラッチ回路、第２書込みフラグ信号ＤＳＴＢＰ<１>によって２番目のバースト書込みデータＢ＿ＲＸＤ<０：１７>の実質的な書込みデータを格納する第２データラッチ回路、第３書込みフラグ信号ＤＳＴＢＰ<２>によって３番目のバースト書込みデータＢ＿ＲＸＤ<０：１７>の実質的な書込みデータを格納する第３データラッチ回路、第４書込みフラグ信号ＤＳＴＢＰ<３>によって４番目のバースト書込みデータＢ＿ＲＸＤ<０：１７>の実質的な書込みデータを格納する第４データラッチ回路を備える。
それぞれのデータラッチ回路は、同一の構造を有するが、図１１を参照して第１データラッチ回路５１１Ａを説明すると、次の通りである。第１データラッチ回路５１１Ａは、書込みフラグ信号ＤＳＴＢＰ<０>を反転する第１６インバータＩＮＶ１５、第１６インバータＩＮＶ１５の出力信号をゲート入力とし、共通第４ＮＯＤＥ２に接続された第７ＰＭＯＳトランジスタＰ１、書込みフラグ信号ＤＳＴＢＰ<０>をゲート入力とし、前記共通第４ＮＯＤＥ２に接続された第７ＮＭＯＳトランジスタＮ１、バースト書込みデータＢ＿ＲＸＤ<０：１７>の実質的な書込みデータをゲート入力とし、前記第７ＰＭＯＳトランジスタＰ１と電源電圧端ＶＤＤとの間に接続された第８ＰＭＯＳトランジスタＰ２、バースト書込みデータＢ＿ＲＸＤ<０：１７>の実質的な書込みデータをゲート入力とし、前記第７ＮＭＯＳトランジスタＮ１と接地電圧端ＶＳＳとの間に接続された第８ＮＭＯＳトランジスタＮ２、前記共通端ＮＯＤＥ２に信号をラッチする第１１ラッチ回路１７０で実現することができる。
上述のように、データラッチ回路５１１は、書込みフラグ信号ＤＳＴＢＰ<０：３>を制御信号として用いて、書込みフラグ信号ＤＳＴＢＰ<０：３>が順次入力される度に１６ビットの書込みデータをラッチ回路１７０に格納する。したがって、第４書込みフラグ信号ＤＳＴＢＰ<３>が入力される瞬間、合わせて６４ビットの書込みデータが格納される。
そして、第４書込みフラグ信号ＤＳＴＢＰ<３>と同時に発生する信号である最終書込み信号ＣＡＳＰＷＴは、書込み信号変換回路５２１を経て書込みドライバ５１９に伝達される。
図１２は、図５のカラムアドレス選択回路５１３を示す回路図である。
同図に示すように、カラムアドレス選択回路５１３は、最終書込み信号ＣＡＳＰＷＴを反転する第４インバータＩＮＶ１６、第４インバータＩＮＶ１５の出力信号をゲート入力とし、共通第１ノードＮＯＤＥ３に接続される第２ＰＭＯＳトランジスタＰ３、最終書込み信号ＣＡＳＰＷＴをゲート入力とし、前記共通第１ノードＮＯＤＥ３に接続される第２ＮＭＯＳトランジスタＮ３、書込みコマンドＥＣＡＳＰＷＴに応答してバースト書込みコマンドＢ＿ＲＸＴ<０：１７>で５〜０番目のビットに該当するカラムアドレスＣＯＬＵＭＮ ＡＤＤＲＥＳＳビットを伝達する第３トランスミッションゲートＴＧ５、第３トランスミッションゲートＴＧ５の出力信号をラッチする第３ラッチ回路２５１、第３ラッチ回路２５１の出力信号を反転する第３インバータＩＮＶ１７、第３インバータＩＮＶ１７の出力信号をゲート入力とし、前記第２ＮＭＯＳトランジスタＮ３と接地電圧端ＶＳＳとの間に接続される第１ＮＭＯＳトランジスタＮ４、第３インバータＩＮＶ１７の出力信号をゲート入力とし、前記第２ＰＭＯＳトランジスタＰ３と電源電圧端ＶＤＤとの間に接続される第１ＰＭＯＳトランジスタＰ４、共通第１ノードＮＯＤＥ３の信号をラッチして該当カラムアドレスのＹＩトランジスタ（ビットラインとセグメント入／出力ラインとを接続させるスイッチトランジスタ）を駆動させるカラムアドレス信号ＢＡＹ<０：５>を出力する第４ラッチ回路２５３で実現することができる。
カラムアドレス選択回路５１３は、バースト書込みコマンドＢ＿ＲＸＴ<０：１７>のうち、０〜５番目のビットに該当するカラムアドレスＣＯＬＵＭＮ ＡＤＤＲＥＳＳビットをデコードして該当カラムアドレスのＹＩトランジスタを駆動させて書込みデータをビットラインに伝達する。
図１３は、図５のＵＤＭレジスタ５１５のうち、第１ＵＤＭレジスタ５１５Ａを示す回路図である。
ＵＤＭレジスタ５１５は、書込みコマンドＥＣＡＳＰＷＴに応答してバースト書込みコマンドＢ＿ＲＸＴ<０：１７>のうち、１０番目のビットに該当する上位データマスクＵＤＭ、Ｂ＿ＲＸＴ<１０>ビットを格納する第１ＵＤＭレジスタ、書込みコマンドＥＣＡＳＰＷＴに応答してバースト書込みコマンドＢ＿ＲＸＴ<０：１７>のうち、１１番目のビットに該当する上位データマスクＵＤＭ、Ｂ＿ＲＸＴ<１１>ビットを格納する第２ＵＤＭレジスタ、書込みコマンドＥＣＡＳＰＷＴに応答してバースト書込みコマンドＢ＿ＲＸＴ<０：１７>のうち、１２番目のビットに該当する上位データマスクＵＤＭ、Ｂ＿ＲＸＴ<１２>ビットを格納する第３ＵＤＭレジスタ、書込みコマンドＥＣＡＳＰＷＴに応答してバースト書込みコマンドＢ＿ＲＸＴ<０：１７>のうち、１３番目のビットに該当する上位データマスクＵＤＭ、Ｂ＿ＲＸＴ<１３>ビットを格納する第４ＵＤＭレジスタを備える。
それぞれのＵＤＭレジスタは、同じ構造を有するが、図１３を参照して第１ＵＤＭレジスタ５１５Ａを説明すると、次の通りである。第１ＵＤＭレジスタ５１５Ａは、反転した書込みコマンドＥＣＡＳＰＷＴに応答してバースト書込みコマンドＢ＿ＲＸＴ<０：１７>のうち、１０番目のビットＢ＿ＲＸＴ<１０>に該当する上位データマスクＵＤＭビットを伝達する第４トランスミッションゲートＴＧ６、第４トランスミッションゲートＴＧ６の出力信号をラッチする第５ラッチ回路３５１、書込みコマンドＥＣＡＳＰＷＴに応答して第５ラッチ回路３５１の出力信号を伝達する第５トランスミッションゲートＴＧ７、第５トランスミッションゲートＴＧ７の出力信号をラッチする第６ラッチ回路３５３で実現することができる。
上述のように、ＵＤＭレジスタ５１５は、バースト書込みコマンドＢ＿ＲＸＴ<０：１７>の１０〜１３番目のビットに該当する上位データマスクＵＤＭビットを格納してデータマスク伝送回路５１７に伝達する役割をする。前記上位データマスクＵＤＭビットは、１つの書込みコマンドフレームに対応して入力される４つの書込みデータフレームのうち、書込みデータの上位バイトＵＰＰＥＲ ＢＹＴＥを書込むか否かを制御するビットである。
図１４は、図５のデータマスク伝送回路５１７のうち、第１下位データマスク伝送回路５１７Ａを示す回路図である。
データマスク伝送回路５１７は、書込みフラグ信号ＤＳＴＢＰ<０：３>に応答して下位データマスクＬＤＭビットＢ＿ＲＸＤ<１６>を書込みドライバ５１９に伝達する下位データマスク伝送回路と、第４書込みフラグ信号ＤＳＴＢＰ<３>に応答してＵＤＭレジスタ５１５から出力される上位データマスクＵＤＭビットを書込みドライバ５１９に伝達する上位データマスク伝送回路とを備える。
ここで、下位データマスク伝送回路は、第１書込みフラグ信号ＤＳＴＢＰ<０>に応答して１番目のバースト書込みデータＢ＿ＲＸＤ<０：１７>のうち、１６番目のビットに該当する下位データマスクＬＤＭビットを第１書込みドライバに伝達する第１下位データマスク伝送回路、第２書込みフラグ信号ＤＳＴＢＰ<１>に応答して２番目の書込みデータフレームの下位データマスクＬＤＭビットを第２書込みドライバに伝達する第２下位データマスク伝送回路、第３書込みフラグ信号ＤＳＴＢＰ<２>に応答して３番目の書込みデータフレームの下位データマスクＬＤＭビットを第３書込みドライバに伝達する第３下位データマスク伝送回路、第４書込みフラグ信号ＤＳＴＢＰ<３>に応答して４番目の書込みデータフレームの下位データマスクＬＤＭビットを第４書込みドライバに伝達する第４下位データマスク伝送回路で実現することができる。
そして、上位データマスク伝送回路は、第４書込みフラグ信号ＤＳＴＢＰ<３>に応答して第１ＵＤＭレジスタの出力信号であるバースト書込みコマンドＢ＿ＲＸＴ<０：１７>のうち、１０番目のビットに該当する１番目の上位データマスクＵＤＭビットを第１書込みドライバに伝達する第１上位データマスク伝送回路、第４書込みフラグ信号ＤＳＴＢＰ<３>に応答して第２ＵＤＭレジスタの出力信号であるバースト書込みコマンドＢ＿ＲＸＴ<０：１７>のうち、１１番目のビットに該当する上位データマスクＵＤＭビットを第２書込みドライバに伝達する第２上位データマスク伝送回路、第４書込みフラグ信号ＤＳＴＢＰ<３>に応答して第３ＵＤＭレジスタの出力信号であるバースト書込みコマンドＢ＿ＲＸＴ<０：１７>のうち、１２番目のビットに該当する上位データマスクＵＤＭビットを第３書込みドライバに伝達する第３上位データマスク伝送回路、第４書込みフラグ信号ＤＳＴＢＰ<３>に応答して第４ＵＤＭレジスタの出力信号であるバースト書込みコマンドＢ＿ＲＸＴ<０：１７>のうち、１３番目のビットに該当する４番目の上位データマスクＵＤＭビットを第４書込みドライバに伝達する第４上位データマスク伝送回路で実現することができる。
ここで、下位データマスク伝送回路及び上位データマスク伝送回路は、入力される信号に違いがあるだけで、それ以外は同じ構造を有する。図１４を参照して第１下位データマスク伝送回路５１７Ａを説明すると、次の通りである。第１下位データマスク伝送回路５１７Ａは、書込みフラグ信号ＤＳＴＢＰ<０>を反転する第５インバータＩＮＶ１８、第５インバータＩＮＶ１８の出力信号をゲート入力とし、共通第２ノードＮＯＤＥ４に接続された第３ＰＭＯＳトランジスタＰ５、書込みフラグ信号ＤＳＴＢＰ<０>をゲート入力とし、共通第２ノードＮＯＤＥ４に接続された第３ＮＭＯＳトランジスタＮ５、下位データマスクＬＤＭビットＢ＿ＲＸＤ<１６>をゲート入力とし、電源電圧端ＶＤＤと前記第３ＰＭＯＳトランジスタＰ５との間に接続される第４ＰＭＯＳトランジスタＰ６、下位データマスクＬＤＭビットＢ＿ＲＸＤ<１６>をゲート入力とし、前記第３ＮＭＯＳトランジスタＮ５と接地電圧端ＶＳＳとの間に接続される第４ＮＭＯＳトランジスタＮ６、共通第２ノードＮＯＤＥ４の信号をラッチする第７ラッチ回路４５１、第７ラッチ回路のリセット信号ＲＳＴＢを反転する第６インバータＩＮＶ１９、第６インバータＩＮＶ１９の出力信号をゲート入力とし、共通第２ノードＮＯＤＥ４と接続された第５ＰＭＯＳトランジスタＰ７で実現することができる。
上述のように、データマスク伝送回路５１７は、上位データマスクＵＤＭビット又は下位データマスクＬＤＭビットを書込みフラグ信号ＤＳＴＢＰ<０：３>によって書込みドライバ５１９に伝達する役割を果たす。
次に、書込みドライバ５１９は、データラッチ回路５１１の出力である書込みデータＱ<０：３>＿ＤＡＴＡ<０：１５>が印加され、バンクのメモリセルに書込むドライバである。
このような動作のために、書込みドライバ５１９は、第１データラッチ回路ないし第４データラッチ回路に対応するように第１書込みドライバないし第４書込みドライバを備え、一般のＤＲＡＭで使用される構造を用いて書込みデータをバンクのメモリセルに同時に書込む。
図１５は、書込み動作回路のノーマル書込み動作を示すタイミング図である。そして、バースト書込みデータＢ＿ＲＸＤ<０：１５>とは、バースト書込みデータＢ＿ＲＸＤ<０：１７>で０〜１５番目のビットの上位バイトＵＰＰＥＲ ＢＹＴＥと下位バイトＬＯＷＥＲ ＢＹＴＥとを意味する。
同図に示すように、ノーマル書込み動作は、バースト書込みコマンドＢ＿ＲＸＴ<０：１７>で１７番目のビットであるコマンドＣＭＤビットが書込みデータが印加される間にのみ論理レベルがローとなり、それ以外の区間では論理レベルがハイとなるのを用いて、書込みデータが印加されるときのみ動作する書込みクロックＤＣＬＫを生成する。ここで、書込みデータは、４クロックの周期の間に１６ビット単位で入力されるため、書込みクロックＤＣＬＫは４クロックの周期を有する。
そして、書込みコマンドＥＣＡＳＰＷＴの立ち下がりエッジで立ち上がり、書込みクロックＤＣＬＫの立ち下がりエッジで立ち下がる第１書込みストローブ信号ＷＴＳＴＢ<０>を生成し、同様に、以前の書込みストローブ信号ＷＴＳＴＢ<０：２>の立ち下がりエッジに立ち上がって書込みクロックＤＣＬＫの１周期の間アクティブになる第２ないし第４書込みストローブ信号ＷＴＳＴＢ<１：３>を生成する。
また、書込みクロックＤＣＬＫの順次的な立ち上がりエッジで立ち上がり、書込みストローブ信号ＷＴＳＴＢ<０：３>の立ち下がりエッジで立ち下がる第１書込みフラグ信号ないし第４書込みフラグ信号ＤＳＴＢＰ<０：３>を生成して書込みデータＤ<０：３>をラッチする。そして、第４書込みフラグ信号ＤＴＳＴＢ<３>と同時に生成される最終書込み信号ＣＡＳＰＷＴを遅延させ、パルス幅を調節させて、書込みデータＤ<０：３>をメモリセルに書込む書込みドライバの制御信号として用いられる書込みドライバイネーブル信号ＢＷＥＮを出力する。
結果として、ノーマル書込み動作は、書込みデータＤ<０：３>が印加される間にのみトグルする書込みクロックＤＣＬＫを生成して順次印加される１６ビットの書込みデータＤ<０：３>をメモリセルに書込む。
図１６は、書込み動作回路のプリエンプションバースト書込み動作を示すタイミング図である。ここで、プリエンプションバースト書込み動作とは、書込みデータＤ<０：３>の印加時、それぞれの書込みデータの間にＮＯＰ及びその他のコマンドが印加されるときの書込み動作を意味する。
同図に示すように、プリエンプションバースト書込み動作は、書込みデータＤ<０：３>が印加されるときのみ書込みクロックＤＣＬＫをアクティブにし、ＮＯＰ及びその他のコマンドが入力されるときは、書込みクロックＤＣＬＫがインアクティブになるように制御する。
そして、書込みコマンドＥＣＡＳＰＷＴの立ち下がりエッジで立ち上がり、書込みクロックＤＣＬＫの立ち下がりエッジで立ち下がる第１書込みストローブ信号ＷＴＳＴＢ<０>を生成し、同様に、以前の書込みストローブ信号ＷＴＳＴＢ<０：２>の立ち下がりエッジに立ち上がって書込みクロックＤＣＬＫの１周期の間アクティブになる第２ないし第４書込みストローブ信号ＷＴＳＴＢ<１：３>を生成する。
また、書込みクロックＤＣＬＫの順次的な立ち上がりエッジで立ち上がり、書込みストローブ信号ＷＴＳＴＢ<０：３>の立ち下がりエッジで立ち下がる第１書込みフラグ信号ないし第４書込みフラグ信号ＤＴＳＴＢ<０：３>を生成して書込みデータＤ<０：３>をラッチする。そして、第４書込みフラグ信号ＤＳＴＢＰ<３>と同時に生成される最終書込み信号ＣＡＳＰＷＴを遅延させ、パルス幅を調節させて、書込みデータＤ<０：３>をメモリセルに書込む書込みドライバの制御信号として用いられる書込みドライバイネーブル信号ＢＷＥＮを出力する。
結果として、プリエンプションバースト書込み動作は、書込みデータＤ<０：３>が印加される間にアクティブになり、ＮＯＰ及びその他のコマンドが印加される間には、インアクティブになる書込みクロックＤＣＬＫを生成して順次印加される１６ビットの書込みデータＤ<０：３>をメモリセルに書込む。
上述のように、本発明は、書込みデータが印加される間にのみアクティブになる書込みクロックＤＣＬＫを生成してノーマル書込み動作及びプリエンプションバースト書込み動作可能なマルチポートメモリ装置を製造する。
以上、本発明は、上記した実施形態に限定されるものではなく、本発明に係る技術的思想の範囲から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
例えば、上述の実施形態で用いられたロジックの種類及び配置は、入力信号及び出力信号がいずれもハイアクティブ信号である場合を一例として実現したものであるので、信号のアクティブ極性が変われば、ロジックの実現例も同じく変化するほかなく、このような実現例は、その数があまりにも膨大であり、またその実現例の変化が本発明の属する技術分野における通常の知識を有する者にとって技術的に容易に推測できる事項であるため、それぞれの場合については言及しないものとする。
また、上述の実施形態における書込みクロック生成回路、シフトレジスタスタータ回路、データラッチ制御回路及びシフトレジスタが、その他のロジックによって実現できることは自明である。
<<以下は予備情報である>>
<特許請求の範囲>
（１）
外部装置との直列入／出力インタフェースを支援する多数のポートと、該ポートと並列に情報の送／受信を行う多数のバンクと、該バンクと前記ポートとの間における情報の送受信を支援する多数のグローバル入／出力ラインとを備えたマルチポートメモリ素子において、
書込みデータが印加される間にのみトグルする書込みクロックを生成する書込みクロック生成部と、
書込みコマンド及び前記書込みクロックに応答して書込みフラグ信号及び書込みドライバイネーブル信号を生成する書込み制御部と、
前記書込みフラグ信号に応答して該当バースト書込みデータをラッチするデータラッチ回路と、
書込みデータマスク信号及び前記書込みドライバイネーブル信号に応答して前記データラッチ回路から出力されたデータを該当バンクに伝達する書込みドライバと、
を備えることを特徴とするマルチポートメモリ装置。
（２）
前記多数のポートからの並列化データが印加され、バースト書込みデータ及びバースト書込みコマンドを備えるデータフレームを生成する受信部と、
前記バースト書込みコマンドをデコードしてカラムアドレスを選択するカラムアドレス選択回路と、
前記書込みフラグ信号に応答して前記バースト書込みデータ及びバースト書込みコマンドが入力され、書込みデータマスク信号を出力するデータマスク出力部と、
をさらに備えることを特徴とする請求項１に記載のマルチポートメモリ装置。
（３）
前記受信部が、
前記多数のバンクのうち、該当バンクを選択するバンク選択信号を制御信号として前記各ポートからの並列化データを個別に入力される多数のマックスからなるマックス部と、
内部クロックを制御信号として前記マックス部の出力信号が入力され、バースト書込みデータ及びバースト書込みコマンドを備えるデータフレームを生成する多数のフリップフロップを備えるフリップフロップ回路と、
を備えることを特徴とする請求項２に記載のマルチポートメモリ装置。
（４）
前記バースト書込みコマンドが、前記バースト書込みデータより先に生成されることを特徴とする請求項３に記載のマルチポートメモリ装置。
（５）
前記フリップフロップ回路が、
前記マックス部の出力信号を反転する第１インバータと、
前記クロックに応答して前記第１インバータの出力信号を伝達する第１トランスミッションゲートと、
該第１トランスミッションゲートの出力信号をラッチしてバースト書込みコマンドとして出力する第１ラッチ回路と、
該第１ラッチ回路の出力信号を反転する第２インバータと、
前記クロックに応答して第２インバータの出力信号を伝達する第２トランスミッションゲートと、
該第２トランスミッションゲートの出力信号をラッチしてバースト書込みデータとして出力する第２ラッチ回路と、
を備えることを特徴とする請求項３に記載のマルチポートメモリ装置。
（６）
前記書込み制御部が、
前記書込みコマンド及び書込みクロックに応答してシフトレジスタをセットするシフトレジスタスタータ回路と、
該シフトレジスタスタータ回路の出力信号を書込みクロックの立ち下がりエッジに整列するようにシフトさせ、書込みストローブ信号として出力する前記シフトレジスタと、
前記書込みストローブ信号を分周して順次アクティブになる多数の書込みフラグ信号と最終書込み信号とを生成するデータラッチ制御回路と、
前記最終書込み信号のパルス幅を変化させて書込みドライバイネーブル信号として出力する書込み信号変換回路と、
を備えることを特徴とする請求項２に記載のマルチポートメモリ装置。
（７）
前記カラムアドレス選択回路が、
前記データフレームのうち、カラムアドレスＣＯＬＵＭＮ ＡＤＤＲＥＳＳビットをデコードして該当カラムアドレスのＹＩトランジスタ（ビットラインとセグメント入／出力ラインとを接続するトランジスタ）を駆動させるカラムアドレス信号を出力することを特徴とする請求項６に記載のマルチポートメモリ装置。
（８）
前記カラムアドレス選択回路が、
前記書込みコマンドに応答して前記カラムアドレスビットを伝達するトランスミッションゲートと、
該トランスミッションゲートの出力信号をラッチする第１ラッチ回路と、
該第１ラッチ回路の出力信号を反転する第１インバータと、
該第１インバータの出力信号をゲート入力とする第１ＮＭＯＳトランジスタ及び第１ＰＭＯＳトランジスタと、
前記最終書込み信号を反転する第２インバータと、
該第２インバータの出力信号をゲート入力とし、第１ノードに接続された第２ＰＭＯＳトランジスタと、
前記最終書込み信号をゲート入力とし、第１ノードに接続された第２ＮＭＯＳトランジスタと、
前記第１ノードの信号をラッチしてカラムアドレス信号として出力する第２ラッチ回路と、
を備えることを特徴とする請求項７に記載のマルチポートメモリ装置。
（９）
前記データマスク出力部が、
前記書込みデータのうち、上位ビットの書込みを防止する上位データマスクビットを格納する上位データマスクビットレジスタと、
該上位データマスクビットレジスタの上位データマスクビットを前記書込みドライバに伝送する上位データマスクビット伝送回路と、
前記書込みデータのうち、下位ビットの書込みを防止する下位バイトマスクビットを前記書込みドライバに伝送する下位バイトマスクビット伝送回路と、
を備えることを特徴とする請求項２に記載のマルチポートメモリ装置。
（１０）
前記上位データマスクビットレジスタが、
前記書込みコマンドに応答して、データフレームのうち、１番目の上位データマスクビットを格納する第１上位データマスクビットレジスタと、
前記書込みコマンドに応答して、データフレームのうち、２番目の上位データマスクビットを格納する第２上位データマスクビットレジスタと、
前記書込みコマンドに応答して、データフレームのうち、３番目の上位データマスクビットを格納する第３上位データマスクビットレジスタと、
前記書込みコマンドに応答して、データフレームのうち、４番目の上位データマスクビットを格納する第４上位データマスクビットレジスタと、
を備えることを特徴とする請求項９に記載のマルチポートメモリ装置。
（１１）
前記第１上位データマスクビットレジスタないし第４上位データマスクビットレジスタが、
前記書込みコマンドに応答して前記上位データマスクビットを伝達する第１トランスミッションゲートと、
該第１トランスミッションゲートの出力信号をラッチする第１ラッチ回路と、
前記書込みコマンドに応答して第１ラッチ回路の出力信号を伝達する第２トランスミッションゲートと、
該第２トランスミッションゲートの出力信号をラッチする第２ラッチ回路と、
を備えることを特徴とする請求項１０に記載のマルチポートメモリ装置。
（１２）
前記下位バイトマスクビット伝送回路が、
前記第１書込みフラグ信号に応答して１番目の下位データマスクＬＤＭビットを前記書込みドライバに伝達する第１下位データマスク伝送回路と、
前記第２書込みフラグ信号に応答して２番目の下位データマスクＬＤＭビットを前記書込みドライバに伝達する第２下位データマスク伝送回路と、
前記第３書込みフラグ信号に応答して３番目の下位データマスクＬＤＭビットを前記書込みドライバに伝達する第３下位データマスク伝送回路と、
前記第４書込みフラグ信号に応答して４番目の下位データマスクＬＤＭビットを前記書込みドライバに伝達する第４下位データマスク伝送回路と、
を備えることを特徴とする請求項１０に記載のマルチポートメモリ装置。
（１３）
前記上位データマスク伝送回路が、
前記第４書込みフラグ信号に応答して第１上位データマスクレジスタの出力である１番目の上位データマスクＵＤＭビットを前記書込みドライバに伝達する第１上位データマスク伝送回路と、
前記第４書込みフラグ信号に応答して第２上位データマスクレジスタの出力である２番目の上位データマスクＵＤＭビットを前記書込みドライバに伝達する第２上位データマスク伝送回路と、
前記第４書込みフラグ信号に応答して第３上位データマスクレジスタの出力である３番目の上位データマスクＵＤＭビットを前記書込みドライバに伝達する第３上位データマスク伝送回路と、
前記第４書込みフラグ信号に応答して第４上位データマスクレジスタの出力である４番目の上位データマスクＵＤＭビットを前記書込みドライバに伝達する第４上位データマスク伝送回路と、
を備えることを特徴とする請求項１２に記載のマルチポートメモリ装置。
（１４）
前記下位データマスク伝送回路及び上位データマスク伝送回路が、
該当書込みフラグ信号を反転する第１インバータと、
該第１インバータの出力信号をゲート入力とし、第２ノードに接続された第１ＰＭＯＳトランジスタと、
前記書込みフラグ信号をゲート入力とし、第２ノードに接続された第１ＮＭＯＳトランジスタと、
前記上位データマスクＵＤＭビット又は下位データマスクＬＤＭビットをゲート入力とする第２ＰＭＯＳトランジスタ及び第２ＮＭＯＳトランジスタと、
前記ラッチ回路のリセット信号を反転する第２インバータと、
該第２インバータの出力信号をゲート入力とし、第２ノードと接続された第３ＰＭＯＳトランジスタと、
前記第２ノードの信号をラッチして該当上位データマスクＵＤＭビットを出力するラッチ回路と、
を備えることを特徴とする請求項１２又は１３に記載のマルチポートメモリ装置。
（１５）
前記シフトレジスタスタータ回路が、書込みコマンドと前記書込みクロックの論理レベルとに応答して第１書込みストローブ信号をアクティブにし、前記シフトレジスタをセットすることを特徴とする請求項６に記載のマルチポートメモリ装置。
（１６）
前記シフトレジスタスタータ回路が、
前記書込みクロックを遅延させる第１遅延回路と、
該第１遅延回路の出力信号を反転する第１インバータと、
該第１インバータの出力信号と書込みクロックとを入力とするノアゲートと、
該ノアゲートの出力信号をゲート入力とし、第３ノードと接続された第１ＮＭＯＳトランジスタと、
前記書込みコマンドを反転する第２インバータと、
該第２インバータの出力信号をゲート入力とし、第３ノードと接続された第１ＰＭＯＳトランジスタと、
前記第３ノードの信号をラッチするラッチ回路と、
リセット信号を反転する第３インバータと、
該第３インバータの出力信号をゲート入力とし、第３ノードと接続された第２ＮＭＯＳトランジスタと、
前記ラッチ回路の出力信号を反転させてシフトレジスタをセットする、第１書込みストローブ信号として出力する第４インバータと、
を備えることを特徴とする請求項１５に記載のマルチポートメモリ装置。
（１７）
前記シフトレジスタが、
前記第１書込みストローブ信号を前記書込みクロックに整列させるが、第１書込みストローブ信号より１クロックシフトさせ、第２書込みストローブ信号として出力する第１フリップフロップ回路と、
前記第２書込みストローブ信号を１クロック（書込みクロックＤＣＬＫへの整列状態）シフトさせ、第３書込みストローブ信号として出力する第２フリップフロップ回路と、
前記第３書込みストローブ信号を１クロック（書込みクロックＤＣＬＫへの整列状態）シフトさせ、第４書込みストローブ信号として出力する第３フリップフロップ回路と、
を備えることを特徴とする請求項１５に記載のマルチポートメモリ装置。
（１８）
前記第１フリップフロップ回路ないし第３フリップフロップ回路が、
前記書込みクロックに応答して自体の入力信号を伝達する第１トランスミッションゲートと、
該第１トランスミッションゲートの出力信号をラッチし、ラッチリセット信号によってリセットされる第１ラッチ回路と、
前記書込みクロックに応答して第１ラッチ回路の出力信号を伝達する第２トランスミッションゲートと、
該第２トランスミッションゲートの出力信号をラッチして自体の出力信号を出力する第２ラッチ回路と、
を備えることを特徴とする請求項１７に記載のマルチポートメモリ装置。
（１９）
前記第１ラッチ回路が、
前記第１トランスミッションゲートの出力信号とラッチリセット信号とを入力とするＮＡＮＤゲートと、
該ＮＡＮＤゲートの出力信号を反転させ、さらに前記ＮＡＮＤゲートの入力に伝達するインバータと、
を備えることを特徴とする請求項１８に記載のマルチポートメモリ装置。
（２０）
前記データラッチ制御回路が、
前記データラッチ回路の制御信号として用いられ、順次アクティブになる多数の書込みフラグ信号を生成する書込みフラグ信号生成部と、
書込み信号を生成する書込み信号生成部と、
を備えることを特徴とする請求項１７に記載のマルチポートメモリ装置。
（２１）
前記書込みフラグ信号生成部が、
前記書込みクロックと第１書込みストローブ信号とに応答して第１書込みフラグ信号を生成する第１書込みフラグ信号生成部と、
前記書込みクロックと第２書込みストローブ信号とに応答して第２書込みフラグ信号を生成する第２書込みフラグ信号生成部と、
前記書込みクロックと第３書込みストローブ信号とに応答して第３書込みフラグ信号を生成する第３書込みフラグ信号生成部と、
前記書込みクロックと第４書込みストローブ信号とに応答して第４書込みフラグ信号を生成する第４書込みフラグ信号生成部と、
を備えることを特徴とする請求項２０に記載のマルチポートメモリ装置。
（２２）
前記第１書込みフラグ信号生成部ないし第４書込みフラグ信号生成部が、
前記書込みクロックと書込みストローブ信号とを入力とする第３ＮＡＮＤゲートと、
該第３ＮＡＮＤゲートの出力信号を反転させて書込みフラグ信号として出力する第１０インバータと、
を備えることを特徴とする請求項２１に記載のマルチポートメモリ装置。
（２３）
前記書込み信号生成部が、
前記書込みクロックと第４書込みストローブ信号とを入力とするＮＡＮＤゲートと、
該ＮＡＮＤゲートの出力信号を反転させて書込み信号として出力するインバータと、
を備えることを特徴とする請求項２０に記載のマルチポートメモリ装置。
（２４）
前記書込みクロック生成部が、
前記データフレームのうち、コマンドＣＭＤビットを反転する第１インバータと、
該第１インバータの出力信号とクロックとを入力とするＮＡＮＤゲートと、
該ＮＡＮＤゲートの出力信号を反転させて書込みクロックを生成する第２インバータと、
を備えることを特徴とする請求項２に記載のマルチポートメモリ装置。
（２５）
前記データラッチ回路が、
前記第１書込みフラグ信号に応答して１番目のバースト書込みデータを格納する第１データラッチ回路と、
前記第２書込みフラグ信号に応答して２番目のバースト書込みデータを格納する第２データラッチ回路と、
前記第３書込みフラグ信号に応答して３番目のバースト書込みデータを格納する第３データラッチ回路と、
前記第４書込みフラグ信号に応答して４番目のバースト書込みデータを格納する第４データラッチ回路と、
を備えることを特徴とする請求項２に記載のマルチポートメモリ装置。
（２６）
前記第１データラッチ回路ないし第４データラッチ回路のそれぞれが、
該当書込みフラグ信号を反転するインバータと、
該インバータの出力信号をゲート入力とし、第４ノードに接続された第１ＰＭＯＳトランジスタと、
前記書込みフラグ信号をゲート入力とし、第４ノードに接続された第１ＮＭＯＳトランジスタと、
前記バースト書込みデータをゲート入力とする第２ＰＭＯＳトランジスタ及び第２ＮＭＯＳトランジスタと、
前記第４ノードの信号をラッチして書込みデータを格納するラッチ回路と、
を備えることを特徴とする請求項２５に記載のマルチポートメモリ装置。
<明細書>
<発明を実施するための最良の形態>
以下、添付された図面を参照して本発明の好ましい実施形態をさらに詳細に説明する。
図５は、本発明の一実施形態であって、マルチポートメモリ装置のバンク制御部の書込み経路を示すブロック図である。ここで、書込み経路は１つのバンクに対応するが、仮に８バンクの構造を有するマルチポートメモリ装置であれば、書込み経路も８つ必要となる。
同図に示すように、書込み経路は、バンク選択信号ＢＫＥＮ＿Ｐ<０：３>に応答して選択された並列化データＰ０＿ＲＸ<０：１７>又はＰ１＿ＲＸ<０：１７>又はＰ２＿ＲＸ<０：１７>又はＰ３＿ＲＸ<０：１７>が入力され、バースト書込みコマンドＢ＿ＲＸＴ<０：１７>とバースト書込みデータＢ＿ＲＸＤ<０：１７>とを出力する受信部ＲＸ５０１、書込みデータが印加される間にのみトグルする書込みクロックＤＣＬＫを生成する書込みクロック生成回路５０３、書込みコマンド及び書込みクロックＤＣＬＫに応答して書込みフラグ信号ＤＳＴＢＰ<０：３>及び書込みドライバイネーブル信号ＢＷＥＮを生成する書込みフラグ信号生成部５０５、５０７、５０９、５２１を備える。さらに、書込みフラグ信号ＤＳＴＢＰ<０：３>を制御信号として用いて、１６ビットのバースト書込みデータＢ＿ＲＸＤ<０：１５>を格納するデータラッチ回路５１１、書込みコマンドフレームのカラムアドレスＣＯＬＵＭＮ ＡＤＤＲＥＳＳビットに該当するバースト書込みコマンドＢ＿ＲＸＴ<０：５>をデコードして、該当アドレスに対応するＹＩトランジスタ（ビットラインとセグメント入／出力ラインとを接続させるカラム選択トランジスタ）を駆動させるカラムアドレス信号ＢＡＹ<０：５>を出力するカラムアドレス選択回路５１３、バースト書込みデータＢ＿ＲＸＤ<１６>が入力され、書込みフラグ信号ＤＳＴＢＰ<０：３>に応答して下位データマスク信号ＬＤＭ＿Ｑ<０：３>を生成し、書込みコマンドフレームの上位データマスクＵＤＭビットに該当するバースト書込みコマンドＢ＿ＲＸＴ<１０：１３>が入力され、第４書込みフラグ信号ＤＳＴＢＰ<３>に応答して上位データマスク信号ＵＤＭ＿Ｑ<０：３>を出力する書込みデータマスク信号格納部５１５、５１７、データラッチ回路５１１に格納された書込みデータを書込みドライバイネーブル信号ＢＷＥＮに応答してメモリセルに書込む書込みドライバ５１９を備える。
より詳しくは、書込みフラグ信号生成部５０５、５０７、５０９、５２１は、シフトレジスタをセットするシフトレジスタスタータ回路５０５、シフトレジスタスタータ回路５０５の出力信号を書込みクロックＤＣＬＫの立ち下りエッジに整列するようにシフトさせ、書込みストローブ信号ＷＴＳＴＢ<０：３>として出力するシフトレジスタ５０７、書込みストローブ信号ＷＴＳＴＢ<０：３>を分周して書込みフラグ信号ＤＳＴＢＰ<０：３>として出力し、最終書込み信号ＣＡＳＰＷＴを生成するデータラッチ制御回路５０９、第４書込みフラグ信号ＤＳＴＢＰ<３>と同時に生成される最終書込み信号ＣＡＳＰＷＴを遅延及びパルス幅を調節して書込みドライバイネーブル信号ＢＷＥＮとして出力する書込み信号変換回路５２１で実現することができる。
また、書込みデータマスク信号格納部５１５、５１７は、書込みデータの上位データマスクＵＤＭを格納するＵＤＭレジスタ５１５、書込みデータの印加時に同時に印加される下位バイトマスクＬＤＭとＵＤＭレジスタ５１５とに格納された上位データマスクＵＤＭを書込みフラグ信号ＤＳＴＢＰ<０：３>に応答して書込みドライバ５１９に伝達するデータマスク伝送回路５１７を備える。
このような書込み動作回路の各構成要素をより詳しく説明すると、下記の通りである。
図６は、図５の受信部ＲＸ５０１を示す回路図である。
受信部ＲＸ５０１は、並列化データＰ０＿ＲＸ<０：１７>、Ｐ１＿ＲＸ<０：１７>、Ｐ２＿ＲＸ<０：１７>、Ｐ３＿ＲＸ<０：１７>のうちの１つを選択してクロックＣＬＫにクロックする回路であって、これを説明するため、同図に示すように、受信部ＲＸ５０１は、各ポートＰＯＲＴ０〜ＰＯＲＴ３から印加される１８ビットの並列化データＰ０＿ＲＸ<０：１７>、Ｐ１＿ＲＸ<０：１７>、Ｐ２＿ＲＸ<０：１７>、Ｐ３＿ＲＸ<０：１７>を入力とし、どのバンクＢＡＮＫ０〜ＢＡＮＫ７に伝達されるかを示すバンク選択信号ＢＫＥＮ＿Ｐ<０：３>を制御信号とするマックス部６０１、マックス部６０１の出力信号を入力とし、クロックＣＬＫを制御信号とするフリップフロップ回路６０３、ＤＦＦで実現することができる。ここで、マックス部６０１は、印加される各ポートＰＯＲＴ０〜ＰＯＲＴ３の１８ビットの並列化データＰ０＿ＲＸ<０：１７>、Ｐ１＿ＲＸ<０：１７>、Ｐ２＿ＲＸ<０：１７>、Ｐ３＿ＲＸ<０：１７>に対応するように備えられなければならず、フリップフロップ回路６０３も同様に備えられなければならない。
例えば、１番目のビットのデータＰ０＿ＲＸ<０>、Ｐ１＿ＲＸ<０>、Ｐ２＿ＲＸ<０>、Ｐ３＿ＲＸ<０>が印加されるためには、バンク選択信号ＢＫＥＮ＿Ｐ<０：３>を制御信号とする第１マックスＭＵＸ０、第１マックスＭＵＸ０の出力信号を入力とし、クロックＣＬＫを制御信号とする第１フリップフロップ回路ＤＦＦ０が備えられなければならない。
バンク選択信号ＢＫＥＮ＿Ｐ<０>が論理レベルハイであれば、第１ポートＰＯＲＴ０からの並列化データＰＯ＿ＲＸ<０：１７>をマックス部６０１を介して受け取る。このように、マックス部６０１を経た並列化データＰＯ＿ＲＸ<０：１７>は、フリップフロップ回路６０３によってクロックＣＬＫに同期する。
そして、受信部ＲＸ５０１の出力であるバースト書込みコマンドＢ＿ＲＸＴ<０：１７>とバースト書込みデータＢ＿ＲＸＤ<０：１７>は、書込みコマンドフレーム又は書込みデータフレームに合わせて配列され、図３Ａや図３Ｂの書込みコマンドフレームや書込みデータフレームとして用いられる。
以下、バースト書込みコマンドＢ＿ＲＸＴ<０：１７>とバースト書込みデータＢ＿ＲＸＤ<０：１７>は、状況に応じて、書込みコマンドフレーム又は書込みデータフレームと称する。
そして、図中の参照符号６０５は、フリップフロップ回路６０３を詳細に示すものであって、マックス部６０１の出力信号Ａ<０：１７>を反転する第１インバータＩＮＶ１、クロックＣＬＫに応答して第１インバータＩＮＶ１の出力信号を伝達する第１トランスミッションゲートＴＧ１、第１トランスミッションゲートＴＧ１の出力信号をラッチしてバースト書込みコマンドＢ＿ＲＸＴ<０：１７>として出力するラッチ回路６０７、ラッチ回路６０７の出力信号を反転させる第２インバータＩＮＶ２、クロックＣＬＫに応答して第２インバータＩＮＶ２の出力信号を伝達する第２トランスミッションゲートＴＧ２、第２トランスミッションゲートＴＧ２の出力信号をラッチしてバースト書込みデータＢ＿ＲＸＤ<０：１７>として出力するラッチ回路６０９で実現することができる。ここで、ラッチ回路６０７とラッチ回路６０９は、偶数個のインバータで実現することができる。
上述のように、バースト書込みコマンドＢ＿ＲＸＴ<０：１７>は、バースト書込みデータＢ＿ＲＸＤ<０：１７>より速い信号であることが分かる。このように生成されたバースト書込みコマンドＢ＿ＲＸＴ<１４：１７>が、前述したように、１０１０若しくは１０１１のとき、書込みコマンドＥＣＡＳＰＷＴを生成する。
図７は、図５の書込みクロック生成回路５０３を示す回路図である。
同図に示すように、書込みクロック生成回路５０３は、書込みコマンドフレームのコマンドＣＭＤビットに該当するバースト書込みコマンドＢ＿ＲＸＴ<０：１７>の１７番目のビットＢ＿ＲＸＴ<１７>を反転するインバータＩＮＶ３、インバータＩＮＶ３の出力信号とクロックＣＬＫとを入力とするＮＡＮＤゲートＮＡＮＤ１、ＮＡＮＤゲートＮＡＮＤ１の出力信号を反転させて書込みクロックＤＣＬＫを生成するインバータＩＮＶ４で実現することができる。
上記より、バースト書込みコマンドＢ＿ＲＸＴ<０：１７>の１７番目のビットＢ＿ＲＸＴ<１７>は、書込みデータが印加されると、論理レベルローとなり、ＮＯＰ及びその他のコマンドが印加される間には論理レベルハイとなる。したがって、書込みクロック生成回路５０３は、書込みデータが印加されるときにのみ動作する書込みクロックＤＣＬＫを生成する。
図８は、図５のシフトレジスタスタータ回路５０５を示す回路図である。
同図に示すように、シフトレジスタスタータ回路５０５は、書込みクロックＤＣＬＫを遅延させる遅延回路ＤＥＬＡＹ、遅延回路ＤＥＬＡＹの出力信号を反転するインバータＩＮＶ５、インバータＩＮＶ５の出力信号と書込みクロックＤＣＬＫとを入力とするノアゲートＮＯＲ１、ノアゲートＮＯＲ１の出力信号をゲート入力とし、第１ノードＮＯＤＥ１に接続されたＮＭＯＳトランジスタＮＭ１、書込みコマンドＥＣＡＳＰＷＴを反転するインバータＩＮＶ６、インバータＩＮＶ６の出力信号をゲート入力とし、電源電圧端ＶＤＤと第１ノードＮＯＤＥ１との間に接続されたＰＭＯＳトランジスタＰＭ１、第１ノードＮＯＤＥ１の信号をラッチするラッチ回路８０１、ラッチ回路８０１をリセットするリセット信号ＲＳＴＢを反転するインバータＩＮＶ７、インバータＩＮＶ７の出力信号をゲート入力とし、前記第１ノードＮＯＤＥ１と接地電圧端ＶＳＳとの間に接続されたＮＭＯＳトランジスタＮＭ２、ラッチ回路８０１の出力信号を反転させて第１書込みストローブ信号ＷＴＳＴＢ<０>として出力するインバータＩＮＶ８で実現することができる。ここで、ラッチ回路８０１は、偶数個のインバータで実現することができる。
このようなシフトレジスタスタータ回路５０５は、第１書込みストローブ信号ＷＴＳＴＢ<０>を生成する回路であって、書込みコマンドＥＣＡＳＰＷＴが論理レベルハイになる瞬間と、書込みクロックＤＣＬＫが論理レベルローになる瞬間とに、第１書込みストローブ信号ＷＴＳＴＢ<０>をアクティブにする。このように生成された第１書込みストローブ信号ＷＴＳＴＢ<０>は、シフトレジスタ５０７に入力されて書込みクロックＤＣＬＫに整列する。
図９は、図５のシフトレジスタ５０７を示す回路図である。
同図に示すように、シフトレジスタ５０７は、シフトレジスタスタータ回路５０５から入力された第１書込みストローブ信号ＷＴＳＴＢ<０>を書込みクロックＤＣＬＫに整列させるが、第１書込みストローブ信号ＷＴＳＴＢ<０>より１クロック（書込みクロックＤＣＬＫへの整列状態）シフトさせ、第２書込みストローブ信号ＷＴＳＴＢ<１>として出力する第１フリップフロップ回路ＤＦＦ１８、第２書込みストローブ信号ＷＴＳＴＢ<１>を１クロック（書込みクロックＤＣＬＫへの整列状態）シフトさせ、第３書込みストローブ信号ＷＴＳＴＢ<２>として出力する第２フリップフロップ回路ＤＦＦ１９、第３書込みストローブ信号ＷＴＳＴＢ<２>を１クロック（書込みクロックＤＣＬＫへの整列状態）シフトさせ、第４書込みストローブ信号ＷＴＳＴＢ<３>として出力する第３フリップフロップ回路ＤＦＦ２０で実現することができる。
ここで、第１フリップフロップ回路ないし第３フリップフロップ回路ＤＦＦ１８〜ＤＦＦ２０のそれぞれは、書込みクロックＤＣＬＫに応答して第１書込みストローブ信号ＷＴＳＴＢ<０>を伝達する第１トランスミッションゲートＴＧ３、第１トランスミッションゲートＴＧ３の出力信号をラッチし、ラッチリセット信号ＲＳＴＢによってリセットされる第１ラッチ回路９０１、書込みクロックＤＣＬＫによって第１ラッチ回路９０１の出力信号を伝達する第２トランスミッションゲートＴＧ４、第２トランスミッションゲートＴＧ４の出力信号をラッチして第２ないし第４書込みストローブ信号ＷＴＳＴＢ<１：３>を出力する第２ラッチ回路９０３で実現することができる。
ここで、第１ラッチ回路９０１は、第１トランスミッションゲートＴＧ３の出力信号とラッチリセット信号ＲＳＴＢとを入力とするＮＡＮＤゲートＮＡＮＤ２、ＮＡＮＤゲートＮＡＮＤ２の出力信号を反転させ、さらにＮＡＮＤゲートＮＡＮＤ２の入力に伝達するインバータＩＮＶ９で実現することができる。そして、第２ラッチ回路９０３は、偶数個のインバータで実現することができる。
上述のように、シフトレジスタ５０７は、書込みコマンドＥＣＡＳＰＷＴの立ち下がりエッジで立ち上がり、書込みクロックＤＣＬＫの立ち下がりエッジで立ち下がる第１書込みストローブ信号ＷＴＳＴＢ<０>を入力とする。そして、第１書込みストローブ信号ＷＴＳＴＢ<０>の立ち下がりエッジに立ち上がって書込みクロックＤＣＬＫの１周期の間アクティブになる第２書込みストローブ信号ＷＴＳＴＢ<１>と、第２書込みストローブ信号ＷＴＳＴＢ<１>の立ち下がりエッジに立ち上がって書込みクロックＤＣＬＫの１周期の間アクティブになる第３書込みストローブ信号ＷＴＳＴＢ<２>と、第３書込みストローブ信号ＷＴＳＴＢ<２>の立ち下がりエッジに立ち上がって書込みクロックＤＣＬＫの１周期の間アクティブになる第４書込みストローブ信号ＷＴＳＴＢ<３>とを生成する。
このように生成された第１書込みストローブ信号ないし第４書込みストローブ信号ＷＴＳＴＢ<０>〜ＷＴＳＴＢ<３>は、書込みクロックＤＣＬＫと共に、データラッチ制御回路５０９に入力される。
図１０は、図５のデータラッチ制御回路５０９を示す回路図である。
同図に示すように、データラッチ制御回路５０９は、データラッチ回路５１１の制御信号として用いられる書込みフラグ信号ＤＳＴＢＰ<０：３>を生成する第１書込みフラグ信号生成部ないし第４書込みフラグ信号生成部１５１、１５３、１５５、１５７、最終書込み信号ＣＡＳＰＷＴを生成する書込み信号生成部１５９を備える。
第１フラグ信号生成部１５１は、書込みクロックＤＣＬＫと第１書込みストローブ信号ＷＴＳＴＢ<０>とを入力とするＮＡＮＤゲートＮＡＮＤ３、ＮＡＮＤゲートＮＡＮＤ３の出力信号を反転させて第１書込みフラグ信号ＤＳＴＢＰ<０>として出力するインバータＩＮＶ１０を備える。また、第２書込みフラグ信号生成部１５３は、書込みクロックＤＣＬＫと第２書込みストローブ信号ＷＴＳＴＢ<１>とを入力とするＮＡＮＤゲートＮＡＮＤ４、ＮＡＮＤゲートＮＡＮＤ４の出力信号を反転させて第２書込みフラグ信号ＤＳＴＢＰ<１>として出力するインバータＩＮＶ１１を備える。また、第３書込みフラグ信号生成部１５５は、書込みクロックＤＣＬＫと第３書込みストローブ信号ＷＴＳＴＢ<２>とを入力とするＮＡＮＤゲートＮＡＮＤ５、ＮＡＮＤゲートＮＡＮＤ５の出力信号を反転させて第３書込みフラグ信号ＤＳＴＢＰ<２>として出力するインバータＩＮＶ１２を備える。また、第４書込みフラグ信号生成部１５７は、書込みクロックＤＣＬＫと第４書込みストローブ信号ＷＴＳＴＢ<３>とを入力とするＮＡＮＤゲートＮＡＮＤ６、ＮＡＮＤゲートＮＡＮＤ６の出力信号を反転させて第４書込みフラグ信号ＤＳＴＢＰ<３>として出力するインバータＩＮＶ１３を備える。
そして、書込み信号生成部１５９は、書込みクロックＤＣＬＫと第４書込みストローブ信号ＷＴＳＴＢ<３>とを入力とするＮＡＮＤゲートＮＡＮＤ７、ＮＡＮＤゲートＮＡＮＤ７の出力信号を反転させて最終書込み信号ＣＡＳＰＷＴとして出力するインバータＩＮＶ１４で実現することができる。
ここで、書込みフラグ信号ＤＳＴＢＰ<０：３>は、書込みクロックＤＣＬＫと書込みストローブ信号ＷＴＳＴＢ<０：３>とをアンドＡＮＤしたため、書込みクロックＤＣＬＫの順次的な立ち上がりエッジで立ち上がり、書込みストローブ信号ＷＴＳＴＢ<０：３>の立ち下がりエッジで立ち下がる信号である。
このように生成された書込みフラグ信号ＤＳＴＢＰ<０：３>は、データラッチ回路５１１に伝達される。
図１１は、図５のデータラッチ回路５１１のうち、第１データラッチ回路５１１Ａを示す回路図である。
データラッチ回路５１１は、第１書込みフラグ信号ＤＳＴＢＰ<０>によってバースト書込みデータＢ＿ＲＸＤ<０：１７>で１番目のバースト書込みデータＢ＿ＲＸＤ<０：１７>の実質的な書込みデータ（書込みデータフレームの１５〜８番目のビットに該当する書込みデータの上位バイトＵＰＰＥＲ ＢＹＴＥと、７〜０番目のビットに該当する書込みデータの下位バイトＬＯＷＥＲ ＢＹＴＥ）を格納する第１データラッチ回路、第２書込みフラグ信号ＤＳＴＢＰ<１>によって２番目のバースト書込みデータＢ＿ＲＸＤ<０：１７>の実質的な書込みデータを格納する第２データラッチ回路、第３書込みフラグ信号ＤＳＴＢＰ<２>によって３番目のバースト書込みデータＢ＿ＲＸＤ<０：１７>の実質的な書込みデータを格納する第３データラッチ回路、第４書込みフラグ信号ＤＳＴＢＰ<３>によって４番目のバースト書込みデータＢ＿ＲＸＤ<０：１７>の実質的な書込みデータを格納する第４データラッチ回路を備える。
それぞれのデータラッチ回路は、同一の構造を有するが、図１１を参照して第１データラッチ回路５１１Ａを説明すると、次の通りである。第１データラッチ回路５１１Ａは、書込みフラグ信号ＤＳＴＢＰ<０>を反転するインバータＩＮＶ１５、インバータＩＮＶ１５の出力信号をゲート入力とし、共通端ＮＯＤＥ２に接続されたＰＭＯＳトランジスタＰ１、書込みフラグ信号ＤＳＴＢＰ<０>をゲート入力とし、前記共通端ＮＯＤＥ２に接続されたＮＭＯＳトランジスタＮ１、バースト書込みデータＢ＿ＲＸＤ<０：１７>の実質的な書込みデータをゲート入力とし、前記ＰＭＯＳトランジスタＰ１と電源電圧端ＶＤＤとの間に接続されたＰＭＯＳトランジスタＰ２、バースト書込みデータＢ＿ＲＸＤ<０：１７>の実質的な書込みデータをゲート入力とし、前記ＮＭＯＳトランジスタＮ１と接地電圧端ＶＳＳとの間に接続されたＮＭＯＳトランジスタＮ２、前記共通端ＮＯＤＥ２に信号をラッチするラッチ回路１７０で実現することができる。
上述のように、データラッチ回路５１１は、書込みフラグ信号ＤＳＴＢＰ<０：３>を制御信号として用いて、書込みフラグ信号ＤＳＴＢＰ<０：３>が順次入力される度に１６ビットの書込みデータをラッチ回路１７０に格納する。したがって、第４書込みフラグ信号ＤＳＴＢＰ<３>が入力される瞬間、合わせて６４ビットの書込みデータが格納される。
そして、第４書込みフラグ信号ＤＳＴＢＰ<３>と同時に発生する信号である最終書込み信号ＣＡＳＰＷＴは、書込み信号変換回路５２１を経て書込みドライバ５１９に伝達される。
図１２は、図５のカラムアドレス選択回路５１３を示す回路図である。
同図に示すように、カラムアドレス選択回路５１３は、最終書込み信号ＣＡＳＰＷＴを反転するインバータＩＮＶ１６、インバータＩＮＶ１５の出力信号をゲート入力とし、共通ノードＮＯＤＥ３に接続されるＰＭＯＳトランジスタＰ３、最終書込み信号ＣＡＳＰＷＴをゲート入力とし、前記共通ノードＮＯＤＥ３に接続されるＮＭＯＳトランジスタＮ３、書込みコマンドＥＣＡＳＰＷＴに応答してバースト書込みコマンドＢ＿ＲＸＴ<０：１７>で５〜０番目のビットに該当するカラムアドレスＣＯＬＵＭＮ ＡＤＤＲＥＳＳビットを伝達するトランスミッションゲートＴＧ５、トランスミッションゲートＴＧ５の出力信号をラッチするラッチ回路２５１、ラッチ回路２５１の出力信号を反転するインバータＩＮＶ１７、インバータＩＮＶ１７の出力信号をゲート入力とし、前記ＮＭＯＳトランジスタＮ３と接地電圧端ＶＳＳとの間に接続されるＮＭＯＳトランジスタＮ４、インバータＩＮＶ１７の出力信号をゲート入力とし、前記ＰＭＯＳトランジスタＰ３と電源電圧端ＶＤＤとの間に接続されるＰＭＯＳトランジスタＰ４、共通ノードＮＯＤＥ３の信号をラッチして該当カラムアドレスのＹＩトランジスタ（ビットラインとセグメント入／出力ラインとを接続させるスイッチトランジスタ）を駆動させるカラムアドレス信号ＢＡＹ<０：５>を出力するラッチ回路２５３で実現することができる。
カラムアドレス選択回路５１３は、バースト書込みコマンドＢ＿ＲＸＴ<０：１７>のうち、０〜５番目のビットに該当するカラムアドレスＣＯＬＵＭＮ ＡＤＤＲＥＳＳビットをデコードして該当カラムアドレスのＹＩトランジスタを駆動させて書込みデータをビットラインに伝達する。
図１３は、図５のＵＤＭレジスタ５１５のうち、第１ＵＤＭレジスタ５１５Ａを示す回路図である。
ＵＤＭレジスタ５１５は、書込みコマンドＥＣＡＳＰＷＴに応答してバースト書込みコマンドＢ＿ＲＸＴ<０：１７>のうち、１０番目のビットに該当する上位データマスクＵＤＭ、Ｂ＿ＲＸＴ<１０>ビットを格納する第１ＵＤＭレジスタ、書込みコマンドＥＣＡＳＰＷＴに応答してバースト書込みコマンドＢ＿ＲＸＴ<０：１７>のうち、１１番目のビットに該当する上位データマスクＵＤＭ、Ｂ＿ＲＸＴ<１１>ビットを格納する第２ＵＤＭレジスタ、書込みコマンドＥＣＡＳＰＷＴに応答してバースト書込みコマンドＢ＿ＲＸＴ<０：１７>のうち、１２番目のビットに該当する上位データマスクＵＤＭ、Ｂ＿ＲＸＴ<１２>ビットを格納する第３ＵＤＭレジスタ、書込みコマンドＥＣＡＳＰＷＴに応答してバースト書込みコマンドＢ＿ＲＸＴ<０：１７>のうち、１３番目のビットに該当する上位データマスクＵＤＭ、Ｂ＿ＲＸＴ<１３>ビットを格納する第４ＵＤＭレジスタを備える。
それぞれのＵＤＭレジスタは、同じ構造を有するが、図１３を参照して第１ＵＤＭレジスタ５１５Ａを説明すると、次の通りである。第１ＵＤＭレジスタ５１５Ａは、反転した書込みコマンドＥＣＡＳＰＷＴに応答してバースト書込みコマンドＢ＿ＲＸＴ<０：１７>のうち、１０番目のビットＢ＿ＲＸＴ<１０>に該当する上位データマスクＵＤＭビットを伝達するトランスミッションゲートＴＧ６、トランスミッションゲートＴＧ６の出力信号をラッチするラッチ回路３５１、書込みコマンドＥＣＡＳＰＷＴに応答してラッチ回路３５１の出力信号を伝達するトランスミッションゲートＴＧ７、トランスミッションゲートＴＧ７の出力信号をラッチするラッチ回路３５３で実現することができる。
上述のように、ＵＤＭレジスタ５１５は、バースト書込みコマンドＢ＿ＲＸＴ<０：１７>の１０〜１３番目のビットに該当する上位データマスクＵＤＭビットを格納してデータマスク伝送回路５１７に伝達する役割をする。前記上位データマスクＵＤＭビットは、１つの書込みコマンドフレームに対応して入力される４つの書込みデータフレームのうち、書込みデータの上位バイトＵＰＰＥＲ ＢＹＴＥを書込むか否かを制御するビットである。
図１４は、図５のデータマスク伝送回路５１７のうち、第１下位データマスク伝送回路５１７Ａを示す回路図である。
データマスク伝送回路５１７は、書込みフラグ信号ＤＳＴＢＰ<０：３>に応答して下位データマスクＬＤＭビットＢ＿ＲＸＤ<１６>を書込みドライバ５１９に伝達する下位データマスク伝送回路と、第４書込みフラグ信号ＤＳＴＢＰ<３>に応答してＵＤＭレジスタ５１５から出力される上位データマスクＵＤＭビットを書込みドライバ５１９に伝達する上位データマスク伝送回路とを備える。
ここで、下位データマスク伝送回路は、第１書込みフラグ信号ＤＳＴＢＰ<０>に応答して１番目のバースト書込みデータＢ＿ＲＸＤ<０：１７>のうち、１６番目のビットに該当する下位データマスクＬＤＭビットを第１書込みドライバに伝達する第１下位データマスク伝送回路、第２書込みフラグ信号ＤＳＴＢＰ<１>に応答して２番目の書込みデータフレームの下位データマスクＬＤＭビットを第２書込みドライバに伝達する第２下位データマスク伝送回路、第３書込みフラグ信号ＤＳＴＢＰ<２>に応答して３番目の書込みデータフレームの下位データマスクＬＤＭビットを第３書込みドライバに伝達する第３下位データマスク伝送回路、第４書込みフラグ信号ＤＳＴＢＰ<３>に応答して４番目の書込みデータフレームの下位データマスクＬＤＭビットを第４書込みドライバに伝達する第４下位データマスク伝送回路で実現することができる。
そして、上位データマスク伝送回路は、第４書込みフラグ信号ＤＳＴＢＰ<３>に応答して第１ＵＤＭレジスタの出力信号であるバースト書込みコマンドＢ＿ＲＸＴ<０：１７>のうち、１０番目のビットに該当する１番目の上位データマスクＵＤＭビットを第１書込みドライバに伝達する第１上位データマスク伝送回路、第４書込みフラグ信号ＤＳＴＢＰ<３>に応答して第２ＵＤＭレジスタの出力信号であるバースト書込みコマンドＢ＿ＲＸＴ<０：１７>のうち、１１番目のビットに該当する上位データマスクＵＤＭビットを第２書込みドライバに伝達する第２上位データマスク伝送回路、第４書込みフラグ信号ＤＳＴＢＰ<３>に応答して第３ＵＤＭレジスタの出力信号であるバースト書込みコマンドＢ＿ＲＸＴ<０：１７>のうち、１２番目のビットに該当する上位データマスクＵＤＭビットを第３書込みドライバに伝達する第３上位データマスク伝送回路、第４書込みフラグ信号ＤＳＴＢＰ<３>に応答して第４ＵＤＭレジスタの出力信号であるバースト書込みコマンドＢ＿ＲＸＴ<０：１７>のうち、１３番目のビットに該当する４番目の上位データマスクＵＤＭビットを第４書込みドライバに伝達する第４上位データマスク伝送回路で実現することができる。
ここで、下位データマスク伝送回路及び上位データマスク伝送回路は、入力される信号に違いがあるだけで、それ以外は同じ構造を有する。図１４を参照して第１下位データマスク伝送回路５１７Ａを説明すると、次の通りである。第１下位データマスク伝送回路５１７Ａは、書込みフラグ信号ＤＳＴＢＰ<０>を反転するインバータＩＮＶ１８、インバータＩＮＶ１８の出力信号をゲート入力とし、共通ノードＮＯＤＥ４に接続されたＰＭＯＳトランジスタＰ５、書込みフラグ信号ＤＳＴＢＰ<０>をゲート入力とし、共通ノードＮＯＤＥ４に接続されたＮＭＯＳトランジスタＮ５、下位データマスクＬＤＭビットＢ＿ＲＸＤ<１６>をゲート入力とし、電源電圧端ＶＤＤと前記ＰＭＯＳトランジスタＰ５との間に接続されるＰＭＯＳトランジスタＰ６、下位データマスクＬＤＭビットＢ＿ＲＸＤ<１６>をゲート入力とし、前記ＮＭＯＳトランジスタＮ５と接地電圧端ＶＳＳとの間に接続されるＮＭＯＳトランジスタＮ６、共通ノードＮＯＤＥ４の信号をラッチするラッチ回路４５１、ラッチ回路のリセット信号ＲＳＴＢを反転するインバータＩＮＶ１９、インバータＩＮＶ１９の出力信号をゲート入力とし、共通ノードＮＯＤＥ４と接続されたＰＭＯＳトランジスタＰ７で実現することができる。
上述のように、データマスク伝送回路５１７は、上位データマスクＵＤＭビット又は下位データマスクＬＤＭビットを書込みフラグ信号ＤＳＴＢＰ<０：３>によって書込みドライバ５１９に伝達する役割を果たす。
次に、書込みドライバ５１９は、データラッチ回路５１１の出力である書込みデータＱ<０：３>＿ＤＡＴＡ<０：１５>が印加され、バンクのメモリセルに書込むドライバである。
このような動作のために、書込みドライバ５１９は、第１データラッチ回路ないし第４データラッチ回路に対応するように第１書込みドライバないし第４書込みドライバを備え、一般のＤＲＡＭで使用される構造を用いて書込みデータをバンクのメモリセルに同時に書込む。
図１５は、書込み動作回路のノーマル書込み動作を示すタイミング図である。そして、バースト書込みデータＢ＿ＲＸＤ<０：１５>とは、バースト書込みデータＢ＿ＲＸＤ<０：１７>で０〜１５番目のビットの上位バイトＵＰＰＥＲ ＢＹＴＥと下位バイトＬＯＷＥＲ ＢＹＴＥとを意味する。
同図に示すように、ノーマル書込み動作は、バースト書込みコマンドＢ＿ＲＸＴ<０：１７>で１７番目のビットであるコマンドＣＭＤビットが書込みデータが印加される間にのみ論理レベルがローとなり、それ以外の区間では論理レベルがハイとなるのを用いて、書込みデータが印加されるときのみ動作する書込みクロックＤＣＬＫを生成する。ここで、書込みデータは、４クロックの周期の間に１６ビット単位で入力されるため、書込みクロックＤＣＬＫは４クロックの周期を有する。
そして、書込みコマンドＥＣＡＳＰＷＴの立ち下がりエッジで立ち上がり、書込みクロックＤＣＬＫの立ち下がりエッジで立ち下がる第１書込みストローブ信号ＷＴＳＴＢ<０>を生成し、同様に、以前の書込みストローブ信号ＷＴＳＴＢ<０：２>の立ち下がりエッジに立ち上がって書込みクロックＤＣＬＫの１周期の間アクティブになる第２ないし第４書込みストローブ信号ＷＴＳＴＢ<１：３>を生成する。
また、書込みクロックＤＣＬＫの順次的な立ち上がりエッジで立ち上がり、書込みストローブ信号ＷＴＳＴＢ<０：３>の立ち下がりエッジで立ち下がる第１書込みフラグ信号ないし第４書込みフラグ信号ＤＳＴＢＰ<０：３>を生成して書込みデータＤ<０：３>をラッチする。そして、第４書込みフラグ信号ＤＴＳＴＢ<３>と同時に生成される最終書込み信号ＣＡＳＰＷＴを遅延させ、パルス幅を調節させて、書込みデータＤ<０：３>をメモリセルに書込む書込みドライバの制御信号として用いられる書込みドライバイネーブル信号ＢＷＥＮを出力する。
結果として、ノーマル書込み動作は、書込みデータＤ<０：３>が印加される間にのみトグルする書込みクロックＤＣＬＫを生成して順次印加される１６ビットの書込みデータＤ<０：３>をメモリセルに書込む。
図１６は、書込み動作回路のプリエンプションバースト書込み動作を示すタイミング図である。ここで、プリエンプションバースト書込み動作とは、書込みデータＤ<０：３>の印加時、それぞれの書込みデータの間にＮＯＰ及びその他のコマンドが印加されるときの書込み動作を意味する。
同図に示すように、プリエンプションバースト書込み動作は、書込みデータＤ<０：３>が印加されるときのみ書込みクロックＤＣＬＫをアクティブにし、ＮＯＰ及びその他のコマンドが入力されるときは、書込みクロックＤＣＬＫがインアクティブになるように制御する。
そして、書込みコマンドＥＣＡＳＰＷＴの立ち下がりエッジで立ち上がり、書込みクロックＤＣＬＫの立ち下がりエッジで立ち下がる第１書込みストローブ信号ＷＴＳＴＢ<０>を生成し、同様に、以前の書込みストローブ信号ＷＴＳＴＢ<０：２>の立ち下がりエッジに立ち上がって書込みクロックＤＣＬＫの１周期の間アクティブになる第２ないし第４書込みストローブ信号ＷＴＳＴＢ<１：３>を生成する。
また、書込みクロックＤＣＬＫの順次的な立ち上がりエッジで立ち上がり、書込みストローブ信号ＷＴＳＴＢ<０：３>の立ち下がりエッジで立ち下がる第１書込みフラグ信号ないし第４書込みフラグ信号ＤＴＳＴＢ<０：３>を生成して書込みデータＤ<０：３>をラッチする。そして、第４書込みフラグ信号ＤＳＴＢＰ<３>と同時に生成される最終書込み信号ＣＡＳＰＷＴを遅延させ、パルス幅を調節させて、書込みデータＤ<０：３>をメモリセルに書込む書込みドライバの制御信号として用いられる書込みドライバイネーブル信号ＢＷＥＮを出力する。
結果として、プリエンプションバースト書込み動作は、書込みデータＤ<０：３>が印加される間にアクティブになり、ＮＯＰ及びその他のコマンドが印加される間には、インアクティブになる書込みクロックＤＣＬＫを生成して順次印加される１６ビットの書込みデータＤ<０：３>をメモリセルに書込む。
上述のように、本発明は、書込みデータが印加される間にのみアクティブになる書込みクロックＤＣＬＫを生成してノーマル書込み動作及びプリエンプションバースト書込み動作可能なマルチポートメモリ装置を製造する。
以上、本発明は、上記した実施形態に限定されるものではなく、本発明に係る技術的思想の範囲から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
例えば、上述の実施形態で用いられたロジックの種類及び配置は、入力信号及び出力信号がいずれもハイアクティブ信号である場合を一例として実現したものであるので、信号のアクティブ極性が変われば、ロジックの実現例も同じく変化するほかなく、このような実現例は、その数があまりにも膨大であり、またその実現例の変化が本発明の属する技術分野における通常の知識を有する者にとって技術的に容易に推測できる事項であるため、それぞれの場合については言及しないものとする。
また、上述の実施形態における書込みクロック生成回路、シフトレジスタスタータ回路、データラッチ制御回路及びシフトレジスタが、その他のロジックによって実現できることは自明である。
一般の単一ポートメモリ装置を示すブロック図である。 従来のマルチポートメモリ装置を示すブロック図である。 図２のマルチポートメモリ装置の書込みコマンドフレームを示す図である。 図２のマルチポートメモリ装置の書込みデータフレームを示す図である。 図２のマルチポートメモリ装置の書込み動作を示すタイミング図である。 図２のマルチポートメモリ装置の書込み動作を示すタイミング図である。 マルチポートメモリ装置のバンク制御部の書込み経路を示す図である。 図５の受信部ＲＸを示す回路図である。 図５の書込みクロック生成回路を示す回路図である。 図５のシフトレジスタスタータ回路を示す回路図である。 図５のシフトレジスタを示す回路図である。 図５のデータラッチ制御回路を示す回路図である。 図５の第１データラッチ回路を示す回路図である。 図５のカラムアドレス選択回路を示す回路図である。 図５の第１ＵＤＭレジスタを示す回路図である。 図５の第１下位データマスク伝送回路を示す回路図である。 図５のマルチポートメモリ装置のノーマル書込み動作を示すタイミング図である。 図５のマルチポートメモリ装置のプリエンプションバースト書込み動作を示すタイミング図である。
符号の説明
５０１ 受信部ＲＸ
５０３ 書込みクロック生成回路
５０５ シフトレジスタスタータ回路
５０７ シフトレジスタ
５０９ データラッチ制御回路
５１１ データラッチ回路
５１３ カラムアドレス選択回路
５１５ ＵＤＭレジスタ
５１７ データマスク伝送回路
５１９ 書込みドライバ
５２１ 書込み信号変換回路

Claims (26)

  1. 外部装置との直列入／出力インタフェースを支援する多数のポートと、該ポートと並列に情報の送／受信を行う多数のバンクと、該バンクと前記ポートとの間における情報の送受信を支援する多数のグローバル入／出力ラインとを備えたマルチポートメモリ素子において、
    書込みデータが印加される間にのみトグルする書込みクロックを生成する書込みクロック生成部と、
    書込みコマンド及び前記書込みクロックに応答して書込みフラグ信号及び書込みドライバイネーブル信号を生成する書込み制御部と、
    前記書込みフラグ信号に応答して該当バースト書込みデータをラッチするデータラッチ回路と、
    書込みデータマスク信号及び前記書込みドライバイネーブル信号に応答して前記データラッチ回路から出力されたデータを該当バンクに伝達する書込みドライバと、
    を備えることを特徴とするマルチポートメモリ装置。
  2. 前記多数のポートからの並列化データが印加され、バースト書込みデータ及びバースト書込みコマンドを備えるデータフレームを生成する受信部と、
    前記バースト書込みコマンドをデコードしてカラムアドレスを選択するカラムアドレス選択回路と、
    前記書込みフラグ信号に応答して前記バースト書込みデータ及びバースト書込みコマンドが入力され、書込みデータマスク信号を出力するデータマスク出力部と、
    をさらに備えることを特徴とする請求項１に記載のマルチポートメモリ装置。
  3. 前記受信部が、
    前記多数のバンクのうち、該当バンクを選択するバンク選択信号を制御信号として前記各ポートからの並列化データを個別に入力される多数のマックスからなるマックス部と、
    内部クロックを制御信号として前記マックス部の出力信号が入力され、バースト書込みデータ及びバースト書込みコマンドを備えるデータフレームを生成する多数のフリップフロップを備えるフリップフロップ回路と、
    を備えることを特徴とする請求項２に記載のマルチポートメモリ装置。
  4. 前記バースト書込みコマンドが、前記バースト書込みデータより先に生成されることを特徴とする請求項３に記載のマルチポートメモリ装置。
  5. 前記フリップフロップ回路が、
    前記マックス部の出力信号を反転する第１インバータと、
    前記クロックに応答して前記第１インバータの出力信号を伝達する第１トランスミッションゲートと、
    該第１トランスミッションゲートの出力信号をラッチしてバースト書込みコマンドとして出力する第１ラッチ回路と、
    該第１ラッチ回路の出力信号を反転する第２インバータと、
    前記クロックに応答して第２インバータの出力信号を伝達する第２トランスミッションゲートと、
    該第２トランスミッションゲートの出力信号をラッチしてバースト書込みデータとして出力する第２ラッチ回路と、
    を備えることを特徴とする請求項３に記載のマルチポートメモリ装置。
  6. 前記書込み制御部が、
    前記書込みコマンド及び書込みクロックに応答してシフトレジスタをセットするシフトレジスタスタータ回路と、
    該シフトレジスタスタータ回路の出力信号を書込みクロックの立ち下がりエッジに整列するようにシフトさせ、書込みストローブ信号として出力する前記シフトレジスタと、
    前記書込みストローブ信号を分周して順次アクティブになる多数の書込みフラグ信号と最終書込み信号とを生成するデータラッチ制御回路と、
    前記最終書込み信号のパルス幅を変化させて書込みドライバイネーブル信号として出力する書込み信号変換回路と、
    を備えることを特徴とする請求項２に記載のマルチポートメモリ装置。
  7. 前記カラムアドレス選択回路が、
    前記データフレームのうち、カラムアドレスＣＯＬＵＭＮ ＡＤＤＲＥＳＳビットをデコードして該当カラムアドレスのＹＩトランジスタ（ビットラインとセグメント入／出力ラインとを接続するトランジスタ）を駆動させるカラムアドレス信号を出力することを特徴とする請求項６に記載のマルチポートメモリ装置。
  8. 前記カラムアドレス選択回路が、
    前記書込みコマンドに応答して前記カラムアドレスビットを伝達する第３トランスミッションゲートと、
    該第３トランスミッションゲートの出力信号をラッチする第第３ラッチ回路と、
    該第３ラッチ回路の出力信号を反転する第３インバータと、
    該第３インバータの出力信号をゲート入力とする第１ＮＭＯＳトランジスタ及び第１ＰＭＯＳトランジスタと、
    前記最終書込み信号を反転する第４インバータと、
    該第４インバータの出力信号をゲート入力とし、第１ノードに接続された第２ＰＭＯＳトランジスタと、
    前記最終書込み信号をゲート入力とし、第１ノードに接続された第２ＮＭＯＳトランジスタと、
    前記第１ノードの信号をラッチしてカラムアドレス信号として出力する第４ラッチ回路と、
    を備えることを特徴とする請求項７に記載のマルチポートメモリ装置。
  9. 前記データマスク出力部が、
    前記書込みデータのうち、上位ビットの書込みを防止する上位データマスクビットを格納する上位データマスクビットレジスタと、
    該上位データマスクビットレジスタの上位データマスクビットを前記書込みドライバに伝送する上位データマスクビット伝送回路と、
    前記書込みデータのうち、下位ビットの書込みを防止する下位バイトマスクビットを前記書込みドライバに伝送する下位バイトマスクビット伝送回路と、
    を備えることを特徴とする請求項２に記載のマルチポートメモリ装置。
  10. 前記上位データマスクビットレジスタが、
    前記書込みコマンドに応答して、データフレームのうち、１番目の上位データマスクビットを格納する第１上位データマスクビットレジスタと、
    前記書込みコマンドに応答して、データフレームのうち、２番目の上位データマスクビットを格納する第２上位データマスクビットレジスタと、
    前記書込みコマンドに応答して、データフレームのうち、３番目の上位データマスクビットを格納する第３上位データマスクビットレジスタと、
    前記書込みコマンドに応答して、データフレームのうち、４番目の上位データマスクビットを格納する第４上位データマスクビットレジスタと、
    を備えることを特徴とする請求項９に記載のマルチポートメモリ装置。
  11. 前記第１上位データマスクビットレジスタないし第４上位データマスクビットレジスタが、
    前記書込みコマンドに応答して前記上位データマスクビットを伝達する第４トランスミッションゲートと、
    該第４トランスミッションゲートの出力信号をラッチする第５ラッチ回路と、
    前記書込みコマンドに応答して第５ラッチ回路の出力信号を伝達する第５トランスミッションゲートと、
    該第５トランスミッションゲートの出力信号をラッチする第６ラッチ回路と、
    を備えることを特徴とする請求項１０に記載のマルチポートメモリ装置。
  12. 前記下位バイトマスクビット伝送回路が、
    前記第１書込みフラグ信号に応答して１番目の下位データマスクＬＤＭビットを前記書込みドライバに伝達する第１下位データマスク伝送回路と、
    前記第２書込みフラグ信号に応答して２番目の下位データマスクＬＤＭビットを前記書込みドライバに伝達する第２下位データマスク伝送回路と、
    前記第３書込みフラグ信号に応答して３番目の下位データマスクＬＤＭビットを前記書込みドライバに伝達する第３下位データマスク伝送回路と、
    前記第４書込みフラグ信号に応答して４番目の下位データマスクＬＤＭビットを前記書込みドライバに伝達する第４下位データマスク伝送回路と、
    を備えることを特徴とする請求項１０に記載のマルチポートメモリ装置。
  13. 前記上位データマスク伝送回路が、
    前記第４書込みフラグ信号に応答して第１上位データマスクレジスタの出力である１番目の上位データマスクＵＤＭビットを前記書込みドライバに伝達する第１上位データマスク伝送回路と、
    前記第４書込みフラグ信号に応答して第２上位データマスクレジスタの出力である２番目の上位データマスクＵＤＭビットを前記書込みドライバに伝達する第２上位データマスク伝送回路と、
    前記第４書込みフラグ信号に応答して第３上位データマスクレジスタの出力である３番目の上位データマスクＵＤＭビットを前記書込みドライバに伝達する第３上位データマスク伝送回路と、
    前記第４書込みフラグ信号に応答して第４上位データマスクレジスタの出力である４番目の上位データマスクＵＤＭビットを前記書込みドライバに伝達する第４上位データマスク伝送回路と、
    を備えることを特徴とする請求項１２に記載のマルチポートメモリ装置。
  14. 前記下位データマスク伝送回路及び上位データマスク伝送回路が、
    該当書込みフラグ信号を反転する第５インバータと、
    該第５インバータの出力信号をゲート入力とし、第２ノードに接続された第３ＰＭＯＳトランジスタと、
    前記書込みフラグ信号をゲート入力とし、第２ノードに接続された第３ＮＭＯＳトランジスタと、
    前記上位データマスクＵＤＭビット又は下位データマスクＬＤＭビットをゲート入力とする第４ＰＭＯＳトランジスタ及び第４ＮＭＯＳトランジスタと、
    前記ラッチ回路のリセット信号を反転する第６インバータと、
    該第６インバータの出力信号をゲート入力とし、第２ノードと接続された第５ＰＭＯＳトランジスタと、
    前記第２ノードの信号をラッチして該当上位データマスクＵＤＭビットを出力する第７ラッチ回路と、
    を備えることを特徴とする請求項１２又は１３に記載のマルチポートメモリ装置。
  15. 前記シフトレジスタスタータ回路が、書込みコマンドと前記書込みクロックの論理レベルとに応答して第１書込みストローブ信号をアクティブにし、前記シフトレジスタをセットすることを特徴とする請求項６に記載のマルチポートメモリ装置。
  16. 前記シフトレジスタスタータ回路が、
    前記書込みクロックを遅延させる第１遅延回路と、
    該第１遅延回路の出力信号を反転する第７インバータと、
    該第７インバータの出力信号と書込みクロックとを入力とするノアゲートと、
    該ノアゲートの出力信号をゲート入力とし、第３ノードと接続された第５ＮＭＯＳトランジスタと、
    前記書込みコマンドを反転する第８インバータと、
    該第８インバータの出力信号をゲート入力とし、第３ノードと接続された第６ＰＭＯＳトランジスタと、
    前記第３ノードの信号をラッチする第８ラッチ回路と、
    リセット信号を反転する第９インバータと、
    該第９インバータの出力信号をゲート入力とし、第３ノードと接続された第６ＮＭＯＳトランジスタと、
    前記第８ラッチ回路の出力信号を反転させてシフトレジスタをセットする、第１書込みストローブ信号として出力する第１０インバータと、
    を備えることを特徴とする請求項１５に記載のマルチポートメモリ装置。
  17. 前記シフトレジスタが、
    前記第１書込みストローブ信号を前記書込みクロックに整列させるが、第１書込みストローブ信号より１クロックシフトさせ、第２書込みストローブ信号として出力する第１フリップフロップ回路と、
    前記第２書込みストローブ信号を１クロック（書込みクロックＤＣＬＫへの整列状態）シフトさせ、第３書込みストローブ信号として出力する第２フリップフロップ回路と、
    前記第３書込みストローブ信号を１クロック（書込みクロックＤＣＬＫへの整列状態）シフトさせ、第４書込みストローブ信号として出力する第３フリップフロップ回路と、
    を備えることを特徴とする請求項１５に記載のマルチポートメモリ装置。
  18. 前記第１フリップフロップ回路ないし第３フリップフロップ回路が、
    前記書込みクロックに応答して自体の入力信号を伝達する第６トランスミッションゲートと、
    該第６トランスミッションゲートの出力信号をラッチし、ラッチリセット信号によってリセットされる第９ラッチ回路と、
    前記書込みクロックに応答して第９ラッチ回路の出力信号を伝達する第７トランスミッションゲートと、
    該第７トランスミッションゲートの出力信号をラッチして自体の出力信号を出力する第１０ラッチ回路と、
    を備えることを特徴とする請求項１７に記載のマルチポートメモリ装置。
  19. 前記第９ラッチ回路が、
    前記第６トランスミッションゲートの出力信号とラッチリセット信号とを入力とする第１ＮＡＮＤゲートと、
    該第１ＮＡＮＤゲートの出力信号を反転させ、さらに前記第１ＮＡＮＤゲートの入力に伝達する第１１インバータと、
    を備えることを特徴とする請求項１８に記載のマルチポートメモリ装置。
  20. 前記データラッチ制御回路が、
    前記データラッチ回路の制御信号として用いられ、順次アクティブになる多数の書込みフラグ信号を生成する書込みフラグ信号生成部と、
    書込み信号を生成する書込み信号生成部と、
    を備えることを特徴とする請求項１７に記載のマルチポートメモリ装置。
  21. 前記書込みフラグ信号生成部が、
    前記書込みクロックと第１書込みストローブ信号とに応答して第１書込みフラグ信号を生成する第１書込みフラグ信号生成部と、
    前記書込みクロックと第２書込みストローブ信号とに応答して第２書込みフラグ信号を生成する第２書込みフラグ信号生成部と、
    前記書込みクロックと第３書込みストローブ信号とに応答して第３書込みフラグ信号を生成する第３書込みフラグ信号生成部と、
    前記書込みクロックと第４書込みストローブ信号とに応答して第４書込みフラグ信号を生成する第４書込みフラグ信号生成部と、
    を備えることを特徴とする請求項２０に記載のマルチポートメモリ装置。
  22. 前記第１書込みフラグ信号生成部ないし第４書込みフラグ信号生成部が、
    前記書込みクロックと書込みストローブ信号とを入力とする第２ＮＡＮＤゲートと、
    該第２ＮＡＮＤゲートの出力信号を反転させて書込みフラグ信号として出力する第１２インバータと、
    を備えることを特徴とする請求項２１に記載のマルチポートメモリ装置。
  23. 前記書込み信号生成部が、
    前記書込みクロックと第４書込みストローブ信号とを入力とする第３ＮＡＮＤゲートと、
    該第３ＮＡＮＤゲートの出力信号を反転させて書込み信号として出力する第１３インバータと、
    を備えることを特徴とする請求項２０に記載のマルチポートメモリ装置。
  24. 前記書込みクロック生成部が、
    前記データフレームのうち、コマンドＣＭＤビットを反転する第１４インバータと、
    該第１４インバータの出力信号とクロックとを入力とする第４ＮＡＮＤゲートと、
    該第４ＮＡＮＤゲートの出力信号を反転させて書込みクロックを生成する第１５インバータと、
    を備えることを特徴とする請求項２に記載のマルチポートメモリ装置。
  25. 前記データラッチ回路が、
    前記第１書込みフラグ信号に応答して１番目のバースト書込みデータを格納する第１データラッチ回路と、
    前記第２書込みフラグ信号に応答して２番目のバースト書込みデータを格納する第２データラッチ回路と、
    前記第３書込みフラグ信号に応答して３番目のバースト書込みデータを格納する第３データラッチ回路と、
    前記第４書込みフラグ信号に応答して４番目のバースト書込みデータを格納する第４データラッチ回路と、
    を備えることを特徴とする請求項２に記載のマルチポートメモリ装置。
  26. 前記第１データラッチ回路ないし第４データラッチ回路のそれぞれが、
    該当書込みフラグ信号を反転する第１６インバータと、
    該第１６インバータの出力信号をゲート入力とし、第４ノードに接続された第７ＰＭＯＳトランジスタと、
    前記書込みフラグ信号をゲート入力とし、第４ノードに接続された第７ＮＭＯＳトランジスタと、
    前記バースト書込みデータをゲート入力とする第８ＰＭＯＳトランジスタ及び第８ＮＭＯＳトランジスタと、
    前記第４ノードの信号をラッチして書込みデータを格納する第１１ラッチ回路と、
    を備えることを特徴とする請求項２５に記載のマルチポートメモリ装置。
JP2006263794A 2005-09-28 2006-09-28 マルチポートメモリ装置 Active JP5164358B2 (ja)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR10-2005-0090839 2005-09-28
KR20050090839 2005-09-28
KR1020060079676A KR100815176B1 (ko) 2005-09-28 2006-08-23 멀티포트 메모리 장치
KR10-2006-0079676 2006-08-23

Publications (2)

Publication Number Publication Date
JP2007095281A true JP2007095281A (ja) 2007-04-12
JP5164358B2 JP5164358B2 (ja) 2013-03-21

Family

ID=37895554

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006263794A Active JP5164358B2 (ja) 2005-09-28 2006-09-28 マルチポートメモリ装置

Country Status (5)

Country Link
US (2) US7447095B2 (ja)
JP (1) JP5164358B2 (ja)
KR (1) KR100815176B1 (ja)
CN (1) CN1941174B (ja)
TW (1) TWI310945B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007095284A (ja) * 2005-09-29 2007-04-12 Hynix Semiconductor Inc 直列入／出力インターフェイスを有するマルチポートメモリ素子

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100857443B1 (ko) * 2007-04-12 2008-09-10 주식회사 하이닉스반도체 동기식 지연 회로부를 구비한 반도체 메모리 장치
KR100880836B1 (ko) 2007-06-26 2009-02-02 주식회사 하이닉스반도체 반도체 메모리장치
US7996647B2 (en) * 2008-07-23 2011-08-09 Microchip Technology Incorporated Enhanced microprocessor or microcontroller
US8867285B2 (en) * 2008-11-13 2014-10-21 Hynix Semiconductor Inc. Semiconductor apparatus and data write circuit of semiconductor apparatus for preventing transmission error
KR100995663B1 (ko) * 2008-11-13 2010-11-19 주식회사 하이닉스반도체 반도체 장치, 반도체 장치의 데이터 라이트 회로 및 그 제어 방법
JP4772886B2 (ja) * 2009-03-19 2011-09-14 富士通株式会社 搬送装置及びライブラリ装置
KR101027682B1 (ko) * 2009-07-01 2011-04-12 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 데이터 기입 방법
JP4908565B2 (ja) * 2009-09-14 2012-04-04 株式会社東芝 メモリシステム
KR101096262B1 (ko) 2009-12-29 2011-12-23 주식회사 하이닉스반도체 클럭제어회로 및 클럭생성회로
CN102664037B (zh) * 2012-03-23 2015-04-22 东莞市远峰科技有限公司 一种用于tf或sd卡的控制电路
KR101559529B1 (ko) * 2013-12-17 2015-10-14 안창훈 Usb 링크락 장치
CN108665930A (zh) * 2017-04-01 2018-10-16 北京兆易创新科技股份有限公司 一种nand闪存芯片
US10255968B2 (en) * 2017-07-24 2019-04-09 Omnivision Technologies, Inc. DRAM core architecture with wide I/Os
KR102342471B1 (ko) * 2017-08-07 2021-12-24 에스케이하이닉스 주식회사 반도체 기입 장치 및 반도체 장치
KR102653529B1 (ko) * 2018-10-22 2024-04-02 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
CN112908233B (zh) * 2019-11-19 2024-02-06 京东方科技集团股份有限公司 地址锁存器、显示装置及地址锁存方法
CN113539343B (zh) * 2021-07-28 2022-04-26 北京微纳星空科技有限公司 一种移位寄存器的多路输出方法、装置、设备及存储介质

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007095284A (ja) * 2005-09-29 2007-04-12 Hynix Semiconductor Inc 直列入／出力インターフェイスを有するマルチポートメモリ素子
JP2008077813A (ja) * 2006-09-21 2008-04-03 Hynix Semiconductor Inc マルチポートメモリ装置
JP2008077825A (ja) * 2006-09-21 2008-04-03 Hynix Semiconductor Inc マルチポートメモリ装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1085946A (en) * 1963-07-31 1967-10-04 Ass Elect Ind Improvements relating to high voltage d.c. switching arrangements
US5742557A (en) 1996-06-20 1998-04-21 Northern Telecom Limited Multi-port random access memory
JP3226886B2 (ja) * 1999-01-29 2001-11-05 エヌイーシーマイクロシステム株式会社 半導体記憶装置とその制御方法
US6166946A (en) * 2000-01-21 2000-12-26 Hewlett-Packard Company System and method for writing to and reading from a memory cell
US7571287B2 (en) 2003-03-13 2009-08-04 Marvell World Trade Ltd. Multiport memory architecture, devices and systems including the same, and methods of using the same
KR100546331B1 (ko) 2003-06-03 2006-01-26 삼성전자주식회사 스택 뱅크들 마다 독립적으로 동작하는 멀티 포트 메모리장치
US7006402B2 (en) 2003-08-29 2006-02-28 Hynix Semiconductor Inc Multi-port memory device
JP2006252656A (ja) * 2005-03-10 2006-09-21 Nec Electronics Corp マルチポートメモリ装置
KR100721581B1 (ko) * 2005-09-29 2007-05-23 주식회사 하이닉스반도체 직렬 입/출력 인터페이스를 가진 멀티 포트 메모리 소자
US7443760B2 (en) * 2005-09-29 2008-10-28 Hynix Semiconductor Inc. Multi-port memory device with serial input/output interface

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007095284A (ja) * 2005-09-29 2007-04-12 Hynix Semiconductor Inc 直列入／出力インターフェイスを有するマルチポートメモリ素子
JP2008077813A (ja) * 2006-09-21 2008-04-03 Hynix Semiconductor Inc マルチポートメモリ装置
JP2008077825A (ja) * 2006-09-21 2008-04-03 Hynix Semiconductor Inc マルチポートメモリ装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007095284A (ja) * 2005-09-29 2007-04-12 Hynix Semiconductor Inc 直列入／出力インターフェイスを有するマルチポートメモリ素子

Also Published As

Publication number Publication date
CN1941174A (zh) 2007-04-04
TW200723297A (en) 2007-06-16
US7447095B2 (en) 2008-11-04
JP5164358B2 (ja) 2013-03-21
US20090067261A1 (en) 2009-03-12
US20070073982A1 (en) 2007-03-29
CN1941174B (zh) 2012-01-11
TWI310945B (en) 2009-06-11
KR100815176B1 (ko) 2008-03-19
KR20070035954A (ko) 2007-04-02
US7636272B2 (en) 2009-12-22

Similar Documents

Publication Publication Date Title
JP5164358B2 (ja) マルチポートメモリ装置
KR100909805B1 (ko) 멀티포트 메모리 장치
US6987704B2 (en) Synchronous semiconductor memory device with input-data controller advantageous to low power and high frequency
US20070088903A1 (en) Memory module, memory system and method for controlling the memory system
US7327613B2 (en) Input circuit for a memory device
JP5078348B2 (ja) マルチポートメモリ装置
JP2003249077A (ja) 半導体記憶装置及びその制御方法
KR101048380B1 (ko) 메모리 모듈 장치
JPH11176164A (ja) 半導体メモリ装置のデータマスキング方法とその回路、及び該回路を有する半導体メモリ装置
TW201643868A (zh) 記憶體裝置
EP3074980B1 (en) Static random access memory (sram) global bitline circuits for reducing power glitches during memory read accesses, and related methods and systems
JP2002216479A (ja) クワッドデータレートシンクロナス半導体メモリ装置の駆動方法及び駆動回路
US9368175B2 (en) Semiconductor memory device receiving multiple commands simultaneously and memory system including the same
KR100430658B1 (ko) Ｃａｓ 레이턴시가 1 동작과 ｃａｓ 레이턴시가 2 이상인동작을 양립시키는 것이 가능한 반도체 기억 장치
KR100881133B1 (ko) 컬럼 어드레스 제어 회로
JP4827399B2 (ja) 半導体記憶装置
US10553261B2 (en) Semiconductor memory apparatus with memory banks and semiconductor system including the same
KR100818650B1 (ko) 멀티포트 메모리 장치
US10545822B2 (en) Semiconductor device
US6504767B1 (en) Double data rate memory device having output data path with different number of latches
US9401186B2 (en) Semiconductor memory apparatus and data transmission

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090925

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101120

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20111228

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120213

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120510

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20120516

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20120518

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20121127

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20121218

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20151228

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 5164358

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250