JP5078348B2 - マルチポートメモリ装置 - Google Patents
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Description
同図に示すように、一般のx16、512M DRAMの単一ポートメモリ装置は、n×m個のメモリセルがマトリクス状に配置された第1バンク〜第8バンクBANK0〜BANK7、第1バンク〜第8バンクBANK0〜BANK7との単一通信を行うポートPORT、ポートPORTとピン、そしてポートPORTと第1バンク〜第8バンクBANK0〜BANK7との間の信号伝達のための複数の通信ラインGIOを備える。ここで、通信ラインGIOとは、通常、DRAMにおけるグローバル入/出力ライン(global I/O line)を意味し、制御バス、15ラインのアドレスバス及び16ラインのマルチポートバスからなる。
603 第2遅延回路
605 直列化部
607 コマンドデコーダ
Claims (23)
- 複数のポート、複数のバンク、複数のバンク制御部を備え、全てのバンク制御部が全てのポートを共有するマルチポートメモリ装置において、
クロック信号を生成するPLL部と、
前記それぞれのバンク制御部に備えられ、前記複数のバンク制御部に並列化データを同じ時間帯に伝達する前記クロック信号を遅延させて第1遅延クロック信号及び第2遅延クロック信号を生成する遅延部と、
前記それぞれのバンク制御部に備えられ、前記第1遅延クロック信号に同期されて前記複数のポートから印加される前記並列化データが印加され、データフレームに合うように出力する直列化部と、
前記それぞれのバンク制御部に備えられ、前記第2遅延クロック信号に同期され、前記直列化部の出力信号をデコードしてコマンド信号を生成するコマンドデコーダと
を備え、
前記それぞれのバンク制御部に備えられた前記コマンドデコーダが同時に前記コマンド信号を生成することを特徴とするマルチポートメモリ装置。 - 前記第1遅延クロック信号及び第2遅延クロック信号が、
前記複数のポートから前記並列化データが全て印加される分の遅延時間情報を有することを特徴とする請求項1に記載のマルチポートメモリ装置。 - 前記PLL部が、
前記クロック信号を前記複数のバンク制御部に同じ時間帯に伝達するリピータを備えることを特徴とする請求項1に記載のマルチポートメモリ装置。 - 前記遅延部が、
前記クロック信号を所定時間遅延させて、第1遅延クロック信号を生成する第1遅延部と、
該第1遅延クロック信号を所定時間遅延させて、第2遅延クロック信号を生成する第2遅延部と
を備えることを特徴とする請求項1に記載のマルチポートメモリ装置。 - 前記第1遅延部及び第2遅延部が、インバータ型遅延回路であることを特徴とする請求項4に記載のマルチポートメモリ装置。
- 前記直列化部が、フリップフロップを備えることを特徴とする請求項1に記載のマルチポートメモリ装置。
- 前記直列化部が、
前記並列化データのうち、バンク選択信号に応答して、選択されたバンクに合う前記並列化データのみを選択してフレーム化するマルチプレクサ部と、
前記第1遅延クロック信号を反転させる第8インバータと、
該第8インバータの出力信号に応答して、前記マルチプレクサ部の出力信号であるデータフレームを伝達するトランスミッションゲートと、
該トランスミッションゲートの出力信号をラッチするラッチ回路と
を備えることを特徴とする請求項1に記載のマルチポートメモリ装置。 - 前記コマンドデコーダが、
前記第2遅延クロック信号に応答して、前記並列化データのうち、コマンドCMDビット及びアクティブコマンドACTビットを受信して、アクティブコマンド信号を生成するアクティブコマンド信号生成部と、
前記第2遅延クロック信号に応答して、前記コマンドCMDビット、前記アクティブコマンドACTビット、及び書き込みコマンドWTビットを受信して、書き込みコマンド信号を生成する書き込みコマンド信号生成部と、
前記第2遅延クロック信号に応答して、前記コマンドCMDビット、前記アクティブコマンドACTビット、前記書き込みコマンドWTビット、コマンド拡張ESCビット、及び読み出しコマンドRDビットを受信して、読み出しコマンド信号を生成する読み出しコマンド信号生成部と
を備えることを特徴とする請求項1から7のいずれか一に記載のマルチポートメモリ装置。 - 前記アクティブコマンド信号生成部が、
前記並列化データのうち、コマンドCMDビット及びアクティブコマンドACTビットを入力とする第1ANDゲートと、
該第1ANDゲートの出力信号を反転させる第1インバータと、
該第1インバータの出力信号及び前記第2遅延クロック信号を入力とする第2ANDゲートと、
該第2ANDゲートの出力信号を反転させて、アクティブコマンド信号を生成する第2インバータと
を備えることを特徴とする請求項8に記載のマルチポートメモリ装置。 - 前記書き込みコマンド信号生成部が、
前記並列化データのうち、アクティブコマンドACTビットを反転させる第3インバータと、
前記コマンドCMDビット及び第3インバータの出力信号を入力とする第3ANDゲートと、
前記並列化データのうち、書き込みコマンドWTビットを反転させる第4インバータと、
該第4インバータの出力信号及び第3ANDゲートの出力信号を入力とする第1NORゲートと、
該第1NORゲートの出力信号及び前記第2遅延クロック信号を入力とする第4ANDゲートと、
該第4ANDゲートの出力信号を反転させて、書き込みコマンド信号を生成する第5インバータと
を備えることを特徴とする請求項8又は9に記載のマルチポートメモリ装置。 - 前記読み出しコマンド信号生成部が、
前記並列化データのうち、コマンド拡張ESCビットを反転させる第6インバータと、
該第6インバータの出力信号、前記第4インバータの出力信号、及び読み出しコマンドRDビットを入力とする第5ANDゲートと、
該第5ANDゲートの出力信号及び前記第3ANDゲートの出力信号を入力とする第2NORゲートと、
該第2NORゲートの出力信号及び前記第2遅延クロック信号を入力とする第6ANDゲートと、
該第6ANDゲートの出力信号を反転させて、読み出しコマンド信号を生成する第7インバータと
を備えることを特徴とする請求項10に記載のマルチポートメモリ装置。 - 外部装置と直列入/出力インターフェースを支援する複数のポートと、
複数のグローバル入/出力ラインを介して、前記ポートと並列に並列データを送/受信する複数のバンクと、
前記複数のグローバル入/出力ラインを共有して、前記バンクと前記ポートとの間の並列データの送受信を制御し、前記複数のバンクにそれぞれ対応する複数のバンク制御部と、
該複数のバンク制御部に並列データを同じ時間帯に伝達するクロック信号を生成するPLL部と
を備えるマルチポートメモリ装置において、
前記それぞれのバンク制御部が、
前記クロック信号に応答して、コマンド信号を同時に生成するコマンドデコーダを有する命令信号生成部を備えることを特徴とするマルチポートメモリ装置。 - 前記PLL部が、
前記クロック信号をリピートして、それぞれのバンク制御部に並列データを同じ時間帯に伝達するリピータを備えることを特徴とする請求項12に記載のマルチポートメモリ装置。 - 前記命令信号生成部が、
前記クロック信号を遅延させて、第1遅延クロック信号及び第2遅延クロック信号を生成する遅延部と、
前記第1遅延クロック信号に応答して、前記複数のポートから印加される並列データが印加される直列化部と、
前記第2遅延クロック信号に応答して、前記直列化部の出力信号をデコードして前記コマンド信号を生成する前記コマンドデコーダと
を備えることを特徴とする請求項12又は13に記載のマルチポートメモリ装置。 - 前記第1遅延クロック信号及び第2遅延クロック信号が、
前記複数のポートから前記並列データが全て印加される分の遅延時間情報を有することを特徴とする請求項14に記載のマルチポートメモリ装置。 - 前記遅延部が、
前記クロック信号を所定時間遅延させて、第1遅延クロック信号を生成する第1遅延部と、
前記第1遅延クロック信号を所定時間遅延させて、第2遅延クロック信号を生成する第2遅延部と
を備えることを特徴とする請求項14又は15に記載のマルチポートメモリ装置。 - 前記第1遅延部及び第2遅延部が、インバータ型遅延回路であることを特徴とする請求項16に記載のマルチポートメモリ装置。
- 前記直列化部が、フリップフロップを備えることを特徴とする請求項14から17のいずれか一に記載のマルチポートメモリ装置。
- 前記直列化部が、
前記並列データのうち、バンク選択信号に応答して、選択されたバンクに合う前記並列データのみを選択してフレーム化するマルチプレクサ部と、
前記第1遅延クロック信号を反転させる第8インバータと、
該第8インバータの出力信号に応答して、前記マルチプレクサ部の出力信号であるデータフレームを伝達するトランスミッションゲートと、
該トランスミッションゲートの出力信号をラッチするラッチ回路と
を備えることを特徴とする請求項14から18のいずれか一に記載のマルチポートメモリ装置。 - 前記コマンドデコーダが、
前記第2遅延クロック信号に応答して、前記並列データのうち、コマンドCMDビット及びアクティブコマンドACTビットを受信して、アクティブコマンド信号を生成するアクティブコマンド信号生成部と、
前記第2遅延クロック信号に応答して、前記コマンドCMDビット、前記アクティブコマンドACTビット、及び書き込みコマンドWTビットを受信して、書き込みコマンド信号を生成する書き込みコマンド信号生成部と、
前記第2遅延クロック信号に応答して、前記コマンドCMDビット、前記アクティブコマンドACTビット、前記書き込みコマンドWTビット、コマンド拡張ESCビット、及び読み出しコマンドRDビットを受信して、読み出しコマンド信号を生成する読み出しコマンド信号生成部と
を備えることを特徴とする請求項14から19のいずれか一に記載のマルチポートメモリ装置。 - 前記アクティブコマンド信号生成部が、
前記並列データのうち、コマンドCMDビット及びアクティブコマンドACTビットを入力とする第1ANDゲートと、
該第1ANDゲートの出力信号を反転させる第1インバータと、
該第1インバータの出力信号及び前記第2遅延クロック信号を入力とする第2ANDゲートと、
該第2ANDゲートの出力信号を反転させて、アクティブコマンド信号を生成する第2インバータと
を備えることを特徴とする請求項20に記載のマルチポートメモリ装置。 - 前記書き込みコマンド信号生成部が、
前記並列データのうち、アクティブコマンドACTビットを反転させる第3インバータと、
前記コマンドCMDビット及び第3インバータの出力信号を入力とする第3ANDゲートと、
前記並列データのうち、書き込みコマンドWTビットを反転させる第4インバータと、
該第4インバータの出力信号及び第3ANDゲートの出力信号を入力とする第1NORゲートと、
該第1NORゲートの出力信号及び前記第2遅延クロック信号を入力とする第4ANDゲートと、
該第4ANDゲートの出力信号を反転させて、書き込みコマンド信号を生成する第5インバータと
を備えることを特徴とする請求項20又は21に記載のマルチポートメモリ装置。 - 前記読み出しコマンド信号生成部が、
前記並列データのうち、コマンド拡張ESCビットを反転させる第6インバータと、
該第6インバータの出力信号、前記第4インバータの出力信号、及び読み出しコマンドRDビットを入力とする第5ANDゲートと、
該第5ANDゲートの出力信号及び前記第3ANDゲートの出力信号を入力とする第2NORゲートと、
該第2NORゲートの出力信号及び前記第2遅延クロック信号を入力とする第6ANDゲートと、
該第6ANDゲートの出力信号を反転させて、読み出しコマンド信号を生成する第7インバータと
を備えることを特徴とする請求項22に記載のマルチポートメモリ装置。
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