JP2002197871A - Ｓｒａｍデバイスのワードライン制御回路 - Google Patents
Ｓｒａｍデバイスのワードライン制御回路Info
- Publication number
- JP2002197871A JP2002197871A JP2001357146A JP2001357146A JP2002197871A JP 2002197871 A JP2002197871 A JP 2002197871A JP 2001357146 A JP2001357146 A JP 2001357146A JP 2001357146 A JP2001357146 A JP 2001357146A JP 2002197871 A JP2002197871 A JP 2002197871A
- Authority
- JP
- Japan
- Prior art keywords
- word line
- signal
- write
- time
- line control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000005540 biological transmission Effects 0.000 claims description 11
- 230000007704 transition Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 238000013500 data storage Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/418—Address circuits
Abstract
(57)【要約】
【課題】 データのリード／ライトが終わった後に流れ
る不必要なセルの電流消耗を防止する。 【解決手段】 Ｘアドレスをデコードして、セルブロッ
クのＸアドレスを出力するＸアドレスデコードと、Ｘア
ドレスを入力してセルブロックのワードラインイネーブ
ル信号を生成して出力するワードラインドライバと、ワ
ードラインとビットラインを有するセルブロックと、ビ
ットラインのうち何れか一対のビットラインを選択する
列セレクタと、リード時に列セレクタの出力を増幅して
出力させるセンスアンプと、ライト時にデータを入力さ
れ駆動信号を発生するライトドライバとを備えるＳＲＡ
Ｍデバイスのワードライン制御回路において、リード／
ライト識別信号に従って、リード時にはセンスアンプの
イネーブル信号を選択し、ライト時にはライトドライバ
のイネーブル信号を選択して制御信号を生成し、所定の
時間遅延した後、制御信号を出力してワードラインをデ
ィスエーブルさせる。
る不必要なセルの電流消耗を防止する。 【解決手段】 Ｘアドレスをデコードして、セルブロッ
クのＸアドレスを出力するＸアドレスデコードと、Ｘア
ドレスを入力してセルブロックのワードラインイネーブ
ル信号を生成して出力するワードラインドライバと、ワ
ードラインとビットラインを有するセルブロックと、ビ
ットラインのうち何れか一対のビットラインを選択する
列セレクタと、リード時に列セレクタの出力を増幅して
出力させるセンスアンプと、ライト時にデータを入力さ
れ駆動信号を発生するライトドライバとを備えるＳＲＡ
Ｍデバイスのワードライン制御回路において、リード／
ライト識別信号に従って、リード時にはセンスアンプの
イネーブル信号を選択し、ライト時にはライトドライバ
のイネーブル信号を選択して制御信号を生成し、所定の
時間遅延した後、制御信号を出力してワードラインをデ
ィスエーブルさせる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
関し、特に、ＳＲＡＭデバイスにおいて、リード／ライ
ト動作時にセルを通して消耗する電流を減少させるよう
に、所定の時間遅延させた後、イネーブルしたワードラ
インをディスエーブルさせるようにしたＳＲＡＭデバイ
スのワードライン制御回路に関する。なお、本明細書に
おいてローマ字の並びの前の「／」はその「／」からあ
との文字列が上バー付きの文字であることを意味する。
関し、特に、ＳＲＡＭデバイスにおいて、リード／ライ
ト動作時にセルを通して消耗する電流を減少させるよう
に、所定の時間遅延させた後、イネーブルしたワードラ
インをディスエーブルさせるようにしたＳＲＡＭデバイ
スのワードライン制御回路に関する。なお、本明細書に
おいてローマ字の並びの前の「／」はその「／」からあ
との文字列が上バー付きの文字であることを意味する。
【０００２】
【従来の技術】従来のＳＲＡＭデバイスは、図１に示す
ように、入力されるＸアドレスをデコードして、対応す
るセルのＸアドレス（ＸＤ０，ＸＤ１）を選択して出力
するＸアドレスデコーダ１０と、選択したＸアドレス
（ＸＤ０，ＸＤ１）を入力して、対応するセルのワード
ラインイネーブル信号（ＷＬ）を出力するワードライン
ドライバ１１と、データが格納される複数のセルにそれ
ぞれ連結される複数のワードラインと、このワードライ
ンにそれぞれ交差するビットラインを備えているセルブ
ロック１２と、セルブロックの任意のビットライン（Ｂ
Ｌ、／ＢＬ）を選択する列（カラム）セレクター１３
と、リード時にセンスアンプで列セレクター１３の共通
データライン（ＤＬ、／ＤＬ）上に出力される信号を増
幅して出力し、ライト時には入力データ（ＤＩＮ）をラ
イトドライバによって共通データライン（ＤＬ、／Ｄ
Ｌ）に分けて出力するセンスアンプ及びライトドライバ
１４とから構成されている。センスアンプはセンスアン
プイネーブル信号（ＳＥＮ）により駆動され、ライトド
ライバはライトドライバイネーブル信号（ＷＤＥＮ）に
より駆動される。
ように、入力されるＸアドレスをデコードして、対応す
るセルのＸアドレス（ＸＤ０，ＸＤ１）を選択して出力
するＸアドレスデコーダ１０と、選択したＸアドレス
（ＸＤ０，ＸＤ１）を入力して、対応するセルのワード
ラインイネーブル信号（ＷＬ）を出力するワードライン
ドライバ１１と、データが格納される複数のセルにそれ
ぞれ連結される複数のワードラインと、このワードライ
ンにそれぞれ交差するビットラインを備えているセルブ
ロック１２と、セルブロックの任意のビットライン（Ｂ
Ｌ、／ＢＬ）を選択する列（カラム）セレクター１３
と、リード時にセンスアンプで列セレクター１３の共通
データライン（ＤＬ、／ＤＬ）上に出力される信号を増
幅して出力し、ライト時には入力データ（ＤＩＮ）をラ
イトドライバによって共通データライン（ＤＬ、／Ｄ
Ｌ）に分けて出力するセンスアンプ及びライトドライバ
１４とから構成されている。センスアンプはセンスアン
プイネーブル信号（ＳＥＮ）により駆動され、ライトド
ライバはライトドライバイネーブル信号（ＷＤＥＮ）に
より駆動される。
【０００３】このように構成された従来のＳＲＡＭディ
バイスの動作を図２ａ及び図２ｂを参照して説明する
と、まず、ライト時に、Ｘアドレスデコーダ１０は入力
されるＸアドレスをデコードしてＸＤ０及びＸＤ１を出
力する。そして、ライトパッド入力波形がライトである
ことを示すために、／ＷＥがロー状態に遷移される。
バイスの動作を図２ａ及び図２ｂを参照して説明する
と、まず、ライト時に、Ｘアドレスデコーダ１０は入力
されるＸアドレスをデコードしてＸＤ０及びＸＤ１を出
力する。そして、ライトパッド入力波形がライトである
ことを示すために、／ＷＥがロー状態に遷移される。
【０００４】ＸＤ０及びＸＤ１信号の入力に応じてワー
ドラインドライバ１１が動作して、ハイレベルのワード
ラインイネーブル信号（ＷＬ）を発生する。このハイレ
ベルのワードラインイネーブル信号（ＷＬ）がセルブロ
ック１２に入力されると、セルブロック１２の所定の選
択されたワードライン、すなわち、そのワードラインに
接続されている行のセルがイネーブルされ、活性化状態
になる。
ドラインドライバ１１が動作して、ハイレベルのワード
ラインイネーブル信号（ＷＬ）を発生する。このハイレ
ベルのワードラインイネーブル信号（ＷＬ）がセルブロ
ック１２に入力されると、セルブロック１２の所定の選
択されたワードライン、すなわち、そのワードラインに
接続されている行のセルがイネーブルされ、活性化状態
になる。
【０００５】一方、／ＷＥがロー状態に遷移すると、ラ
イトドライバイネーブル信号（ＷＤＥＮ）がロー状態に
遷移して、センスアンプ及びライトドライバ１４のライ
トドライバがイネーブルされる。したがって、セルブロ
ックの所定のセルに使用されるデータ（ＤＩＮ）が入力
すると、ライトドライバは共通データライン（ＤＬ、／
ＤＬ）にロー又はハイレベルの電位差を発生させ、この
電位差によって列セレクター１３によって指定された何
れか一組のビットライン（ＢＬ、／ＢＬ）を選択する
と、上述のように、既に活性化状態にある所定のワード
ラインのセル中の列セレクタで選択されたセルにデータ
がライトされる。
イトドライバイネーブル信号（ＷＤＥＮ）がロー状態に
遷移して、センスアンプ及びライトドライバ１４のライ
トドライバがイネーブルされる。したがって、セルブロ
ックの所定のセルに使用されるデータ（ＤＩＮ）が入力
すると、ライトドライバは共通データライン（ＤＬ、／
ＤＬ）にロー又はハイレベルの電位差を発生させ、この
電位差によって列セレクター１３によって指定された何
れか一組のビットライン（ＢＬ、／ＢＬ）を選択する
と、上述のように、既に活性化状態にある所定のワード
ラインのセル中の列セレクタで選択されたセルにデータ
がライトされる。
【０００６】一方、リード時には、図２ｂを参照する
と、上述のように、入力したＸアドレスをデコードして
生成されたＸＤ０及びＸＤ１を入力してワードドライバ
１１が所定のワードラインをイネーブルさせ、そのワー
ドラインが接続されているセルを活性化させ、列セレク
ター１３が所望するセルを選択すると、そのセルに接続
されたビットライン（ＢＬ、／ＢＬ）を介して、電位差
が共通データライン（ＤＬ、／ＤＬ）を介してセンス増
幅器（このとき、リード時であるので／ＷＥがハイレベ
ルとなり、ＳＥＮがイネーブル状態のハイレベル状態に
なっている）にこの電位差が感知されて増幅され、デー
タ出力信号（Ｄｏｕｔ）がリードされる。
と、上述のように、入力したＸアドレスをデコードして
生成されたＸＤ０及びＸＤ１を入力してワードドライバ
１１が所定のワードラインをイネーブルさせ、そのワー
ドラインが接続されているセルを活性化させ、列セレク
ター１３が所望するセルを選択すると、そのセルに接続
されたビットライン（ＢＬ、／ＢＬ）を介して、電位差
が共通データライン（ＤＬ、／ＤＬ）を介してセンス増
幅器（このとき、リード時であるので／ＷＥがハイレベ
ルとなり、ＳＥＮがイネーブル状態のハイレベル状態に
なっている）にこの電位差が感知されて増幅され、デー
タ出力信号（Ｄｏｕｔ）がリードされる。
【０００７】
【発明が解決しようとする課題】しかしながら、従来の
ＳＲＡＭデバイスにおいて、選択された行セルはワード
ラインイネーブル信号によって動作時に電流が流れる
が、ワードラインが活性化されている状態では常にセル
に電流が流れる。
ＳＲＡＭデバイスにおいて、選択された行セルはワード
ラインイネーブル信号によって動作時に電流が流れる
が、ワードラインが活性化されている状態では常にセル
に電流が流れる。
【０００８】図２ａ及び図２ｂで分かるように、セルブ
ロックの所定のワードライン、すなわち、所定の行セル
がワードラインイネーブル信号（ＷＬ）によりイネーブ
ルされ、データをリードしたりライトした後にもワード
ラインイネーブル信号（ＷＬ）が相変わらずハイ状態で
あり、次のワードラインが選択されるまでセル電流が流
れる。このときのセル電流の消耗量は、高い電圧動作で
あるほど多くなり、電力消耗が増加するので、低電力消
耗が要求される最近のＳＲＡＭデバイスでは好ましくな
いという問題がある。
ロックの所定のワードライン、すなわち、所定の行セル
がワードラインイネーブル信号（ＷＬ）によりイネーブ
ルされ、データをリードしたりライトした後にもワード
ラインイネーブル信号（ＷＬ）が相変わらずハイ状態で
あり、次のワードラインが選択されるまでセル電流が流
れる。このときのセル電流の消耗量は、高い電圧動作で
あるほど多くなり、電力消耗が増加するので、低電力消
耗が要求される最近のＳＲＡＭデバイスでは好ましくな
いという問題がある。
【０００９】そこで、本発明の目的は、データのリード
／ライトが終わった後数十ナノ秒の間に流れる不必要な
セルの電流消耗を防止するように、データのリードやラ
イト後に活性化されたワードラインのイネーブル信号を
ディスエーブルさせ、それ以上のセル電流の消耗を防止
できるようにしたＳＲＡＭデバイスのワードライン制御
回路を提供することである。
／ライトが終わった後数十ナノ秒の間に流れる不必要な
セルの電流消耗を防止するように、データのリードやラ
イト後に活性化されたワードラインのイネーブル信号を
ディスエーブルさせ、それ以上のセル電流の消耗を防止
できるようにしたＳＲＡＭデバイスのワードライン制御
回路を提供することである。
【００１０】
【課題を解決するための手段】上記目的を達成するため
の本発明のＳＲＡＭデバイスのワードライン制御回路
は、入力されるＸアドレスをデコードして、対応するセ
ルブロックのＸアドレスを出力するＸアドレスデコード
と、前記出力するＸアドレスを入力にしてセルブロック
の該ワードラインイネーブル信号を生成して出力するワ
ードラインドライバと、データが格納されるセル毎にそ
れぞれ連結される複数のワードラインと、これに交差す
る複数のビットラインを有するセルブロックと、前記複
数のビットラインのうち何れか一対のビットラインを選
択する列セレクタと、リード時に前記列セレクタの出力
を増幅して出力させるセンスアンプと、ライト時にデー
タを入力され駆動信号を発生するライトドライバと、を
備えるＳＲＡＭデバイスの制御回路において、リード／
ライト識別信号に従って、リード時には前記センスアン
プのイネーブル信号を選択し、ライト時には前記ライト
ドライバのイネーブル信号を選択して制御信号を生成
し、所定の時間遅延した後、前記制御信号を出力して前
記ワードラインをディスエーブルさせるワードライン制
御部を更に備えていることを特徴とする。
の本発明のＳＲＡＭデバイスのワードライン制御回路
は、入力されるＸアドレスをデコードして、対応するセ
ルブロックのＸアドレスを出力するＸアドレスデコード
と、前記出力するＸアドレスを入力にしてセルブロック
の該ワードラインイネーブル信号を生成して出力するワ
ードラインドライバと、データが格納されるセル毎にそ
れぞれ連結される複数のワードラインと、これに交差す
る複数のビットラインを有するセルブロックと、前記複
数のビットラインのうち何れか一対のビットラインを選
択する列セレクタと、リード時に前記列セレクタの出力
を増幅して出力させるセンスアンプと、ライト時にデー
タを入力され駆動信号を発生するライトドライバと、を
備えるＳＲＡＭデバイスの制御回路において、リード／
ライト識別信号に従って、リード時には前記センスアン
プのイネーブル信号を選択し、ライト時には前記ライト
ドライバのイネーブル信号を選択して制御信号を生成
し、所定の時間遅延した後、前記制御信号を出力して前
記ワードラインをディスエーブルさせるワードライン制
御部を更に備えていることを特徴とする。
【００１１】
【発明の実施の形態】以下、本発明の実施形態を図面に
沿って詳細に説明する。
沿って詳細に説明する。
【００１２】図３に示すように、本発明は、入力するＸ
アドレスをデコードしてセルブロックのＸアドレス（Ｘ
Ｄ０，ＸＤ１）を出力するＸアドレスデコーダ２０と、
出力されたＸアドレス（ＸＤ０，ＸＤ１）を入力して、
対応するセルブロックのワードラインのイネーブル信号
ＷＬを出力するワードラインドライバ２１と、データが
格納されるセル毎に各々連結される複数のワードライン
とこのワードラインに交差する複数のビットラインを有
するセルブロック２２と、複数のビットラインのうち何
れか一対のビットライン（ＢＬ、／ＢＬ）を選択する列
セレクター２３とを備えている。さらに、本実施形態は
センスアンプとライトドライバとからなるセンスアンプ
及びライトドライバ２４を備えている。センスアンプ
は、リード時にセンスアンプイネーブル信号ＳＥＮによ
りイネーブルされ、共通データライン（ＤＬ、／ＤＬ）
上にある列セレクター２３を介して選択されたビットラ
インの信号を増幅して出力させるように構成されてお
り、ライトドライバは、ライト時にライトドライバイネ
ーブル信号（ＷＤＥＮ）によりイネーブルされ、入力デ
ータを共通データライン（ＤＬ、／ＤＬ）に出力させる
ように構成されている。本実施形態は、その上、入力す
るリード／ライト識別信号（ＲＷＳ）に対応して、ライ
トドライバイネーブル信号（ＷＤＥＮ）とセンスアンプ
イネーブル信号（ＳＥＮ）の何れか一つを選択してパル
スワードライン制御信号（ＰＷＣ）を生成し、所定の時
間遅延してその制御信号（ＰＷＣ）を出力するワードラ
イン制御部２５とから構成されている。
アドレスをデコードしてセルブロックのＸアドレス（Ｘ
Ｄ０，ＸＤ１）を出力するＸアドレスデコーダ２０と、
出力されたＸアドレス（ＸＤ０，ＸＤ１）を入力して、
対応するセルブロックのワードラインのイネーブル信号
ＷＬを出力するワードラインドライバ２１と、データが
格納されるセル毎に各々連結される複数のワードライン
とこのワードラインに交差する複数のビットラインを有
するセルブロック２２と、複数のビットラインのうち何
れか一対のビットライン（ＢＬ、／ＢＬ）を選択する列
セレクター２３とを備えている。さらに、本実施形態は
センスアンプとライトドライバとからなるセンスアンプ
及びライトドライバ２４を備えている。センスアンプ
は、リード時にセンスアンプイネーブル信号ＳＥＮによ
りイネーブルされ、共通データライン（ＤＬ、／ＤＬ）
上にある列セレクター２３を介して選択されたビットラ
インの信号を増幅して出力させるように構成されてお
り、ライトドライバは、ライト時にライトドライバイネ
ーブル信号（ＷＤＥＮ）によりイネーブルされ、入力デ
ータを共通データライン（ＤＬ、／ＤＬ）に出力させる
ように構成されている。本実施形態は、その上、入力す
るリード／ライト識別信号（ＲＷＳ）に対応して、ライ
トドライバイネーブル信号（ＷＤＥＮ）とセンスアンプ
イネーブル信号（ＳＥＮ）の何れか一つを選択してパル
スワードライン制御信号（ＰＷＣ）を生成し、所定の時
間遅延してその制御信号（ＰＷＣ）を出力するワードラ
イン制御部２５とから構成されている。
【００１３】センスアンプ及びライトドライバ２４のセ
ンスアンプは、リード時にセンスアンプイネーブル信号
（ＳＥＮ）に応答してイネーブルされ、列セレクター２
３を介して選択されたビットラインから共通データライ
ン（ＤＬ、／ＤＬ）に現れた信号を増幅して出力させ
る。又、センスアンプ及びライトドライバ２４のライト
ドライバは、ライト時にライトドライバイネーブル信号
（ＷＤＥＮ）によりイネーブルされ、入力データ（ＤＩ
Ｎ）を共通データライン（ＤＬ、／ＤＬ）に出力させ
る。
ンスアンプは、リード時にセンスアンプイネーブル信号
（ＳＥＮ）に応答してイネーブルされ、列セレクター２
３を介して選択されたビットラインから共通データライ
ン（ＤＬ、／ＤＬ）に現れた信号を増幅して出力させ
る。又、センスアンプ及びライトドライバ２４のライト
ドライバは、ライト時にライトドライバイネーブル信号
（ＷＤＥＮ）によりイネーブルされ、入力データ（ＤＩ
Ｎ）を共通データライン（ＤＬ、／ＤＬ）に出力させ
る。
【００１４】ワードライン制御部２５は、入力されるリ
ード／ライト識別信号（ＲＷＳ）に対応して、ライトド
ライバイネーブル信号（ＷＥＤＮ）とセンスアンプイネ
ーブル信号（ＳＥＮ）中の何れか一つを選択してパルス
ワードライン制御信号（ＰＷＣ）を生成し、その制御信
号を図示しないディレー回路を介して所定の時間遅延し
た後、その制御信号（ＰＷＣ）を出力する。パルスワー
ドライン制御信号（ＰＷＣ）は、Ｘアドレスデコーダ２
０の出力値を制御して、ワードラインイネーブル信号を
ディスエーブルさせるための信号である。
ード／ライト識別信号（ＲＷＳ）に対応して、ライトド
ライバイネーブル信号（ＷＥＤＮ）とセンスアンプイネ
ーブル信号（ＳＥＮ）中の何れか一つを選択してパルス
ワードライン制御信号（ＰＷＣ）を生成し、その制御信
号を図示しないディレー回路を介して所定の時間遅延し
た後、その制御信号（ＰＷＣ）を出力する。パルスワー
ドライン制御信号（ＰＷＣ）は、Ｘアドレスデコーダ２
０の出力値を制御して、ワードラインイネーブル信号を
ディスエーブルさせるための信号である。
【００１５】ワードライン制御部２５は、図５に示すよ
うに、ライトドライバイネーブル信号（ＷＤＥＮ）を反
転させる第１インバータ（ＩＮＶ１）と、リード／ライ
ト識別信号（ＲＷＳ）を反転させる第２インバータ（Ｉ
ＮＶ２）と、リード／ライト識別信号（ＲＷＳ）をＰＭ
ＯＳゲートに、第２インバータ（ＩＮＶ２）の出力をＮ
ＭＯＳゲートにそれぞれ印加し、第１インバータの出力
に対してスイッチング動作を行う第１トランスミッショ
ンゲート（Ｔ１）と、リード／ライト識別信号（ＲＷ
Ｓ）をＮＭＯＳゲートに、第２インバータ（ＩＮＶ２）
の出力をＰＭＯＳゲートにそれぞれ印加し、センスアン
プイネーブル信号（ＳＥＮ）に対してスイッチング動作
を行う第２トランスミッションゲート（Ｔ２）と、第
１，第２トランスミッションゲート（Ｔ１，Ｔ２）の出
力を所定の時間遅延した後、パルスワードライン制御信
号（ＰＷＣ）として出力するディレー（Ｄｅｌａｙ）と
を備えている。
うに、ライトドライバイネーブル信号（ＷＤＥＮ）を反
転させる第１インバータ（ＩＮＶ１）と、リード／ライ
ト識別信号（ＲＷＳ）を反転させる第２インバータ（Ｉ
ＮＶ２）と、リード／ライト識別信号（ＲＷＳ）をＰＭ
ＯＳゲートに、第２インバータ（ＩＮＶ２）の出力をＮ
ＭＯＳゲートにそれぞれ印加し、第１インバータの出力
に対してスイッチング動作を行う第１トランスミッショ
ンゲート（Ｔ１）と、リード／ライト識別信号（ＲＷ
Ｓ）をＮＭＯＳゲートに、第２インバータ（ＩＮＶ２）
の出力をＰＭＯＳゲートにそれぞれ印加し、センスアン
プイネーブル信号（ＳＥＮ）に対してスイッチング動作
を行う第２トランスミッションゲート（Ｔ２）と、第
１，第２トランスミッションゲート（Ｔ１，Ｔ２）の出
力を所定の時間遅延した後、パルスワードライン制御信
号（ＰＷＣ）として出力するディレー（Ｄｅｌａｙ）と
を備えている。
【００１６】先の説明では、センスアンプ及びライトド
ライバ２４は一体とされた例を挙げているが、センスア
ンプとライトドライバを別々に構成しても良い。また、
ワードラインドライバ２１とワードライン制御部２５は
別々に形成されているが、これらを一体に形成しても良
い。
ライバ２４は一体とされた例を挙げているが、センスア
ンプとライトドライバを別々に構成しても良い。また、
ワードラインドライバ２１とワードライン制御部２５は
別々に形成されているが、これらを一体に形成しても良
い。
【００１７】このように構成された本発明の動作につい
て図３及び図４ａ，４ｂを参照して説明する。
て図３及び図４ａ，４ｂを参照して説明する。
【００１８】まず、ライト動作を説明すると、セルブロ
ック２２の所定セルに格納しようとするデータ（ＤＩ
Ｎ）がセンスアンプ及びライトドライバ２４に入力され
る。このとき、ライトパッド入力波形は、本動作がライ
トであることを示すために、／ＷＥがローレベルに遷移
し、この／ＷＥを受けてワードライン制御部２５のリー
ド／ライト動作を区分する信号（ＲＷＳ）がライトであ
ることを示すためにローレベルに遷移する。すなわち、
ＲＷＳはリード／ライトを区分する信号であって、リー
ド動作時はハイレベルであり、ライト動作時にはローレ
ベルである。
ック２２の所定セルに格納しようとするデータ（ＤＩ
Ｎ）がセンスアンプ及びライトドライバ２４に入力され
る。このとき、ライトパッド入力波形は、本動作がライ
トであることを示すために、／ＷＥがローレベルに遷移
し、この／ＷＥを受けてワードライン制御部２５のリー
ド／ライト動作を区分する信号（ＲＷＳ）がライトであ
ることを示すためにローレベルに遷移する。すなわち、
ＲＷＳはリード／ライトを区分する信号であって、リー
ド動作時はハイレベルであり、ライト動作時にはローレ
ベルである。
【００１９】Ｘアドレスデコーダ２０は、入力するＸア
ドレスをデコードして、当該ワードラインイネーブル信
号を生成させるためにワードラインドライバ２１を駆動
する駆動信号（ＸＤ０，ＸＤ１）を出力する。この出力
によって該当ワードラインをイネーブルさせる信号（Ｗ
Ｌ）が出力され、セルブロック２３の所定のワードライ
ンがイネーブルされ、所望の行セルが選択される。
ドレスをデコードして、当該ワードラインイネーブル信
号を生成させるためにワードラインドライバ２１を駆動
する駆動信号（ＸＤ０，ＸＤ１）を出力する。この出力
によって該当ワードラインをイネーブルさせる信号（Ｗ
Ｌ）が出力され、セルブロック２３の所定のワードライ
ンがイネーブルされ、所望の行セルが選択される。
【００２０】このとき、センスアンプ及びライトドライ
バ２４にデータ（ＤＩＮ）が入力され、ロー状態のライ
トドライバイネーブル信号（ＷＤＥＮ）によってライト
ドライバが作動して、共通データライン（ＤＬ、／Ｄ
Ｌ）上に分けて列セレクター２３に送ると、列セレクタ
２３は当該列のビットライン（ＢＬ、／ＢＬ）が選択さ
れ、これによってイネーブルして放電されているワード
ラインに接続されているセルにデータが格納される。
バ２４にデータ（ＤＩＮ）が入力され、ロー状態のライ
トドライバイネーブル信号（ＷＤＥＮ）によってライト
ドライバが作動して、共通データライン（ＤＬ、／Ｄ
Ｌ）上に分けて列セレクター２３に送ると、列セレクタ
２３は当該列のビットライン（ＢＬ、／ＢＬ）が選択さ
れ、これによってイネーブルして放電されているワード
ラインに接続されているセルにデータが格納される。
【００２１】図５に示すように、ワードライン制御部２
５にロー状態のリード／ライト識別信号（ＲＷＳ）が入
力されると、トランスミッションゲート（Ｔ１）が導通
し、やはり入力されるロー状態のライトドライバイネー
ブル信号（ＷＤＥＮ）がインバータ（ＩＮＶ１）を介し
てハイレベルに反転された後、導通したトランスミッシ
ョンゲート（Ｔ１）を介してディレー（Ｄｅｌａｙ）に
入力される。前記ディレー（Ｄｅｌａｙ）を経て所定時
間が遅延した後、すなわち、データ（ＤＩＮ）が入力さ
れ所定のセルにデータ格納の完了時間が経過した後、ハ
イレベルのパルスワードライン制御信号（ＰＷＣ）をＸ
アドレスデコーダ２０に入力させる。それによって出力
ＸＤ０がローからハイに遷移し、ワードラインドライバ
２１の出力（ＷＬ）をローレベルに遷移させることによ
り、イネーブルされ活性化状態にあるワードラインをデ
ィスエーブルさせる。これにより、次のリード又はライ
ト動作が行われるまでディスエーブル状態のままとする
ことができ、従来のように活性状態を継続してセルを介
して漏洩する電流の消耗がなくなる。
５にロー状態のリード／ライト識別信号（ＲＷＳ）が入
力されると、トランスミッションゲート（Ｔ１）が導通
し、やはり入力されるロー状態のライトドライバイネー
ブル信号（ＷＤＥＮ）がインバータ（ＩＮＶ１）を介し
てハイレベルに反転された後、導通したトランスミッシ
ョンゲート（Ｔ１）を介してディレー（Ｄｅｌａｙ）に
入力される。前記ディレー（Ｄｅｌａｙ）を経て所定時
間が遅延した後、すなわち、データ（ＤＩＮ）が入力さ
れ所定のセルにデータ格納の完了時間が経過した後、ハ
イレベルのパルスワードライン制御信号（ＰＷＣ）をＸ
アドレスデコーダ２０に入力させる。それによって出力
ＸＤ０がローからハイに遷移し、ワードラインドライバ
２１の出力（ＷＬ）をローレベルに遷移させることによ
り、イネーブルされ活性化状態にあるワードラインをデ
ィスエーブルさせる。これにより、次のリード又はライ
ト動作が行われるまでディスエーブル状態のままとする
ことができ、従来のように活性状態を継続してセルを介
して漏洩する電流の消耗がなくなる。
【００２２】一方、リード動作時には、図４ｂのタイミ
ング図のように、／ＷＥがローレベルとなり、これによ
り、リード／ライト識別信号（ＲＷＳ）はハイレベルと
なる。
ング図のように、／ＷＥがローレベルとなり、これによ
り、リード／ライト識別信号（ＲＷＳ）はハイレベルと
なる。
【００２３】リード動作が開始すると、入力されるＸア
ドレスをＸアドレスデコーダ２０がデコードして、ＸＤ
１をハイレベル、ＸＤ０をローレベルにして出力する。
ワードラインドライバ２１はこれらの信号（ＸＤ０，Ｘ
Ｄ１）を入力として、該当するワードラインをイネーブ
ルさせる信号（ＷＬ）を発生させ、セルブロック２２の
所望の行セルを活性化させる。列セレクター２３によっ
て所定のビットライン（ＢＬ、／ＢＬ）が選択され、セ
ルのデータが判読された後、共通のデータライン（Ｄ
Ｌ、／ＤＬ）を介してセンスアンプ及びライトドライバ
２４に入力される。セルのデータは、センスアンプ及び
ライトドライバ２４を介して増幅して出力データ（ＤＯ
ＵＴ）として出力される。
ドレスをＸアドレスデコーダ２０がデコードして、ＸＤ
１をハイレベル、ＸＤ０をローレベルにして出力する。
ワードラインドライバ２１はこれらの信号（ＸＤ０，Ｘ
Ｄ１）を入力として、該当するワードラインをイネーブ
ルさせる信号（ＷＬ）を発生させ、セルブロック２２の
所望の行セルを活性化させる。列セレクター２３によっ
て所定のビットライン（ＢＬ、／ＢＬ）が選択され、セ
ルのデータが判読された後、共通のデータライン（Ｄ
Ｌ、／ＤＬ）を介してセンスアンプ及びライトドライバ
２４に入力される。セルのデータは、センスアンプ及び
ライトドライバ２４を介して増幅して出力データ（ＤＯ
ＵＴ）として出力される。
【００２４】リード時にはハイレベルのセンスアンプイ
ネーブル信号（ＳＥＮ）がセンスアンプ及びライトドラ
イバ２４及びワードライン制御部２５に入力され、その
前にハイレベルのリード／ライト識別信号（ＲＷＳ）が
ワードライン制御部２５に入力される。したがって、共
通のデータライン（ＤＬ、／ＤＬ）の信号がセンスアン
プ及びライトドライバ２４のセンスアンプを介してデー
タ（ＤＯＵＴ）を出力される。ハイレベルのセンスアン
プイネーブル（ＳＥＮ）とハイレベルのリード／ライト
識別信号（ＲＷＳ）がワードライン制御部２５に入力さ
れると、図５に示すように、トランスミッションゲート
（Ｔ２）が導通し、このトランスミッションゲート（Ｔ
２）を介してハイレベルのセンスアンプイネーブル信号
（ＳＥＮ）がディレー（Ｄｅｌａｙ）を経て、所定時間
（即ち、リードの完了時間）の経過後にハイレベルのパ
ルスワードライン制御信号（ＰＷＣ）に出力される。ハ
イレベルのパルスワードライン制御信号（ＰＷＣ）はＸ
アドレスデコーダ２０に印加され、これにより、ローレ
ベルのＸＤ０をハイレベルに遷移させる。
ネーブル信号（ＳＥＮ）がセンスアンプ及びライトドラ
イバ２４及びワードライン制御部２５に入力され、その
前にハイレベルのリード／ライト識別信号（ＲＷＳ）が
ワードライン制御部２５に入力される。したがって、共
通のデータライン（ＤＬ、／ＤＬ）の信号がセンスアン
プ及びライトドライバ２４のセンスアンプを介してデー
タ（ＤＯＵＴ）を出力される。ハイレベルのセンスアン
プイネーブル（ＳＥＮ）とハイレベルのリード／ライト
識別信号（ＲＷＳ）がワードライン制御部２５に入力さ
れると、図５に示すように、トランスミッションゲート
（Ｔ２）が導通し、このトランスミッションゲート（Ｔ
２）を介してハイレベルのセンスアンプイネーブル信号
（ＳＥＮ）がディレー（Ｄｅｌａｙ）を経て、所定時間
（即ち、リードの完了時間）の経過後にハイレベルのパ
ルスワードライン制御信号（ＰＷＣ）に出力される。ハ
イレベルのパルスワードライン制御信号（ＰＷＣ）はＸ
アドレスデコーダ２０に印加され、これにより、ローレ
ベルのＸＤ０をハイレベルに遷移させる。
【００２５】ＸＤ０を入力とするワードラインドライバ
ー２１がワードラインドライバイネーブル信号（ＷＬ）
をハイレベルからローレベルに変化させ、所定のワード
ラインをディスエーブルさせる。したがって、活性中の
セルブロック２２内のセルの駆動が中止され、セルに電
流がそれ以上流れないようにする。
ー２１がワードラインドライバイネーブル信号（ＷＬ）
をハイレベルからローレベルに変化させ、所定のワード
ラインをディスエーブルさせる。したがって、活性中の
セルブロック２２内のセルの駆動が中止され、セルに電
流がそれ以上流れないようにする。
【００２６】このように、本発明のＳＲＡＭディバイス
のワードライン制御回路は、セルにデータをライトした
り、セルのデータを外部にリードする動作を終了した後
には、駆動中の所定のワードラインをディスエーブルさ
せるので、セル電流の余分な流れを防止することができ
る。
のワードライン制御回路は、セルにデータをライトした
り、セルのデータを外部にリードする動作を終了した後
には、駆動中の所定のワードラインをディスエーブルさ
せるので、セル電流の余分な流れを防止することができ
る。
【００２７】
【発明の効果】以上説明したように、本発明によれば、
所望のセルにデータを格納したり、或いは所望のセルか
らデータをリードした後に活性中のワードラインをディ
スエーブルさせるようにしてあるので、セルからそれ以
上電流が流れなくなり、セルの電流消耗を減少させるこ
とができるという効果がある。
所望のセルにデータを格納したり、或いは所望のセルか
らデータをリードした後に活性中のワードラインをディ
スエーブルさせるようにしてあるので、セルからそれ以
上電流が流れなくなり、セルの電流消耗を減少させるこ
とができるという効果がある。
【図１】 従来のＳＲＡＭデバイスのワードライン制御
回路のブロック図。
回路のブロック図。
【図２】 図１のタイミング図である。
【図３】 本発明によるＳＲＡＭデバイスのワードライ
ン制御回路のブロック図である。
ン制御回路のブロック図である。
【図４Ａ】 図３のタイミング図である。
【図４Ｂ】 図３のタイミング図である。
【図５】 図３のワードライン制御部の詳細図である。
２０：Ｘアドレスデコーダ ２１：ワードラインドライバ ２２：セルブロック ２３：列セレクター ２４：センスアンプ及びライトドライバ ２５：ワードライン制御部 ＩＮＶ１、ＩＮＶ２：インバータ Ｔ１、Ｔ２：トランスミッションゲート Ｄｅｌａｙ：ディレー
Claims (4)
- 【請求項１】 入力されるＸアドレスをデコードして、
対応するセルブロックのＸアドレスを出力するＸアドレ
スデコードと、その出力されたＸアドレスを入力として
セルブロックの該当するワードラインイネーブル信号を
生成して出力するワードラインドライバとビットライン
を有するセルブロックと、ビットラインのうち何れか一
対のビットラインを選択する列セレクタと、リード時に
列セレクタの出力を増幅して出力させるセンスアンプ
と、ライト時にデータを入力され駆動信号を発生するラ
イトドライバと、を備えるＳＲＡＭデバイスのワードラ
イン制御回路において、 入力されるリード／ライト識別信号に従って、リード時
にはセンスアンプのイネーブル信号を選択し、ライト時
にはライトドライバのイネーブル信号を選択して制御信
号を生成し、所定の時間遅延した後、その制御信号を出
力してワードラインをディスエーブルさせるワードライ
ン制御部を更に備えることを特徴とするＳＲＡＭデバイ
スのワードライン制御回路。 - 【請求項２】 所定の時間はリード及びライト動作がそ
れぞれ完了する時間に設定することを特徴とする請求項
１記載のＳＲＡＭデバイスのワードライン制御回路。 - 【請求項３】 ワードライン制御部は、 ライトドライバのイネーブル信号（ＷＤＥＮ）を反転す
る第１インバータ（ＩＮＶ１）と、 リード／ライト識別信号（ＲＷＳ）を反転させる第２イ
ンバータ（ＩＮＶ２）と、 リード／ライト識別信号（ＲＷＳ）がＰＭＯＳゲートに
印加され、第２インバータ（ＩＮＶ２）の出力がＮＭＯ
Ｓゲートに印加され、第１インバータの出力に対してス
イッチング動作を行う第１トランスミッションゲート
（Ｔ１）と、 リードライト識別信号（ＲＷＳ）がＮＭＯＳゲートに印
加され、第２インバータ（ＩＮＶ２）の出力がＰＭＯＳ
ゲートに印加され、センスアンプイネーブル信号ＳＥＮ
に対してスイッチング動作を行う第２トランスミッショ
ンゲート（Ｔ２）と、 第１、第２トランスミッションゲート（Ｔ１、Ｔ２）の
出力が印加され、所定の時間遅延した後、制御信号とし
のパルスワードライン制御信号ＰＷＣを出力するディレ
ー（Ｄｅｌａｙ）と、を含むことを特徴とする請求項１
記載のＳＲＡＭデバイスのワードライン制御回路。 - 【請求項４】 ワードライン制御部は、入力信号（ＷＤ
ＥＮ，ＳＥＮ，ＲＷＳ）が入力され生成されるパルスワ
ードライン制御信号（ＰＷＣ）をＸアドレスデコーダ２
０に印加して、ワードラインドライバ２１の出力を制御
することを特徴とする請求項３記載のＳＲＡＭデバイス
のワードライン制御回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2000-76014 | 2000-12-13 | ||
| KR10-2000-0076014A KR100379545B1 (ko) | 2000-12-13 | 2000-12-13 | Ｓｒａｍ 디바이스의 워드라인 콘트롤 회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002197871A true JP2002197871A (ja) | 2002-07-12 |
| JP4025537B2 JP4025537B2 (ja) | 2007-12-19 |
Family
ID=19703022
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001357146A Expired - Fee Related JP4025537B2 (ja) | 2000-12-13 | 2001-11-22 | Ｓｒａｍデバイスのワードライン制御回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6512718B2 (ja) |
| JP (1) | JP4025537B2 (ja) |
| KR (1) | KR100379545B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007299485A (ja) * | 2006-05-01 | 2007-11-15 | Toshiba Corp | 半導体メモリ |
| US7417917B2 (en) | 2005-11-23 | 2008-08-26 | Samsung Electronics Co., Ltd. | Column decoder of semiconductor memory device, and method of generating column selection line signal in semiconductor memory device |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6850456B2 (en) * | 2003-06-26 | 2005-02-01 | International Business Machines Corporation | Subarray control and subarray cell access in a memory module |
| US20060171243A1 (en) * | 2005-01-31 | 2006-08-03 | Atsushi Kawasumi | Memory array circuit with word line timing control for read operations and write operations |
| US8619477B2 (en) * | 2010-07-20 | 2013-12-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Two-port SRAM write tracking scheme |
| US9340325B2 (en) * | 2014-01-16 | 2016-05-17 | Josephine Pontoriero | Apparatus to facilitate separation of layers of material |
| US9606742B1 (en) | 2015-12-14 | 2017-03-28 | Oracle International Corporation | Variable pulse widths for word line activation using power state information |
| US10522218B2 (en) | 2017-11-15 | 2019-12-31 | Samsung Electronics Co., Ltd. | Methods and apparatuses to reduce power dissipation in a static random access memory (SRAM) device |
| CN117095719A (zh) * | 2023-08-25 | 2023-11-21 | 广州市粤港澳大湾区前沿创新技术研究院 | 一种控制电路及存储器 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1994017554A1 (en) * | 1993-01-29 | 1994-08-04 | Oki Electric Industry Co., Ltd. | Semiconductor memory device |
| US5812482A (en) * | 1996-11-13 | 1998-09-22 | Integrated Silicon Solution Inc. | Wordline wakeup circuit for use in a pulsed wordline design |
| US6055203A (en) * | 1997-11-19 | 2000-04-25 | Waferscale Integration | Row decoder |
| KR100316713B1 (ko) * | 1999-06-26 | 2001-12-12 | 윤종용 | 반도체 메모리 장치 및 이에 적합한 구동신호 발생기 |
-
2000
- 2000-12-13 KR KR10-2000-0076014A patent/KR100379545B1/ko not_active IP Right Cessation
-
2001
- 2001-11-22 JP JP2001357146A patent/JP4025537B2/ja not_active Expired - Fee Related
- 2001-12-13 US US10/013,353 patent/US6512718B2/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7417917B2 (en) | 2005-11-23 | 2008-08-26 | Samsung Electronics Co., Ltd. | Column decoder of semiconductor memory device, and method of generating column selection line signal in semiconductor memory device |
| JP2007299485A (ja) * | 2006-05-01 | 2007-11-15 | Toshiba Corp | 半導体メモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4025537B2 (ja) | 2007-12-19 |
| US6512718B2 (en) | 2003-01-28 |
| KR100379545B1 (ko) | 2003-04-10 |
| KR20020047543A (ko) | 2002-06-22 |
| US20020071323A1 (en) | 2002-06-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3968733B2 (ja) | 節電機能付き半導体メモリ装置 | |
| JP5080059B2 (ja) | Ｓｒａｍデバイスの同じサイクルにおける読出動作及び書込動作の実行 | |
| JP3609837B2 (ja) | 読取り及び書込み動作用の別々のタイムアウト制御を有する半導体メモリ | |
| KR102220632B1 (ko) | 메모리 소자 및 이러한 메모리 소자의 동작 방법 | |
| JP2001202781A (ja) | 半導体記憶装置及びその制御方法 | |
| US7304908B2 (en) | SRAM device capable of performing burst operation | |
| US8064271B2 (en) | Static random access memory device having bit line voltage control for retain till accessed mode and method of operating the same | |
| JP2004039204A (ja) | ワードライン駆動回路 | |
| US6621753B2 (en) | Semiconductor device | |
| JP2001006366A (ja) | 同期式メモリ装置及びこれのデ−タ書き込み方法 | |
| JP4868351B2 (ja) | 半導体メモリ装置 | |
| JP4025537B2 (ja) | Ｓｒａｍデバイスのワードライン制御回路 | |
| US7532530B2 (en) | Semiconductor memory device | |
| US6785187B2 (en) | Semiconductor device having integrated memory and logic | |
| US6930952B2 (en) | Method of reading memory device in page mode and row decoder control circuit using the same | |
| US20010000451A1 (en) | Voltage differential sensing circuit and methods of using same | |
| JP3169819B2 (ja) | 半導体記憶装置 | |
| US6580656B2 (en) | Semiconductor memory device having memory cell block activation control circuit and method for controlling activation of memory cell blocks thereof | |
| KR100640786B1 (ko) | 반도체 기억 소자의 워드 라인 인에이블 회로 및 방법 | |
| KR20080032970A (ko) | 오프-커런트 축소회로를 갖는 글로벌 입출력 라인용드라이버 | |
| JP3162783B2 (ja) | 半導体記憶装置 | |
| JP3868409B2 (ja) | 半導体記憶装置 | |
| JP2000339971A (ja) | 半導体記憶装置 | |
| JPH0863971A (ja) | 半導体装置 | |
| JPH1021695A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040402 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060711 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060725 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061018 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070327 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070625 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20070816 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070911 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071005 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101012 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111012 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111012 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121012 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121012 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131012 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |