JP2000339971A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- semiconductor memory
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Abstract
(57)【要約】
【課題】 動作速度の劣化を抑えながらも、非選択ビッ
ト線対に要するプリチャージの消費電力を削減する。 【解決手段】 ＳＲＡＭ１０５内に、保持データをビッ
ト線対Ｄ，ＤＢに出力するためのアクセストランジスタ
Ｔｒ１，Ｔｒ２のゲートとワード線ＷＬとの接続をカラ
ム選択信号の反転信号ＳＢによって切り替えるトランジ
スタＴｒ３，Ｔｒ４を設け、カラム選択信号によって該
セルが選択された場合にアクセストランジスタＴｒ１，
Ｔｒ２のゲートとワード線ＷＬとを接続し、カラム選択
信号によって該セルが選択されない場合にアクセストラ
ンジスタＴｒ１，Ｔｒ２のゲートをプルダウンさせる。
ト線対に要するプリチャージの消費電力を削減する。 【解決手段】 ＳＲＡＭ１０５内に、保持データをビッ
ト線対Ｄ，ＤＢに出力するためのアクセストランジスタ
Ｔｒ１，Ｔｒ２のゲートとワード線ＷＬとの接続をカラ
ム選択信号の反転信号ＳＢによって切り替えるトランジ
スタＴｒ３，Ｔｒ４を設け、カラム選択信号によって該
セルが選択された場合にアクセストランジスタＴｒ１，
Ｔｒ２のゲートとワード線ＷＬとを接続し、カラム選択
信号によって該セルが選択されない場合にアクセストラ
ンジスタＴｒ１，Ｔｒ２のゲートをプルダウンさせる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に、ＳＲＡＭ（Static Random Access Memor
y）を用いた半導体記憶装置に関する。
関し、特に、ＳＲＡＭ（Static Random Access Memor
y）を用いた半導体記憶装置に関する。
【０００２】
【従来の技術】図５は、従来のＳＲＡＭを用いた半導体
記憶装置の一構成例を示す図である。
記憶装置の一構成例を示す図である。
【０００３】本従来例は図５に示すように、（ｉ＋１）
カラム、［（ｍ＋１）×（ｉ＋１）］ワード×（ｎ＋
１）ビット構成であり、プリチャージデコーダ２０１
と、ワード線デコーダ２０２と、カラムデコーダ２０３
と、（ｎ＋１）個の（ｉ＋１）カラムのブロック２００
−１〜２００−（ｎ＋１）とから構成されている。ま
た、（ｉ＋１）カラムのブロック２００−１〜２００−
（ｎ＋１）のそれぞれには、（ｉ＋１）×（ｍ＋１）に
配列された｛（ｉ＋１）×（ｍ＋１）｝個のＳＲＡＭセ
ル２０５と、各ビット線対毎に設けられたプリチャージ
回路２０４と、カラムセレクタ２０７と、センスアンプ
２０８と、ライトバッファ２０９とが設けられている。
カラム、［（ｍ＋１）×（ｉ＋１）］ワード×（ｎ＋
１）ビット構成であり、プリチャージデコーダ２０１
と、ワード線デコーダ２０２と、カラムデコーダ２０３
と、（ｎ＋１）個の（ｉ＋１）カラムのブロック２００
−１〜２００−（ｎ＋１）とから構成されている。ま
た、（ｉ＋１）カラムのブロック２００−１〜２００−
（ｎ＋１）のそれぞれには、（ｉ＋１）×（ｍ＋１）に
配列された｛（ｉ＋１）×（ｍ＋１）｝個のＳＲＡＭセ
ル２０５と、各ビット線対毎に設けられたプリチャージ
回路２０４と、カラムセレクタ２０７と、センスアンプ
２０８と、ライトバッファ２０９とが設けられている。
【０００４】図６は、図５に示したＳＲＡＭセル２０５
の構成を示す図である。
の構成を示す図である。
【０００５】本従来例におけるＳＲＡＭセル２０５は図
６に示すように、ラッチを構成するインバータＩＮＶ
１，ＩＮＶ２と、アクセストランジスタＴｒ１，Ｔｒ２
との６個のトランジスタから構成されている。
６に示すように、ラッチを構成するインバータＩＮＶ
１，ＩＮＶ２と、アクセストランジスタＴｒ１，Ｔｒ２
との６個のトランジスタから構成されている。
【０００６】上記のように構成されたＳＲＡＭセルにお
いては、ワード線ＷＬの信号によってトランジスタＴｒ
１，Ｔｒ２がオン／オフし、それにより、ビット線対Ｄ
／ＤＢとインバータＩＮＶ１／ＩＮＶ２のラッチ部との
接続が決定される。
いては、ワード線ＷＬの信号によってトランジスタＴｒ
１，Ｔｒ２がオン／オフし、それにより、ビット線対Ｄ
／ＤＢとインバータＩＮＶ１／ＩＮＶ２のラッチ部との
接続が決定される。
【０００７】以下に、上記のように構成された半導体記
憶装置の動作について、入力クロック信号ＣＬＫの１周
期分の動作を用いて説明する。
憶装置の動作について、入力クロック信号ＣＬＫの１周
期分の動作を用いて説明する。
【０００８】図７は、図５に示した半導体記憶装置の動
作を説明するためのタイミングチャートである。
作を説明するためのタイミングチャートである。
【０００９】ここで、選択されるワード線とカラムビッ
ト線対は、ＷＬ［０］とＤ［０］／ＤＢ［０］とする。
他のワード線やカラムビット線対が選択される場合にお
いても、同様の動作である。
ト線対は、ＷＬ［０］とＤ［０］／ＤＢ［０］とする。
他のワード線やカラムビット線対が選択される場合にお
いても、同様の動作である。
【００１０】入力されるクロック信号ＣＬＫが“Ｌｏ”
から“Ｈｉ”に遷移すると、プリチャージラインＰＣが
“Ｌｏ”となり、また、カラム選択信号線Ｓ［０］及び
ワード線ＷＬ［０］が“Ｈｉ”となる。
から“Ｈｉ”に遷移すると、プリチャージラインＰＣが
“Ｌｏ”となり、また、カラム選択信号線Ｓ［０］及び
ワード線ＷＬ［０］が“Ｈｉ”となる。
【００１１】プリチャージラインＰＣが“Ｌｏ”になる
ことにより、各ビット線対のプリチャージが終了する。
ことにより、各ビット線対のプリチャージが終了する。
【００１２】カラム選択信号線Ｓ［０］が“Ｈｉ”にな
ることにより、カラムセレクタ２０７を介してカラムビ
ット線対Ｄ［０］／ＤＢ［０］がセンスアンプ２０８及
びライトバッファ２０９に接続される。
ることにより、カラムセレクタ２０７を介してカラムビ
ット線対Ｄ［０］／ＤＢ［０］がセンスアンプ２０８及
びライトバッファ２０９に接続される。
【００１３】ワード線ＷＬ［０］が“Ｈｉ”になること
により、選択ビット線対Ｄ［０］／ＤＢ［０］及び非選
択ビット線対Ｄ［１：ｉ］／ＤＢ［１：ｉ］には、ワー
ド線ＷＬ［０］に接続されたＳＲＡＭセル２０５におけ
る保持データに応じた電位差が生じる。
により、選択ビット線対Ｄ［０］／ＤＢ［０］及び非選
択ビット線対Ｄ［１：ｉ］／ＤＢ［１：ｉ］には、ワー
ド線ＷＬ［０］に接続されたＳＲＡＭセル２０５におけ
る保持データに応じた電位差が生じる。
【００１４】選択ビット線対Ｄ［０］／ＤＢ［０］にて
生じた電位差は、センスアンプ２０８を介して出力デー
タＤOUT［０：ｎ］として出力される。
生じた電位差は、センスアンプ２０８を介して出力デー
タＤOUT［０：ｎ］として出力される。
【００１５】その後、クロック信号ＣＬＫが“Ｈｉ”か
ら“Ｌｏ”に遷移すると、プリチャージラインＰＣが
“Ｈｉ”となり、また、カラム選択信号線Ｓ［０］及び
ワード線ＷＬ［０］が“Ｌｏ”となる。
ら“Ｌｏ”に遷移すると、プリチャージラインＰＣが
“Ｈｉ”となり、また、カラム選択信号線Ｓ［０］及び
ワード線ＷＬ［０］が“Ｌｏ”となる。
【００１６】プリチャージラインＰＣが“Ｈｉ”になる
ことにより、各ビット線対のプリチャージが開始され
る。このとき、各ビット線対Ｄ［０：ｉ］／ＤＢ［０：
ｉ］は、ビット線対間に生じた電位差が等しくかつ、一
定のビット線プリチャージ電位Ｖｐｃとなるように充電
される。
ことにより、各ビット線対のプリチャージが開始され
る。このとき、各ビット線対Ｄ［０：ｉ］／ＤＢ［０：
ｉ］は、ビット線対間に生じた電位差が等しくかつ、一
定のビット線プリチャージ電位Ｖｐｃとなるように充電
される。
【００１７】このように、データ読み出しに関わる選択
ビット線対だけでなく、非選択ビット線対においても、
選択ワード線に接続されるＳＲＡＭセルを介して保持デ
ータの読み出しが行われるため、ビット線プリチャージ
において必要以上の電力が消費されてしまう。
ビット線対だけでなく、非選択ビット線対においても、
選択ワード線に接続されるＳＲＡＭセルを介して保持デ
ータの読み出しが行われるため、ビット線プリチャージ
において必要以上の電力が消費されてしまう。
【００１８】そこで、この問題点を解決する半導体記憶
装置が特開平８−７５７４号公報に開示されている。
装置が特開平８−７５７４号公報に開示されている。
【００１９】図８は、従来の半導体記憶装置の他の構成
例を示す図であり、特開平８−７３７４号公報に開示さ
れた半導体記憶装置の構成を示している。
例を示す図であり、特開平８−７３７４号公報に開示さ
れた半導体記憶装置の構成を示している。
【００２０】本従来例は図８に示すように、（ｉ＋１）
カラム、［（ｍ＋１）×（ｉ＋１）］ワード×（ｎ＋
１）ビット構成であり、プリチャージデコーダ２０１
と、ワード線デコーダ２０２と、カラムデコーダ２０３
と、（ｎ＋１）個の（ｉ＋１）カラムのブロック３００
−１〜３００−（ｎ＋１）とから構成されている。ま
た、（ｉ＋１）カラムのブロック３００−１〜３００−
（ｎ＋１）のそれぞれには、（ｉ＋１）×（ｍ＋１）に
配列された｛（ｉ＋１）×（ｍ＋１）｝個のＳＲＡＭセ
ル２０５と、各ビット線対毎に設けられたプリチャージ
回路２０４と、カラムセレクタ２０７と、センスアンプ
２０８と、ライトバッファ２０９とが設けられている。
ここで、図５に示したものと比べた場合、ＳＲＡＭセル
３０５の構成と、ＳＲＡＭセル３０５にカラム選択信号
Ｓ［０：ｉ］が入力される点が異なっている。
カラム、［（ｍ＋１）×（ｉ＋１）］ワード×（ｎ＋
１）ビット構成であり、プリチャージデコーダ２０１
と、ワード線デコーダ２０２と、カラムデコーダ２０３
と、（ｎ＋１）個の（ｉ＋１）カラムのブロック３００
−１〜３００−（ｎ＋１）とから構成されている。ま
た、（ｉ＋１）カラムのブロック３００−１〜３００−
（ｎ＋１）のそれぞれには、（ｉ＋１）×（ｍ＋１）に
配列された｛（ｉ＋１）×（ｍ＋１）｝個のＳＲＡＭセ
ル２０５と、各ビット線対毎に設けられたプリチャージ
回路２０４と、カラムセレクタ２０７と、センスアンプ
２０８と、ライトバッファ２０９とが設けられている。
ここで、図５に示したものと比べた場合、ＳＲＡＭセル
３０５の構成と、ＳＲＡＭセル３０５にカラム選択信号
Ｓ［０：ｉ］が入力される点が異なっている。
【００２１】図９は、図８に示したＳＲＡＭセル３０５
の構成を示す図である。
の構成を示す図である。
【００２２】本従来例におけるＳＲＡＭ３０５は図９に
示すように、ラッチを構成するインバータＩＮＶ３１，
ＩＮＶ３２と、アクセストランジスタＴｒ３１，Ｔｒ３
２と、アクセストランジスタＴｒ３１，Ｔｒ３２とビッ
ト線対Ｄ，ＤＢとの間に設けられ、ゲートにカラム選択
信号Ｓが入力されるトランジスタＴｒ３３，Ｔｒ３４と
から構成されている。
示すように、ラッチを構成するインバータＩＮＶ３１，
ＩＮＶ３２と、アクセストランジスタＴｒ３１，Ｔｒ３
２と、アクセストランジスタＴｒ３１，Ｔｒ３２とビッ
ト線対Ｄ，ＤＢとの間に設けられ、ゲートにカラム選択
信号Ｓが入力されるトランジスタＴｒ３３，Ｔｒ３４と
から構成されている。
【００２３】上記のように構成されたＳＲＡＭ３０５に
おいては、カラム選択信号Ｓが“Ｈｉ”の場合、トラン
ジスタＴｒ３３，Ｔｒ３４がオンとなり、それにより、
アクセストランジスタＴｒ３１，Ｔｒ３２がビット線対
Ｄ，ＤＢにそれぞれ接続される。
おいては、カラム選択信号Ｓが“Ｈｉ”の場合、トラン
ジスタＴｒ３３，Ｔｒ３４がオンとなり、それにより、
アクセストランジスタＴｒ３１，Ｔｒ３２がビット線対
Ｄ，ＤＢにそれぞれ接続される。
【００２４】また、カラム選択信号Ｓが“Ｌｏ”の場合
は、トランジスタＴｒ３３，Ｔｒ３４がオフとなり、そ
れにより、アクセストランジスタＴｒ３１，Ｔｒ３２が
ビット線対Ｄ，ＤＢからそれぞれ切断される。
は、トランジスタＴｒ３３，Ｔｒ３４がオフとなり、そ
れにより、アクセストランジスタＴｒ３１，Ｔｒ３２が
ビット線対Ｄ，ＤＢからそれぞれ切断される。
【００２５】これにより、非選択ビット線対と接続され
たＳＲＡＭセルにおいては、“Ｌｏ”のカラム選択信号
Ｓが入力され、ビット線対へ保持データの読み出しが行
われなくなる。
たＳＲＡＭセルにおいては、“Ｌｏ”のカラム選択信号
Ｓが入力され、ビット線対へ保持データの読み出しが行
われなくなる。
【００２６】以下に、上記のように構成された半導体記
憶装置の動作について、入力クロック信号ＣＬＫの１周
期分の動作を用いて説明する。
憶装置の動作について、入力クロック信号ＣＬＫの１周
期分の動作を用いて説明する。
【００２７】図１０は、図８及び図９に示した半導体記
憶装置の動作を説明するためのタイミングチャートであ
る。また、図１１は、図９に示したＳＲＡＭの等価回路
図である。
憶装置の動作を説明するためのタイミングチャートであ
る。また、図１１は、図９に示したＳＲＡＭの等価回路
図である。
【００２８】ここで、選択されるワード線とカラムビッ
ト線対は、ＷＬ［０］とＤ［０］／ＤＢ［０］とする。
他のワード線やカラムビット線対が選択される場合にお
いても、同様の動作である。
ト線対は、ＷＬ［０］とＤ［０］／ＤＢ［０］とする。
他のワード線やカラムビット線対が選択される場合にお
いても、同様の動作である。
【００２９】クロック信号ＣＬＫが”Ｌｏ”から“Ｈ
ｉ”に遷移すると、プリチャージラインＰＣが“Ｌｏ”
となり、また、カラム選択信号Ｓ［０］及びワード線Ｗ
Ｌ［０］が”Ｈｉ”となる。
ｉ”に遷移すると、プリチャージラインＰＣが“Ｌｏ”
となり、また、カラム選択信号Ｓ［０］及びワード線Ｗ
Ｌ［０］が”Ｈｉ”となる。
【００３０】プリチャージラインＰＣが“Ｌｏ”になる
ことにより、各ビット線対のプリチャージが終了する。
ことにより、各ビット線対のプリチャージが終了する。
【００３１】カラム選択信号線Ｓ［０］が“Ｈｉ”にな
ることにより、カラムセレクタ２０７を介してカラムビ
ット線対Ｄ［０］／ＤＢ［０］がセンスアンプ２０８及
びライトバッファ２０９に接続される。
ることにより、カラムセレクタ２０７を介してカラムビ
ット線対Ｄ［０］／ＤＢ［０］がセンスアンプ２０８及
びライトバッファ２０９に接続される。
【００３２】また、カラム選択信号線Ｓ［０］の信号に
より、ビット線対Ｄ［０］／ＤＢ［０］に接続されるＳ
ＲＡＭセル３０５内のトランジスタＴｒ３３，Ｔｒ３４
がオンとなる。
より、ビット線対Ｄ［０］／ＤＢ［０］に接続されるＳ
ＲＡＭセル３０５内のトランジスタＴｒ３３，Ｔｒ３４
がオンとなる。
【００３３】ワード線ＷＬ［０］が“Ｈｉ”になること
により、選択ビット線対Ｄ［０］／ＤＢ［０］に接続さ
れたＳＲＡＭセル３０５内のトランジスタＴｒ３１，Ｔ
ｒ３２がオンとなる。
により、選択ビット線対Ｄ［０］／ＤＢ［０］に接続さ
れたＳＲＡＭセル３０５内のトランジスタＴｒ３１，Ｔ
ｒ３２がオンとなる。
【００３４】すると、ラッチ部の接点Ａに“Ｌｏ”デー
タが保持されている場合は、ＳＲＡＭセル３０５のセル
電流Ｉdが、トランジスタＴｒ３１，Ｔｒ３３及びイン
バータＩＮＶ３２のオン抵抗Ｒｔｒ３１，Ｒｔｒ３３，
Ｒｉｎ３２を介して流れ、また、ラッチ部の接点Ｂに
“Ｈｉ”データが保持されている場合は、ＳＲＡＭセル
３０５のセル電流Ｉdbが、トランジスタＴｒ３２，Ｔｒ
３４及びインバータＩＮＶ３１のオン抵抗Ｒｔｒ３２，
Ｒｔｒ３４，Ｒｉｐ３１を介して流れる。
タが保持されている場合は、ＳＲＡＭセル３０５のセル
電流Ｉdが、トランジスタＴｒ３１，Ｔｒ３３及びイン
バータＩＮＶ３２のオン抵抗Ｒｔｒ３１，Ｒｔｒ３３，
Ｒｉｎ３２を介して流れ、また、ラッチ部の接点Ｂに
“Ｈｉ”データが保持されている場合は、ＳＲＡＭセル
３０５のセル電流Ｉdbが、トランジスタＴｒ３２，Ｔｒ
３４及びインバータＩＮＶ３１のオン抵抗Ｒｔｒ３２，
Ｒｔｒ３４，Ｒｉｐ３１を介して流れる。
【００３５】これにより、ワード線ＷＬ０とカラム選択
信号線Ｓ［０］共に接続されるＳＲＡＭセルからのみ、
ビット線対Ｄ［０］／ＤＢ［０］における保持データに
応じた電位差が生じ、センスアンプ２０８を介して出力
データＤOUT［０：ｎ］として出力される。
信号線Ｓ［０］共に接続されるＳＲＡＭセルからのみ、
ビット線対Ｄ［０］／ＤＢ［０］における保持データに
応じた電位差が生じ、センスアンプ２０８を介して出力
データＤOUT［０：ｎ］として出力される。
【００３６】その後、クロック信号ＣＬＫが“Ｈｉ”か
ら“Ｌｏ”に遷移すると、プリチャージラインＰＣが
“Ｈｉ”となり、また、カラム選択信号線Ｓ［０］及び
ワード線ＷＬ［０］が“Ｌｏ”となる。
ら“Ｌｏ”に遷移すると、プリチャージラインＰＣが
“Ｈｉ”となり、また、カラム選択信号線Ｓ［０］及び
ワード線ＷＬ［０］が“Ｌｏ”となる。
【００３７】プリチャージラインＰＣが“Ｈｉ”になる
ことにより、各ビット線対のプリチャージが開始され
る。このとき、各ビット線対Ｄ［０：ｉ］／ＤＢ［０：
ｉ］は、ビット線対間に生じた電位差が等しくかつ、一
定のビット線プリチャージ電位Ｖｐｃとなるように充電
される。
ことにより、各ビット線対のプリチャージが開始され
る。このとき、各ビット線対Ｄ［０：ｉ］／ＤＢ［０：
ｉ］は、ビット線対間に生じた電位差が等しくかつ、一
定のビット線プリチャージ電位Ｖｐｃとなるように充電
される。
【００３８】このように、データ読み出しに関わる選択
ビット線対のみ保持データが読み出されるため、非選択
ビット線対の電位差がほぼ生じることはなく、ビット線
プリチャージに要する消費電力を削減することができ
る。
ビット線対のみ保持データが読み出されるため、非選択
ビット線対の電位差がほぼ生じることはなく、ビット線
プリチャージに要する消費電力を削減することができ
る。
【００３９】
【発明が解決しようとする課題】しかしながら、上述し
たような従来の半導体記憶装置においては、ＳＲＡＭセ
ルに保持されたデータが２つのトランジスタのオン抵抗
を介してビット線対に読み出されるため、ワード線が選
択されてからセンスンプを介してデータが出力されるま
での時間が長くなり、動作速度が劣化してしまうという
問題点がある。
たような従来の半導体記憶装置においては、ＳＲＡＭセ
ルに保持されたデータが２つのトランジスタのオン抵抗
を介してビット線対に読み出されるため、ワード線が選
択されてからセンスンプを介してデータが出力されるま
での時間が長くなり、動作速度が劣化してしまうという
問題点がある。
【００４０】本発明は、上述したような従来の技術が有
する問題点に鑑みてなされたものであって、動作速度の
劣化を抑えながらも、非選択ビット線対に要するプリチ
ャージの消費電力を削減することができる半導体記憶装
置を提供することを目的とする。
する問題点に鑑みてなされたものであって、動作速度の
劣化を抑えながらも、非選択ビット線対に要するプリチ
ャージの消費電力を削減することができる半導体記憶装
置を提供することを目的とする。
【００４１】
【課題を解決するための手段】上記目的を達成するため
に本発明は、複数のワード線と複数のビット線対とによ
ってマトリックス状に接続された複数のセルを有し、前
記ビット線対を選択するためのカラム信号と前記ワード
線とによって、前記複数のセルのうち、保持データの読
み出しが行われるセルが選択される半導体記憶装置にお
いて、前記複数のセルのそれぞれは、ゲートが前記ワー
ド線と接続され、オン状態になった場合に該セルの保持
データを前記ビット線対に出力するアクセストランジス
タと、前記カラム選択信号に基づいて、前記アクセスト
ランジスタのゲートを前記ワード線に接続するかプルダ
ウンするかを切り替える切替手段とを有することを特徴
とする。
に本発明は、複数のワード線と複数のビット線対とによ
ってマトリックス状に接続された複数のセルを有し、前
記ビット線対を選択するためのカラム信号と前記ワード
線とによって、前記複数のセルのうち、保持データの読
み出しが行われるセルが選択される半導体記憶装置にお
いて、前記複数のセルのそれぞれは、ゲートが前記ワー
ド線と接続され、オン状態になった場合に該セルの保持
データを前記ビット線対に出力するアクセストランジス
タと、前記カラム選択信号に基づいて、前記アクセスト
ランジスタのゲートを前記ワード線に接続するかプルダ
ウンするかを切り替える切替手段とを有することを特徴
とする。
【００４２】また、前記切替手段は、前記カラム選択信
号の反転信号が入力され、該反転信号によって、前記ア
クセストランジスタのゲートを前記ワード線に接続する
かプルダウンすることを特徴とする。
号の反転信号が入力され、該反転信号によって、前記ア
クセストランジスタのゲートを前記ワード線に接続する
かプルダウンすることを特徴とする。
【００４３】また、前記切替手段は、前記反転信号がＬ
レベルの場合に前記アクセストランジスタのゲートを前
記ワード線に接続し、前記反転信号がＨレベルの場合に
前記アクセストランジスタのゲートをプルダウンするこ
とを特徴とする。
レベルの場合に前記アクセストランジスタのゲートを前
記ワード線に接続し、前記反転信号がＨレベルの場合に
前記アクセストランジスタのゲートをプルダウンするこ
とを特徴とする。
【００４４】また、前記切替手段は、複数のトランジス
タからなることを特徴とする。
タからなることを特徴とする。
【００４５】また、前記切替手段は、ゲートに前記反転
信号が入力され、ソースにワード線が接続され、ドレイ
ンに前記アクセストランジスタのゲートが接続された第
１のトランジスタと、ゲートに前記反転信号が入力さ
れ、ソースに前記アクセストランジスタのゲートが接続
され、ドレインが接地された第２のトランジスタとを有
することを特徴とする。
信号が入力され、ソースにワード線が接続され、ドレイ
ンに前記アクセストランジスタのゲートが接続された第
１のトランジスタと、ゲートに前記反転信号が入力さ
れ、ソースに前記アクセストランジスタのゲートが接続
され、ドレインが接地された第２のトランジスタとを有
することを特徴とする。
【００４６】また、前記複数のセルにおける保持データ
は、前記アクセストランジスタのオン抵抗のみを介して
前記ビット線対に出力されることを特徴とする。
は、前記アクセストランジスタのオン抵抗のみを介して
前記ビット線対に出力されることを特徴とする。
【００４７】（作用）上記のように構成された本発明に
おいては、セル内に設けられたアクセストランジスタが
ワード線によってオンし、それにより、セル内に保持さ
れたデータがビット線対に出力され、カラムセレクタに
おいてビット線対が選択され、選択されたビット線対に
出力されていたデータがセンスアンプを介して出力され
るが、その際、ビット線対を選択するためのカラム選択
信号が反転した信号によってワード線とアクセストラン
ジスタのゲートとの接続が制御される。
おいては、セル内に設けられたアクセストランジスタが
ワード線によってオンし、それにより、セル内に保持さ
れたデータがビット線対に出力され、カラムセレクタに
おいてビット線対が選択され、選択されたビット線対に
出力されていたデータがセンスアンプを介して出力され
るが、その際、ビット線対を選択するためのカラム選択
信号が反転した信号によってワード線とアクセストラン
ジスタのゲートとの接続が制御される。
【００４８】カラム選択信号によって選択されたセルに
おいては、アクセストランジスタのゲートとワード線と
が接続され、カラム選択信号によって選択されていない
セルにおいては、アクセストランジスタのゲートはワー
ド線と接続されず、プルダウンされる。
おいては、アクセストランジスタのゲートとワード線と
が接続され、カラム選択信号によって選択されていない
セルにおいては、アクセストランジスタのゲートはワー
ド線と接続されず、プルダウンされる。
【００４９】これにより、選択されたセルのデータのみ
がビット線対に出力されることとなり、ビット線プリチ
ャージにおいて必要以上の電力が消費されることはな
い。
がビット線対に出力されることとなり、ビット線プリチ
ャージにおいて必要以上の電力が消費されることはな
い。
【００５０】また、複数のセルにおける保持データは、
アクセストランジスタのオン抵抗のみを介してビット線
対に出力されるので、消費電力の低減に伴って動作速度
が劣化することはない。
アクセストランジスタのオン抵抗のみを介してビット線
対に出力されるので、消費電力の低減に伴って動作速度
が劣化することはない。
【００５１】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００５２】図１は、本発明の半導体記憶装置の実施の
一形態を示す図である。
一形態を示す図である。
【００５３】本形態は図１に示すように、（ｉ＋１）カ
ラム、［（ｍ＋１）×（ｉ＋１）］ワード×（ｎ＋１）
ビット構成であり、プリチャージデコーダ１０１と、ワ
ード線デコーダ１０２と、カラムデコーダ１０３と、
（ｎ＋１）個の（ｉ＋１）カラムのブロック１００−１
〜１００−（ｎ＋１）とから構成されている。また、
（ｉ＋１）カラムのブロック１００−１〜１００−（ｎ
＋１）のそれぞれには、（ｉ＋１）×（ｍ＋１）に配列
された｛（ｉ＋１）×（ｍ＋１）｝個のＳＲＡＭセル１
０５と、各ビット線対毎に設けられたプリチャージ回路
１０４と、カラムセレクタ１０７と、センスアンプ１０
８と、ライトバッファ１０９とが設けられている。さら
に、本形態の特徴として、ＳＲＡＭセル１０５に、カラ
ム選択信号Ｓ［０：ｉ］の反転信号ＳＢ［０：ｉ］が入
力される。この反転信号ＳＢ［０：ｉ］により、選択ビ
ット線対以外のビット線対はＳＲＡＭセル１０５と接続
されない。 図２は、図１に示したＳＲＡＭセル１０５
の構成を示す図である。
ラム、［（ｍ＋１）×（ｉ＋１）］ワード×（ｎ＋１）
ビット構成であり、プリチャージデコーダ１０１と、ワ
ード線デコーダ１０２と、カラムデコーダ１０３と、
（ｎ＋１）個の（ｉ＋１）カラムのブロック１００−１
〜１００−（ｎ＋１）とから構成されている。また、
（ｉ＋１）カラムのブロック１００−１〜１００−（ｎ
＋１）のそれぞれには、（ｉ＋１）×（ｍ＋１）に配列
された｛（ｉ＋１）×（ｍ＋１）｝個のＳＲＡＭセル１
０５と、各ビット線対毎に設けられたプリチャージ回路
１０４と、カラムセレクタ１０７と、センスアンプ１０
８と、ライトバッファ１０９とが設けられている。さら
に、本形態の特徴として、ＳＲＡＭセル１０５に、カラ
ム選択信号Ｓ［０：ｉ］の反転信号ＳＢ［０：ｉ］が入
力される。この反転信号ＳＢ［０：ｉ］により、選択ビ
ット線対以外のビット線対はＳＲＡＭセル１０５と接続
されない。 図２は、図１に示したＳＲＡＭセル１０５
の構成を示す図である。
【００５４】本形態におけるＳＲＡＭセル１０５は図２
に示すように、ラッチを構成するインバータＩＮＶ１，
ＩＮＶ２と、アクセストランジスタＴｒ１，Ｔｒ２と、
カラム反転信号ＳＢによりアクセストランジスタＴｒ
１，Ｔｒ２のゲート電位をワード線ＷＬと等電位または
“Ｌｏ”に決定するトランジスタ第１のトランジスタＴ
ｒ３及び第２のトランジスタＴｒ４とから構成されてい
る。なお、トランジスタＴｒ３においては、ゲートにカ
ラム反転信号が入力され、ソースにワード線が接続さ
れ、ドレインにアクセストランジスタＴｒ１，Ｔｒ２の
ゲートが接続されており、トランジスタＴｒ４において
は、ゲートにカラム反転信号が入力され、ソースにアク
セストランジスタＴｒ１，Ｔｒ２のゲートが接続され、
ドレインが接地されている。
に示すように、ラッチを構成するインバータＩＮＶ１，
ＩＮＶ２と、アクセストランジスタＴｒ１，Ｔｒ２と、
カラム反転信号ＳＢによりアクセストランジスタＴｒ
１，Ｔｒ２のゲート電位をワード線ＷＬと等電位または
“Ｌｏ”に決定するトランジスタ第１のトランジスタＴ
ｒ３及び第２のトランジスタＴｒ４とから構成されてい
る。なお、トランジスタＴｒ３においては、ゲートにカ
ラム反転信号が入力され、ソースにワード線が接続さ
れ、ドレインにアクセストランジスタＴｒ１，Ｔｒ２の
ゲートが接続されており、トランジスタＴｒ４において
は、ゲートにカラム反転信号が入力され、ソースにアク
セストランジスタＴｒ１，Ｔｒ２のゲートが接続され、
ドレインが接地されている。
【００５５】上記のように構成されたＳＲＡＭ１０５に
おいては、カラム反転信号が“Ｌｏ”の場合、トランジ
スタＴｒ３がオンかつトランジスタＴｒ４がオフとな
り、それにより、アクセストランジスタＴｒ１，Ｔｒ２
のゲート電位がワード線ＷＬと等電位になり、また、カ
ラム反転信号が“Ｈｉ”の場合、トランジスタＴｒ３が
オフかつトランジスタＴｒ４がオンとなり、それによ
り、アクセストランジスタＴｒ１，Ｔｒ２のゲート電位
が“Ｌｏ”にプルダウンされる。
おいては、カラム反転信号が“Ｌｏ”の場合、トランジ
スタＴｒ３がオンかつトランジスタＴｒ４がオフとな
り、それにより、アクセストランジスタＴｒ１，Ｔｒ２
のゲート電位がワード線ＷＬと等電位になり、また、カ
ラム反転信号が“Ｈｉ”の場合、トランジスタＴｒ３が
オフかつトランジスタＴｒ４がオンとなり、それによ
り、アクセストランジスタＴｒ１，Ｔｒ２のゲート電位
が“Ｌｏ”にプルダウンされる。
【００５６】このように、非選択ビット線対と接続され
たＳＲＡＭセルには、“Ｈｉ”のカラム反転信号が入力
され、ビット線対へ保持データの読み出しが行われなく
なる。 以下に、上記のように構成された半導体記憶装
置の動作について、入力クロック信号ＣＬＫの１周期分
の動作を用いて説明する。
たＳＲＡＭセルには、“Ｈｉ”のカラム反転信号が入力
され、ビット線対へ保持データの読み出しが行われなく
なる。 以下に、上記のように構成された半導体記憶装
置の動作について、入力クロック信号ＣＬＫの１周期分
の動作を用いて説明する。
【００５７】図３は、図１及び図２に示した半導体記憶
装置の動作を説明するためのタイミングチャートであ
る。また、図４は、図２に示したＳＲＡＭの等価回路図
である。
装置の動作を説明するためのタイミングチャートであ
る。また、図４は、図２に示したＳＲＡＭの等価回路図
である。
【００５８】ここで、選択されるワード線とカラムビッ
ト線対は、ＷＬ［０］とＤ［０］／ＤＢ［０］とする。
他のワード線やカラムビット線対が選択される場合にお
いても、同様の動作である。
ト線対は、ＷＬ［０］とＤ［０］／ＤＢ［０］とする。
他のワード線やカラムビット線対が選択される場合にお
いても、同様の動作である。
【００５９】クロック信号ＣＬＫが”Ｌｏ”から“Ｈ
ｉ”に遷移すると、プリチャージラインＰＣが“Ｌｏ”
となり、また、カラム選択信号Ｓ［０］及びワード線Ｗ
Ｌ［０］が”Ｈｉ”となる。
ｉ”に遷移すると、プリチャージラインＰＣが“Ｌｏ”
となり、また、カラム選択信号Ｓ［０］及びワード線Ｗ
Ｌ［０］が”Ｈｉ”となる。
【００６０】プリチャージラインＰＣが“Ｌｏ”になる
ことにより、各ビット線対のプリチャージが終了する。
ことにより、各ビット線対のプリチャージが終了する。
【００６１】カラム選択信号線Ｓ［０］が“Ｈｉ”にな
ることにより、カラムセレクタ１０７を介してカラムビ
ット線対Ｄ［０］／ＤＢ［０］がセンスアンプ１０８及
びライトバッファ１０９に接続される。
ることにより、カラムセレクタ１０７を介してカラムビ
ット線対Ｄ［０］／ＤＢ［０］がセンスアンプ１０８及
びライトバッファ１０９に接続される。
【００６２】また、カラム選択信号線Ｓ［０］が“Ｈ
ｉ”になることにより、反転信号ＳＢ［０］のみが“Ｌ
ｏ”となり、ビット線対Ｄ［０］／ＤＢ［０］に接続さ
れるＳＲＡＭセルに入力される。
ｉ”になることにより、反転信号ＳＢ［０］のみが“Ｌ
ｏ”となり、ビット線対Ｄ［０］／ＤＢ［０］に接続さ
れるＳＲＡＭセルに入力される。
【００６３】これにより、ワード線ＷＬ［０］とビット
線対Ｄ［０］／ＤＢ［０］に接続されるＳＲＡＭセルに
おいては、内部のトランジスタＴｒ３がオン、トランジ
スタＴｒ４がオフとなり、ビット線対Ｄ［０］／ＤＢ
［０］のみに、インバータＩＮＶ１，ＩＮＶ２で構成さ
れるラッチ部に保持されているデータに応じた電位差が
生じる。
線対Ｄ［０］／ＤＢ［０］に接続されるＳＲＡＭセルに
おいては、内部のトランジスタＴｒ３がオン、トランジ
スタＴｒ４がオフとなり、ビット線対Ｄ［０］／ＤＢ
［０］のみに、インバータＩＮＶ１，ＩＮＶ２で構成さ
れるラッチ部に保持されているデータに応じた電位差が
生じる。
【００６４】すると、ラッチ部の接点Ａに“Ｌｏ”デー
タが保持されている場合は、ＳＲＡＭセル１０５のセル
電流Ｉdが、トランジスタＴｒ１及びインバータＩＮＶ
２のオン抵抗Ｒｔｒ１，Ｒｉｎ２を介して流れ、また、
ラッチ部の接点Ｂに“Ｈｉ”データが保持されている場
合は、ＳＲＡＭセル１０５のセル電流Ｉdbが、トランジ
スタＴｒ２及びインバータＩＮＶ１のオン抵抗Ｒｔｒ
２，Ｒｉｐ１を介して流れる。
タが保持されている場合は、ＳＲＡＭセル１０５のセル
電流Ｉdが、トランジスタＴｒ１及びインバータＩＮＶ
２のオン抵抗Ｒｔｒ１，Ｒｉｎ２を介して流れ、また、
ラッチ部の接点Ｂに“Ｈｉ”データが保持されている場
合は、ＳＲＡＭセル１０５のセル電流Ｉdbが、トランジ
スタＴｒ２及びインバータＩＮＶ１のオン抵抗Ｒｔｒ
２，Ｒｉｐ１を介して流れる。
【００６５】また、他のビット線対Ｄ［１：ｉ］／ＤＢ
［１：ｉ］においては、データが読み出されないため、
ほぼプリチャージ時のビット線電位Ｖｐｃが維持され
る。
［１：ｉ］においては、データが読み出されないため、
ほぼプリチャージ時のビット線電位Ｖｐｃが維持され
る。
【００６６】これにより、ワード線ＷＬ０とカラム選択
信号線Ｓ［０］共に接続されるＳＲＡＭセルからのみ、
ビット線対Ｄ［０］／ＤＢ［０］における保持データに
応じた電位差が生じ、センスアンプ１０８を介して出力
データＤOUT［０：ｎ］として出力される。
信号線Ｓ［０］共に接続されるＳＲＡＭセルからのみ、
ビット線対Ｄ［０］／ＤＢ［０］における保持データに
応じた電位差が生じ、センスアンプ１０８を介して出力
データＤOUT［０：ｎ］として出力される。
【００６７】その後、クロック信号ＣＬＫが“Ｈｉ”か
ら“Ｌｏ”に遷移すると、プリチャージラインＰＣが
“Ｈｉ”となり、また、カラム選択信号線Ｓ［０］及び
ワード線ＷＬ［０］が“Ｌｏ”となる。
ら“Ｌｏ”に遷移すると、プリチャージラインＰＣが
“Ｈｉ”となり、また、カラム選択信号線Ｓ［０］及び
ワード線ＷＬ［０］が“Ｌｏ”となる。
【００６８】プリチャージラインＰＣが“Ｈｉ”になる
ことにより、各ビット線対のプリチャージが開始され
る。このとき、各ビット線対Ｄ［０：ｉ］／ＤＢ［０：
ｉ］は、ビット線対間に生じた電位差が等しくかつ、一
定のビット線プリチャージ電位Ｖｐｃとなるように充電
される。しかし、他のビット線対Ｄ［１：ｉ］／ＤＢ
［１：ｉ］においては、ビット線プリチャージ電位Ｖｐ
ｃが維持されるため、プリチャージによる充電がほとん
ど行われない。
ことにより、各ビット線対のプリチャージが開始され
る。このとき、各ビット線対Ｄ［０：ｉ］／ＤＢ［０：
ｉ］は、ビット線対間に生じた電位差が等しくかつ、一
定のビット線プリチャージ電位Ｖｐｃとなるように充電
される。しかし、他のビット線対Ｄ［１：ｉ］／ＤＢ
［１：ｉ］においては、ビット線プリチャージ電位Ｖｐ
ｃが維持されるため、プリチャージによる充電がほとん
ど行われない。
【００６９】カラム選択信号線Ｓ［０］が“Ｌｏ”にな
ることにより、反転信号ＳＢ［０］が“Ｈｉ”になり、
他の“Ｌｏ”レベルの反転信号ＳＢ［１：ｉ］と共にＳ
ＲＡＭセルに入力される。
ることにより、反転信号ＳＢ［０］が“Ｈｉ”になり、
他の“Ｌｏ”レベルの反転信号ＳＢ［１：ｉ］と共にＳ
ＲＡＭセルに入力される。
【００７０】これにより、全てのＳＲＡＭセル１０５に
おいては、内部のトランジスタＴｒ３がオフ、トランジ
スタＴｒ４がオンとなり、ビット線対Ｄ［０：ｉ］／Ｄ
Ｂ［０：ｉ］には、データが読み出されることがなくな
る。
おいては、内部のトランジスタＴｒ３がオフ、トランジ
スタＴｒ４がオンとなり、ビット線対Ｄ［０：ｉ］／Ｄ
Ｂ［０：ｉ］には、データが読み出されることがなくな
る。
【００７１】
【発明の効果】以上説明したように本発明においては、
カラム選択信号によって選択されたセルにおいては、切
替手段によりアクセストランジスタのゲートとワード線
とが接続され、カラム選択信号によって選択されていな
いセルにおいては、切替手段によりアクセストランジス
タのゲートはワード線と接続されず、プルダウンされる
構成としたため、選択されたセルのデータのみがビット
線対に出力されることとなり、動作速度の劣化を抑えな
がらも、非選択ビット線対に要するプリチャージの消費
電力を削減することができる。
カラム選択信号によって選択されたセルにおいては、切
替手段によりアクセストランジスタのゲートとワード線
とが接続され、カラム選択信号によって選択されていな
いセルにおいては、切替手段によりアクセストランジス
タのゲートはワード線と接続されず、プルダウンされる
構成としたため、選択されたセルのデータのみがビット
線対に出力されることとなり、動作速度の劣化を抑えな
がらも、非選択ビット線対に要するプリチャージの消費
電力を削減することができる。
【図１】本発明の半導体記憶装置の実施の一形態を示す
図である。
図である。
【図２】図１に示したＳＲＡＭセルの構成を示す図であ
る。
る。
【図３】図１及び図２に示した半導体記憶装置の動作を
説明するためのタイミングチャートである。
説明するためのタイミングチャートである。
【図４】図２に示したＳＲＡＭの等価回路図である。
【図５】従来のＳＲＡＭを用いた半導体記憶装置の一構
成例を示す図である。
成例を示す図である。
【図６】図５に示したＳＲＡＭセルの構成を示す図であ
る。
る。
【図７】図５に示した半導体記憶装置の動作を説明する
ためのタイミングチャートである。
ためのタイミングチャートである。
【図８】従来の半導体記憶装置の他の構成例を示す図で
ある。
ある。
【図９】図８に示したＳＲＡＭセルの構成を示す図であ
る。
る。
【図１０】図８及び図９に示した半導体記憶装置の動作
を説明するためのタイミングチャートである。
を説明するためのタイミングチャートである。
【図１１】図９に示したＳＲＡＭの等価回路図である。
１００−１〜１００−（ｎ＋１） ブロック １０１ プリチャージデコーダ １０２ ワード線デコーダ １０３ カラムデコーダ １０４ プリチャージ回路 １０５ ＳＲＡＭセル １０７ カラムセレクタ １０８ センスアンプ １０９ ライトバッファ
Claims (6)
- 【請求項１】 複数のワード線と複数のビット線対とに
よってマトリックス状に接続された複数のセルを有し、
前記ビット線対を選択するためのカラム選択信号と前記
ワード線とによって、前記複数のセルのうち、保持デー
タの読み出しが行われるセルが選択される半導体記憶装
置において、 前記複数のセルのそれぞれは、 ゲートが前記ワード線と接続され、オン状態になった場
合に該セルの保持データを前記ビット線対に出力するア
クセストランジスタと、 前記カラム選択信号に基づいて、前記アクセストランジ
スタのゲートを前記ワード線に接続するかプルダウンす
るかを切り替える切替手段とを有することを特徴とする
半導体記憶装置。 - 【請求項２】 請求項１に記載の半導体記憶装置におい
て、 前記切替手段は、前記カラム選択信号の反転信号が入力
され、該反転信号によって、前記アクセストランジスタ
のゲートを前記ワード線に接続するかプルダウンするこ
とを特徴とする半導体記憶装置。 - 【請求項３】 請求項２に記載の半導体記憶装置におい
て、 前記切替手段は、前記反転信号がＬレベルの場合に前記
アクセストランジスタのゲートを前記ワード線に接続
し、前記反転信号がＨレベルの場合に前記アクセストラ
ンジスタのゲートをプルダウンすることを特徴とする半
導体記憶装置。 - 【請求項４】 請求項３に記載の半導体記憶装置におい
て、 前記切替手段は、複数のトランジスタからなることを特
徴とする半導体記憶装置。 - 【請求項５】 請求項４に記載の半導体記憶装置におい
て、 前記切替手段は、 ゲートに前記反転信号が入力され、ソースにワード線が
接続され、ドレインに前記アクセストランジスタのゲー
トが接続された第１のトランジスタと、 ゲートに前記反転信号が入力され、ソースに前記アクセ
ストランジスタのゲートが接続され、ドレインが接地さ
れた第２のトランジスタとを有することを特徴とする半
導体記憶装置。 - 【請求項６】 請求項１乃至５のいずれか１項に記載の
半導体記憶装置において、 前記複数のセルにおける保持データは、前記アクセスト
ランジスタのオン抵抗のみを介して前記ビット線対に出
力されることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11146873A JP2000339971A (ja) | 1999-05-26 | 1999-05-26 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11146873A JP2000339971A (ja) | 1999-05-26 | 1999-05-26 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000339971A true JP2000339971A (ja) | 2000-12-08 |
Family
ID=15417505
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11146873A Pending JP2000339971A (ja) | 1999-05-26 | 1999-05-26 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000339971A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008152724A1 (ja) * | 2007-06-14 | 2008-12-18 | Fujitsu Limited | 半導体記憶装置 |
| US8004879B2 (en) | 2008-08-20 | 2011-08-23 | Renesas Electronics Corporation | Semiconductor memory device |
-
1999
- 1999-05-26 JP JP11146873A patent/JP2000339971A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008152724A1 (ja) * | 2007-06-14 | 2008-12-18 | Fujitsu Limited | 半導体記憶装置 |
| US8004879B2 (en) | 2008-08-20 | 2011-08-23 | Renesas Electronics Corporation | Semiconductor memory device |
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