JP2016512646A - 構成情報を記憶するための予備セクタを有するメモリセルアレイ - Google Patents

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Abstract

セルアレイおよび揮発性ストレージデバイスを含むメモリデバイスが提供される。セルアレイは、複数のワードライン、複数のビットライン、およびセルアレイについての構成情報を記憶するための不揮発性予備ワードラインを含む場合があり、ワードラインとビットラインの選択はメモリセルのアドレスを画定する。揮発性ストレージデバイスはセルアレイに結合される。不揮発性予備ワードラインからの構成情報は、メモリデバイスの電源投入時または初期化時に揮発性ストレージデバイスにコピーされる。

Description

様々な特徴は、メモリデバイスに関し、詳細には、故障したアドレス情報を含む、メモリセルアレイについての構成情報を記憶するための予備セクタを有するメモリセルアレイに関する。
図1は、メモリデバイス用の典型的なセルアレイを示す。一例では、メモリデバイスは、1つまたは複数のセルアレイを含む不揮発性メモリデバイスであり得る。セルアレイ102は、単一のデコーダ103または別々のデコーダからアクセス可能な、第1のセルアレイ101aおよび/または第2のセルアレイ101bを備える場合がある。セルアレイ102は、1つまたは複数のワードライン(WL)104、およびワードライン104と交わる/交差する1つまたは複数のビットライン105、ならびにワードライン104とビットライン105との間の交点に配置され、複数のビット(たとえば、ビットセル当たり1ビット)を記憶することが可能な、電気的書換え可能かつ不揮発性のメモリセル107を備える場合がある。デコーダ103は、入力アドレスを復号し、対応する適切なワードラインとビットライン(たとえば、列と行)を選択する働きをすることができる。すなわち、ワードラインとビットラインの組合せを選択すると、特定のアドレスにあるビットを記憶することが可能になる。セルアレイ102は、ワードライン冗長モジュール106を介してアクセスされる1つまたは複数の冗長ワードライン(RWL)108を使用することによって、故障したワードラインを「修理」する冗長システムを備える場合もある。故障したワードライン109を検出すると、その故障したワードライン109に対応するアドレスは、冗長ワードライン108にマッピングされ、割り当てられ、かつ/またはリダイレクトされる。冗長システムは、セルアレイ102についての故障したアドレス情報を記憶する内部または外部のヒューズブロック110(たとえば、ワンタイムプログラマブルストレージまたは不揮発性ストレージ)、および排他的(EX)ORモジュール112を含む場合もある。EXORモジュール112は、入力アドレス116をヒューズブロック110内の故障したアドレスと比較することができる。セルアレイ102に対する読取り/書込み動作が発生すると、入力アドレス116は、EXORモジュール112に供給される。入力アドレス116がヒューズブロック110内で見出された場合、書込み/読取り動作は、セルアレイ102内の冗長ワードライン(RWL)108にルーティングされる。
図2は、メモリデバイス用の典型的なセルアレイ102が、他の目的でヒューズブロック202a、202b、および202cを使用する場合もあることを示す。適正なメモリデバイスの動作の場合、チップ識別子、タイミングトリミング、および/または電圧トリミングなどの特定の情報が必要とされる。そのような情報は、しばしばメモリデバイスの内部および/または外部のヒューズブロックに記憶される。故障したアドレス情報(たとえば、行/列および/またはIO修理)に加えて、追加のヒューズブロック202a、202b、および202cは、(a)チップ識別子(ID)情報、(b)タイミングおよび/もしくは電圧/電流のオプション、ならびに/または(c)他の機能的なオプションを記憶する働きをすることができる。
メモリデバイスとともに内部または外部のヒューズブロックを使用することは、いくつかの問題を有する。たとえば、(たとえば、セルアレイと同じ半導体ダイ上の)内部ヒューズブロックは、ヒューズブロックが比較的大きいので、チップサイズを増大させる。(たとえば、同じ基板またはパッケージ上の)外部ヒューズブロックを使用して、故障したアドレス情報を記憶することは、外部ヒューズブロックからセルアレイへの信号バスを必要とする。
その結果、メモリデバイス内のセルアレイとともにヒューズブロックを使用することに対する代替案が必要になる。
第1の特徴によれば、セルアレイ、およびセルアレイに結合された揮発性メモリストレージを備えるメモリデバイスが提供される。セルアレイは、(a)複数のワードライン、(b)複数のビットライン、(c)セルアレイについての構成情報を記憶するための不揮発性予備ワードライン、および/または(d)複数のワードラインから故障したワードラインを交換するためにマッピングされる冗長ワードラインを含む場合があり、ワードラインとビットラインの選択はメモリセルのアドレスを画定する。揮発性ストレージデバイス(たとえば、1つまたは複数の揮発性フリップフロップ)は、メモリデバイスの電源投入時または初期化時に、揮発性ストレージデバイスにコピーされる不揮発性予備ワードラインからの構成情報であってもよい。いくつかの実装形態では、揮発性ストレージデバイスは、(たとえば、同じ半導体ダイまたは半導体パッケージ内の)セルアレイの一部として統合される場合がある。
一例では、不揮発性予備ワードラインは、(a)複数のワードラインからの故障したワードラインのアドレス、(b)複数のワードラインとビットラインからの故障したメモリセルのアドレス、および/または(c)複数のワードラインからの故障したワードラインとセルアレイ内の冗長ワードラインとの間のマッピングもしくはリダイレクションのうちの少なくとも1つに関係する情報を記憶することができる。
一例では、セルアレイについての構成情報は、(a)セルアレイ用のチップ識別子、(b)セルアレイについてのタイミングトリミング情報、および/または(c)セルアレイについての電圧トリミング情報のうちの少なくとも1つを含む場合がある。
一実装形態では、不揮発性予備ワードラインは、複数のワードラインから別々にアクセス可能な、セルアレイ内の予備セクタの一部であり得る。不揮発性予備ワードラインは、(a)読取り専用不揮発性ストレージおよび/または(b)ワンタイムプログラマブルストレージを実現することができる。セルアレイは不揮発性ストレージデバイスであり得る(たとえば、複数のワードラインが不揮発性ストレージである)。
メモリデバイスは、セルアレイに結合され、(a)電源投入イベント時もしくは転送コマンド時に不揮発性予備ワードラインから構成情報を読み取ること、(b)揮発性ストレージデバイスの中に構成情報を記憶すること、および/または(c)構成情報を使用してセルアレイへのアクセスを構成することを行うように構成された、制御回路を含む場合もある。
第2の特徴は、メモリセルアレイの予備セクタ内にメモリセルアレイについての構成情報を記憶するための方法を提供する。セルアレイは、(a)複数のワードライン、(b)複数のビットライン、および/または(c)不揮発性予備ワードラインを含んで形成される場合があり、ワードラインとビットラインの選択はメモリセルのアドレスを画定する。不揮発性予備ワードラインは、複数のワードラインから別々にアクセス可能な、セルアレイ内の予備セクタの一部であり得る。セルアレイについての構成情報は、(たとえば、メモリセルアレイの製造中またはテスト時に)不揮発性予備ワードラインに記憶することができる。セルアレイについての構成情報は、(a)セルアレイ用のチップ識別子、(b)セルアレイについてのタイミングトリミング情報、および/または(c)セルアレイについての電圧トリミング情報のうちの少なくとも1つを含む場合がある。
揮発性ストレージデバイスは、形成され、セルアレイに結合される場合もある。不揮発性予備ワードラインからの構成情報は、メモリデバイスの電源投入時または初期化時に、揮発性ストレージデバイスにコピーすることができる。複数のワードラインは、ワードライン内の1つまたは複数の故障したアドレスを確認するために、製造段階の間にテストされる場合がある。結果として、故障したアドレスは、不揮発性予備ワードライン内の構成情報の一部として記憶することができる。
冗長ワードラインもセルアレイの一部として形成される場合があり、冗長ワードラインは、複数のワードラインから故障したワードラインを交換するためにマッピングされる。不揮発性予備ワードラインは、(a)複数のワードラインからの故障したワードラインのアドレス、(b)複数のワードラインとビットラインからの故障したメモリセルのアドレス、および/または(c)複数のワードラインからの故障したワードラインとセルアレイ内の冗長ワードラインとの間のマッピングもしくはリダイレクションのうちの少なくとも1つに関係する情報を記憶することができる。
別の特徴は、セルアレイ、揮発性メモリストレージ、および制御回路を備えるメモリデバイスを提供する。セルアレイは、(a)複数のワードライン、(b)複数のビットライン、および/または(c)セルアレイについての構成情報を含んでいる不揮発性予備ワードラインを含む場合があり、ワードラインとビットラインの選択はメモリセルのアドレスを画定する。揮発性ストレージデバイスは、セルアレイに結合される場合がある。制御回路は、セルアレイに結合される場合があり、(a)電源投入イベント時もしくは転送コマンド時に不揮発性予備ワードラインから構成情報を読み取ること、(b)揮発性ストレージデバイスに構成情報を記憶すること、および/または(c)構成情報を使用してセルアレイへのアクセスを構成することを行うように構成される場合がある。
セルアレイは、複数のワードラインから故障したワードラインを交換するためにマッピングされる冗長ワードラインをさらに含む場合がある。不揮発性予備ワードラインは、(a)複数のワードラインからの故障したワードラインのアドレス、(b)複数のワードラインとビットラインからの故障したメモリセルのアドレス、および/または(c)複数のワードラインからの故障したワードラインとセルアレイ内の冗長ワードラインとの間のマッピングもしくはリダイレクションのうちの少なくとも1つに関係する情報を記憶することができる。一実装形態では、セルアレイは不揮発性ストレージデバイスであり得るし、たとえば、不揮発性予備ワードラインは、読取り専用不揮発性ストレージまたはワンタイムプログラマブルストレージを実現することができる。
さらに別の特徴は、メモリセルアレイの予備セクタ内のメモリセルアレイについての構成情報を使用するための方法を提供する。構成情報は、電源投入イベント時または転送コマンド時に、メモリセルアレイ内の不揮発性予備ワードラインから読み取ることができる。構成情報は、揮発性ストレージデバイスに記憶することができる。構成情報は、次いで、メモリセルアレイへのアクセスを構成するために使用される場合がある。不揮発性予備ワードラインは、(a)複数のワードラインからの故障したワードラインのアドレス、(b)複数のワードラインとビットラインからの故障したメモリセルのアドレス、および/または(c)複数のワードラインからの故障したワードラインとセルアレイ内の冗長ワードラインとの間のマッピングもしくはリダイレクションのうちの少なくとも1つに関係する情報を記憶することができる。構成情報を使用してメモリセルアレイへのアクセスを構成することは、(a)セルアレイ上の読取りまたは書込みの動作用の入力アドレスを受信すること、(b)入力アドレスが故障したワードラインもしくは故障したメモリセルに対応するかどうかを判定すること、および/または(c)入力アドレスが故障したワードラインもしくは故障したメモリセルに対応する場合、メモリセルアレイ内の冗長ワードラインに読取りまたは書込みの動作をリダイレクトすることを含む場合がある。一例では、セルアレイについての構成情報は、(a)セルアレイ用のチップ識別子、(b)セルアレイについてのタイミングトリミング情報、および/または(c)セルアレイについての電圧トリミング情報のうちの少なくとも1つを含む場合がある。
様々な特徴、性質、および利点は、図面と併用して下記の発明を実施するための形態から明らかになる場合があり、図面の中で、同様の参照文字は全体を通して同様に識別する。
メモリデバイス用の典型的なセルアレイを示す図である。 メモリデバイス用の典型的なセルアレイが他の目的でヒューズブロックを使用する場合もあることを示す図である。 1つまたは複数の予備ワードラインおよび/または目的固有ワードラインを有する予備セクタを含む、1つまたは複数のセルアレイを有するメモリデバイスを示す図である。 予備セクタ内への情報のストレージを示す図である。 セルアレイ内の目的固有セクタから揮発性ストレージデバイスに情報を転送するプロセスを示す図である。 揮発性ストレージデバイスの中にコピーされた情報を使用する通常の読取り/書込み動作を示す図である。 不揮発性ストレージの予備セクタで構成された複数のメモリセルアレイを備える、半導体メモリデバイスの一例を示すブロック図である。 メモリセルアレイについての構成情報を記憶するための不揮発性ストレージの予備セクタを含む、複数のメモリセルアレイを含むメモリデバイスを製造するための方法を示す図である。 メモリセルアレイの予備セクタ内のメモリセルアレイについての構成情報を使用するための方法を示す図である。 メモリデバイスを含む場合がある様々な電子デバイスを示す図である。
以下の説明では、本開示の様々な態様の完全な理解を提供するために具体的な詳細が与えられる。しかしながら、態様はこれらの具体的な詳細なしに実践され得ることが当業者によって理解されるであろう。たとえば、態様が不要な詳細で不明瞭になることを回避するために、回路はブロック図で示される場合がある。他の場合には、本開示の態様を不明瞭にしないために、よく知られている回路、構造、および技法は、詳細に示されない場合がある。
概要
少なくとも1つの特徴は、セルアレイについての構成情報を記憶するために使用される1つまたは複数のワードラインの予備セクタを有するメモリセルアレイを備える、不揮発性メモリデバイスに関する。一例では、構成情報は、不揮発性メモリデバイスの製造段階および/または製造後のテスト段階の間に、セルアレイの予備セクタに記憶することができる。たとえば、セルアレイおよび/または不揮発性メモリデバイスの製造時に、セルアレイのデータセクタは、任意の欠陥のあるワードラインの存在を識別するためにテストされる場合がある。任意の欠陥のあるワードラインが識別された場合、故障したワードライン用のアドレスは予備セクタの中に記憶される。加えて、セルアレイは、故障したワードラインを修理/交換するために使用される1つまたは複数の冗長ワードラインを含む場合がある。その結果、対応する修理/交換ワードラインのアドレスも、予備セクタに記憶することができる。加えて、セルアレイに対応する1つまたは複数のチップ識別子も、予備セクタに記憶することができる。タイミングトリミングおよび/または電圧トリミングなどの他のセルアレイ固有の構成情報も、この予備セクタに記憶することができる。いくつかの実装形態では、予備セクタ内のワードラインは、ワンタイムプログラマブル(OTP)であり得るし、かつ/または不揮発性メモリデバイスの通常動作の間に書き込まれない場合がある。
予備セクタ内の1つまたは複数のワードラインは、メモリデバイスの電源投入時または初期化時に読み取られ、そこに以前記憶された構成情報は、外部揮発性ストレージ(たとえば、フリップフロップデバイス)にコピーされ、そこからメモリデバイスおよび/またはセルアレイを構成するために使用される場合がある。
統合された予備ストレージを有する例示的なメモリセルアレイ
図3は、1つまたは複数の予備ワードラインおよび/または目的固有ワードラインを有する予備セクタを含む、1つまたは複数のセルアレイ302を有するメモリデバイス300を示す。セルアレイ302は、単一のデコーダ314または別々のデコーダからアクセス可能な、第1のセルアレイ301aおよび/または第2のセルアレイ301bを備える場合がある。セルアレイ302は、1つまたは複数のワードライン(WL)304、およびワードライン304と交わる/交差する1つまたは複数のビットライン305、ならびにワードライン304とビットライン305との間の交点/交差点に配置され、複数のビット(たとえば、ビットセル当たり1ビット)を記憶することが可能な、電気的書換え可能かつ不揮発性のメモリセル307を備える場合がある。デコーダ314は、入力アドレスを復号し、対応する適切なワードラインとビットライン(たとえば、列と行)を選択する働きをすることができる。すなわち、ワードラインとビットラインの組合せを選択すると、特定のアドレスにあるビットを記憶することが可能になる。セルアレイ302は、ワードライン冗長モジュール/回路318を介してアクセスされる1つまたは複数の冗長ワードライン(RWL)308を使用することによって、故障したワードラインを「修理」する冗長システムを備える場合もある。故障したワードライン309を検出すると、その故障したワードライン309に対応するアドレスは、冗長ワードライン308にマッピングされ、割り当てられ、かつ/またはリダイレクトされる。
1つまたは複数の予備セクタ311がセルアレイ302に追加されており、各予備セクタ311は、1つまたは複数の予備/目的固有ワードライン306を含む場合がある。セルアレイ302は、1つまたは複数の予備セクタ311内の予備ワードライン(RSVWL)306にアクセスする働きをするワードライン予備モジュール/回路316を含む場合がある。予備/目的固有ワードライン306は、場合によってはヒューズブロックに記憶されているはずの情報(たとえば、故障/修理アドレス情報、チップID、タイミング/電圧/電流トリミングビット/情報)を記憶する働きをすることができる。従来技術の手法で使用されるヒューズブロックは、半導体ダイ、半導体基板、または半導体パッケージ上で占めるエリアがより小さい、揮発性ストレージデバイス310および312(たとえば、フリップフロップ)と交換されている。セルアレイ302ならびに揮発性ストレージデバイス310および312は、セルアレイ302と同じ半導体ダイ、半導体デバイス、またはチップの中に統合される場合がある。
一例では、メモリデバイス300は不揮発性メモリデバイスであり得る。セルアレイ302に固有の構成情報は、メモリデバイスの製造段階および/または製造後のテスト段階の間に、セルアレイ302の予備セクタ311に記憶することができる。たとえば、1つもしくは複数のセルアレイ302および/またはメモリデバイス300の製造時に、セルアレイ302のデータセクタ317は、任意の欠陥のあるワードライン309の存在を識別するためにテストされる場合がある。任意の欠陥のあるワードラインが識別された場合、故障したワードライン309用のアドレスは予備セクタ311の中に記憶される。加えて、セルアレイ302は、故障したワードライン309を修理/交換するために使用される1つまたは複数の冗長ワードライン308を含む場合がある。その結果、対応する修理/交換ワードラインのアドレスも、予備ワードライン306によって予備セクタ311に記憶することができる。加えて、セルアレイに対応する1つまたは複数のチップ識別子も、予備セクタに記憶することができる。タイミングトリミングおよび/または電圧トリミングなどの他のセルアレイ固有の構成情報も、この予備セクタ311に記憶することができる。いくつかの実装形態では、予備セクタ311内の予備ワードライン306は、ワンタイムプログラマブル(OTP)であり得るし、かつ/または不揮発性メモリデバイスの通常動作の間に書き込まれない場合がある。
予備セクタ311がアクセスする間(たとえば、転送/読取り/書込みモード)、メモリデバイス300の電源投入後、予備/目的固有ワードライン(RSVWL)306に記憶された情報の一部またはすべては、揮発性ストレージデバイス310および312の中に転送/コピーされる場合がある。揮発性ストレージデバイス310および/または312は、その中の情報を読み取るために(たとえば、メモリコントローラまたは制御ブロック322などによって)アクセスされ、1つまたは複数のセルアレイ302を構成するために使用される場合がある。そのような「通常動作」は、メモリデバイス300が回路板上に配置、設置、もしくは固定され、かつ/または製造段階および/もしくはテスト段階の後、処理回路に電気的に結合されると、発生する場合がある。
一例では、対応するワードラインにアクセスして(たとえば、読取りまたは書込みの動作を実行する)目的で入力アドレス324を受信すると、排他的OR(EXOR)モジュール/回路326は、(たとえば、揮発性ストレージデバイス310内の)1つまたは複数の故障したアドレスに対して入力アドレス324を検査して、入力アドレスが(たとえば、冗長ワードライン上の)異なるアドレスにマッピングまたはリダイレクトされているかどうかを判定することができる。そうである場合、ワードライン冗長モジュール/回路318が有効にされ、動作(たとえば、読取り/書込み)は、故障したアドレス(たとえば、故障したワードライン309)を交換するためにマッピングまたは割当てされた冗長ワードライン308を対象とする。
図4〜図6は、セルアレイの動作用に、外部揮発性ストレージと併用してセルアレイ内の予備セクタを使用するプロセスを示す。
図4は、予備セクタ311内への情報のストレージを示す。最初に、セルアレイ302についての構成情報(たとえば、故障/修理アドレス、チップID、タイミング/電圧トリミングなど)が取得される。たとえば、これは、データセクタ317内のワードラインをテストすることによって取得され、かつ/または(たとえば、プリント回路板へのメモリデバイス300の設置前の)製造/テスト段階の間に指定される場合がある。次いで、予備セクタ311の予備ワードライン306へのアクセスが、ワードライン予備モジュール/回路316を介して有効にされる場合がある。次いで、データ入力経路328および/または330を経由する通常書込みサイクルを介して、情報が予備/目的固有ワードライン306の中に書き込まれる場合がある。
図5は、セルアレイ内の目的固有セクタから揮発性ストレージデバイスに情報を転送するプロセスを示す。(たとえば、メモリデバイスの電力サイクルの後)外部コマンドを受信すると、ワードライン修理/予備モジュール316は、修理/予備/目的固有ワードライン309をアクティブ化し、それらに記憶された情報は、(たとえば、ローカルのデータ経路を経由して)揮発性ストレージデバイス310および312に転送される。このサイクルは、たとえば、新しい電源投入シーケンスまたは転送コマンドの実行が発生したときはいつでも、実行される場合がある。そのような転送コマンドは、たとえば、制御ブロック322を介して、ワードライン予備モジュール/回路316を有効にするために送信される場合があり、次いで、予備ワードライン306内の情報は、揮発性ストレージデバイス310および/または312にコピー/転送される。
図6は、揮発性ストレージデバイスの中にコピーされた情報を使用する通常の読取り/書込み動作を示す。一例では、揮発性ストレージデバイス310および312は、故障/修理アドレス情報を(310に)記憶し、チップID情報、セルアレイについてのタイミングトリミングビットを(312に)記憶し、セルアレイについての電圧トリミングビットを(312に)記憶するために使用されている。たとえば、揮発性ストレージデバイスA310内の修理/交換アドレスは、(データセクタ317内のワードライン309からの)そのようなアドレスが、冗長ワードライン308にマッピング/割当てされているかどうかについて判定を行うために、入力アドレス324と比較される場合がある。一致が見出された場合、次いで、ワードライン冗長モジュール/回路318が有効にされ、対応する冗長ワードライン308は、対応するデータの読取り/書込み動作のためにアクセスされる。
同様に、揮発性ストレージデバイスB312の中にコピーされる場合があるセルアレイ302についてのタイミングトリミングビットは、次いで、セルアレイ302へのアクセスを構成するために使用される場合がある。同じく、揮発性ストレージデバイスB312の中にコピーされる場合があるセルアレイ302についての電圧トリミングビットは、次いで、セルアレイ302用の1つまたは複数の電圧調整器602を構成するために使用される場合がある。
いくつかの実装形態では、セルアレイ302によって実装されるメモリタイプは、不揮発性(たとえば、フラッシュメモリ、強誘電体RAM、ワンタイムプログラマブルストレージ、読取り専用メモリ)であり得る。一例では、データセクタ317内のワードライン304(および冗長ワードライン308)は、揮発性メモリストレージを実装する場合があり、同時に予備セクタ311(予備ワードライン306)は、不揮発性メモリストレージを実装する場合がある。別の例では、データセクタ317内のワードライン304(および冗長ワードライン308)ならびに予備セクタ311(たとえば、予備ワードライン306)は、すべて不揮発性メモリストレージを実装する場合がある。
メモリデバイス300が、たとえばフラッシュメモリデバイスである場合には、通常動作の間、データは、セルアレイ302のワードライン304(および/または冗長ワードライン308)から読み取り、ワードライン304(および/または冗長ワードライン308)に書き込むことができる。しかしながら、予備セクタ311(ワードライン306)内の構成情報は、読取り専用であり得るので、上書きすることができない。ワードライン予備モジュール/回路316は、予備セクタ311へのアクセスを制限する働きをすることができ、その結果、予備ワードライン306への書込み動作を制限または防止することができる。
メモリデバイス300が、ワンタイムプログラマブルストレージデバイスおよび/または読取り専用メモリデバイスである場合には、製造プロセスまたは流通前プロセスの間、データはワードライン304の中に書き込むことができ、さらに、セルアレイ302への書込み動作は無効にされる場合がある。そのような状況では、ワードライン304の故障は、そのような製造プロセスまたは流通前プロセスの間に検出することができ、冗長ワードライン308は、そのような故障したワードラインを交換するために使用される。別の実装形態では、ワードライン304全体を冗長ワードライン308と交換するのではなく、ワードライン304内の特定の故障したアドレス(たとえば、列と行)を識別することができ、メモリアドレスおよび対応する冗長アドレスが、冗長ワードライン308内で使用される。次いで、そのような故障したアドレスおよび/または修理アドレスのマッピング情報は、予備セクタ311に記憶される場合がある。
一例では、メモリデバイス300は、製造中にテストされる場合がある1つまたは複数のセルアレイ302を備え、故障した/欠陥のあるワードライン(またはアドレス)が識別される場合がある。その時点で、故障したワードライン309(または故障したアドレス)と冗長ワードライン308(修理アドレス)との間のマッピングおよびそのような情報は、(1つまたは複数の修理ワードライン309内の)目的固有セクタ308に記憶される。
図7は、不揮発性ストレージの予備セクタで構成された複数のメモリセルアレイ704a〜dを備える、半導体メモリデバイス702の一例を示すブロック図である。メモリデバイス702は、複数のメモリセルアレイ704a〜dとの間の通信を管理する制御ブロック706を含む場合がある。デコーダ708は、セルアレイ704a〜d内のアドレスを識別して、そのようなアドレスにデータを書き込み、かつ/またはそのようなアドレスからデータを読み取る働きをする。各セルアレイ704a〜dは、図3〜図6に示されたような動作をするように構成される場合があり、セルアレイについての構成情報を記憶するための予備セクタ(不揮発性メモリまたはワンタイム書込み可能メモリ)を含む場合がある。この構成情報は、メモリデバイス702の電源投入時または転送コマンドの受信時に、揮発性ストレージデバイス710にコピーされる。揮発性ストレージデバイス710から、構成情報は、チップ識別子、および/またはセルアレイ704a〜dについての電圧/タイミングトリミングとして、セルアレイ内の故障したアドレスを交換するために使用される場合がある。
図8は、メモリセルアレイについての構成情報を記憶するための不揮発性ストレージの予備セクタを含む、複数のメモリセルアレイを含むメモリデバイスを製造するための方法を示す。セルアレイは、複数のワードライン、複数のビットライン、および不揮発性予備ワードラインを含んで形成され、ワードラインとビットラインの選択はメモリセルのアドレスを画定する802。冗長ワードラインもセルアレイの一部として形成される場合があり、冗長ワードラインは、複数のワードラインから故障したワードラインを交換するためにマッピングされる804。チップ識別子、故障したアドレス、修理アドレス、タイミング/電圧トリミングなどの、セルアレイについての構成情報が取得される806。たとえば、複数のワードラインは、ワードライン内の1つまたは複数の故障したアドレスを確認するために、製造段階の間にテストされる場合がある。次いで、セルアレイについての構成情報(たとえば、故障したアドレスなど)は、不揮発性予備ワードラインに記憶される場合がある808。セルアレイに結合された揮発性ストレージデバイスが形成される場合もある810。構成情報は、電源投入イベント時または転送コマンド時に、予備ワードラインから揮発性ストレージにコピーまたは転送される場合がある812。
図9は、メモリセルアレイの予備セクタ内のメモリセルアレイについての構成情報を使用するための方法を示す。構成情報は、電源投入イベント時または転送コマンド時に、メモリセルアレイ内の不揮発性予備ワードラインから読み取られる902。構成情報は、次いで、揮発性ストレージデバイスに記憶される904。ここで、構成情報は、次いで、メモリセルアレイへのアクセスを構成するために使用される場合がある906。
一例では、構成情報を使用してメモリセルアレイへのアクセスを構成することは、(a)セルアレイ上の読取りまたは書込みの動作用の入力アドレスを受信すること、(b)入力アドレスが故障したワードラインもしくは故障したメモリセルに対応するかどうかを判定すること、および/または(c)入力アドレスが故障したワードラインもしくは故障したメモリセルに対応する場合、メモリセルアレイ内の冗長ワードラインに読取りまたは書込みの動作をリダイレクトすることを含む。
図10は、メモリデバイス1000を含む場合がある様々な電子デバイスを示す。メモリデバイス1000は、図3、図4、図5、図6、図7、図8、および/または図9に関して上述された、メモリデバイス300、702のうちのいずれか1つであり得る。たとえば、モバイル電話1002、ラップトップコンピュータ1004、および固定位置端末1006は、メモリデバイス1000を含む場合がある。図10に示されたデバイス1002、1004、1006は、例にすぎない。他の電子デバイスも、限定はしないが、ハンドヘルドパーソナル通信システム(PCS)ユニット、携帯情報端末などのポータブルデータユニット、GPS対応デバイス、ナビゲーションデバイス、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、メータ読取り機器などの固定位置データユニット、またはデータもしくはコンピュータ命令を記憶するか、もしくは取り出す任意の他のデバイス、またはそれらの任意の組合せを含むメモリデバイス1000を特徴とする場合がある。
図3、図4、図5、図6、図7、図8、図9、および/または図10に示された構成要素、ステップ、特徴、および/または機能のうちの1つまたは複数は、単一の構成要素、ステップ、特徴、もしくは機能に再構成され、かつ/もしくは組み合わされるか、または、いくつかの構成要素、ステップ、もしくは機能で具現化される場合がある。本発明から逸脱することなしに、さらなる要素、構成要素、ステップ、および/または機能が追加される場合もある。
図に示された構成要素、ステップ、特徴、および/または機能のうちの1つまたは複数は、単一の構成要素、ステップ、特徴、もしくは機能に再構成され、かつ/もしくは組み合わされ、または、いくつかの構成要素、ステップ、もしくは機能で具現化される場合がある。本明細書で開示された新規の特徴から逸脱することなく、さらなる要素、構成要素、ステップ、および/または機能が追加される場合もある。図に示された装置、デバイス、および/または構成要素は、図に記載された方法、特徴、またはステップのうちの1つまたは複数を実行するように構成される場合がある。本明細書に記載された新規のアルゴリズムはまた、ソフトウェアに効率的に実装されてもよく、かつ/またはハードウェアに組み込まれてもよい。
「例示的」という言葉は、「例、事例、または例示として機能すること」を意味するように本明細書で使用される。「例示的」として本明細書に記載されたいかなる実装形態または態様も、必ずしも本開示の他の態様よりも好ましいか、または有利なものと解釈されるべきではない。同様に、「態様」という用語は、本開示のすべての態様が、説明された特徴、利点、または動作モードを含むことを必要としない。「結合された」という用語は、2つのオブジェクト間の直接または間接の結合を指すように本明細書で使用される。たとえば、オブジェクトAがオブジェクトBに物理的に接触し、オブジェクトBがオブジェクトCに接触する場合、オブジェクトAとオブジェクトCは、互いに直接物理的に接触していない場合でも、やはり互いに結合されていると考えることができる。
また、実施形態は、フローチャート、フロー図、構造図、またはブロック図として描写されるプロセスとして記載される場合があることに留意されたい。フローチャートは動作を逐次プロセスとして記載する場合があるが、動作の多くは並行してまたは同時に実行することができる。加えて、動作の順序は並び替えることができる。プロセスは、その動作が完了したときに終了する。プロセスは、方法、関数、手順、サブルーチン、サブプログラムなどに対応する場合がある。処理が関数に対応する場合、その終了は、関数が呼出し関数またはメイン関数に戻ることに対応する。
その上、記憶媒体は、読出し専用メモリ(ROM)、ランダムアクセスメモリ(RAM)、磁気ディスク記憶媒体、光記憶媒体、フラッシュメモリデバイス、および/または情報を記憶するための他の機械可読媒体を含む、データを記憶するための1つまたは複数のデバイスを表す場合がある。「機械可読媒体」または「機械可読記憶媒体」という用語は、限定はしないが、ポータブルまたは固定のストレージデバイス、光ストレージデバイス、ワイヤレスチャネル、ならびに、命令および/またはデータを記憶、含有または搬送することが可能な様々な他の媒体を含む。
さらに、実施形態は、ハードウェア、ソフトウェア、ファームウェア、ミドルウェア、マイクロコード、またはそれらの任意の組合せによって実装される場合がある。ソフトウェア、ファームウェア、ミドルウェア、またはマイクロコードに実装されるとき、必要なタスクを実行するプログラムコードまたはコードセグメントは、記憶媒体または他のストレージなどの機械可読媒体に記憶される場合がある。プロセッサは必要なタスクを実行することができる。コードセグメントは、手順、関数、サブプログラム、プログラム、ルーチン、サブルーチン、モジュール、ソフトウェアパッケージ、クラス、または命令、データ構造、もしくはプログラムステートメントの任意の組合せを表す場合がある。コードセグメントは、情報、データ、引数、パラメータ、またはメモリ内容をパスおよび/または受信することによって、別のコードセグメントまたはハードウェア回路に結合される場合がある。情報、引数、パラメータ、データなどは、メモリ共有、メッセージパッシング、トークンパッシング、ネットワーク送信などを含む任意の適切な手段を介して、パスされ、転送され、または送信される場合がある。
本明細書で開示された例に関して記載された、様々な例示的な論理ブロック、モジュール、回路(たとえば、処理回路)、要素、および/または構成要素は、汎用プロセッサ、デジタル信号プロセッサ(DSP)、特定用途向け集積回路(ASIC)、フィールドプログラマブルゲートアレイ(FPGA)もしくは他のプログラマブル論理構成要素、個別ゲートもしくはトランジスタ論理、個別ハードウェア構成要素、または本明細書に記載された機能を実行するように設計されたそれらの任意の組合せで、実装または実行される場合がある。汎用プロセッサはマイクロプロセッサであり得るが、代替として、プロセッサは任意の従来のプロセッサ、コントローラ、マイクロコントローラ、または状態機械であり得る。プロセッサはまた、コンピューティング構成要素の組合せ、たとえば、DSPとマイクロプロセッサとの組合せ、いくつかのマイクロプロセッサ、DSPコアと連携する1つもしくは複数のマイクロプロセッサ、または任意の他のそのような構成として実装される場合がある。
本明細書で開示された例に関して記載された方法またはアルゴリズムは、直接ハードウェアに、プロセッサによって実行可能なソフトウェアモジュールに、または両方の組合せに、処理ユニット、プログラミング命令、または他の指示の形態で具現化される場合があり、単一のデバイスに含まれるか、または複数のデバイスにわたって分散される場合がある。ソフトウェアモジュールは、RAMメモリ、フラッシュメモリ、ROMメモリ、EPROMメモリ、EEPROMメモリ、レジスタ、ハードディスク、リムーバブルディスク、CD-ROM、または当技術分野で知られている任意の他の形態の記憶媒体に存在する場合がある。記憶媒体は、プロセッサがその記憶媒体から情報を読み取り、かつその記憶媒体に情報を書き込むことができるように、プロセッサに結合される場合がある。代替として、記憶媒体はプロセッサと一体であり得る。
本明細書で開示された実施形態に関して記載された、様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムステップは、電子ハードウェア、コンピュータソフトウェア、または両方の組合せとして実装される場合があることを当業者はさらに諒解されよう。ハードウェアおよびソフトウェアのこの互換性を明確に示すために、様々な例示的な構成要素、ブロック、モジュール、回路、およびステップが、概してそれらの機能性に関して上述されている。そのような機能性がハードウェアとして実装されるか、またはソフトウェアとして実装されるかは、特定の適用例および全体的なシステムに課される設計制約に依存する。
本明細書に記載された本発明の様々な特徴は、本発明から逸脱することなく、様々なシステムに実装することができる。本開示の上記の態様は例にすぎず、本発明を限定するものと解釈されるべきではないことに留意されたい。本開示の態様の説明は、例示的なものであり、特許請求の範囲を限定するものではない。したがって、本教示は、他のタイプの装置、ならびに多くの代替形態、変更形態、および変形形態に容易に適用され得ることが当業者には明らかであろう。
101a 第1のセルアレイ
101b 第2のセルアレイ
102 セルアレイ
103 デコーダ
104 ワードライン(WL)
105 ビットライン
106 ワードライン冗長モジュール
107 電気的書換え可能かつ不揮発性のメモリセル
108 冗長ワードライン(RWL)
109 故障したワードライン
110 ヒューズブロック
112 排他的(EX)ORモジュール
116 入力アドレス
202a ヒューズブロック
202b ヒューズブロック
202c ヒューズブロック
300 メモリデバイス
301a 第1のセルアレイ
301b 第2のセルアレイ
302 セルアレイ
304 ワードライン(WL)
305 ビットライン
306 予備ワードライン(RSVWL)
307 電気的書換え可能かつ不揮発性のメモリセル
308 冗長ワードライン(RWL)
309 故障したワードライン
310 揮発性ストレージデバイスA
311 予備セクタ
312 揮発性ストレージデバイスB
314 デコーダ
316 ワードライン予備モジュール/回路
317 データセクタ
318 ワードライン冗長モジュール/回路
322 制御ブロック
324 入力アドレス
326 排他的OR(EXOR)モジュール/回路
328 データ入力経路
330 データ入力経路
602 電圧調整器
702 半導体メモリデバイス
704a メモリセルアレイ
704b メモリセルアレイ
704c メモリセルアレイ
704d メモリセルアレイ
706 制御ブロック
708 デコーダ
710 揮発性ストレージデバイス
1000 メモリデバイス
1002 モバイル電話
1004 ラップトップコンピュータ
1006 固定位置端末

Claims (37)

  1. 複数のワードライン、
    複数のビットラインであって、ワードラインとビットラインの選択がメモリセルのアドレスを画定する、複数のビットライン、および
    前記セルアレイについての構成情報を記憶するための不揮発性予備ワードライン
    を含む、セルアレイと、
    前記セルアレイに結合された揮発性ストレージデバイスであり、前記不揮発性予備ワードラインからの前記構成情報が、前記メモリデバイスの電源投入時または初期化時に前記揮発性ストレージデバイスにコピーされる、揮発性ストレージデバイスと
    を備える、メモリデバイス。
  2. 前記セルアレイが、
    前記複数のワードラインから故障したワードラインを交換するためにマッピングされる冗長ワードライン
    をさらに含む、請求項1に記載のメモリデバイス。
  3. 前記不揮発性予備ワードラインが、
    前記複数のワードラインからの故障したワードラインのアドレス、
    前記複数のワードラインとビットラインからの故障したメモリセルのアドレス、ならびに/または
    前記複数のワードラインからの故障したワードラインと前記セルアレイ内の冗長ワードラインとの間のマッピングもしくはリダイレクション
    のうちの少なくとも1つに関係する情報を記憶する、請求項1に記載のメモリデバイス。
  4. 前記セルアレイについての前記構成情報が、
    前記セルアレイ用のチップ識別子、
    前記セルアレイについてのタイミングトリミング情報、および
    前記セルアレイについての電圧トリミング情報
    のうちの少なくとも1つを含む、請求項1に記載のメモリデバイス。
  5. 前記不揮発性予備ワードラインが、読取り専用不揮発性ストレージを実現する、請求項1に記載のメモリデバイス。
  6. 前記不揮発性予備ワードラインが、ワンタイムプログラマブルストレージを実現する、請求項1に記載のメモリデバイス。
  7. 前記セルアレイが不揮発性ストレージデバイスである、請求項1に記載のメモリデバイス。
  8. 前記複数のワードラインが不揮発性ストレージである、請求項1に記載のメモリデバイス。
  9. 前記不揮発性予備ワードラインが、前記複数のワードラインから別々にアクセス可能な、前記セルアレイ内の予備セクタの一部である、請求項1に記載のメモリデバイス。
  10. 前記揮発性ストレージデバイスが、1つまたは複数の揮発性フリップフロップを含む、請求項1に記載のメモリデバイス。
  11. 前記揮発性ストレージデバイスが、前記セルアレイの一部として統合される、請求項1に記載のメモリデバイス。
  12. 前記セルアレイおよび揮発性ストレージデバイスが、同じ半導体ダイまたは半導体パッケージ上にある、請求項1に記載のメモリデバイス。
  13. 前記セルアレイに結合された制御回路をさらに備え、前記制御回路が、
    電源投入イベント時または転送コマンド時に、前記不揮発性予備ワードラインから前記構成情報を読み取ることと、
    前記揮発性ストレージデバイスの中に前記構成情報を記憶することと、
    前記構成情報を使用して前記セルアレイへのアクセスを構成することと
    を行うように適合された、
    請求項1に記載のメモリデバイス。
  14. メモリセルアレイの予備セクタ内に前記メモリセルアレイについての構成情報を記憶するための方法であって、
    複数のワードライン、
    複数のビットラインであって、ワードラインとビットラインの選択がメモリセルのアドレスを画定する、複数のビットライン、および
    不揮発性予備ワードライン
    を含むセルアレイを形成するステップと、
    前記不揮発性予備ワードラインに前記セルアレイについての構成情報を記憶するステップと、
    前記セルアレイに結合された揮発性ストレージデバイスを形成するステップと
    を含む、方法。
  15. 製造段階の間に前記複数のワードラインをテストして、前記ワードライン内の1つまたは複数の故障したアドレスを確認するステップと、
    前記不揮発性予備ワードライン内の前記構成情報の一部として、故障したアドレスを記憶するステップと
    をさらに含む、請求項14に記載の方法。
  16. 前記不揮発性予備ワードラインからの前記構成情報が、前記メモリデバイスの電源投入時または初期化時に前記揮発性ストレージデバイスにコピーされる、請求項14に記載の方法。
  17. 前記セルアレイの一部として冗長ワードラインを形成するステップであって、前記冗長ワードラインが、前記複数のワードラインから故障したワードラインを交換するためにマッピングされるステップ
    をさらに含む、請求項14に記載の方法。
  18. 前記不揮発性予備ワードラインが、
    前記複数のワードラインからの故障したワードラインのアドレス、
    前記複数のワードラインとビットラインからの故障したメモリセルのアドレス、ならびに/または
    前記複数のワードラインからの故障したワードラインと前記セルアレイ内の冗長ワードラインとの間のマッピングもしくはリダイレクション
    のうちの少なくとも1つに関係する情報を記憶する、請求項14に記載の方法。
  19. 前記セルアレイについての前記構成情報が、
    前記セルアレイ用のチップ識別子、
    前記セルアレイについてのタイミングトリミング情報、および
    前記セルアレイについての電圧トリミング情報
    のうちの少なくとも1つを含む、請求項14に記載の方法。
  20. 前記不揮発性予備ワードラインが、読取り専用不揮発性ストレージまたはワンタイムプログラマブルストレージを実現する、請求項14に記載の方法。
  21. 前記複数のワードラインが不揮発性ストレージである、請求項14に記載の方法。
  22. 前記不揮発性予備ワードラインが、前記複数のワードラインから別々にアクセス可能な、前記セルアレイ内の予備セクタの一部である、請求項14に記載の方法。
  23. 前記揮発性ストレージデバイスが、1つまたは複数の揮発性フリップフロップを含む、請求項14に記載の方法。
  24. 複数のワードライン、
    複数のビットラインであって、ワードラインとビットラインの選択がメモリセルのアドレスを画定する、複数のビットライン、および
    前記セルアレイについての構成情報を含んでいる不揮発性予備ワードライン
    を含む、セルアレイと、
    前記セルアレイに結合された揮発性ストレージデバイスと、
    前記セルアレイに結合された制御回路とを備え、前記制御回路が、
    電源投入イベント時または転送コマンド時に、前記不揮発性予備ワードラインから前記構成情報を読み取ることと、
    前記揮発性ストレージデバイスに前記構成情報を記憶することと、
    前記構成情報を使用して前記セルアレイへのアクセスを構成することと
    を行うように適合された、
    メモリデバイス。
  25. 前記セルアレイが、
    前記複数のワードラインから故障したワードラインを交換するためにマッピングされる冗長ワードライン
    をさらに含む、請求項24に記載のメモリデバイス。
  26. 前記不揮発性予備ワードラインが、
    前記複数のワードラインからの故障したワードラインのアドレス、
    前記複数のワードラインとビットラインからの故障したメモリセルのアドレス、ならびに/または
    前記複数のワードラインからの故障したワードラインと前記セルアレイ内の冗長ワードラインとの間のマッピングもしくはリダイレクション
    のうちの少なくとも1つに関係する情報を記憶する、請求項24に記載のメモリデバイス。
  27. 前記不揮発性予備ワードラインが、読取り専用不揮発性ストレージまたはワンタイムプログラマブルストレージを実現する、請求項24に記載のメモリデバイス。
  28. 前記セルアレイが不揮発性ストレージデバイスである、請求項24に記載のメモリデバイス。
  29. メモリセルアレイの予備セクタ内の前記メモリセルアレイについての構成情報を使用するための方法であって、
    電源投入イベント時または転送コマンド時に、前記メモリセルアレイ内の不揮発性予備ワードラインから構成情報を読み取るステップと、
    揮発性ストレージデバイスに前記構成情報を記憶するステップと、
    前記構成情報を使用して前記メモリセルアレイへのアクセスを構成するステップと
    を含む、方法。
  30. 前記不揮発性予備ワードラインが、
    前記複数のワードラインからの故障したワードラインのアドレス、
    前記複数のワードラインとビットラインからの故障したメモリセルのアドレス、ならびに/または
    前記複数のワードラインからの故障したワードラインと前記セルアレイ内の冗長ワードラインとの間のマッピングもしくはリダイレクション
    のうちの少なくとも1つに関係する情報を記憶する、請求項29に記載の方法。
  31. 前記構成情報を使用して前記メモリセルアレイへのアクセスを構成するステップが、
    前記セルアレイに対する読取りまたは書込みの動作用の入力アドレスを受信するステップと、
    前記入力アドレスが故障したワードラインまたは故障したメモリセルに対応するかどうかを判定するステップと、
    前記入力アドレスが故障したワードラインまたは故障したメモリセルに対応する場合、前記メモリセルアレイ内の冗長ワードラインに前記読取りまたは書込みの動作をリダイレクトするステップと
    を含む、請求項29に記載の方法。
  32. 前記セルアレイについての前記構成情報が、
    前記セルアレイ用のチップ識別子、
    前記セルアレイについてのタイミングトリミング情報、および
    前記セルアレイについての電圧トリミング情報
    のうちの少なくとも1つを含む、請求項29に記載の方法。
  33. 電源投入イベント時または転送コマンド時に、前記メモリセルアレイ内の不揮発性予備ワードラインから構成情報を読み取るための手段と、
    揮発性ストレージデバイスに前記構成情報を記憶するための手段と、
    前記構成情報を使用して前記メモリセルアレイへのアクセスを構成するための手段と
    を備える、メモリデバイス。
  34. 前記不揮発性予備ワードラインが、
    前記複数のワードラインからの故障したワードラインのアドレス、
    前記複数のワードラインとビットラインからの故障したメモリセルのアドレス、ならびに/または
    前記複数のワードラインからの故障したワードラインと前記セルアレイ内の冗長ワードラインとの間のマッピングもしくはリダイレクション
    のうちの少なくとも1つに関係する情報を記憶する、請求項33に記載のメモリデバイス。
  35. 前記構成情報を使用して前記メモリセルアレイへのアクセスを構成することが、
    前記セルアレイに対する読取りまたは書込みの動作用の入力アドレスを受信するための手段と、
    前記入力アドレスが故障したワードラインまたは故障したメモリセルに対応するかどうかを判定するための手段と、
    前記入力アドレスが故障したワードラインまたは故障したメモリセルに対応する場合、前記メモリセルアレイ内の冗長ワードラインに前記読取りまたは書込みの動作をリダイレクトするための手段と
    を含む、請求項33に記載のメモリデバイス。
  36. 1つまたは複数のプロセッサによって実行されるとき、前記1つまたは複数のプロセッサに、
    電源投入イベント時または転送コマンド時に、前記メモリセルアレイ内の不揮発性予備ワードラインから構成情報を読み取ることと、
    揮発性ストレージデバイスに前記構成情報を記憶することと、
    前記構成情報を使用して前記メモリセルアレイへのアクセスを構成することと
    を行わせる、メモリデバイスを動作させるための命令を含む、機械可読記憶媒体。
  37. 1つまたは複数のプロセッサによって実行されるとき、前記1つまたは複数のプロセッサに、
    前記セルアレイに対する読取りまたは書込みの動作用の入力アドレスを受信することと、
    前記入力アドレスが故障したワードラインまたは故障したメモリセルに対応するかどうかを判定することと、
    前記入力アドレスが故障したワードラインまたは故障したメモリセルに対応する場合、前記メモリセルアレイ内の冗長ワードラインに前記読取りまたは書込みの動作をリダイレクトすることと
    を行わせる、メモリデバイスを動作させるための命令をさらに含む、請求項36に記載の機械可読記憶媒体。
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