JP2009163409A - 半導体記憶装置 - Google Patents

Abstract

【課題】少なくともフラッシュメモリ部分を過電流から保護して、ラッチアップなどによる故障を未然に防止すること。
【解決手段】複数のフラッシュメモリ２と、ホスト装置１００に接続するためのコネクタと、複数のフラッシュメモリ２とホスト装置１００との間のデータ転送のためのキャッシュメモリ４と、複数のフラッシュメモリ２とホスト装置１００との間のデータ転送を制御するドライブ制御回路３と、外部電源電圧を内部電源電圧に変換する電源回路５とが基板上に搭載され、少なくともフラッシュメモリ２を過電流から保護するヒューズ１０を基板上に設ける。
【選択図】 図１

Description

本発明は、フラッシュメモリを搭載したＳＳＤ(Solid State Drive)などの半導体記憶装置に関するものである。

コンピュータシステムに用いられる外部記憶装置として、フラッシュメモリ（フラッシュＥＥＰＲＯＭ）を搭載したＳＳＤ（Solid State Drive）が注目されている。フラッシュメモリは、磁気ディスク装置に比べ、高速、軽量などの利点を有している。

ＳＳＤ内には、複数のフラッシュメモリチップ、ホスト装置からの要求に応じて各フラッシュメモリチップのリード/ライト制御を行うコントローラ、各フラッシュメモリチップとホスト装置との間でデータ転送を行うためのバッファメモリ、電源回路、ホスト装置に対する接続インタフェースなどを備えている（例えば、特許文献１）。

しかしながら、上記従来のＳＳＤでは、ヒューズを搭載していない為、ＳＳＤ内に過電流が流れた時に内部回路を保護することができず、過電流によりＣＭＯＳ搭載部分にラッチアップが発生した場合、故障の原因となる問題がある。ＳＳＤの内部回路のうち特にフラッシュメモリチップは、ユーザデータが記憶されるので、他の内部回路に比べ過電流の保護対象エリアとして、重視する必要がある。

特許第３６８８８３５号公報

本発明は、上記実情に鑑みてなされたものであって、少なくともフラッシュメモリ部分を過電流から保護して、ラッチアップなどによる故障を未然に防止することが可能な半導体記憶装置を提供することを目的とする。

上述した課題を解決し、目的を達成するために、本発明は、複数のフラッシュメモリと、ホスト装置に接続するためのコネクタと、前記複数のフラッシュメモリとホスト装置との間のデータ転送のためのキャッシュメモリと、前記複数のフラッシュメモリとホスト装置との間のデータ転送を制御するコントローラと、外部電源電圧を内部電源電圧に変換して前記フラッシュメモリ、キャッシュメモリおよびコントローラに供給する電源回路とが基板上に搭載される半導体記憶装置において、少なくとも前記フラッシュメモリを過電流から保護するヒューズを前記基板上に設けることを特徴とする。

本発明によれば、少なくともフラッシュメモリを過電流から保護するヒューズを設けるようにしているので、フラッシュメモリ部分を過電流から保護して、ラッチアップなどによる故障を未然に防止することが可能になる。

以下に添付図面を参照して、この発明にかかる半導体記憶装置の最良な実施の形態を詳細に説明する。

（第１の実施の形態）
図１は第１の実施形態にかかる半導体記憶装置としてのＳＳＤの内部回路の機能構成例を示すブロック図である。図１において、ＳＳＤ１は、ＡＴＡインタフェースなどのメモリ接続インタフェースを介してＣＰＵコアなどのホスト装置１００と接続され、ホスト装置１００の外部メモリとして機能する。また、ＳＳＤ１は、ＲＳ２３２Ｃインタフェースなどの通信インタフェースを介して、デバッグ用機器２００との間でデータを送受信することができる。ＳＳＤ１は、複数のＮＡＮＤフラッシュメモリチップ（以下、ＮＡＮＤメモリと略す）２と、コントローラとしてのドライブ制御回路３と、キャッシュメモリ４と、電源回路５と、ＬＥＤ７と、ヒューズ１０などを備えている。

各ＮＡＮＤメモリ２は、チャネル前面でＦＮ（Fowler Nordheim）電流を流して、シリコン基板と浮遊ゲートとの間で電荷の出し入れを行うメモリセルトランジスタ構造を有するものであり、ＮＡＮＤメモリ２にはデータやアプリケーションプログラムが保存される。この場合、図１に示した１つのＮＡＮＤメモリ２は並列動作を行うブロックを示しており、４つのブロックによって４並列動作を行う。１つのＮＡＮＤメモリ２には、例えば１６個のＮＡＮＤメモリチップが搭載されている。キャシュメモリ４は、ＤＲＡＭなどによって構成されており、ホスト装置と各ＮＡＮＤメモリ２間でのデータ転送用キャッシュおよび作業領域用メモリとして機能する。ドライブ制御回路３は、キャッシュメモリ４を介したホスト装置１００と各ＮＡＮＤメモリ２との間でのデータ転送制御を行うとともに、ＳＳＤ１内の各構成要素を制御する。また、ドライブ制御回路３は、状態表示用ＬＥＤ７にステータス表示用信号を供給するとともに、電源回路５からのパワーオン／オフリセット信号を受けて、リセット信号およびクロック信号を自回路内およびＳＳＤ１内の各部に供給する機能も有している。

電源回路５は、ホスト装置１００側の電源回路から供給される外部直流電源から複数の異なる内部直流電源電圧Ｖ１,Ｖ２，Ｖ３（例えば、3.3V，1.8V，1.2V）を生成し、これら内部直流電源電圧Ｖ１,Ｖ２，Ｖ３を複数の内部電源電圧ラインを介してＳＳＤ１内の各回路に供給する。また、電源回路５は、外部電源の立ち上がりまたは立ち下がりを検知し、パワーオンリセット信号またはパワーオフリセット信号を生成して、ドライブ制御回路３に供給する。

第１の実施の形態においては、電源回路５の入力側にヒューズ１０を設けており、過電流が発生した場合、全ての内部回路への過電流の進入を防止し、ラッチアップなどによる内部回路の故障を防止するようにしている。ヒューズ１０としては、定格以上の電流が流れるた場合、ジュール熱によって自らが溶断する電力ヒューズを採用するようにしてもよいし、交換の不要な自己復帰型のリセッタブルヒューズ（ポリヒューズ）を採用するようにしてもよい。ヒューズ１０としては、例えば、定格電流の２倍に若干の余裕値を加えた電流が流れたときに溶断または電流が切れるものを採用する。第１の実施の形態においては、電源回路５の入力側の外部電源ラインにヒューズ１０を設けているので、ＳＳＤ１内の全ての内部回路を過電流から保護することができる。

図２は、図１に示したＳＳＤ１の内部回路の配置構成を示す平面図である。図２に示すように、パッケージ基板上の大半の領域を占めるＮＡＮＤメモリ領域２０に複数のＮＡＮＤメモリ２が配置されている。コネクタ１５には、ＡＴＡインタフェース、ＲＳ２３２Ｃなどのインタフェースが形成されており、これらのインタフェースおよび内部電源配線パターンを介して外部電源が電源回路５に供給されるとともに、該インタフェースを介してホスト装置１００あるいはデバッグ用機器２００とドライブ制御回路３との接続がなされる。

ドライブ制御回路３は、ＡＴＡインタフェースを介して入出力する高速信号を処理する必要があるので、ＮＡＮＤメモリ２に比べコネクタ１５に近い位置に配置されている。ドライブ制御回路４に隣接してキャッシュメモリ４が配されている。幅大の外部電源ラインを長く引き回すことは、レイアウト的に不利なので、電源回路５もコネクタ１５の近傍の領域３０に配されている。このため、ヒューズ１０もコネクタ１５の近傍の領域３０に配されることになる。複数のＮＡＮＤメモリ２が配置されるＮＡＮＤメモリ領域２０は、ドライブ制御回路３、キャッシュメモリ４、電源回路５、ヒューズ１０の周囲に配される。例えば、ＮＡＮＤメモリ領域２０を、ドライブ制御回路３の長辺および短辺方向の周囲に対して配することにより、メモリ容量を最大化するレイアウトも可能である。

ハードディスクの大きさに準じようとした場合、面積制限が発生するＳＳＤのパッケージ基板の大半の領域を、図２に示すように、ＮＡＮＤメモリ領域２０が占有している。このため、ＮＡＮＤメモリ２以外の他の回路については、狭い領域に、多数の回路を配置する必要がある。一般に、溶断する電力ヒューズのほうがリセッタブルヒューズに比べ小さいので、このようなレイアウト的に厳しい場合は、電力ヒューズを選択すると、レイアウト作業が比較的容易になる。

このように第１の実施の形態においては、電源回路５の入力側にヒューズ１０を設け、ＳＳＤ１内の全ての内部回路を保護するようにしているので、ＳＳＤの内部回路を過電流から保護して、ラッチアップなどによる故障を未然に防止することが可能になり、ラッチアップによるホスト装置１００への熱的悪影響を防止することができる。

なお、ＳＳＤとしては、ケースを持たない露出した基板で提供されるモジュールタイプと、基板をケースに収容して提供される完成品タイプのものがあるが、モジュールタイプのものは完成品タイプに比べノイズに弱くラッチアップの発生確率も高いので、ヒューズ１０を搭載することがより有効に働く。

（第２の実施の形態）
図３は、第２の実施の形態にかかるＳＳＤ内の電源回路５の周辺の回路構成を示すものである。第２の実施の形態においては、電源回路５から出力される電圧が異なる複数の内部電源ライン（電圧Ｖ１,Ｖ２，Ｖ３）のうちのＮＡＮＤメモリ２に接続される内部電源ラインＶ１にのみ選択的にヒューズ１０を設けている。したがって、過電流が発生したとしても、ヒューズ１０による電流断によって、少なくともＮＡＮＤメモリ２を過電流から保護することができる。ヒューズ１０としては、電力ヒューズを用いてもよいし、リセッタブルヒューズを用いてもよい。

ＳＳＤ１の内部回路のうち特にＮＡＮＤメモリ２は、ユーザデータが記憶されるので、電源回路５の後段に設けたヒューズ１０によってＮＡＮＤメモリ２を過電流から保護して故障を発生させないようにしていれば、ＮＡＮＤメモリ２に記憶された重要なユーザデータを後で吸い上げて救済することができる。この場合、リセッタブルヒューズであれば、電力ヒューズと異なり溶断されないので、ＮＡＮＤメモリ２に記憶されたデータの救済はより容易である。

ヒューズ１０を電源回路５から出力される複数の内部電源ライン（電圧Ｖ１,Ｖ２，Ｖ３）に各別に設けた方が、その後の故障の箇所の特定に便利であるが、前述したように、スペース的な問題があるので、この第２の実施の形態においては、最も重要なＮＡＮＤメモリを少なくとも保護することができる箇所のみにヒューズ１０を配するようにしている。

このように第２の実施の形態においては、電源回路５の出力側のＮＡＮＤメモリ２への内部電源供給ラインにヒューズ１０を設け、少なくともＮＡＮＤメモリ２を過電流から保護するようにしているので、ＮＡＮＤメモリ２をラッチアップなどによる故障から防ぎ、ラッチアップによるホスト装置１００への熱的悪影響を防止することができる。

なお、上記各実施の形態では、本発明をＮＡＮＤメモリを有するＳＳＤに適用するようにしたが、ＮＯＲ型などの他のフラッシュＥＥＰＲＯＭを有するＳＳＤに本発明を適用するようにしてもよい。

この発明にかかる半導体記憶装置の第１の実施の形態の構成例を示す機能ブロック図。 この発明にかかる半導体記憶装置の第１の実施の形態の各構成要素の基板上のレイアウト配置例を示す平面図。 この発明にかかる半導体記憶装置の第２の実施の形態の一部構成を示す機能ブロック図。

符号の説明

１ ＳＳＤ
２ ＮＡＮＤメモリ
３ ドライブ制御回路（コントローラ）
４ キャッシュメモリ
５ 電源回路
７ ＬＥＤ
１５ コネクタ
１００ ホスト装置
２００ デバッグ用機器

Claims (4)

1. 複数のフラッシュメモリと、ホスト装置に接続するためのコネクタと、前記複数のフラッシュメモリとホスト装置との間のデータ転送のためのキャッシュメモリと、前記複数のフラッシュメモリとホスト装置との間のデータ転送を制御するコントローラと、外部電源電圧を内部電源電圧に変換して前記フラッシュメモリ、キャッシュメモリおよびコントローラに供給する電源回路とが基板上に搭載される半導体記憶装置において、
   少なくとも前記フラッシュメモリを過電流から保護するヒューズを前記基板上に設けることを特徴とする半導体記憶装置。
2. 前記ヒューズは、電源回路の入力側に設けられることを特徴とする請求項１に記載の半導体記憶装置。
3. 前記電源回路は、電圧の異なる複数の内部電源電圧を出力する複数の内部電源電圧ラインを有し、
   前記ヒューズは、前記複数の内部電源電圧ラインのうちの前記フラッシュメモリに供給される内部電源電圧ラインに選択的に設けられることを特徴とする請求項１に記載の半導体記憶装置。
4. 前記電源回路、ヒューズ、およびコントローラは、前記コネクタの近傍に設けられ、その周囲に複数のフラッシュメモリが設けられることを特徴とする請求項１〜３のいずれか一つに記載の半導体記憶装置。

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