KR20090117760A

KR20090117760A - 반도체 기억 장치

Info

Publication number: KR20090117760A
Application number: KR1020097018036A
Authority: KR
Inventors: 마사또 스기따; 게이지 마에다
Original assignee: 가부시끼가이샤 도시바
Priority date: 2007-12-28
Filing date: 2008-09-22
Publication date: 2009-11-12
Also published as: EP2225648A1; US20100153625A1; KR101124838B1; EP2225648A4; CN101622609A; JP5161560B2; WO2009084293A1; JP2009163409A; EP2225648B1

Abstract

복수의 플래시 메모리(2), 호스트 장치(100)에 접속하기 위한 커넥터, 복수의 플래시 메모리(2)와 호스트 장치(100) 사이의 데이터 전송을 위한 캐시 메모리(4), 복수의 플래시 메모리(2)와 호스트 장치(100) 사이의 데이터 전송을 제어하는 드라이브 제어 회로(3), 및 외부 전원 전압을 내부 전원 전압으로 변환하는 전원 회로(5)가 기판 상에 장착된다. 적어도 플래시 메모리(2)를 과전류로부터 보호하는 퓨즈(10)가 기판 상에 제공된다.

호스트 장치, 커넥터, 플래시 메모리, 전원 회로, 퓨즈

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}

본 발명은 플래시 메모리를 탑재한 SSD(Solid State Drive)등의 반도체 기억 장치에 관한 것이다.

컴퓨터 시스템에 이용되는 외부 또는 내부 기억 장치로서, 플래시 메모리(플래시 EEPROM)를 탑재한 SSD가 주목받고 있다. 플래시 메모리는 자기 디스크 장치에 비해, 고속 및 경량과 같은 이점을 갖고 있다.

SSD 내에는, 복수의 플래시 메모리 칩, 호스트 장치로부터의 요구에 따라서 각각의 플래시 메모리 칩의 리드/라이트 제어를 행하는 컨트롤러, 각각의 플래시 메모리 칩과 호스트 장치 사이에서 데이터 전송을 행하기 위한 버퍼 메모리, 전원 회로 및 호스트 장치와의 접속을 위한 접속 인터페이스 등을 구비하고 있다(예를 들면, 특허 문헌 1).

그러나, 종래의 SSD에서는, SSD내로 과전류가 흐를 경우에는 내부 회로를 보호할 수 없다. 이러한 과전류로 인해, CMOS 탑재 부분에 래치 업이 발생한 경우, 내부 회로의 오기능이 발생할 수도 있다. SSD의 내부 회로 중 플래시 메모리 칩은 사용자 데이터가 기억되므로, 다른 내부 회로에 비해 과전류의 보호 대상 영역으로서 중시할 필요가 있다.

[특허 문헌 1] 일본 특허 공개 제3688835호 공보

본 발명은 상기 실정에 감안하여 이루어진 것이며, 적어도 플래시 메모리 부분을 과전류로부터 보호하여, 래치 업 등에 의한 오기능을 방지할 수 있는 반도체 기억 장치를 제공하는 것을 목적으로 한다.

발명의 개요

본 발명의 일 양상은 복수의 플래시 메모리; 호스트 장치에 접속할 수 있는 커넥터; 상기 플래시 메모리에 데이터 전송을 하기 위한 캐시 메모리; 상기 플래시 메모리로의 데이터 전송을 제어하는 컨트롤러; 외부 전원 전압을 내부 전원 전압으로 변환하여 상기 내부 전원 전압을 상기 플래시 메모리에 공급하는 전원 회로; 및

적어도 상기 플래시 메모리를 과전류로부터 보호하는 퓨즈를 포함하며, 상기 캐시 메모리, 상기 컨트롤러 및 상기 퓨즈는 기판 상에 장착되는 반도체 기억 장치를 제공하는 것이다.

도 1은 본 발명의 제1 실시예에 따른 반도체 기억 장치의 구성예를 나타낸 기능 블록도이다.

도 2는 도 1에 나타난 반도체 기억 장치의 기판상의 구성요소들의 레이아웃 예를 나타낸 평면도이다.

도 3은 본 발명의 제2 실시예에 따른 반도체 기억 장치의 일부 구성을 나타낸 기능 블록도이다.

이하에 첨부 도면을 참조하여, 본 발명에 따른 반도체 기억 장치의 예시적인 실시예를 상세하게 설명한다.

제1 실시예

도 1은 본 발명의 제1 실시예에 따른 반도체 기억 장치로서의 SSD의 내부 회로의 기능 구성예를 나타내는 블록도이다. 도 1에서, SSD(1)는 ATA 인터페이스 등의 메모리 접속 인터페이스를 통해 CPU 코어 등의 호스트 장치(100)에 접속되고, 호스트 장치(100)의 외부 메모리로서 기능한다. 또한, SSD(1)는 RS232C 인터페이스 등의 통신 인터페이스를 통해 디버그용 기기(200)와의 사이에서 데이터를 송수신할 수 있다. SSD(1)는 복수의 NAND 플래시 메모리 칩(이하, "NAND 메모리")(2)과, 컨트롤러로서의 드라이브 제어 회로(3)와, 캐시 메모리(4)와, 전원 회로(5)와, LED(7)와, 퓨즈(10)를 포함한다.

각각의 NAND 메모리(2)는 채널 전방면에서 FN(Fowler Nordheim) 전류를 흐르게 하여, 실리콘 기판과 부유 게이트 사이에서 전하의 출입을 행하는 메모리 셀 트랜지스터 구조를 갖는다. NAND 메모리(2)에는 데이터 및 애플리케이션 프로그램이 저장된다. 이 경우, 도 1에 나타낸 1개의 NAND 메모리(2)는 병렬 동작을 행하는 블록을 나타내고, 4개의 블록에 의해 4병렬 동작을 행한다. NAND 메모리(2) 각각에는 예를 들어 16개의 NAND 메모리 칩이 탑재되어 있다. 캐시 메모리(4)는 DRAM 등으로 구성되고, 호스트 장치와 각각의 NAND 메모리(2) 사이에서의 데이터 전송용 캐시 및 작업 영역용 메모리로서 기능한다. 드라이브 제어 회로(3)는 캐시 메모리(4)를 통한 호스트 장치(100)와 각 NAND 메모리(2) 사이에서의 데이터 전송 제어 를 행하는 동시에, SSD(1) 내의 각 구성 요소를 제어한다. 또한, 드라이브 제어 회로(3)는 상태 표시용 LED(7)에 스테이터스 표시용 신호를 공급하고, 전원 회로(5)로부터의 파워 온/오프 리셋 신호를 수신하여, 리셋 신호 및 클록 신호를 그 자신 회로 및 SSD(1) 내의 각 부에 공급한다.

전원 회로(5)는 호스트 장치(100)측의 전원 회로로부터 공급되는 외부 직류 전원으로부터 복수의 다른 내부 직류 전원 전압 V1, V2, V3(예를 들어, 3.3V, 1.8V, 1.2V)을 생성하고, 이들 내부 직류 전원 전압 V1, V2, V3을 복수의 내부 전원 전압 라인을 통해 SSD(1) 내의 각 회로에 공급한다. 또한, 전원 회로(5)는 외부 전원의 상승 에지 또는 하강 에지를 검출하고, 파워 온 리셋 신호 또는 파워 오프 리셋 신호를 생성하여, 이 생성된 신호를 드라이브 제어 회로(3)에 공급한다.

제1 실시예에서는, 전원 회로(5)의 입력측에 퓨즈(10)를 설치하고 있고, 과전류가 발생한 경우, 모든 내부 회로로의 과전류의 진입을 방지하고, 래치 업 등에 의한 내부 회로의 오기능을 방지하도록 하고 있다. 퓨즈(10)로서는, 정격 이상의 전류가 흐른 경우, 쥴 열에 의해 용단하는 전력 퓨즈를 채용하도록 해도 되고, 교체가 불필요한 자기 복귀형의 리셋터블 퓨즈(폴리 퓨즈)를 채용하도록 해도 된다. 퓨즈(10)로서는, 예를 들어 정격 전류의 2배에 약간의 마진값을 더한 전류가 흘렀을 때에 용단 또는 전류가 끊어지는 퓨즈를 채용한다. 제1 실시예에서는, 전원 회로(5)의 입력측의 외부 전원 라인에 퓨즈(10)를 설치하고 있으므로, SSD(1) 내의 모든 내부 회로를 과전류로부터 보호할 수 있다.

도 2는 도 1에 도시한 SSD(1)의 내부 회로의 레이아웃을 도시하는 평면도이 다. 도 2에 도시하는 바와 같이, 패키지 기판 상의 대부분의 영역을 차지하는 NAND 메모리 영역(20)에 복수의 NAND 메모리(2)가 배치되어 있다. 커넥터(15)는 그 내부에 형성된 ATA 인터페이스, RS232C 등의 인터페이스를 갖는다. 이들의 인터페이스 및 내부 전원 배선 패턴을 통해 외부 전원이 전원 회로(5)에 공급되고, 이 인터페이스를 통해 호스트 장치(100) 또는 디버그용 기기(200)와 드라이브 제어 회로(3)간의 접속이 이루어진다.

드라이브 제어 회로(3)는, ATA 인터페이스를 통해 입출력하는 고속 신호를 처리할 필요가 있으므로, NAND 메모리(2)에 비해 커넥터(15)에 가까운 위치에 배치되어 있다. 드라이브 제어 회로(3)에 인접하여 캐시 메모리(4)가 배치되어 있다. 폭 넓은 외부 전원 라인을 길게 배치하는 것은, 레이아웃면에서 바람직하기 않기 때문에, 전원 회로(5)도 커넥터(15)의 근방의 영역(30)에 배치되어 있다. 따라서, 퓨즈(10)도 커넥터(15)의 근방의 영역(30)에 배치되게 된다. 복수의 NAND 메모리(2)가 배치되는 NAND 메모리 영역(20)은 드라이브 제어 회로(3), 캐시 메모리(4), 전원 회로(5) 및 퓨즈(10)의 주위에 배치된다. 예를 들어, NAND 메모리 영역(20)을 드라이브 제어 회로(3)의 장변 및 단변 방향의 주위에 배치하여, 메모리 용량을 최대화하는 레이아웃도 가능하다.

하드 디스크의 크기에 준하고자 한 경우, SSD의 패키지 기판의 면적은 제한되며, 도 2에 도시하는 바와 같이, NAND 메모리 영역(20)이 대부분의 면적을 점유하고 있다. 이로 인해, NAND 메모리(2) 이외의 다수의 회로는 좁은 영역에 배치되어야만 한다. 일반적으로, 용단하는 전력 퓨즈 쪽이 리셋터블 퓨즈에 비해 작다. 따라서, 상술한 바와 같이 레이아웃이 제한되는 경우에는, 전력 퓨즈를 선택하면, 레이아웃 작업이 비교적 용이해진다.

상술한 바와 같이, 제1 실시예에서는, 전원 회로(5)의 입력측에 퓨즈(10)를 설치하여, SSD(1) 내의 모든 내부 회로를 보호하도록 하고 있기 때문에, SSD의 내부 회로를 과전류로부터 보호하여, 래치 업 등에 의한 오기능을 방지할 수 있다. 따라서, 래치 업에 의한 호스트 장치(100)에의 열적 악영향을 방지할 수 있다.

SSD로서는, 케이스를 갖지 않는 노출된 기판에 제공되는 모듈 타입과, 기판을 케이스에 수용하여 제공되는 완성품 타입이 있다. 모듈 타입은 완성품 타입에 비해 노이즈에 약하고, 래치 업의 발생 확률도 높다. 따라서, 모듈 타입에서는 퓨즈(10)를 탑재하는 것이 보다 유효하게 작용한다.

제2 실시예

도 3은 본 발명의 제2 실시예에 따른 SSD 내의 전원 회로(5)의 주변의 회로 구성을 나타낸다. 제2 실시예에서는, 전원 회로(5)로부터 출력되는 전압이 상이한 복수의 내부 전원 라인(전압 V1, V2, V3) 중 NAND 메모리(2)에 접속되는 내부 전원 라인 V1에만 선택적으로 퓨즈(10)를 설치하고 있다. 따라서, 과전류가 발생하였다 해도, 퓨즈(10)에 의한 전류 차단에 의해 적어도 NAND 메모리(2)를 과전류로부터 보호할 수 있다. 퓨즈(10)로서는, 전력 퓨즈 또는 리셋터블 퓨즈를 사용해도 된다.

SSD(1)의 내부 회로 중에서, NAND 메모리(2)에는 사용자 데이터가 저장된다. 따라서, 전원 회로(5)의 후단에 설치한 퓨즈(10)에 의해 NAND 메모리(2)를 과전류 로부터 보호하여 오기능을 발생시키지 않도록 함으로써, NAND 메모리(2)에 기억된 중요한 사용자 데이터를 나중에 채택하여 복구할 수 있다. 이 경우, 리셋터블 퓨즈이면, 전력 퓨즈와 달리 용단되지 않으므로, NAND 메모리(2)에 기억된 데이터의 복구는 보다 용이하다.

퓨즈(10)를 전원 회로(5)로부터 출력되는 복수의 내부 전원 라인(전압 V1, V2, V3) 각각에 설치하게 되면, 오기능 부분의 식별에 유용하다. 그러나, 전술한 바와 같이, 공간적인 문제가 있어서, 제2 실시예에서는 가장 중요한 NAND 메모리를 적어도 보호할 수 있는 부분에만 퓨즈(10)를 배치하도록 하고 있다.

상술한 바와 같이, 제2 실시예에서는, 전원 회로(5)의 출력측의 NAND 메모리(2)에의 내부 전원 공급 라인에 퓨즈(10)를 설치하여, 적어도 NAND 메모리(2)를 과전류로부터 보호한다. 따라서, NAND 메모리(2)를 래치 업 등에 의한 오동작으로부터 방지할 수 있다. 따라서, 래치 업에 의한 호스트 장치(100)에의 열적 악영향을 방지할 수 있다.

상술한 실시예들에서는, 본 발명을 NAND 메모리를 갖는 SSD에 적용된 것으로서 설명하였다. 본 발명은 NOR형 등의 다른 플래시 EEPROM을 갖는 SSD에 적용될 수도 있다.

본 발명에 따르면, 적어도 플래시 메모리를 과전류로부터 보호하기 위해 퓨즈를 설치하였기 때문에, 플래시 메모리 부분은 과전류로부터 보호될 수 있고, 래치 업 등으로 인한 오기능은 방지될 수 있다.

Claims

복수의 플래시 메모리; 호스트 장치에 접속할 수 있는 커넥터; 상기 플래시 메모리에 데이터 전송을 하기 위한 캐시 메모리; 상기 플래시 메모리로의 데이터 전송을 제어하는 컨트롤러; 외부 전원 전압을 내부 전원 전압으로 변환하여 상기 내부 전원 전압을 상기 플래시 메모리에 공급하는 전원 회로; 및

적어도 상기 플래시 메모리를 과전류로부터 보호하는 퓨즈를 포함하며,

상기 캐시 메모리, 상기 컨트롤러 및 상기 퓨즈는 기판 상에 장착되는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 전원 회로, 상기 퓨즈 및 상기 컨트롤러는 소정 영역에 모여 있으며 상기 커넥터 근방에 제공되고, 상기 플래시 메모리는 상기 영역의 적어도 2개의 방향을 에워싸도록 제공되는 것을 특징으로 하는 반도체 기억 장치.
제1항 또는 제2항에 있어서, 상기 퓨즈는 정격 전류의 2배에 소정의 마진값을 더한 전류가 흐를 때에 전류를 차단하는 것을 특징으로 하는 반도체 기억 장치.
제1항 또는 제2항에 있어서, 상기 퓨즈는 전력 퓨즈 또는 자기 복귀형 리셋터블 퓨즈인 것을 특징으로 하는 반도체 기억 장치.
제1항 또는 제2항에 있어서, 상기 플래시 메모리는 NAND형 메모리인 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 퓨즈는 상기 전원 회로의 입력측에 제공되는 것을 특징으로 하는 반도체 기억 장치.
제6항에 있어서, 상기 전원 회로, 상기 퓨즈 및 상기 컨트롤러는 소정 영역에 모여 있으며 상기 커넥터 근방에 제공되고, 상기 플래시 메모리는 상기 영역의 적어도 2개의 방향을 에워싸도록 제공되는 것을 특징으로 하는 반도체 기억 장치.
제6항 또는 제7항에 있어서, 상기 퓨즈는 정격 전류의 2배에 소정의 마진값을 더한 전류가 흐를 때에 전류를 차단하는 것을 특징으로 하는 반도체 기억 장치.
제6항 또는 제7항에 있어서, 상기 퓨즈는 전력 퓨즈 또는 자기 복귀형 리셋터블 퓨즈인 것을 특징으로 하는 반도체 기억 장치.
제6항 또는 제7항에 있어서, 상기 플래시 메모리는 NAND형 메모리인 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서,

상기 전원 회로는 복수의 상이한 내부 전원 전압을 출력하는 복수의 내부 전원 라인을 가지고,

상기 퓨즈는 상기 내부 전원 라인 중에서 상기 플래시 메모리에 내부 전원 전압을 공급하는 내부 전원 라인에 선택적으로 제공되는 것을 특징으로 하는 반도체 기억 장치.
제11항에 있어서, 상기 전원 회로, 상기 퓨즈 및 상기 컨트롤러는 소정 영역에 모여 있으며 상기 커넥터 근방에 제공되고, 상기 플래시 메모리는 상기 영역의 적어도 2개의 방향을 에워싸도록 제공되는 것을 특징으로 하는 반도체 기억 장치.
제11항 또는 제12항에 있어서, 상기 퓨즈는 정격 전류의 2배에 소정의 마진값을 더한 전류가 흐를 때에 전류를 차단하는 것을 특징으로 하는 반도체 기억 장치.
제11항 또는 제12항에 있어서, 상기 퓨즈는 전력 퓨즈 또는 자기 복귀형 리셋터블 퓨즈인 것을 특징으로 하는 반도체 기억 장치.
제11항 또는 제12항에 있어서, 상기 플래시 메모리는 NAND형 메모리인 것을 특징으로 하는 반도체 기억 장치.