WO2007074837A1 - 電力供給制御装置 - Google Patents

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WO2007074837A1
WO2007074837A1 PCT/JP2006/325947 JP2006325947W WO2007074837A1 WO 2007074837 A1 WO2007074837 A1 WO 2007074837A1 JP 2006325947 W JP2006325947 W JP 2006325947W WO 2007074837 A1 WO2007074837 A1 WO 2007074837A1
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signal
abnormal
power supply
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PCT/JP2006/325947
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French (fr)
Inventor
Seiji Takahashi
Masayuki Kato
Masahiko Furuichi
Original Assignee
Autonetworks Technologies, Ltd.
Sumitomo Wiring Systems, Ltd.
Sumitomo Electric Industries, Ltd.
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Publication date
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
    • H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
    • H03K17/0822—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in field-effect transistor switches
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    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors

Definitions

  • the present invention relates to a power supply control device, and more particularly, to an overcurrent protection technique for an external circuit (load, electric wire) connected to a semiconductor switch element.
  • a resistor for current detection is connected in series to the energizing terminal of the semiconductor switch element (for example, a source or drain in the case of MOSFET), and a voltage drop at this resistor is detected to detect this voltage.
  • the semiconductor switch element for example, a source or drain in the case of MOSFET
  • This FET with overheat protection function is equipped with a temperature sensor that detects the temperature of the FET. For example, when an overcurrent flows between the drain and source due to a short circuit in the external circuit, the temperature rises and reaches a predetermined temperature. Even if it is a configuration that uses such an FET with an overheat protection function, the above-mentioned predetermined temperature is set on the premise of overcurrent flowing through the entire strand of the wiring member, Similar to the configuration using the fuse element described above, there is a problem that the wiring member may not be protected.
  • the semiconductor The switch element is made to shut off.
  • the abnormal time integration circuit integrated up to that time The abnormal time of the device is tared (the current integration time is changed to the initial time (all cleared) or closer to the initial time than the current integration time and changed to a time (partially cleared)) to cause the semiconductor switch element to shut off. I did it. Therefore, it is possible to protect the external circuit and the like by detecting a chattering short that is an intermittent abnormal current that occurs only by a short circuit due to a continuous abnormal current and the occurrence interval of the abnormal current is shorter than the second reference time.
  • FIG. 1 is a block diagram showing the overall configuration of a power supply control apparatus according to Embodiment 1 of the present invention.
  • FIG. 2 is a circuit diagram mainly showing an overcurrent detection circuit.
  • FIG. 17 is a circuit diagram of a source potential control unit, a threshold voltage generation unit, and a current abnormality detection unit.
  • FIG. 18 is a graph for explaining the setting levels of the first abnormality threshold current and the second abnormality threshold current.
  • FIG. 21 Time chart of each signal for explaining the operation of the power supply control device (when normal)
  • FIG. 22 Time chart of each signal for explaining the operation of the power supply control device (when over-rent) )
  • Power MOSFET Semiconductor switch element, Power FET
  • Cutoff time counter cutoff time integration circuit
  • Gate drive part (Charge rate change circuit, Discharge rate change circuit)
  • the charge pump gate driver circuit 41 receives an abnormal signal FC (high-level signal) from the input P6.
  • FC abnormal signal
  • FC high level
  • the boosting speed in other words, the charge (gate charge) between the gate and source of the power MOSFET 15 and the sense MOSFET 16 is charged. Overspeed is detected more quickly than when the speed is normal, that is, the load current Ip and the sense current Is rise sharply (see the graph of sense current Is in Fig. 7). It can be detected with. Therefore, the charge pump / gate driver circuit 41 also functions as the “charge rate changing circuit” of the present invention.
  • the input voltage level determination circuit 120 connected to the latch circuit 101 and the fuse time counter 71 detects the switching pad 117. For example, when the switching pad 117 and the bonding pad 118 are connected, the latch function of the latch circuit 101 is validated. On the other hand, when the switching pad 117 and the bonding pad 118 are not connected, the latch function of the latch circuit 101 is disabled, and the counter value clear amount of the fuse time counter 71 is set to the second time as in the second embodiment. The subsequent first forced cutoff operation is determined to be reduced.
  • the power supply control device 210 includes a power MOSFET 214 (an example of a “semiconductor switch element”) as a power FET provided in a power supply line 213 from the power supply 212 to the load 211. Yes. Then, the power supply controller 210 applies a control signal On such as a constant voltage signal or a PWM (Pulse Width Modulation G pulse width modulation) control signal to the gate of the power MOSFET 21 4 to turn it on and off, thereby turning the power MOSFET 2 14 The power supply to the load 211 connected to the output side is controlled.
  • a control signal On such as a constant voltage signal or a PWM (Pulse Width Modulation G pulse width modulation) control signal to the gate of the power MOSFET 21 4 to turn it on and off, thereby turning the power MOSFET 2 14
  • PWM Pulse Width Modulation G pulse width modulation
  • the threshold voltage generation unit 252 is a switch element that can selectively connect the other input terminal of the comparison circuit 258 to the connection points A to F of the threshold setting resistors 260a to 260g.
  • a plurality of FETs 261a to 261f are provided. Therefore, from FET261a to FET261f By selectively turning on sequentially, the first abnormality threshold voltage Voc can be leveled down in stages.
  • the FETs 261a to 261f are on / off controlled by a control logic unit 227 as described later.
  • the second abnormality threshold voltage Vfc and the third abnormality threshold voltage Vop change in accordance with the source voltage Vs of the power MOSFET 214 (the output side voltage of the semiconductor switch element).
  • a plurality of voltage dividing resistors in this embodiment, three threshold setting resistors 264a to 264c) are connected in series between the source of the power MOSFET 214 and the ground terminal P6, and the threshold setting resistor 264a
  • the divided voltage at the connection point Y with the threshold setting resistor 264b is output as the third abnormality threshold voltage Vop
  • the divided voltage at the connection point Z between the threshold setting resistor 264b and the threshold setting resistor 264c is 2 Output as abnormal threshold voltage Vfc.
  • the graph shows smoke generation characteristics of one electric wire 230 selected from electric wires 230 that can be connected to the power supply control device 210.
  • the smoke generation characteristics differ depending on the external circuit (wiring members such as electric wires and loads) connected to the power supply control device 210, and the load current IL and sense current Is when the active signals FC and OC are output correspondingly. This adjustment can be easily performed by changing the resistance value of the external resistor 216 described above.
  • the overheat detection unit 225 receives a temperature signal S 1 corresponding to the temperature of the power chip 220 from a temperature sensor 219 provided in the power chip 220. Then, the overheat detection unit 225 gives a low-level temperature abnormality determination signal OT (low active) to the control logic unit 227 as a temperature abnormality when receiving the temperature signal S1 exceeding the predetermined threshold temperature.
  • a temperature signal S 1 corresponding to the temperature of the power chip 220 from a temperature sensor 219 provided in the power chip 220. Then, the overheat detection unit 225 gives a low-level temperature abnormality determination signal OT (low active) to the control logic unit 227 as a temperature abnormality when receiving the temperature signal S1 exceeding the predetermined threshold temperature.
  • FIG. 19 is a circuit diagram of the control logic unit 227.
  • This control logic section 227 is mainly composed of an FR counter (an example of a free running counter “free running counter circuit”) 271, a clear counter 272, a fuse counter (FC counter) 273, an oscillation circuit 27 4, a reset signal generation circuit 275, etc. Is provided.
  • the control logic unit 227 As described above, the control signal On from the input interface unit 222, the signals OC, FC, OP from the current detection unit 224, and the temperature abnormality determination signal OT from the overheat detection unit 225 are received.
  • the control logic unit 227 is provided with a NOR circuit 279 that receives a signal obtained by inverting the levels of the signals OC and OT, and a NAND circuit 280 that receives a signal obtained by inverting the level of the output signal from the NOR circuit 279.
  • a signal obtained by inverting the level of the set signal OC1 from the NAND circuit 280 is input to the set terminal of the OC memory 276 (RS flip-flop).
  • the NAND circuit 280 also receives a signal obtained by inverting the output signal of the NAND circuit 281.
  • the NAND circuit 281 receives a signal obtained by inverting the level of the control signal On and a forced cutoff signal Inhibit described later (low level when the power MOSFET 214 is forcibly cut off).
  • Reset condition 2 When the active set signal OC1 is output from the NAND circuit 280 (when overcurrent or overheat abnormality is detected and the power MOSFET 214 is not in the forced cutoff state).
  • Reset condition 3 When the output signal FCM of FC memory 278 is inverted from high level to low level (when the falling edge of output signal FCM is detected by FRC reset generation circuit 277, ie, When a fuse current is detected when the power MOSFET 214 is not in the forced cutoff state.)
  • the overcurrent protection circuit activates the active second forced cutoff from the OC memory 276.
  • the power MOSFET 214 is immediately forcibly cut off by outputting the cut command signal OCM.
  • the FR counter 271 is reset and restarts counting, and after 16 msec (an example of “third reference time”) from this point, the active shutoff release signal MCL is output, and the OC memory 276 is set to high level.
  • the second forced cutoff command signal OCM is output to release the forced cutoff state of the power MOSFET 214 (second forced cutoff).
  • FC memory 278 a signal obtained by inverting the level of the output signal from the NOR circuit 285 is input to the reset terminal, and the reset signal RST from the reset signal generation circuit 275 is leveled in the NOR circuit 285.
  • the inverted signal and the signal obtained by inverting the level of the cutoff release signal MCL from the FR counter 271 are input.
  • the FC memory 278 receives the active set signal FC1, enters the set state, outputs the low level output signal FCM (low active), and outputs the reset signal RST or the shutdown release signal. Outputs high-level output signal FCM when MCL is active. Further, when the set signal FC1 is active, the FC memory 278 continues to output the active output signal FCM even if the reset signal RST becomes active.
  • the fuse abnormality protection circuit includes a fuse counter 273, an FCC reset generation circuit 286, and the like.
  • the fuse counter 273 (an example of a "fuse counter circuit") is, for example, a 6-bit counter, and must be advanced, for example, by one count at the falling edge of the count command signal OvF7 from the FR counter 271 and reset halfway. For example, it overflows at 1024msec and outputs the low level first forced cutoff command signal Fuse (low active). This is an example of the “reference abnormality count value” of the count value force of the fuse counter 273 at the time of overflow.
  • the NOR circuit 291 receives a signal obtained by inverting the level of the second forced cutoff command signal OCM and the output signal FCM, and either the second forced cutoff command signal OCM or the output signal FCM is active. Output a low level error notification signal Fail (low active). In other words, the NOR circuit 291 indicates that the second forcible cutoff due to overcurrent or temperature abnormality is in progress, or that the fuse current (before the first forcible cutoff) has occurred, such as the fuse counter 273 or the CLC reset generation circuit 292 described later. It serves to notify
  • the fuse counter 273 counts for each falling edge of the count command signal OvF7 when the abnormality notification signal Fail is active and the first forced cutoff command signal Fuse is inactive (before overflow). Up. When the counter overflows, the active first forced cutoff command signal Fuse is output to cause the power MOSFET 214 to perform a forced cutoff operation, and accordingly, the count operation based on the count command signal OvF7 is stopped, Holds the forced cutoff state (first forced cutoff).
  • the clear counter 272 is, for example, a 5-bit counter, and advances by one count, for example, at the falling edge of the count command signal OvF7 from the FR counter 271. In the example of “second reference time”, overflow occurs and the active clear signal CLR is output.
  • the CLC reset generation circuit 292 (an example of a “normal time reset circuit”) counts the clear counter 272 when the following reset conditions 6 to 8 are satisfied. Reset the data value to "0".
  • control logic unit 227 is provided with an OR circuit 287 that outputs the above output signal, and a signal obtained by inverting the clear signal CLR and a signal obtained by inverting the reset signal RST are input thereto.
  • the OR circuit 287 outputs a high-level output signal O that stops energization of the internal ground generation unit 223 when either the clear signal CLR or the reset signal RST is active.
  • the NAND circuit 281 receives a signal obtained by inverting the level of the control signal On and a forced cutoff signal Inhibit described later (low level when the power MOSFET 214 is forcibly shut down). A signal obtained by inverting the level is input to the NAND circuits 280 and 282.
  • the filter circuit causes the active clear signal CLR to be generated a plurality of times (in this embodiment, twice) while the reset signal RST is inactive and the disconnection abnormality determination signal OP is active. ) When received, a low level disconnection error signal OPF (low active) is output from the Q pin of the memory circuit 301. On the other hand, the filter circuit is reset when the following reset conditions 9, 10 are satisfied.
  • Reset condition 9 When the reset signal RST is output from the reset signal generation circuit 275.
  • Reset condition 10 Disconnection error signal OPF is inactive (noise level).
  • the disconnection abnormality signal OPF is not activated immediately, and the active clear signal CLR is received twice from the clear counter 272. Is activated for the first time (at least when the second reference time elapses when the active disconnection abnormality judgment signal OP is output)
  • the disconnection error signal OPF from the Q terminal of the memory circuit 301 is inverted in level and NANDed. Given to Road 303. Any one of the bit signals from the FR counter 271 is input to the NAND circuit 303. Therefore, the NAND circuit 303 outputs a pulse-shaped disconnection abnormality signal OPFP corresponding to the level inversion of the bit signal when the disconnection abnormality signal OPF is active.
  • the most significant bit signal FRC7 is input to the NAND circuit 303, and as a result, a disconnection abnormality signal OPFP having a period of 32 msec and a duty ratio of 50% is output. Become.
  • the gate drive unit 228 receives the active control signal On (ON command signal) from the control logic unit 227, and drives only the charge pump to increase the voltage boosted to a level higher than the power supply voltage Vcc.
  • a charging operation is performed in which the power MOSFET 214 and the sense MOSFET 218 are turned on by being applied between the gate sources of the power MOSFET 214 and the sense MOSFET 218.
  • the gate drive unit 228 receives an inactive control signal On (off command signal) from the control logic unit 227 or receives an active forced cutoff signal Inhibit (the first and second above-mentioned signals).
  • an active control signal On is given from the control logic unit 227 to the gate driving unit 228, and the power MOSFET 214 and the like are turned on to be in an energized state.
  • FR count The counter 271 starts counting based on the clock signal CLK from the oscillation circuit 274.
  • the active set signal OC1 is output from the NAND circuit 280 (reset condition 2).
  • the output signal FCM of the FC memory 278 is inverted from high level to low level (reset condition). Since there is no 3), FR counter 271 counts repeatedly for 32 msec without being reset halfway (see [FRC] in Fig. 21).
  • an inrush current higher than the second abnormality threshold current ILfc can flow through the power MOSFET 214.
  • the inrush current can prevent the power MOSFET 214 and the like from performing the second forced cutoff operation.
  • the abnormality notification signal Fail is inactive at the normal time, the count up of the fuse counter 273 is not started (see [FCC] in FIG. 21).
  • the clear counter 27 2 counts up every time the count command signal OvF7 from the FR counter 271 is input. Since the abnormality notification signal Fail remains inactive, it is not reset halfway and overflows in 512 msec (second reference time) and outputs an active clear signal CLR ([CLC] in Fig. 21, [See CLR].
  • the load current IL exceeds the second abnormal threshold current ILfc as shown in Fig. 22.
  • the fuse current signal FC becomes active and the output signal of FC memory 278
  • the FCM level is inverted from high level to low level, and the count value of FR counter 271 is reset.
  • the first abnormality threshold current ILoc returns to the initial level, and the level is again measured with time in accordance with the count value of the FR counter 271 started thereafter. Going down.
  • the overcurrent signal OC becomes active, and the set signal OC1 from the NAND circuit 280 becomes active, whereby the OC memory 276
  • the second forced cutoff command signal OCM from is activated, and the second forced cutoff operation of the power MOSFET 214 is executed by the active forced cutoff signal Inhibit.
  • the count value of the FR counter 271 is reset by the active set signal OC1, and the active count command signal OvF7 is output slightly before 16 mec from here, and the count value of the fuse counter 273 is incremented by 1 (Fig.
  • the OC threshold command generation circuit 293 maintains the output of the active threshold command signal OCL5 and The threshold current ILoc is kept at the lowest level.
  • the active first forced cutoff command signal Fuse is output to cause the power MOSFET 214 to forcibly shut down, and the count operation based on the count command signal OvF7 stops accordingly.
  • This forced cutoff state is maintained (first forced cutoff).
  • the second abnormality threshold current ILfc is set to a level slightly higher than the rated current ILmax of the load 211.
  • the reference fuse time is shorter than the time until the wire 230 smokes when a fuse current exceeding the second abnormal threshold current ILfc is intermittently detected at a time interval shorter than the second reference time. The time is set.
  • the load resistance value (external circuit resistance value) when the active disconnection abnormality judgment signal OP is output depends on the fluctuation of the power supply voltage Vcc. It will change. To accurately detect disconnection abnormalities, the disconnection abnormality should always be maintained at a constant load resistance value regardless of fluctuations in the power supply voltage Vcc.
  • the shut-off time counter 70, the fuse time counter 71, and the clear counter 72 are all configured by a counter circuit and digitally accumulate time.
  • the present invention is not limited to this.
  • a capacitor is used. Even if it is configured to accumulate time in an analog fashion.
  • the latch function of the latch circuit 101 is enabled based on different potential levels depending on the connection destination of the switching pad 117 as shown in FIG. It may be configured to determine invalidity.
  • the normal time integrating circuit, the abnormal time integrating circuit, and the cut-off time integrating circuit are configured by counter circuits.
  • the timer circuit may include a discharge circuit that discharges the electric charge of the capacitor.

Landscapes

  • Emergency Protection Circuit Devices (AREA)
  • Control Of Voltage And Current In General (AREA)
  • Electronic Switches (AREA)

Abstract

　電力供給ラインＬに流れる負荷電流（センス電流Ｉｓ）が第１閾値電流Ｉａを超えて第１基準時間に達したときにパワーＭＯＳＦＥＴ１５等に第２強制遮断動作をさせる。一方、第１基準時間に達する前にオーバーカレントやヒューズカレントが発生していない正常状態が第２基準時間継続した場合には、ヒューズ時間カウンタ７１のカウント値を「ゼロ」クリアしてパワーＭＯＳＦＥＴ１５等の遮断動作をさせないようにした。

Description

明 細 書
電力供給制御装置
技術分野
[0001] 本発明は、電力供給制御装置に関し、特に、半導体スィッチ素子に連なる外部回 路 (負荷、電線)の過電流保護技術に関する。
背景技術
[0002] 従来、電源と負荷とを接続する電力供給ラインに、例えばパワー MOSFETなどの 大電力用の半導体スィッチ素子を介設し、この半導体スィッチ素子をオンオフさせる ことにより負荷への電流供給を制御するようにした電力供給制御装置が提供されて いる。このような電力供給制御装置のなかには、自己保護機能が備えられたものがあ る。この自動保護機能は、過電流が流れると上記半導体スィッチ素子の制御端子の 電位を制御して当該半導体スィッチ素子をオフにして通電を遮断することにより、上 記半導体スィッチ素子を保護する機能である。具体的には、例えば、電流検出用の 抵抗を上記半導体スィッチ素子の通電端子 (例えば MOSFETであればソースまた はドレイン）に直列に接続し、この抵抗での電圧降下を検出して、この電圧降下が所 定レベル以上になると過電流と判定するようなものがある。
特許文献 1：特開 2001— 217696公報
発明の開示
[0003] (発明が解決しょうとする課題）
ところが、上述の自己保護機能を有する電力供給制御装置を用いた場合であって も、その自己保護機能が働いて半導体スィッチ素子に通電と遮断とを間欠的に行う 強制オンオフ動作が継続的に実行されると、その電力供給によって電力供給制御装 置に連なる外部回路 (例えば配線部材 (配線等) )が発熱し、焼損するおそれがあつ た。このために、従来は、当該外部回路の負荷抵抗等を考慮したヒューズ素子を別 途、上記電力供給ラインに設けるようにしていた。
[0004] ところで、例えば配線部材は通常、複数本のより線を束ねて被覆で覆った構成をな しており、このより線全体に過電流が流れたときの発熱量を考慮してヒューズ素子のヒ ユーズ容量が決められる。し力しながら、このようなヒューズ素子を利用した構成では 、配線部材を保護できないことがある。即ち、例えば、配線部材の被覆の一部が損傷 してそのより線の一部が被覆力 露出すると、電力供給制御装置を搭載する車両の 振動などによって一部のより線が周囲の導電部材 (例えば車両ボディ）に断続的に短 絡する、いわゆるチャタリングショートが起こることがある。このとき、そのチャタリングシ ョートの短絡時間や周期により、ヒューズ素子にはそれを溶断するほどの量の過電流 は流れないが、短絡した一部のより線に過電流が流れて局所的に発熱し、その周囲 の被覆が発煙する事態が生じうる。これに対処するために、上記一部のより線に過電 流が流れたときの電流量を基準にヒューズ素子のヒューズ容量を定める方法も考えら れるが、これでは、例えば負荷への電源投入時の大電流である突入電流によってヒ ユーズ素子が溶断してしまうことになり、望まし 、方法ではな 、。
[0005] なお、半導体スィッチ素子として、過熱保護機能付き FETが使用されることがある。
この過熱保護機能付き FETは、当該 FETの温度を検出する温度センサを備え、例 えば外部回路の短絡等によってドレイン ソース間に過電流が流れて温度が上昇し 所定の温度に達したときに FETに遮断動作をさせるものである力 このような過熱保 護機能付き FETを利用した構成であっても、配線部材のより線全体に流れる過電流 を前提として上記所定の温度が設定されており、前述したヒューズ素子を利用した構 成と同様に、配線部材を保護できないことがあるという問題があった。
[0006] 本発明は上記のような事情に基づいて完成されたものであって、その目的は、チヤ タリングショートなど、断続的に過電流が流れる場合であっても外部回路を保護する ことである。
(課題を解決するための手段）
本発明に係る電力供給制御装置は、電源から負荷への電力供給を制御する電力 供給制御装置であって、前記電源力 前記負荷への電力供給ラインに配される半導 体スィッチ素子と、この半導体スィッチ素子に流れる負荷電流を検出する電流検出 素子と、前記電流検出素子からの検出信号に基づき前記半導体スィッチ素子に流 れる負荷電流が第 1閾値を超えている力否かを判断し、前記負荷電流が前記第 1閾 値を超えている場合に第 1異常電流信号を出力する第 1異常電流検出回路と、前記 第 1異常電流検出回路から前記第 1異常電流信号が出力されたことを条件に異常時 間の積算を開始し、当該異常時間が第 1基準時間に達したときに前記半導体スイツ チ素子に第 1遮断動作をさせる異常時間積算回路と、前記異常時間積算回路の積 算開始後に、前記負荷電流が継続的に前記第 1閾値を下回っている正常時間が第 2基準時間に達したときにクリア信号を出力する正常時間積算回路と、前記クリア信 号の出力に基づき前記異常時間積算回路の前記異常時間をクリアする異常時間タリ ァ回路と、を備える。
本発明によれば、電力供給ラインに流れる負荷電流が第 1閾値を超えたとき (第 1 電流異常）に異常時間の積算を開始し、その異常時間が第 1基準時間に達したとき に半導体スィッチ素子に遮断動作をさせる。一方、第 1基準時間に達する前に前記 負荷電流が前記第 1閾値より小さい正常レベル以下になっている正常状態が第 2基 準時間継続した場合には、それまで積算された異常時間積算回路の異常時間をタリ ァ (現在の積算時間を、初期時間 (全部クリア)または現在の積算時間よりも初期時間 に近 、時間（一部クリア）に変更)して半導体スィッチ素子の遮断動作をさせな 、よう にした。従って、連続的な異常電流によるショートだけでなぐ断続的な異常電流で 且つその異常電流の発生間隔が第 2基準時間より短いチャタリングショートも検出し て外部回路等の保護を図ることができる。
上記発明は、所定時間を繰り返しカウントし、当該所定時間をカウントアップする毎 にカウントアップ信号を出力するフリーランニングカウンタ回路を備え、前記異常時間 積算回路は、前記第 1異常電流検出回路から前記第 1異常電流信号が出力されたこ とを条件に、前記フリーランニングカウンタ回路力も前記カウントアップ信号が出力さ れる毎にカウントを進め、そのカウント値が基準異常カウント値に達したときに前記半 導体スィッチ素子に前記第 1遮断動作をさせるヒューズカウンタ回路を備えて構成さ れ、前記正常時間積算回路は、前記フリーランニングカウンタ回路力 前記カウント アップ信号が出力される毎にカウントを進め、そのカウント値が基準タリアカウント値に 達したときに前記クリア信号を出力するクリアカウンタ回路と、前記第 1異常電流検出 回路からの前記第 1異常電流信号の出力に基づき前記クリアカウンタ回路のカウント 値をリセットする正常時間リセット回路とを備え構成が望ましい。 [0008] 本発明によれば、異常時間積算回路による異常時間のカウントと、正常時間積算 回路による正常時間のカウントとが、いずれも共通のフリーランニングカウンタ回路の カウントに基づいて積算される。従って、異常時間積算回路の積算動作と正常時間 積算回路の積算動作とを全く独立に行う構成に比べて回路構成の簡略ィ匕を図ること ができる。
[0009] 更に、前記異常時間積算回路による前記半導体スィッチ素子の遮断状態を保持す るラッチ回路を備える構成が望ましい。これにより、異常時間積算回路の異常時間が 第 1基準時間に達したことによる半導体スィッチ素子の遮断状態を保持することがで きる。すなわち、例えば正常状態で半導体スィッチ素子を通電状態にするための外 部入力がオフされたり、電源がオフされたりしない限り半導体スィッチ素子を通電状 態に復帰できない自己復帰不能状態にすることができる。
図面の簡単な説明
[0010] [図 1]本発明の実施形態 1に係る電力供給制御装置の全体構成を示すブロック図 [図 2]過電流検知回路を主として示す回路図
[図 3]発煙特性について説明する説明図
[図 4]出力制御回路の構成を示す回路図
[図 5]チャージポンプ ·ゲートドライバ回路の構成を示した概要図
[図 6A]充電時のゲート電圧と時間との関係を示すグラフ
[図 6B]放電時のゲート電圧と時間との関係を示すグラフ
[図 7]出力制御回路の動作を説明するためのタイミングチャート
[図 8]実施形態 2の出力制御回路の構成を示す回路図
[図 9]出力制御回路の動作を説明するためのタイミングチャート
[図 10]実施形態 3の電力供給制御装置を模式的に示したブロック図
[図 11]電力供給制御装置と操作スィッチとを示した模式図 (その 1)
[図 12]電力供給制御装置と操作スィッチとを示した模式図 (その 2)
[図 13]実施形態 4の電力供給制御装置を模式的に示したブロック図
[図 14]半導体装置の外部構成を模式的に示した図
[図 15]本発明の第 1実施形態に係る電力供給制御装置の全体構成を示すブロック 図
[図 16]内部グランド生成部の回路図
[図 17]ソース電位制御部、閾値電圧生成部及び電流異常検出部の回路図
[図 18]第 1異常用閾値電流と第 2異常用閾値電流との設定レベルを説明するための グラフ
[図 19]コントロールロジック部の回路図
[図 20]ヒューズカウンタ及び FRカウンタのカウンタ値と閾値指令信号との対応関係を 示した表
[図 21]電力供給制御装置の動作を説明するための各信号のタイムチャート (正常時) [図 22]電力供給制御装置の動作を説明するための各信号のタイムチャート (オーバ 一力レント時）
[図 23]電力供給制御装置の動作を説明するための各信号のタイムチャート (ヒューズ カレント時）
符号の説明
10, 210…電力供給制御装置
11, 217…半導体装置
13· ··過電流検知回路 (第 1,第 2の異常電流検出回路）
15, 214…パワー MOSFET (半導体スィッチ素子、パワー FET)
16, 218· ··センス MOSFET (センス FET)
41…チャージポンプ ·ゲートドライバ回路 (充電速度変更回路、放電速度変更回路
)
50, 211· ··負荷
61, 212· ··電源
70· ··遮断時間カウンタ (遮断時間積算回路）
71…ヒューズ時間カウンタ (異常時間積算回路）
72· ··クリアカウンタ (正常時間積算回路）
81· · 'AND回路 (異常時間クリア回路）
101…ラッチ回路 110…半導体チップ
117· · '切り替え用パッド（ボンディングパッド）
119· ··ワイヤボンディング
228…ゲート駆動部 (充電速度変更回路、放電速度変更回路)
258, 259…比較回路 (第 1,第 2異常電流検出回路）
271〜FRカウンタ（フリーランニングカウンタ回路）
272· ··クリアカウンタ（クリアカウンタ回路）
273…ヒューズカウンタ（ヒューズカウンタ回路）
276 OCメモリ（遮断回路）
286 FCCリセット生成回路 (異常時間クリア回路）
292· · 'CLCリセット生成回路 (正常時間リセット回路）
CLR…タリァ信号
FC- · ·異常信号，ヒューズカレント信号 (第 1異常電流信号）
OC- · ·異常信号，オーバーカレント信号 (第 2異常電流信号）
OvF7- · 'カウント指令信号 (カウントアップ信号）
la…第 1閾値電流 (第 1閾値）
lb…第 2閾値電流 (第 2閾値）
Ip…電流（負荷電流）
IL…負荷電流
ILoc…第 1異常用閾値電流 (第 2閾値）
ILfc- · ·第 2異常用閾値電流 (第 1閾値）
Is…センス電流
L, 213…ライン (電力供給ライン）
P 1 · · ·入力端子 (外部入力端子）
S1, Οη· ··制御信号
S5…クリア信号
発明を実施するための最良の形態
<実施形態 1 > 本発明の実施形態 1を図 1〜図 7を参照しつつ説明する。
[0013] (1)全体構成
図 1は、本実施形態に係る電力供給制御装置 10の全体構成を示すブロック図であ る。同図に示すように、本実施形態の電力供給制御装置 10は、定電圧信号、或いは 、 PWM (Pulse Width Modulationパルス幅変調）制御信号などの制御信号 SIを直 接又は間接的にパワー MOSFET15 (「半導体スィッチ素子、パワー FET」の一例） の制御入力端子 (ゲート端子 G)に与えることで、このパワー MOSFET15の出力側 に連なる車両用電源 61 (以下、「電源 61」という）から負荷 50への電力供給を制御す るように構成されている。なお、本実施形態では、電力供給制御装置 10は図示しな い車両に搭載され、負荷 50として例えば車両用のランプ、クーリングファン用モータ やデフォッガー用ヒータなどの駆動制御をするために使用される。この電力供給制御 装置 10は、入力端子 P1において、操作スィッチ 52が接続される構成をなし、操作ス イッチ 52が ONとなることで動作するようになっている。また、以下では、「負荷」は電 力供給制御装置 10の制御対象装置であって、電力供給制御装置 10とその制御対 象装置との間に連なる電線 51を含まない意味とし、「外部回路」を負荷 50と電線 51と を含めた意味として説明する。
[0014] 図 1に示すように、制御信号 S1は入力端子 P1に接続された入力インターフェース 4 5に入力されるようになっており、この制御信号 S1 (ローレベル）の入力に応じて FET 47がオン状態となり、出力制御回路 40が通電される構成をなしている。出力制御回 路 40はチャージポンプ ·ゲートドライバ回路 41を備える（図 2, 4参照）とともに、過電 流検知回路 13が接続されている。また、パワー MOSFET15のドレイン端子 D及び ゲート端子 Gの間にはダイナミッククランプ 44が接続されている。
[0015] 出力制御回路 40内に備えられるチャージポンプ ·ゲートドライバ回路 41は、パワー MOSFET15のゲート端子 Gに接続されるとともに、過電流検知回路 13内の後述す るセンス MOSFET16のゲート端子 G (図 2参照））に接続されている。また、チャージ ポンプ ·ゲートドライバ回路 41は、パワー MOSFET15のソース端子 Sにも接続され ている。なお、図 1において図示は省略している力 半導体装置 11 (半導体ディバイ ス）の外部端子 P4には外部抵抗 64が接続され、後述するセンス MOSFET16から のセンス電流 Is (「検出信号」の一例）はこの外部抵抗 64を通してグランドに流れ込む
[0016] また、図 1に示すように、電力供給制御装置 10は、パワー MOSFET15、過電流検 知回路 13、出力制御回路 40など、同図において点線で囲まれた回路構成がワンチ ップ化された形態、或いは、複数のチップで構成されてワンパッケージ内に収容され た形態にて半導体装置 11が構成されて 、る。
[0017] (2)過電流検知回路
図 2は、パワー MOSFET15に流れる電流の異常検出を行う過電流検知回路 13 ( 「第 1、第 2の異常電流検出回路」の一例）を主として示す回路図である。同図におい て、一点鎖線で囲まれた構成が過電流検知回路 13である。この過電流検知回路 13 は、パワー MOSFET15の電流量に応じたセンス電流 Isが流れるセンス MOSFET1 6 (「センス FET、電流検出素子」の一例）を有して!/ヽる。
[0018] 具体的には、半導体装置 11は、ドレイン端子 Dがそれぞれ共通接続されて電源端 子 P2に接続される複数の MOSFETが配列され、ほとんどの MOSFET群は、ソース 端子 S同士が出力端子 P3に共通接続されてパワー MOSFET15を構成し、残りの MOSFET群は、そのソース端子 S同士が FET20に接続されてセンス MOSFET16 を構成している。なお、パワー MOSFET15を構成する MOSFET群の数と、センス MOSFET16を構成する MOSFET群の数との比が概ねセンス比である。
[0019] また、パワー MOSFET15のソース端子 S及びセンス MOSFET16のソース端子 S は、オペアンプ 18の各入力端子にそれぞれ接続されており、このオペアンプ 18の出 力側には、 FET20のゲート端子が接続されている。
[0020] このように、パワー MOSFET15及びセンス MOSFET16のドレイン端子 D同士、ソ ース端子 S同士を互 、に同電位することで、パワー MOSFET15に流れる負荷電流 I pに対して安定した一定比率（上記センス比）のセンス電流 Isをセンス MOSFET16 に流すことができる。これらのパワー MOSFET15及びセンス MOSFET16は、操作 スィッチ 52が ONとなって入力端子 P1から制御信号 S1 (ローレベル）が入力されるこ とを前提条件として ONする (遮断状態力 通電状態になる)ように構成されている。 なお、電源 61と負荷 50とに連なるライン L力 S「電力供給ライン」の一例である。 [0021] センス MOSFET16からのセンス電流 Isは、 FET24及び FET26からなるカレントミ ラー回路によってセンス電流 Isと同レベルのミラー電流 Is，が FET26及び FET28の 接続ラインに流れる。そして、更に FET28及び FET30からなるカレントミラー回路に よってセンス電流 Isと同レベルのミラー電流 Is"が FET30及び外部端子 P4に流れる ようになっている。
[0022] また、 FET30と外部端子 P4との接続ラインにはコンパレータ 32の一方の入力端子 が接続されている。また、電源 61に連なる電源ラインとグランドとの間には、例えば 3 つの抵抗 34, 35, 36が直列接続されており、抵抗 35と抵抗 36との接続点にコンパ レータ 32の他方の入力端子が接続されている。また、 FET30と外部端子 P4との接 続ラインにはコンパレータ 37の一方の入力端子が接続されている。また、抵抗 34と 抵抗 35との接続点にコンパレータ 37の他方の入力端子が接続されている。
[0023] そして、コンパレータ 32は、外部抵抗 64が接続される外部端子 P4の電圧 Voが、 抵抗 35と抵抗 36との接続点での第 1閾値電圧 Vrlを上回ったときにオン動作してハ ィレベルの異常信号 FC (「第 1異常電流信号」の一例）を出力する。一方、コンパレ ータ 37は、外部抵抗 64が接続される外部端子 P4の電圧 Voが、抵抗 34と抵抗 35と の接続点での第 2閾値電圧 Vr2 ( >第 1閾値電圧 Vrl)を上回ったときにオン動作し てハイレベルの異常信号 OC (「第 2異常電流信号」の一例）を出力する。なお、以下 では、外部端子 P4の電圧 Voが第 1閾値電圧 Vrlに達したときにパワー MOSFET1 5に流れる電流異常時の負荷電流 Ipを「第 1閾値電流 Ia」とし、外部端子 P4の電圧 V oが第 2閾値電圧 Vr2に達したときにパワー MOSFET15に流れる電流異常時の負 荷電流 Ipを「第 2閾値電流 Ib」とする。
[0024] ここで、図 3は、本実施形態の電力供給制御装置 10に接続され得る外部回路、例 えば電線 51 (例えば電線被覆材)の発煙特性について、電流レベルと通電時間（溶 断時間）との関係を示したグラフである。つまり、任意の一定電流 (ワンショット電流）を 電線 51に流したときに、当該電線 51の被覆材の焼損が発生するまでの時間を示し ている。なお、同グラフは、電力供給制御装置 10に接続される電線 51の発煙特性を 示している。また、電力供給制御装置 10に接続される外部回路 (電線等の配線部材 、負荷）によって発煙特性は異なり、これに対応して上記異常信号 FC, OCを出力す るセンス電流 Isレベルも異なってくる力 この調整は、前述した外付け抵抗 64の抵抗 値を変更することにより容易に行うことができる。
[0025] 同グラフ中、 ILmaxは負荷 50の定格電流 (設計時に保証される機器の使用限度)で あり、 Ioは電線 51における発熱と放熱のバランスがとれた熱平衡状態で流すことが可 能な平衡時限界電流である。この平衡時限界電流 Ioよりも高 、レベルの電流を流す 場合には、過度熱抵抗領域となり、電流レベルと焼損までの時間とが略反比例関係 となる。そして、上記コンパレータ 32は、パワー MOSFET15に流れる負荷電流 Ipが 負荷 50の定格電流 ILmaxよりもやや高い第 1閾値電流 laに達した第 1電流異常（以 下、 「ヒューズカレント」という）を検出して異常信号 FC (ハイレベル)を出力する。この レベルである場合には、後述するように、パワー MOSFET15を即時的に遮断しなく ても、そのヒューズカレント状態がある程度継続したときに遮断すればよい。
[0026] これに対して、上記コンパレータ 37は、パワー MOSFET15に流れる負荷電流 Ip が第 1閾値電流 laよりも高い第 2閾値電流 lbに達した第 2電流異常（以下、「オーバ 一力レント」 t 、う）を検出して異常信号 OC (ハイレベル)を出力する。このように負荷 電流 Ipが第 2閾値電流 lbを超える高 、レベルである場合には、後述するようにパワー MOSFET15を即時的に遮断する必要がある。
[0027] (3)出力制御回路
図 4は、出力制御回路 40の構成を示す回路図である。同図に示すように、出力制 御回路 40は、主として、チャージポンプ ·ゲートドライバ回路 41と、遮断時間カウンタ 70と、ヒューズ時間カウンタ 71と、クリアカウンタ 72とを備えて構成されている。また、 出力制御回路 40は、制御信号 S1が入力される前述の入力端子 P1と、異常信号 OC が入力される入力 P5と、異常信号 FCが入力される入力 P6と、クロック信号 CLKが入 力される入力 P7と、リセット信号 RSTが入力される入力 P8を備えている。
[0028] a.チャージポンプ'ゲートドライバ回路
図 5は、チャージポンプ'ゲートドライバ回路 41の構成を示した概要図である。チヤ ージポンプ.ゲートドライバ回路 41は、電源端子 P2とパワー MOSFET15及びセン ス MOSFET16 (同図では省略）のゲートとの間に接続されたチャージポンプ 130と、 パワー MOSFET15及びセンス MOSFET16のゲートとソースの間に接続された通 常放電用 FET131とを備える。更に、チャージポンプ ·ゲートドライバ回路 41は、電 源端子 P2とパワー MOSFET15及びセンス MOSFET16のゲートとの間に接続さ れた異常時急速充電用 FET132及びダイオード 133と、パワー MOSFET15及び センス MOSFET16のゲートとソースとの間に接続された異常時急速放電用 FET13 4とを備える。
[0029] そして、正常状態時 (ヒューズカレントもオーバーカレントも発生して 、な 、状態）に は、ローレベルの制御信号 S1を受けることで、チャージポンプ 130のみを駆動させて 電源電圧 Vccよりも高いレベルに昇圧した電圧をパワー MOSFET15及びセンス M OSFET16の各ゲート ソース間に与えてオンして通電動作にさせる通常充電動作 を行う（図 6A参照）。一方、ハイレベルの制御信号 S1を受けることで、チャージボン プ 130の昇圧動作をオフするとともに、通常放電用 FET131のみをオンしてパワー MOSFET15及びセンス MOSFET16の各ゲート—ソース間の電荷を放電し、遮断 動作させる通常放電動作を行う（図 6B参照)。
[0030] また、チャージポンプ'ゲートドライバ回路 41は、後述する OR回路 74の出力端子 にも接続されており、そこ力も強制遮断信号 S2 (ハイレベル)を受けることでも、昇圧 動作をオフするとともにパワー MOSFET15及びセンス MOSFET16の各ゲートーソ ース間の電荷 (ゲート電荷)を放電し、強制的な遮断動作させるように動作する（以下 、この強制遮断信号 S2に基づく遮断動作を「強制遮断動作」という)。
[0031] ここで、チャージポンプ'ゲートドライバ回路 41は、強制遮断信号 S2に基づく強制 遮断動作時は、制御信号 S1 (ハイレベル）に基づく通常遮断動作時よりも速い放電 速度でゲート電荷を放電させて、強制遮断動作を通常遮断動作よりも迅速に行うよう にしている。従って、チャージポンプ'ゲートドライバ回路 41は、本発明の「放電速度 変更回路」としても機能する。具体的には、チャージポンプ ·ゲートドライバ回路 41は 、強制遮断信号 S2 (ハイレベル)を受けることで、通常放電用 FET131とともに異常 時急速放電用 FET134をオンして、パワー MOSFET15及びセンス MOSFET16 の各ゲート ソース間の電荷を急速に放電し、遮断動作させる急速放電動作を行う ( 図 6B参照)。
[0032] 更に、チャージポンプ'ゲートドライバ回路 41は、入力 P6から異常信号 FC (ハイレ ベル)を受けるようになっており、この異常信号 FC (ハイレベル)を受けたときには、昇 圧速度、換言すれば、パワー MOSFET15及びセンス MOSFET16の各ゲートーソ ース間の電荷 (ゲート電荷)の充電速度を正常状態時よりも速くして、即ち負荷電流 I p及びセンス電流 Isの上昇を急峻にして（図 7のセンス電流 Isのグラフ参照）、より早 期にオーバーカレントを過電流検知回路 13にて検出できるようにしている。従って、 チャージポンプ ·ゲートドライバ回路 41は、本発明の「充電速度変更回路」としても機 能する。具体的には、チャージポンプ'ゲートドライバ回路 41は、異常信号 FC (ハイ レベル）を受けたときには、チャージポンプ 130とともに異常時急速充電用 FET132 をオンして、電源電圧 Vccまでの昇圧速度を速くする急速充電動作を行う（図 6A参 照)。
[0033] b.遮断時間カウンタ
遮断時間カウンタ 70 (本発明の「遮断時間積算回路」の一例）は、上記クロック信号 CLKのクロックに同期して初期値 n力も 0までカウントダウンするものである。具体的 には、遮断時間カウンタ 70は、そのセット端子に入力 P5が接続され異常信号 OC (ハ ィレベル)を入力可能とされ、そのリセット端子に入力 P8からのリセット信号 RST (ハイ レベル)をレベル反転した信号が入力されるように接続されて 、る。
[0034] また、遮断時間カウンタ 70の各カウント値に対応する n個の出力端子は、 OR回路 7 3の入力端子にそれぞれ接続され、この OR回路 73からの出力信号が OR回路 74の 一方の入力端子に与えられる。また、遮断時間カウンタ 70のクロック入力端子には、 AND回路 75の出力信号が接続され、この AND回路 75は、入力 P7力 のクロック 信号 CLKと、上記 OR回路 73の出力信号 S3とが入力されるようになっている。
[0035] このような構成により、遮断時間カウンタ 70は、セット端子に異常信号 OCが入力さ れると、 n個のカウンタをすベて「1」にセットして n個の出力端子レベルをすベてハイ レベルした初期状態から、クロック信号 CLKのクロックに同期したタイミングでカウント ダウン動作を開始する。
[0036] そして、遮断時間カウンタ 70が「0」までカウントダウンする前は、 OR回路 73の出力 端子 S3レベルはハイレベルであるから、クロック信号 CLKは AND回路 75にて有効 化されて遮断時間カウンタ 70のクロック端子に入力される。このとき、このノ、ィレベル の出力信号 S3が OR回路 74を介して上記強制遮断信号 S2としてチャージポンプ' ゲートドライバ回路 41に与えられる。これに対して、遮断時間カウンタ 70が「0」まで力 ゥントダウンして n個すベての出力端子がローレベルに反転したときは、 OR回路 73 の出力端子 S3レベルはローレベルになるから、クロック信号 CLKは AND回路 75に て無効化されて遮断時間カウンタ 70のカウントダウン動作が停止する。また、このとき 、このローレベルの出力信号 S3が OR回路 74に与えられる。
[0037] 要するに、遮断時間カウンタ 70は、図 7 (遮断カウンタ及び MOS禁止 [2]のタイミン グチャート参照）に示すように、オーバーカレント状態となって過電流検知回路 13か ら異常信号 OCが出力される毎に、パワー MOSFET15に即時的に上記強制遮断 動作をさせて、 nカウント分カウントダウンした後に、その強制遮断動作を解除する役 割を果たす (以下、このときの強制遮断動作（「第 2遮断」の一例)を「第 2強制遮断動 作」という）。ここで、遮断時間カウンタ 70のカウントダウン動作中の時間が本発明の「 遮断時間」であり、 nカウント分カウントダウンするまでの時間が本発明の「第 3基準時 間」の一例であり、この第 3基準時間が図 3において発煙特性曲線に対して第 2閾値 電流 lbに対応する時間 t2よりも短 、時間に設定されて!、る。
[0038] cクリアカウンタ
クリアカウンタ 72 (「正常時間積算回路、クリアカウンタ回路」の一例）は、上記クロッ ク信号 CLKのクロックに同期して初期値 0から q (q>n)までカウントアップ動作するも のである。具体的には、クリアカウンタ 72は、そのリセット端子が AND回路 76の出力 端子に接続され、この AND回路 76からの出力信号をレベル反転した信号を受ける ようになつている。ここで、クリアカウンタ 72のカウントアップ動作中の時間が本発明の 「正常時間」であり、 qカウント分カウントアップするまでの時間が「第 2基準時間」の一 例であり、この第 2基準時間は、例えばヒューズカレントやオーバーカレント状態が解 消され負荷等の過熱状態が解消するまでの時間に基づいて定められている。
[0039] AND回路 76は、入力 P8を介してリセット信号 RSTが入力されるとともに、 NOR回 路 77からの出力信号が入力される。この NOR回路 77は、入力 P6を介して異常信号 FCが入力されるとともに、上記 OR回路 73の出力信号 S3が入力される。
[0040] このような構成により、クリアカウンタ 72は、図 7のクリアカウンタのタイミングチャート に示すように、ヒューズカレント状態となって過電流検知回路 13から異常信号 FCが 出力されているとき、または、オーバーカレント状態となって遮断時間カウンタ 70が力 ゥントダウン動作をしている最中は、カウント値が初期値「0」にリセットされる。
[0041] また、クリアカウンタ 72は、クロック端子に AND回路 78の出力端子が接続されてい る。この AND回路 78は、入力 P7を介してクロック信号 CLKを受けるとともに、後述す る AND回路 79からの出力信号 S4を反転回路 80にてレベル反転した信号を受ける ようになつている。このような構成により、クリアカウンタ 72は、ヒューズ時間カウンタ 71 がオーバーフローする前までは、クロック信号 CLKが AND回路 78にて有効化され てこのクロック信号 CLKのクロックに同期してカウントアップ動作をする一方で、ヒユー ズ時間カウンタ 71がオーバーフローすると、クロック信号 CLKが AND回路 78にて無 効化されてカウントアップ動作を停止する。
[0042] 更に、クリアカウンタ 72は、反転 Q端子に AND回路 81 (「異常時間クリア回路」の一 例）の一方の入力端子が接続されており、この AND回路 81の他方の入力端子には 入力 P8が接続されリセット信号 RST (ハイレベル)を受けるようになって 、る。
[0043] d.ヒューズ時間カウンタ
ヒューズ時間カウンタ 71 (「異常時間積算回路」の一例）は、上記クロック信号 CLK のクロックに同期して初期値 0から m(m>n)までカウントアップするものである。具体 的には、ヒューズ時間カウンタ 71は、そのリセット端子に、上記した AND回路 81の出 力信号をレベル反転した信号を受けるようになつている。これにより、ヒューズ時間力 ゥンタ 71は、クリアカウンタ 72がカウント「q」までカウントアップしてオーバーフローし たときに、自己のカウンタがクリア (カウント値が初期値「0」にリセット）されるようになつ ている。ここで、ヒューズ時間カウンタ 71のカウントアップ動作中の時間（ヒューズ時間 )が本発明の「異常時間」の一例であり、 mカウント分カウントアップするまでの時間が 「第 1基準時間」の一例である。なお、本実施形態では、第 1閾値電流 laを負荷 50の 定格電流 ILmaxよりもやや高いレベルとしている。そして、第 1基準時間は、この第 1 閾値電流 laが第 2基準時間よりも短い時間間隔で断続的に検出された場合に電線 5 1が発煙するまでの時間よりも短い時間に設定されている。このため、電線 51の一部 のより線が短絡してその一部のより線のみに異常電流が上記第 2基準時間よりも短い 時間間隔で流れるチャタリングショートを、電線 51が発煙に至る前に検出し、パワー MOSFET15を強制遮断させることができるのである。
[0044] また、ヒューズ時間カウンタ 71の各カウント値に対応する m個の出力端子は、 AND 回路 79の入力端子に接続され、この AND回路 79からの出力信号 S4が OR回路 74 に与えられる。更に、ヒューズ時間カウンタ 71のクロック端子には、 AND回路 82の出 力端子が接続され、この AND回路 82は、クロック信号 CLKと、 AND回路 79の出力 信号 S4を反転した信号と、 OR回路 83の出力信号とを受けるようになつている。この OR回路 83は、異常信号 FCと OR回路 73の出力信号 S3とを受けるようになつている
[0045] このような構成により、ヒューズ時間カウンタ 71は、図 7の積算カウンタのタイミング チャートに示すように、過電流検知回路 13から異常信号 FCが出力されているとき、 又は、遮断時間カウンタ 70がカウントダウン動作中は、クロック信号 CLKのクロックに 同期して自己のカウントアップ動作を行う一方で、異常信号 FCの出力がなぐかつ、 遮断時間カウンタ 70がカウントダウン動作していないときには、クロック信号 CLKを受 けなくなりカウントアップ動作を停止する。そして、ヒューズ時間カウンタ 71は、ー且カ ゥント「m」までカウントアップしてオーバーフローしたときには、クロック信号 CLKを受 けなくなり、そのまま AND回路 79からハイレベルの出力信号 S4を OR回路 74に与え た状態を維持する。このとき、 OR回路 74から上記強制遮断信号 S2がチャージボン プ'ゲートドライバ回路 41に与えられた状態となっている。
[0046] 要するに、ヒューズ時間カウンタ 71は、ー且、異常信号 FCを受けると、その異常信 号 FCを受けている間、または、遮断時間カウンタ 70がカウントダウン動作していると きにカウントアップ動作をし、クリアカウンタ 72からのクリア信号 S5 (AND回路 81から のローレベルの出力信号）によるリセット信号を受けずに、「m」カウントまでカウントァ ップしてオーバーフローしたときに、パワー MOSFET15に強制遮断動作をさせる（ 図 7の MOS禁止 [1]のタイミングチャート参照 以下、このときの強制遮断動作（「第 1遮断」の一例）を「第 1強制遮断動作」という)。これにより、ヒューズカレント、オーバ 一力レント状態は解消される力 クリアカウンタ 72はクロック信号 CLKを受けなくなつ ておりオーバーフローしないから、ヒューズ時間カウンタ 71はリセットされず、上記第 1 強制遮断動作を保持する。従って、クリアカウンタ 72、 AND回路 78等は本発明の「 ラッチ回路」としても機能する。
[0047] 2.電力供給制御装置の動作及び効果
電力供給制御装置 10の電流異常時における動作及びその効果について、図 7に 示すタイミングチャートを参照しつつ説明する。
[0048] まず、入力端子 P1に制御信号 S1が入力されると、チャージポンプ'ゲートドライバ 回路 41によってパワー MOSFET15及びセンス MOSFET16がオンして通電状態 となり、負荷 50への電力供給が開始される。ここで、図 7に示すように、センス電流 Is が第 1閾値電流 laを超えてヒューズカレント状態になる（図 7で (A)時点）と、過電流 検知回路 13から異常信号 FC (ハイレベル）が出力され、ヒューズ時間カウンタ 71が カウンタ値「0」からカウントアップ動作を開始する。また、このとき、クリアカウンタ 72は 異常信号 FCに基づきカウンタ値が「ゼロ」クリアされる。
[0049] 次に、センス電流 Isが更に上昇して、第 2閾値電流 lbを超えてオーバーカレント状 態になる（図 7で (B)時点）と、過電流検知回路 13から異常信号 OC (ハイレベル)が 出力され、遮断時間カウンタ 70が初期値「n」からカウントダウン動作を開始するととも に、強制遮断信号 S2がチャージポンプ'ゲートドライバ回路 41に与えられてパワー MOSFET15等に第 2強制遮断動作をさせる（図 7の MOS禁止のタイミングチャート 参照)。このとき、ヒューズ時間カウンタ 71はカウントアップ動作を «続する力 クリア カウンタ 72は OR回路 73からの出力信号 S3 (ハイレベル）に基づきカウンタ値が「ゼ 口」クリアされた状態を維持して 、る。
[0050] そして、遮断時間カウンタ 70が、カウンタ値「0」までカウントダウンしたとき (第 3基準 時間経過後）に、 OR回路 73の出力信号 S3がローレベルに反転し、チャージポンプ 'ゲートドライバ回路 41に強制遮断信号 S2が与えられなくなり、パワー MOSFET15 等の第 2強制遮断動作を解除して通電状態に復帰させる。このとき、センス電流 Isは 第 1閾値電流 laを下回っており、「ゼロ」クリアされていたクリアカウンタ 72のカウントァ ップ動作が開始する。その後、センス電流 Isが第 1閾値電流 laを下回っている間は、 ヒューズ時間カウンタ 71はカウンタ値 [a] (0< a<m)のままでカウントアップ動作を停 止し、センス電流 Isが第 1閾値電流 laを再び上回ると（図 7で (D)時点）、ヒューズ時 間カウンタ 71はカウンタ値 [a]からカウントアップ動作を再開する一方で、クリアカウン タ 72はカウンタ値「q」に達する前に「ゼロ」クリアされる。
[0051] 更に、その後、センス電流 Isが第 1閾値電流 laを下回る時間がある程度継続して、 クリアカウンタ 72がクリアされずにカウンタ値「q」までカウントアップ動作をすると（図 7 で (E)時点）、ヒューズ時間カウンタ 71は、クリアカウンタ 72からのクリア信号 S5を受 けて、カウンタ値「m」に達する前にそれまでの積算カウンタ値「b」（a<b<m)が「ゼ 口」タリ了される。
[0052] その後、再度、センス電流 Isが第 1閾値電流 laを上回ると（図 7で (F)時点）、ヒユー ズ時間カウンタ 71はカウントアップ動作を再スタートする。そして、ヒューズ時間カウン タ 71は、クリアカウンタ 72がオーバーフローしたことに基づくクリア信号 S5を受けるこ となぐカウンタ値「m」までカウントアップ動作すると（図 7で (G)時点）、 AND回路 79 力もの出力信号 S4がハイレベルに反転し、これに基づき、チャージポンプ'ゲートドラ ィバ回路 41に強制遮断信号 S2が与えられパワー MOSFET15等に第 1強制遮断 動作をさせる。それと共に、クリアカウンタ 72はクロック信号 CLKを受けなくなり、ォー バーフローすることがなくなる。このことは、ヒューズ時間カウンタ 71がクリアカウンタ 7
2からのクリア信号 S5によってクリアされず、上記第 2強制遮断動作（自己復帰不能 な強制遮断動作)を維持することを意味する。このようにして、本実施形態ではラッチ 機能を実現している。なお、この第 2強制遮断動作は、例えば電力供給制御装置 10 に外部からリセット信号 RSTが再投入されな 、限り解除されな!、。
[0053] 以上のように、本実施形態によれば、電力供給ライン Lに流れる負荷電流 (センス電 流 Is)が第 1閾値電流 la (負荷 50の定格電流 ILmaxよりもやや高いレベル）を超えて 第 1基準時間に達したときにパワー MOSFET15等に第 2強制遮断動作をさせる。 一方、第 1基準時間に達する前にオーバーカレントやヒューズカレントが発生してい ない正常状態が第 2基準時間継続した場合には、ヒューズ時間カウンタ 71のカウント 値を「ゼロ」クリアしてパワー MOSFET15等の遮断動作をさせな 、ようにした。従つ て、負荷 50の電源投入時の突入電流によってパワー MOSFET15等に遮断動作を させることを防止しつつ、異常電流 Io (センス電流 Ia、 lb)が連続的に流れるときは勿 論、第 2基準時間よりも短い時間間隔で断続的に流れるチャタリングショートの発生 時でもその電流異常に基づく外部回路の保護を図ることができる。
[0054] <実施形態 2>
図 8, 9は実施形態 2を示す。前記実施形態との相違は、出力制御回路の一部の回 路構成にあり、その他の点は前記実施形態 1と同様である。従って、実施形態 1と同 一符号を付して重複する説明を省略し、異なるところのみを次に説明する。
[0055] 1.本実施形態の構成
上記実施形態 1の出力制御回路 40は、第 2強制遮断動作が一旦実行されると、ハ ィレベルのリセット信号 RSTを再入力しない限り、解除されないラッチ機能を有する 構成とした。これに対して、本実施形態の出力制御回路 100は、ラッチ機能を持たせ ずに、第 2強制遮断動作となった後に、待機時間を待って当該第 2強制遮断動作を 解除する構成としている。
[0056] 具体的には、図 8に示すように、クリアカウンタ 72のクロック端子には、入力 P7が直 接接続され、常時クロック信号 CLKを受けるようになつている。また、クリアカウンタ 72 の反転 Q端子力 の出力信号は OR回路 90に与えられ、 Q端子の出力信号は NAN D回路 91に与えられる。 OR回路 90は、 AND回路 79の出力信号をディレイ (遅延） 回路 92を介して受け、出力信号を AND回路 93に与える。この AND回路 93は、リセ ット信号 RSTをも受けるようになっており、この出力信号 S6をレベル反転した信号が ヒューズ時間カウンタ 71の第 1のリセット端子に与えられる。 NAND回路 91は、 AN D回路 79の出力信号をディレイ (遅延）回路 92を介して受け、この出力信号 S7をレ ベル反転した信号力ヒューズ時間カウンタ 71の第 2のリセット端子に与えられる。
[0057] ヒューズ時間カウンタ 71は、第 1のリセット端子に出力信号 S6を受けると「m」カウン タすべてをクリアして初期値「0」にする一方で、第 2のリセット端子に出力信号 S7を 受けると一部をクリアしてカウント値を「k」（0<k<m)にする。従って、クリアカウンタ 7 2、 NAND回路 91及び AND回路 93等が本発明の「解除回路」としても機能する。
[0058] 2.本実施形態の動作及び効果
本実施形態の電流異常時における動作及びその効果について、図 9に示すタイミ ングチャートを参照しつつ説明する。なお、図 9は、ヒューズ時間カウンタ 71がー度力 ゥント値「m」までオーバーフローした時点以降について示しており、そのオーバーフ ロー前までの動作は基本的に図 7と同様である。
[0059] 出力制御回路 100を起動後、ヒューズ時間カウンタ 71が最初にカウント値「m」まで カウントアップすると（図 9で (H)時点）、パワー MOSFET15等に第 1強制遮断動作 を実行させる（同図の MOS禁止のタイミングチャート参照)。そうすると、センス電流 Is が低下して第 1閾値電流 laを下回るようになる。このとき、クリアカウンタ 72は、クロック 信号 CLKが入力され続けているから、このクロック信号 CLKのクロックに同期したタ イミングでカウントアップ動作を開始する。
[0060] そして、クリアカウンタ 72がカウンタ値「q」までカウントアップすると（図 9で (I)時点） 、ヒューズ時間カウンタ 71は、出力信号 S7に基づきカウンタ値の一部をクリアして「k」 にする。これにより、 OR回路 79の出力信号 S4レベルはローレベルに反転にし、上記 第 1強制遮断動作は解除される。従って、このときクリアカウンタ 72が「0」から「q」まで カウントする時間が本発明の「待機時間」の一例である。そして、センス電流 Isが第 1 閾値電流 laを再び上回るときには、ヒューズ時間カウンタ 71はカウンタ値「k」から再 びカウントアップ動作を行い、そのカウンタ値が「m」に達すると（図 9で「J」時点）、また 第 1強制遮断動作を実行するとともに、クリアカウンタ 72が「ゼロ」クリアされる。
[0061] 従って、本実施形態では、初めて第 1強制遮断動作を行うまでにヒューズ時間カウ ンタ 71がカウントする第 1基準時間（「0」から「m」までカウントする時間）よりも、 2回目 以降に第 1強制遮断動作を行うまでにヒューズ時間カウンタ 71がカウントする第 1基 準時間（「k」から「m」までカウントする時間）の方が短くなつて!/、る。
[0062] このような構成であれば、ヒューズ時間カウンタ 71によってパワー MOSFET15等 が第 1強制遮断動作となった後、ある程度の待機時間だけ待ってパワー MOSFET1 5等や負荷 50も放熱され、再び通電状態にすることが可能となった状態で、上記第 1 強制遮断動作を解除することができる。し力も、初回の第 1強制遮断動作に対する第 1基準時間（「0」力も「m」までのカウント時間）よりも、 2回目以降の第 1強制遮断動作 に対する第 1基準時間（「k」から「m」までのカウント時間）を短くしている。これにより、 例えば負荷 50がモータ系である場合に、トルクが大きくそれに応じて大電流が流れ る起動時において無闇にパワー MOSFET15等の第 1遮断動作を実行させないよう にすることができる。 [0063] 更に、本実施形態では、最初の第 1強制遮断動作後、複数回目（本実施形態では 2回目）以降の第 1強制遮断動作に対して、クリアカウンタ 72がー度オーバーフロー にしてヒューズ時間カウンタ 71のカウンタ値が「k」までクリアされた（図 9で (K)時点） 後、続けて、クリアカウンタ 72がオーバーフローしたとき（図 9で (L)時点）には、実際 に正常状態に達したとして、今度はカウンタ値を「ゼロ」までクリアする構成としている
[0064] <実施形態 3 >
図 10は、上記実施形態 1の電力供給制御装置 10を模式的に示したブロック図であ る。この実施形態では、上記第 1強制遮断動作をラッチするためのラッチ回路 101に 、入力端子 P1 (「外部入力端子」の一例）の電位レベルを検出する入力電圧レベル 判定回路 102が設けられている。そして、ラッチ回路 101のラッチ機能を有効化させ るか無効化させるかは、入力端子 P1に与えられる制御信号 S1の電位レベルに応じ て選択されるようになって 、る。
[0065] 図 11, 12は、本実施形態の電力供給制御装置 10と操作スィッチ 52とを示した模 式図である。例えば、図 11に示すように、操作スィッチ 52がオンしたときに、電源電 圧 Vccを抵抗 103及び抵抗 104 (例えば抵抗値は 1： 1)の分圧電圧レベルの制御信 号 S1が半導体装置 11の入力端子 P1に与えられるような回路構成にした場合には、 ラッチ回路 101のラッチ機能を有効化させる。
[0066] 一方で、図 12に示すように、操作スィッチ 52がオンしたときに、電源電圧 Vccから 1 つの抵抗 103の電圧降下分だけ下げて低い電圧レベルの制御信号 S1が半導体装 置 11の入力端子 P1に与えられるような回路構成にした場合には、ラッチ回路 101の ラッチ機能を無効化させる。そして、ラッチ機能が無効化されたときには、例えば、ク ロック信号 CLKを AND回路 78を介さずに直接クリアカウンタ 72に与えて直接クリア カウンタ 72が第 1強制遮断動作後もカウントアップ動作が行われるようにする。これに より、当該第 1強制遮断動作後、クリアカウンタ 72がオーバーフローしたときにその第 1強制遮断動作を解除できるようにすることができる。
[0067] このように本実施形態では、入力信号 P1に与える制御信号 S1の電位レベルを変 更することで、ラッチ回路 101の有効'無効を簡単に決定できる。 [0068] <実施形態 4 >
図 13は、基本的には、上記実施形態 2の電力供給制御装置 10を模式的に示した ブロック図であり、これに実施形態 1のラッチ回路 101をカ卩えた構成になっている。図 14は、上記半導体装置 11の外部構成を模式的に示した図である。同図に示すよう に、半導体装置 11は、半導体チップ 110上に上記出力制御回路 100等が搭載され ると共に、電源 61に連なる電源供給用端子 111にワイヤボンディング 112を介して電 気的に接続される電源接続パッド 113と、グランドに連なるグランド用端子 114にワイ ャボンディング 115を介して電気的に接続されるグランド接続パッド 116とが配置され ている。
[0069] また、出力制御回路 100には、切り替え用パッド 117 (「ボンディングパッド」の一例） が回路パターンを介して接続されている。更に、上記電源接続パッド 113には、別の ボンディングパッド 118が回路パターンを介して電気的に接続されている。そして、切 り替え用ノッド 117と、ボンディングパッド 118とをワイヤボンディング 119 (「ワイヤボ ンデイング」の一例）を介して接続する場合と、接続しな 、場合とで切り替え用パッド 1 17の電位レベルを変更することができる。
[0070] そして、出力制御回路 100では、図 13に示すように、ラッチ回路 101及びヒューズ 時間カウンタ 71に接続された入力電圧レベル判定回路 120が切り替え用パッド 117 を検知するようになっている。そして、例えば、切り替え用パッド 117とボンディングパ ッド 118とを接続した場合には、ラッチ回路 101のラッチ機能を有効化させる。一方、 切り替え用パッド 117とボンディングパッド 118とを接続しない場合には、ラッチ回路 1 01のラッチ機能を無効化させ、実施形態 2のようにヒューズ時間カウンタ 71のカウン タ値のクリア量を 2回目以降の第 1強制遮断動作について減少させる動作に決定す るようになっている。
[0071] 本実施形態によれば、切り替え用パッド 117を、ワイヤボンディング 119を介してど こに接続するかによって、ラッチ機能の有効'無効、ヒューズ時間カウンタ 71のカウン タ値のクリア量を 2回目以降の第 1強制遮断動作について減少させるかどうかの決定 を、半導体装置 11の製造後でも容易に行うことができる。
[0072] <実施形態 5 > 本発明の実施形態 5を図 15〜図 23を参照しつつ説明する。なお、各図で各信号 の符号に付された上付き下線はローアクティブを意味する。
[0073] 1.電力供給制御装置の構成
図 15は、本実施形態に係る電力供給制御装置 210の全体構成のブロック図である 。この電力供給制御装置 210は図示しない車両に搭載され、その車両用電源（以下 、「電源 212」 )力も負荷 211として例えばデフォッガー用ヒータ (線形抵抗性の負荷） 、車両用のランプ、クーリングファン用モータ及びワイパー用モータ (L負荷 (誘導負 荷)）などへの電力供給制御を行うために使用される。なお、以下では、「負荷」は電 力供給制御装置 210の制御対象機器であって、電力供給制御装置 210とその制御 対象機器との間に連なる電線 230を含まない意味で使用し、「外部回路」を負荷 211 と電線 230とを含めた意味で使用する。
[0074] 具体的には、電力供給制御装置 210は、電源 212から負荷 211への電力供給ライ ン 213中に設けられるパワー FETとしてのパワー MOSFET214 (「半導体スィッチ素 子」の一例）を備えている。そして、電力供給制御装置 210は、パワー MOSFET21 4のゲートに定電圧信号、或いは、 PWM (Pulse Width ModulationGパルス幅変調） 制御信号などの制御信号 Onを与えてオンオフさせることで、そのパワー MOSFET2 14の出力側に連なる負荷 211への電力供給を制御するように構成されている。なお 、本実施形態では、この電力供給制御装置 210は、入力端子 P1が外部の操作スィ ツチ 215に接続される構成をなし、この操作スィッチ 215がオンとなることで動作する ようになつている。具体的には、入力端子 P1は、抵抗 215aを介して操作スィッチ 21 5に接続され、抵抗 215aと操作スィッチ 215との接続点が抵抗 215bを介して電源 2 12に接続されており、入力端子 P1は、操作スィッチ 215がオフしているときは、電源 電圧 Vcc側にプルアップされて!/、る。
[0075] 電力供給制御装置 210は、図 15に示すように、上記入力端子 P1と、電源 212に接 続される電源 (Vcc)端子 P2及びタブ端子 P3と、負荷 211に接続される負荷接続端 子 P4と、電流電圧変換回路としての外付け抵抗 216を介してグランド (GND)に接続 される外部端子 P5と、グランド (GND)に直接接続されるグランド端子 P6と、ダイァグ 出力端子 P7とが設けられた半導体装置 217 (半導体ディバイス）として構成されてい る。本実施形態では、パワー MOSFET214、後述するセンス FETとしてのセンス M OSFET218 (「電流検出素子」の一例）、及び、温度検出素子としての温度センサ 2 19 (本実施形態では例えばダイオード）がパワーチップ 220としてワンチップィ匕され、 それ以外の回路が搭載された制御チップ 221に組み付けられて構成されて 、る。
[0076] ノ ヮ一チップ 220は、ドレインが共通接続されてタブ端子 P3に接続される複数の n チャネル型の MOSFETが配列され、図 17に示すように、ほとんどの MOSFET群が 、ソースを後述するソース電位制御部 251のパワー FET用入力 251a及び負荷接続 端子 P4に共通接続されることでパワー MOSFET214を構成し、残りの MOSFET 群が、ソースをソース電位制御部 251のセンス FET用入力 25 lbに共通接続されるこ とでセンス MOSFET218を構成している。なお、パワー MOSFET214を構成する MOSFETの数と、センス MOSFET218を構成する MOSFETの数との比が概ねセ ンス比 kである。
[0077] 制御チップ 221には、主として、入力インターフェース部 222、内部グランド生成部 223、電流検出部 224、過熱検出部 225、ダイァグ出力部 226、コントロールロジック 部 227、ゲート駆動部 228が搭載されている。なお、図 15に示すように、電源端子 P 2とグランド端子 P6との間には、力ソード側が高電位側に配されたダイオード 236と抵 抗 237とが直列接続され、これらの接続点が内部グランド GND1とされている。このよ うな構成であれば、誤ってグランド端子 P6側が電源電圧 Vcc側に接続された場合で も、この電力供給制御装置 210の回路内に流れる電流をダイオード 236によって所 定レベル以下に規制することができる。
[0078] (人力インターフェース部）
入力インターフェース部 222は、入力側が入力端子 P1に接続されており、操作スィ ツチ 215がオフしているときにハイレベルの制御信号 On力 オンしているときにロー レベルの制御信号 On (ローアクティブ）が入力され、この制御信号 Onを内部グランド 生成部 223及びコントロールロジック部 227に与える。電力供給制御装置 210は、後 述するように、電流異常も温度異常も発生していない正常状態においては、ァクティ ブ（ローレベル）の制御信号 Onを受けるとゲート駆動部 228によってパワー MOSFE T214をターンオンさせて通電状態とする一方で、非アクティブ (ノヽィレベル)の制御 信号 Onを受けるとゲート駆動部 228によってパワー MOSFET214をターンオフさせ て遮断状態にする。従って、本実施形態では、ローレベルの制御信号 Onがオン指 令信号 (負荷駆動指令信号)であり、非アクティブの制御信号 Onがオフ指令信号で あり、ゲート駆動部 228が「スィッチ制御回路」として機能する。また、ゲート駆動部 22 8は、前述した実施形態 1のチャージポンプ ·ゲートドライバ回路 41と同様の機能 (充 電速度変更回路、放電速度変更回路)を有する。
[0079] (内部グランド生成部）
定電圧電源生成回路としての内部グランド生成部 223は、入力インターフェース部 222からアクティブの制御信号 On (オン指令信号）、及び、後述するコントロールロジ ック部 227からローレベルの出力信号 Off (クリアカウンタ 272がオーバーフローして Vヽな 、状態）の 、ずれかを受けて 、るときに通電して、電源電圧 Vccよりも所定の定 電圧 Vb分だけ低い内部グランド GND2を生成する。換言すれば、内部グランド生成 部 223は、通電後、入力インターフェース部 222から非アクティブの制御信号 On (ォ フ指令信号）を受けても、コントロールロジック部 227からローレベルの出力信号 Οί¾ 受けている（クリアカウンタ 272がオーバーフローしない）限り、通電状態が継続され 内部グランド GND2を生成し続ける。そして、電源電圧 Vccから内部グランド GND2 を差し引いた定電圧 Vbがコントロールロジック部 227に供給されることで、このコント ロールロジック部 227が動作可能な状態となる。
[0080] 具体的には、内部グランド生成部 223は、図 16に示すように、アクティブの制御信 号 Onを受けてオン動作するスィッチ素子としての FET241と、ローレベルの出力信 号 Οί¾受けてオン動作するスィッチ素子としての FET242とを備えて 、る。これら両 FET241, 242の出力側はスィッチ素子としての FET243の制御端子に接続されて いる。この FET243は入力側（ドレイン側）がツエナーダイオード 244を介して電源端 子 Ρ2に接続され、出力側 (ソース側）が上記抵抗 237を介してグランド端子 Ρ6に接 続されている。
[0081] そして、内部グランド生成部 223は、アクティブの制御信号 Onまたはローレベルの 出力信号 Οίϊ^入力されたときには、 FET243がオンして通電し、電源電圧 Vccから ツエナーダイオード 244のツエナー電圧分だけ低い内部グランド GND2を生成し、こ れをボルテージフォロワ接続されたオペアンプ 245を介してコントロールロジック部 22 7に与える。なお、本実施形態では、ツエナーダイオード 244及び FET243が連なる 電力供給ライン中にソースとゲートとが短絡接続 (ダイオード接続)された FET246を 接続することで、 FET243のオン時においてツエナーダイオード 244に定電流が流 れるようにして内部グランド GND2をより安定させるようにして 、る。
[0082] (電流検出部）
電流検出部 224は、図 15に示すように、ソース電位制御部 251と、閾値電圧生成 部 252と、電流異常検出部 253とを備えて構成されている。図 17は、ソース電位制御 部 251、閾値電圧生成部 252及び電流異常検出部 253を主として示した回路図で あり、他の回路構成は一部省略されている。
[0083] a.ソース電位制御部
ソース電位制御部 251は、パワー MOSFET214とセンス MOSFET218との出力 側電位 (ソース電位）同士を同電位に保持する。
[0084] ソース電位制御部 251は、パワー FET用入力 251a (パヮーMOSFET214のソー ス）とセンス FET用入力 251b (センス MOSFET218のソース）とに 1対の入力端子 がそれぞれ接続されるオペアンプ 256、センス FET用入力 25 lbと外部端子 P5との 間に接続され制御端子にオペアンプ 256の出力が与えられるスィッチ素子としての F ET257を備えている。より具体的には、オペアンプ 256の逆相入力がパワー FET用 入力 25 laに接続され、オペアンプ 256の正相入力がセンス FET用入力 25 lbに接 続されている。このオペアンプ 256の差動出力は、 FET257のゲート—ドレイン間を 介して、正相入力にフィードバックされている。
[0085] このようにオペアンプ 256の差動出力をフィードバックすることによって、オペアンプ 256の正相入力の電位と逆相入力の電位とをほとんど同じにするイマジナリーショー ト状態となる。このため、パワー MOSFET214及びセンス MOSFET218のドレイン 同士、ソース同士が互いに同電位となり、パワー MOSFET214に流れる負荷電流 I Lに対して安定した一定比率 (上記センス比 k)のセンス電流 Is (「検出信号」の一例） をセンス MOSFET218に流すことができる。ソース電位制御部 251からのセンス電 流 Isは外部端子 P5を介して外付け抵抗 216に流れ、このセンス電流 Isに応じて外部 端子 P5の端子電圧 Voが変化する。
[0086] b.電流異常検出部
電流異常検出部 253は、 1または複数 (本実施形態では 3つ）の比較回路 254, 25 8, 259 (本実施形態では、ヒステリシスコンパレータ）を備え、外部端子 P5の端子電 圧 Voが、比較回路 254, 258, 259のぞれぞれの一方の入力端子に与えられる。
[0087] 比較回路 258 (「第 2異常電流検出回路」の一例）は、他方の入力端子に閾値電圧 生成部 252からの第 1異常用閾値電圧 Vocを受けて、この第 1異常用閾値電圧 Voc を端子電圧 Voが超えたときにローレベルのオーバーカレント信号 OC (ローァクティ ブ 「第 2異常電流信号」の一例）をコントロールロジック部 227に出力する。なお、以 下では、端子電圧 Voが第 1異常用閾値電圧 Vocに達したときにパワー MOSFET21 4に流れる電流異常時の負荷電流 ILを、「第 1異常用閾値電流 ILoc」（「第 2閾値」の 一例）とし、このときの電流異常を「オーバーカレント」という。
[0088] 比較回路 259 (「第 1異常電流検出回路」の一例）は、他方の入力端子に閾値電圧 生成部 252からの第 2異常用閾値電圧 Vfc ( < Voc)を受けて、この第 2異常用閾値 電圧 Vfcを端子電圧 Voが超えたときにローレベルのヒューズカレント信号 FC (ローァ クティブ 「第 1異常電流信号」の一例）をコントロールロジック部 227に出力する。な お、以下では、端子電圧 Voが第 2異常用閾値電圧 Vfcに達したときにパワー MOSF ET214に流れる電流異常時の負荷電流 ILを、「第 2異常用閾値電流 ILfc」（「第 1閾 値」の一例）とし、このときの電流異常を「ヒューズカレント」という。
[0089] 比較回路 254は、他方の入力端子に閾値電圧生成部 252からの第 3異常用閾値 電圧 Vopを受けて、この第 3異常用閾値電圧 Vopを端子電圧 V。が下回ったときに口 一レベルの断線異常判定信号 OPをコントロールロジック部 227に出力する（ローァク ティブ)。なお、以下では、端子電圧 Voが第 3異常用閾値電圧 Vopに達したときにパ ヮー MOSFET214に流れる負荷電流 ILを、「第 3異常用閾値電流 ILop」とし、このと きの異常を「断線異常」という。
[0090] c閾値電圧生成部
閾値電圧生成部 252は、図 17に示すように、主として、所定の定電圧に応じた電 流 lbから、パワー MOSFET214のドレイン ソース間電圧 Vds (半導体スィッチ素子 の入出力間電圧）に応じた電流 Ids (<Ib)を差し引いた電流 Icを出力する電流出力 回路 310と、この電流出力回路 310からの出力電流 Icが流れる閾値設定用抵抗 260 とを備えて構成されている。
[0091] 具体的には、電流出力回路 310は、パワー MOSFET214のドレイン ソース間に 接続され、このドレイン ソース間電圧 Vdsに比例した電流 Idsをグランド端子 P6に流 す。また、電流出力回路 310における電流 Idsの入力端子と電源端子 P2との間には 、後述するようにバイアス信号 Biasによってオンする FET262、及び、上記電流 lbを 流す定電流回路 265が接続されている。また、上記入力端子及び定電流回路 265 の接続点 Xと、グランド端子 P6との間には、複数の閾値設定用抵抗 (本実施形態で は 7つの閾値設定用抵抗 260a〜260g)が直列接続されており、これらの閾値設定 用抵抗 260a〜260gに上記第 3電流 Icが流れるようになつている。従って、閾値設定 用抵抗 260a〜260gの各接続点 A〜Fの分圧電圧は、第 3電流 Ic ( = Ib— Ids)、換 言すれば、定電圧からパワー MOSFET214のドレイン ソース間電圧 Vdsを差し引 いた電圧に比例して変化する。そして、以上の構成により、上記第 1異常用閾値電流 ILocを、パワー MOSFET214のドレイン ソース間電圧 Vdsが増加したときに減少 させ、減少したときに増カロさせるよう変更することができる。
[0092] これにより、パワー MOSFET214のオン直後に負荷 211の短絡が生じた場合でも 、相対的に大きい値を示すドレイン ソース間電圧 Vds〖こ対応して、第 1異常用閾値 電流 ILocが相対的に低いレベルに設定される。このため、負荷電流 ILを、大電流に 達する前の比較的に低いレベルで第 1異常用閾値電流 ILocに到達させて、電流検 出部 224からアクティブの信号 OCを早期に出力させることができる。し力も、電源電 圧 Vccが低下しても、パワー MOSFET214のオン状態が維持されていれば、そのド レイン ソース間電圧 Vdsの変化はほとんどない。従って、例えば電源電圧 Vccが低 下しても、第 1異常用閾値電流 ILocは電源電圧 Vccの低下前とほぼ同レベルに保た れ、パワー MOSFET214の電力供給能力を十分に発揮させることが可能となる。
[0093] また、閾値電圧生成部 252は、上記比較回路 258の他方の入力端子を、閾値設定 用抵抗 260a〜260gの各接続点 A〜Fに選択的に接続可能とするスィッチ素子とし ての複数の FET261a〜261fを備えている。従って、 FET261aから FET261fまで 選択的に順次オンさせることで、上記第 1異常用閾値電圧 Vocを段階的にレベルダ ゥンさせることができる。各 FET261a〜261fは、後述するようにコントロールロジック 部 227によってオンオフ制御される。
[0094] 一方、第 2異常用閾値電圧 Vfc及び第 3異常用閾値電圧 Vopについては、パワー MOSFET214のソース電圧 Vs (半導体スィッチ素子の出力側電圧）に応じて変化 するようになつている。具体的には、パワー MOSFET214のソースとグランド端子 P6 との間に複数の分圧抵抗 (本実施形態では 3つの閾値設定用抵抗 264a〜264c)が 直列接続されており、閾値設定用抵抗 264aと閾値設定用抵抗 264bとの接続点 Yの 分圧電圧が上記第 3異常用閾値電圧 Vopとして出力され、閾値設定用抵抗 264bと 閾値設定用抵抗 264cとの接続点 Zの分圧電圧が上記第 2異常用閾値電圧 Vfcとし て出力される。
[0095] これにより、パワー MOSFET214のオン直後にヒューズカレントが生じた場合でも、 相対的に大き ヽ値を示すドレイン ソース間電圧 Vdsに対応して、第 2異常用閾値電 流 ILfcが相対的に低いレベルに設定される。このため、負荷電流 ILを、大電流に達 する前の比較的に低 、レベルで第 2異常用閾値電流 ILfcに到達させて、電流検出 部 224からアクティブのヒューズカレント信号 FCを早期に出力させることができる。
[0096] なお、この実施形態では、負荷 211の負荷抵抗の変動によって第 2異常用閾値電 流 ILfc及び第 3異常用閾値電流 ILopが負のレベルにならな 、ようにバイアスするた め、コントロールロジック部 227からのローレベルのバイアス信号 Bias (ローアクティブ )によってオンするスィッチ素子としての FET262及び抵抗 263が、電源端子 P2と上 記接続点 Zとの間に接続されている。 FET262がオンすることで抵抗 263に電流が 流れこの抵抗 263での電圧降下分に応じて第 2異常用閾値電圧 Vfc及び第 3異常用 閾値電圧 Vopを電源電圧 Vcc側に持ち上げるようにしている。なお、このローレベル のバイアス信号 Biasは、アクティブの制御信号 Onまたは非アクティブのクリア信号 CL Rが出力されたときにコントロールロジック部 227から出力され、上記 FET262がオン する。具体的には、後述する図 19において、コントロールロジック部 227には、制御 信号 Onをレベル反転した信号とクリアカウンタ 272からのクリア信号 CLRとが入力さ れる NOR回路 269が設けられ、この NOR回路 269からローレベルのバイアス信号 Bi as (ローアクティブ）が出力されるようになっている。一方、第 1異常用閾値電流 ILocに 対するバイアスについては、 lb— Ids >0を満たすように設計すればよい。そうすれば 、第 2電流 lbがバイアスの役目を果たすことになる。
[0097] ここで、図 18は、上記第 1異常用閾値電流 ILoc、第 2異常用閾値電流 ILfc及び第 3 異常用閾値電流 ILopの設定レベルを説明するためのグラフである。このグラフには、 電力供給制御装置 210に接続され得る電線 230 (例えば電線被覆材)の発煙特性 について、定常電流レベルと通電時間（溶断時間）との関係を示した発煙特性曲線 L 1が示されている。つまり、任意の一定電流（ワンショット電流）と、それを電線 230に 流したときに当該電線 230の被覆材の焼損が発生するまでの時間との関係を示す発 煙特性曲線 L1が図示されている。また、同グラフには、任意の一定電流 (ワンショット 電流）と、それをパワー MOSFET214に流したときに当該パワー MOSFET214が 破壊してしまうまでの時間との関係を示す自己破壊特性曲線 L2も図示されている。 そして、第 2異常用閾値電流 ILfcは、発煙特性曲線 L1及び自己破壊特性曲線 L2よ りも電流レベルが低い領域内に設定されている。また、第 1異常用閾値電流 ILocは、 後述するヒューズカウンタ 273が初期値力ものカウントアップの開始後、後述する基 準ヒューズ時間よりも短い時間内において、発煙特性曲線 L1及び自己破壊特性曲 線 L2よりも電流レベルが低 、領域内に設定されて!、る。
[0098] なお、同グラフは、電力供給制御装置 210に接続され得る電線 230の中から選択 された一の電線 230の発煙特性を示している。電力供給制御装置 210に接続される 外部回路 (電線等の配線部材、負荷）によって発煙特性は異なり、これに対応してァ クティブの信号 FC, OCを出力するときの負荷電流 IL及びセンス電流 Isも異なってく る力 この調整は、前述した外付け抵抗 216の抵抗値を変更することにより容易に行 うことができる。
[0099] 同グラフ中、 ILmaxは負荷 211の定格電流 (設計時に保証される機器の使用限度 の電流値)であり、 Ioは電線 230における発熱と放熱とのバランスがとれた熱平衡状 態で流すことが可能な平衡時限界電流である。この平衡時限界電流 Ioよりも高 、レ ベルの電流を流す場合には、過度熱抵抗領域となり、電流レベルと焼損までの時間 とが略反比例関係となる。そして、上記第 2異常用閾値電流 ILfcは、図 18に示すよう に、負荷 211の定格電流 ILmaxよりもやや高いレベルに設定されており、比較回路 2 59は、負荷電流 ILが第 2異常用閾値電流 ILfcに達したヒューズカレントを検出してァ クティブのヒューズカレント信号 FCを出力する。このように負荷電流 ILが第 2異常用 閾値電流 ILfc程度である場合には、後述するように、パワー MOSFET214を即時的 に遮断しなくても、そのヒューズカレント状態がある程度継続したときに遮断すればよ い。
[0100] また、第 3異常用閾値電流 ILopは、上記定格電流 ILmaxよりも更に低いレベルに設 定されており、比較回路 254は、負荷電流 ILが第 3異常用閾値電流 ILopに達した断 線異常を検出してアクティブの断線異常判定信号 OPを出力する。
[0101] これに対して、上記第 1異常用閾値電流 ILocは、第 2異常用閾値電流 ILfcよりも高 いレベルに設定されている。比較回路 258は、負荷電流 ILが第 1異常用閾値電流 IL ocに達したオーバーカレントを検出してローレベルのオーバーカレント信号 OCを出 力する。このように負荷電流 ILが第 1異常用閾値電流 ILocを超える高 、レベルであ る場合には、後述するようにパワー MOSFET214を即時的に遮断する必要がある。 また、閾値電圧生成部 252は、図 18に示すように、この第 1異常用閾値電流 ILocを、 当初は突入電流に備えてこれよりも高い初期レベルに設定しておき、後述するように 、例えばヒューズカレントが検出されることを条件にその後、経時的にレベルダウンし ていく。
[0102] (過熱検出部）
過熱検出部 225は、パワーチップ 220に設けられた温度センサ 219から当該パヮ 一チップ 220の温度に応じた温度信号 S1を受ける。そして、過熱検出部 225は、所 定の閾値温度を超える温度信号 S1を受けたときに温度異常としてローレベルの温度 異常判定信号 OT (ローアクティブ）をコントロールロジック部 227に与える。
[0103] (コントローノレロジック部）
図 19は、コントロールロジック部 227の回路図である。このコントロールロジック部 22 7は、主として、 FRカウンタ（フリーランニングカウンタ 「フリーランニングカウンタ回路 」の一例） 271、クリアカウンタ 272、ヒューズカウンタ（FCカウンタ） 273、発振回路 27 4、リセット信号発生回路 275等を備える。また、コントロールロジック部 227は、前述 したように、入力インターフェース部 222からの制御信号 On、電流検出部 224からの 信号 OC, FC, OP、過熱検出部 225からの温度異常判定信号 OTを受ける。
[0104] a.発振回路及びリセット信号発生回路
発振回路 274は、クロック信号 CLK (例えば 125 sec)を生成して出力する。リセ ット信号発生回路 275は、上記内部グランド生成部 223が通電しこのコントロール口 ジック部 227が動作するのに十分な定電圧を生成し、上記発振回路 274のクロック発 生動作が安定する前まではローレベルのリセット信号 RST (ローアクティブ)を出力し 、安定後はハイレベルのリセット信号 RSTを出力する。
[0105] b.過電流保護回路
過電流保護回路（「遮断時間積算回路」の一例）は、主として、電流検出部 224から のアクティブのオーバーカレント信号 OC、及び、過熱検出部 225からのアクティブの 温度異常判定信号 OTのうち少なくともいずれか一方を受けたことを条件に、パワー MOSFET214に所定の第 3基準時間だけ強制的に遮断動作させた後に、その強 制遮断状態を解除するものである。具体的には、過電流保護回路は、 FRカウンタ 27 1、 OCメモリ 276、 FRCリセット生成回路 277、 FCメモリ 278等を備えて構成されて いる。なお、本実施形態において、強制遮断とは、電力供給制御装置 210がァクティ ブの制御信号 On (オン指令信号)を受けていてもパワー MOSFET214を遮断状態 にすることをいう。
[0106] コントロールロジック部 227には、上記信号 OC, OTをそれぞれレベル反転した信 号を受ける NOR回路 279と、この NOR回路 279からの出力信号をレベル反転した 信号を受ける NAND回路 280とが設けられ、この NAND回路 280からのセット信号 OC1をレベル反転した信号が OCメモリ 276 (RSフリップフロップ）のセット端子に入 力される。 NAND回路 280には、 NAND回路 281の出力信号をレベル反転した信 号も入力される。この NAND回路 281には、上記制御信号 Onをレベル反転した信 号と、後述する強制遮断信号 Inhibit (パワー MOSFET214を強制遮断させるときに ローレベル）とが入力される。
[0107] このような構成により、 NAND回路 280は、コントロールロジック部 227に、電流検 出部 224からのアクティブのオーバーカレント信号 OC、及び、過熱検出部 225から のアクティブの温度異常判定信号 OTのうち少なくともいずれか一方と、アクティブの 制御信号 Onとが入力され、かつ、上記強制遮断信号 Inhibitがハイレベルのときに、 ローレベルのセット信号 OC1 (ローアクティブ）を出力する。つまり、 NAND回路 280 は、オン指令信号の入力中において、オーバーカレントまたは過熱異常が検出され 、かつ、パワー MOSFET214が強制遮断状態にないときに、アクティブのセット信号 OC1を出力し、 OCメモリ 276をセット状態にする。
[0108] また、コントロールロジック部 227には、上記 NAND回路 281の出力信号をレベル 反転した信号と、上記ヒューズカレント信号 FCをレベル反転した信号とが入力される NAND回路 282を備え、この NAND回路 282のセット信号 FC1 (ローアクティブ）を レベル反転した信号が上記 FCメモリ 278 (RSフリップフロップ)のセット端子に入力さ れる。このような構成により、 NAND回路 282は、コントロールロジック部 227に、電流 検出部 224からのアクティブのヒューズカレント信号 FCと、ローレベルの制御信号 On とが入力され、かつ、上記強制遮断信号 Inhibitがハイレベルのときに、ローレベルの セット信号 FC1を出力する（ローアクティブ)。つまり、 NAND回路 282は、オン指令 信号の入力中において、ヒューズカレントが検出され、かつ、パワー MOSFET214 が強制遮断状態にないときに、アクティブのセット信号 FC1を出力し、 FCメモリ 278 をセット状態にする。
[0109] 次に、 FRカウンタ 271は、常には所定時間を繰り返しカウントし続け、次のリセット 条件 1〜3のいずれかを満たしたときにカウンタ値を「1」の状態 (即ち最下位ビットの み「1」、その他のビットは「0」）にリセットされる。なお、本実施形態の FRカウンタ 271 は、例えば 8bitのフリーランニングカウンタであり、上記発振回路 274からのクロック信 号 CLK (125 μ sec)の立下りエッジを受けるタイミングで例えば 1カウントずつ進め、 リセットされない限り、 32msec毎にオーバーフローする。
[0110] リセット条件 1：リセット信号発生回路 275からアクティブのリセット信号 RSTが出力さ れたとき。
[0111] リセット条件 2： NAND回路 280からアクティブのセット信号 OC1が出力されたとき（ オーバーカレントまたは過熱異常が検出され、かつ、パワー MOSFET214が強制 遮断状態にないとき。）。 [0112] リセット条件 3 : FCメモリ 278の出力信号 FCMがハイレベルからローレベルにレべ ル反転したとき (FRCリセット生成回路 277で出力信号 FCMの立下りエッジが検出さ れたとき。即ち、パワー MOSFET214が強制遮断状態にない状態でヒューズカレン トが検出されたとき。）。
[0113] そして、 FRCリセット生成回路 277は、これらの条件 1〜3のいずれかが満たされた 場合に、ローレベルのリセット信号 res (ローアクティブ）を出力し、 FRカウンタ 271を 一時的にリセット状態にする。また、 FRカウンタ 271は、カウンタの下位 7bitがオーバ 一フローした (全て「1」になった）時点で、ローレベルのカウント指令信号 OvF7 (「カウ ントアップ信号」の一例 ローアクティブ）を出力し、カウンタの下位 7bitが全て「0」の 時点で、ローレベルの遮断解除信号 MCL (ローアクティブ)を出力する。要するに、 F Rカウンタ 271は、リセットされなければ、所定時間（16msec)毎にアクティブのカウン ト指令信号 OvF7を出力し、各カウント指令信号 OvF7の出力よりも後 (本実施形態で は 1カウント後）のタイミングで、上記所定時間毎にアクティブの遮断解除信号 MCL を出力する。
[0114] OCメモリ 276 (「遮断回路」の一例）は、そのリセット端子に NOR回路 283からの出 力信号をレベル反転した信号が入力され、この NOR回路 283には、上記リセット信 号発生回路 275からのリセット信号 RSTをレベル反転した信号と、上記 FRカウンタ 2 71からの遮断解除信号 MCLをレベル反転した信号とが入力される。このような構成 により、 OCメモリ 276は、上述したように、アクティブのセット信号 OC1を受けてセット 状態となってローレベルの第 2強制遮断指令信号 OCM (ローアクティブ)を出力し、 リセット信号 RSTまたは遮断解除信号 MCLがアクティブのときに、ハイレベルの第 2 強制遮断指令信号 OCMを出力する。
[0115] NOR回路 284は、上記第 2強制遮断指令信号 OCMをレベル反転した信号と、後 述するヒューズカウンタ 273からの第 1強制遮断指令信号 Fuseをレベル反転した信 号とを入力し、第 2強制遮断指令信号 OCMまたは第 1強制遮断指令信号 Fuseがァ クティブのときにローレベルの強制遮断信号 Inhibit (ローアクティブ）を出力する。
[0116] 以上の構成により、過電流保護回路は、オーバーカレント信号 OCまたは温度異常 判定信号 OTがアクティブになったときに、 OCメモリ 276からアクティブの第 2強制遮 断指令信号 OCMが出力されることで、パワー MOSFET214に即時的に強制遮断 をさせる。それとともに、 FRカウンタ 271は、リセットされてカウント動作を再開し、この 時点から 16msec (「第 3基準時間」の一例）後にアクティブの遮断解除信号 MCLを 出力することで、 OCメモリ 276からハイレベルの第 2強制遮断指令信号 OCMが出力 されてパワー MOSFET214の強制遮断状態を解除する（第 2強制遮断)。従って、 電力供給制御装置 210がアクティブの制御信号 Onを受けていれば、パワー MOSF ET214は通電状態に復帰する。以下、このように、過電流保護回路によってパワー MOSFET214を即時的に強制遮断し、所定の第 3基準時間後に通電状態に復帰 させる強制遮断（「第 2遮断」の一例)を、「第 2強制遮断」 t 、う。
[0117] FCメモリ 278は、そのリセット端子に NOR回路 285からの出力信号をレベル反転し た信号が入力され、この NOR回路 285には、上記リセット信号発生回路 275からのリ セット信号 RSTをレベル反転した信号と、上記 FRカウンタ 271からの遮断解除信号 MCLをレベル反転した信号とが入力される。このような構成により、 FCメモリ 278は、 上述したように、アクティブのセット信号 FC1を受けてセット状態となってローレベルの 出力信号 FCM (ローアクティブ)を出力し、リセット信号 RSTまたは遮断解除信号 M CLがアクティブのときに、ハイレベルの出力信号 FCMを出力する。また、 FCメモリ 2 78は、セット信号 FC1がアクティブのときは、リセット信号 RSTがアクティブとなっても アクティブの出力信号 FCMを出力し続ける。
[0118] cヒューズ異常保護回路
ヒューズ異常保護回路（「異常時間積算回路」の一例）は、主として、電流検出部 22 4からのアクティブのヒューズカレント信号 FCを受けているとき、及び、上記過電流保 護回路によってパワー MOSFET214が第 2強制遮断されているときの双方の異常 時間（以下、「ヒューズ時間」という）を積算していき、この積算時間が所定の基準ヒュ ーズ時間（「第 1基準時間」の一例 >上記第 3基準時間）に達したことを条件に、パ ヮー MOSFET214に強制遮断動作をさせるものである。以下、このように、ヒューズ 異常保護回路による強制遮断（「第 1遮断」の一例)を「第 1強制遮断」という。具体的 には、ヒューズ異常保護回路は、ヒューズカウンタ 273、 FCCリセット生成回路 286等 を備える。 [0119] ヒューズカウンタ 273 (「ヒューズカウンタ回路」の一例）は、例えば 6bitカウンタであり 、 FRカウンタ 271からの上記カウント指令信号 OvF7の立下りエッジで例えば 1カウン トずつ進め、途中でリセットされなければ、 1024msecでオーバーフローしてローレべ ルの第 1強制遮断指令信号 Fuse (ローアクティブ)を出力する。このオーバーフロー 時におけるヒューズカウンタ 273のカウント値力 「基準異常カウント値」の一例である 。より具体的には、ヒューズカウンタ 273のクロック入力端子には、 AND回路 289の 出力信号がレベル反転されて入力され、この AND回路 289には、当該ヒューズカウ ンタ 273からの第 1強制遮断指令信号 Fuseと、 NAND回路 290の出力信号とが入 力される。 NAND回路 290には、 FRカウンタ 271からのカウント指令信号 OvF7をレ ベル反転した信号と、 NOR回路 291からの異常通知信号 Failをレベル反転した信 号とが入力される。
[0120] この NOR回路 291は、上記第 2強制遮断指令信号 OCM及び上記出力信号 FCM をそれぞれレベル反転した信号が入力され、第 2強制遮断指令信号 OCM及び出力 信号 FCMのいずれか一方がアクティブのときに、ローレベルの異常通知信号 Fail ( ローアクティブ）を出力する。つまり、 NOR回路 291は、オーバーカレントまたは温度 異常による第 2強制遮断中であること、或いは、ヒューズカレント (第 1強制遮断前）に なっていることをヒューズカウンタ 273や後述する CLCリセット生成回路 292に通知す る役目を果たす。
[0121] そして、ヒューズカウンタ 273は、この異常通知信号 Failがアクティブで、かつ、第 1 強制遮断指令信号 Fuseが非アクティブ (オーバーフロー前)のときに、カウント指令 信号 OvF7の立下りエッジごとにカウンタアップする。そして、カウンタがオーバーフロ 一した時に、アクティブの第 1強制遮断指令信号 Fuseを出力してパワー MOSFET2 14に強制遮断動作をさせ、これに伴ってカウント指令信号 OvF7に基づくカウント動 作が停止され、強制遮断状態を保持する (第 1強制遮断)。
[0122] 一方、 FCCリセット生成回路 286 (「異常時間クリア回路」の一例）は、次のリセット条 件 4, 5を満たしたときにヒューズカウンタ 273のカウンタ値を「0」にリセットする。
[0123] リセット条件 4 :リセット信号発生回路 275からアクティブのリセット信号 RSTが出力さ れたとき。 [0124] リセット条件 5：第 1強制遮断指令信号 Fuseが非アクティブ (ハイレベル)で、かつ、 クリア信号 CLRがアクティブ（クリアカウンタ 272がオーバーフロー）のとき。
[0125] また、 OC閾値指令生成回路 293は、ヒューズカウンタ 273及び FRカウンタ 271の カウンタ値を取り込むようになっており、図 20に示すように、 FRカウンタ 271の上位 5 bitによるカウンタ値 (FRカウンタ 271のカウント時間）に応じたローレベルの閾値指令 信号 OCLO〜OCL5 (ローアクティブ)を順次出力する。これにより、閾値電圧生成部 252は、 FET261aから FET26Hまで順次選択的にオンされて、第 1異常用閾値電 圧 Voc (第 1異常用閾値電流 ILoc)を上記カウント時間に応じて経時的にレベルダウ ンさせる。但し、 OC閾値指令生成回路 293は、ヒューズカウンタ 273のカウンタ値が 8以上のときには、アクティブの閾値指令信号 OCL5の出力を維持し、第 1異常用閾 値電圧 Voc (第 1異常用閾値電流 ILoc)を最も低 、レベルに維持する。
[0126] d.クリアカウンタ
正常時間積算回路を構成するクリアカウンタ 272は、主として、ヒューズカウンタ 27 3がカウントアップ動作を開始した後、オーバーフローするまでの間に、上記電流異 常及び温度異常の!/、ずれも発生しなくなった正常状態 (負荷電流 ILが第 2異常用閾 値電流 ILfc及び第 1異常用閾値電流 ILocに達して 、な 、状態 このときの負荷電流 ILレベルが正常レベルである）が所定の第 2基準時間だけ継続したことを条件に、口 一レベルのクリア信号 CLR (ローアクティブ）を出力して、ヒューズカウンタ 273のヒュ ーズ時間（カウンタ値)を初期値「0」にリセットするものである。なお、第 2基準時間は 、例えばヒューズカレントやオーバーカレント状態が解消された後に外部回路の過熱 状態が解消するまでの時間に基づいて定められている。また、正常状態が上記第 2 基準時間継続したときにおけるクリアカウンタ 272のカウント値が「基準タリアカウント 値」の一例である。
[0127] 具体的には、クリアカウンタ 272は、例えば 5bitカウンタであり、 FRカウンタ 271から の上記カウント指令信号 OvF7の立下りエッジで例えば 1カウントずつ進め、途中でリ セットされなければ、 512msec (「第 2基準時間」の一例）でオーバーフローしてァク ティブのクリア信号 CLRを出力する。 CLCリセット生成回路 292 (「正常時間リセット 回路」の一例）は、次のリセット条件 6〜8を満たしたときにクリアカウンタ 272のカウン タ値を「0」にリセットする。
[0128] リセット条件 6 :リセット信号発生回路 275からアクティブのリセット信号 RSTが出力さ れたとき。
[0129] リセット条件 7 :第 1強制遮断指令信号 Fuseが非アクティブ (第 1強制遮断実行前） で、かつ、異常通知信号 Failがアクティブのとき。
[0130] リセット条件 8：第 1強制遮断指令信号 Fuseがアクティブ (第 1強制遮断実行後）で、 かつ、制御信号 Onがアクティブのとき。
[0131] また、コントロールロジック部 227には、上記出力信号 Οί¾出力する OR回路 287 が設けられており、これに上記クリア信号 CLRを反転した信号と、リセット信号 RSTを 反転した信号とが入力される。これにより、 OR回路 287は、クリア信号 CLR及びリセ ット信号 RSTのいずれかがアクティブのときに、上記内部グランド生成部 223の通電 を停止させるノ、ィレベルの出力信号 O晚出力する。
[0132] f.阻止回路
なお、上述したように、 NAND回路 281には、上記制御信号 Onをレベル反転した 信号と、後述する強制遮断信号 Inhibit (パワー MOSFET214を強制遮断させるとき にローレベル）とが入力され、この出力信号をレベル反転した信号が NAND回路 28 0, 282に入力される。このような構成により、非アクティブの制御信号 On (オフ指令 信号）が入力されたときには、 NAND回路 281からハイレベルの出力信号が入力さ れることになる力ら、たとえアクティブのオーバーカレント信号 OCやヒューズカレント 信号 FCが電流異常検出部 253から出力されたり、アクティブの温度異常判定信号 O Tが過熱検出部 225から出力されたとしても、 NAND回路 280, 82の出力はハイレ ベルに維持され、 OCメモリ 276や FCメモリ 278がセットされることが阻止される。つま り、アクティブのオーバーカレント信号 OC、ヒューズカレント信号 FC及びアクティブの 温度異常判定信号 OTが無効化 (マスク)される。
[0133] 例えば負荷 211が L負荷の場合、非アクティブの制御信号 On (オフ指令信号）が入 力されパワー MOSFET214がターンオフすると、負荷 211のサージ電圧によってパ ヮー MOSFET214のソース電圧が負側に引っ張られる。そうすると、このソース電圧 を基準として生成された第 2異常用閾値電圧 Vfc及び第 3異常用閾値電圧 Vopも負 電圧となり、ヒューズカレントや断線異常が生じていないにもかかわらず、電流異常検 出部 253から異常信号としてのアクティブのヒューズカレント信号 FCやアクティブの 断線異常判定信号 OPが出力されてしまう。し力しながら、本実施形態では、上記阻 止回路によって、非アクティブの制御信号 Onが入力されたときに、アクティブのヒユー ズカレント信号 FCの入力が無効化されヒューズカウンタ 273のカウントアップ動作が されないようにしているため、上記第 1強制遮断動作の実行を阻止できる。
[0134] g.フィルタ回路
フィルタ回路は、互いに直列接続された複数のメモリ回路 (本実施形態では、 2つの メモリ回路 300, 301 (例えば Dフリップフロップ)からなるカウンタ回路を備える。メモリ 回路 300は、その D端子には内部グランド GND2が与えられており、その Q端子が、 次段のメモリ回路 301の D端子に接続されている。両メモリ回路 300, 301のセット端 子には上記クリア信号 CLRが入力され、また、リセット端子には、 NOR回路 302の出 力信号が入力される。この NOR回路 302には、リセット信号発生回路 275からのリセ ット信号 RSTをレベル反転した信号と、断線異常判定信号 OPとが入力される。
[0135] このような構成により、フィルタ回路は、リセット信号 RSTが非アクティブで、かつ、断 線異常判定信号 OPがアクティブの状態で、アクティブのクリア信号 CLRを複数回（ 本実施形態では 2回）受けると、メモリ回路 301の Q端子からローレベルの断線異常 信号 OPF (ローアクティブ)を出力する。一方、フィルタ回路は、次のリセット条件 9, 1 0を満たしたときにリセットされる。
[0136] リセット条件 9 :リセット信号発生回路 275からアクティブのリセット信号 RSTが出力さ れたとき。
[0137] リセット条件 10 :断線異常信号 OPFが非アクティブ (ノヽィレベル)のとき。
[0138] つまり、電流検出部 224からアクティブの断線異常判定信号 OPが出力されても、 断線異常信号 OPFは、直ぐにはアクティブとされず、クリアカウンタ 272からァクティ ブのクリア信号 CLRを 2回受けた場合 (アクティブの断線異常判定信号 OPが出力さ れた時点力 少なくとも上記第 2基準時間経過した場合）に初めてアクティブとされる
[0139] メモリ回路 301の Q端子からの断線異常信号 OPFは、レベル反転されて NAND回 路 303に与えられる。この NAND回路 303には、上記 FRカウンタ 271からいずれか のビット信号が入力されるようになっている。従って、 NAND回路 303は、断線異常 信号 OPFがアクティブのとき、上記ビット信号のレベル反転に応じたパルス状の断線 異常信号 OPFPを出力する。ここで、本実施形態では、最上位のビット信号 FRC7が NAND回路 303に入力されるようになっており、これにより、周期 32msec,デューテ ィ比 50%の断線異常信号 OPFPが出力されることになる。
[0140] 一方、フィルタ回路は、断線異常信号 OPFPが非アクティブとなった時点で、直ぐに 正常状態を示す非アクティブ (ハイレベル)の断線異常信号 OPFP (正常信号)を出 力する。この断線異常信号 OPFPをレベル反転した信号と、上記 NOR回路 284から の強制遮断信号 Inhibitをレベル反転した信号とは、 NOR回路 304を介してダイァグ 信号 Diagとして出力され、ダイァグ出力部 226に与えられる。このダイァグ出力部 22 6は、断線異常信号 OPFがアクティブのときにダイァグ出力端子 P7からノ ルス状の ダイァグ出力を実行し、強制遮断信号 Inhibitがアクティブのときにステップ状のダイァ グ出力を実行する。このような構成であれば、断線異常と、それ以外の異常 (オーバ 一力レント、ヒューズカレント、過熱異常）とをダイァグ出力により識別することができる
[0141] 以上のように、コントロールロジック部 227は、ヒューズ異常保護回路の異常時間力 ゥント及び正常時間積算回路の正常時間カウントについて、その下位ビットについて は共通のフリーランニングカウンタ 271のカウント値を共用する構成とされている。従 つて、ヒューズ異常保護回路及び正常時間積算回路が下位ビットについて互いに個 別のカウンタ回路でカウント動作する構成に比べてコントロールロジック回路 227の 回路素子の低減を図ることができる。し力も、過電流保護回路の第 3基準時間を上記 フリーランニングカウンタ 271を利用してカウントする構成であるから、やはり回路素 子の低減を図ることができる。
[0142] (ゲート駆動部）
ゲート駆動部 228は、コントロールロジック部 227から制御信号 On、出力信号 FC M及び強制遮断信号 Inhibitが入力される。ゲート駆動部 228は、電源端子 P2とパヮ 一 MOSFET214及びセンス MOSFET218のゲートとの間に接続されたチャージポ ンプ（図示せず）と、パワー MOSFET214及びセンス MOSFET218のゲートとソー スの間に接続された放電用 FET (図示せず）とを備える。
[0143] そして、ゲート駆動部 228は、コントロールロジック部 227からアクティブの制御信号 On (オン指令信号)を受けることで、チャージポンプのみを駆動させて電源電圧 Vcc よりも高いレベルに昇圧した電圧をパワー MOSFET214及びセンス MOSFET218 の各ゲート ソース間に与えてオンして通電動作にさせる充電動作を行う。一方、ゲ ート駆動部 228は、コントロールロジック部 227から非アクティブの制御信号 On (オフ 指令信号)受けたとき、または、アクティブの強制遮断信号 Inhibitを受けたとき (上記 第 1及び第 2の強制遮断時)、チャージポンプの昇圧動作をオフするとともに、放電用 FETのみをオンしてパワー MOSFET214及びセンス MOSFET218の各ゲート ソース間の電荷を放電し、遮断動作させる放電動作を行う。
[0144] 2.本実施形態の動作
図 21〜図 23は、電力供給制御装置 210の動作を説明するための各信号のタイム チャートである。このうち、図 21は正常時であり、図 22はオーバーカレント時であり、 図 23はヒューズカレント時を示す。なお、各図で、〔FRC〕は FRカウンタ 271の最上 位 bitから上位 5bit目までの bitによるカウント値、〔FCC〕はヒューズカウンタ 273の力 ゥント値、〔CLC〕はクリアカウンタ 272のカウント値をそれぞれ示しており、ここでは 16 進数 (A= 10, B= l l, C= 12. . . )で表示されている。また、 FRC7は FRカウンタ 2 71の最上位 bitを意味し、そのハイローレベルが示されており、 FRC6は FRカウンタ 2 71の上位 2番目の bitを意味し、そのハイローレベルが示されている。また、各図中の 「R」はリセットを意味する。
[0145] (正常時）
電力供給制御装置 210は、アクティブの制御信号 Onを受けると、内部グランド生成 部 223において内部グランド GND2が生成される。そして、この内部グランド GND2 が安定するとリセット信号発生回路 275のリセット信号 RSTがアクティブ力も非ァクテ イブとなり各カウンタ 71〜73のリセット状態が解除される。
[0146] また、アクティブの制御信号 Onがコントロールロジック部 227からゲート駆動部 228 に与えられてパワー MOSFET214等がオンして通電状態になる。そして、 FRカウン タ 271が発振回路 274からのクロック信号 CLKに基づきカウントを開始する。正常時 では、 NAND回路 280からアクティブのセット信号 OC1が出力されること（リセット条 件 2)はなぐまた、 FCメモリ 278の出力信号 FCMがハイレベルからローレベルにレ ベル反転すること（リセット条件 3)もないため、 FRカウンタ 271は途中でリセットされる ことなく、 32msecを繰り返しカウントする（図 21中の〔FRC〕参照）。それととも〖こ、この FRカウンタ 271の上位 5bitのカウンタ値に応じたアクティブの閾値指令信号 OCLO 〜OCL5が閾値指令生成回路 93から順次出力され、第 1異常用閾値電流 ILocを突 入電流よりも高い初期レベル力 経時的にレベルダウンする動作が 32msecごとに順 次繰り返される。
[0147] ここで、アクティブの制御信号 Onの入力時に、パワー MOSFET214に第 2異常用 閾値電流 ILfcよりも高い突入電流が流れ得る。しかし、第 1異常用閾値電流 ILocは、 突入電流よりも高い初期レベルにあるため、この突入電流によってパワー MOSFET 214等に上記第 2強制遮断動作を行わせることを防止できる。
[0148] また、正常時には、異常通知信号 Failが非アクティブであるため、ヒューズカウンタ 273のカウントアップは開始されない（図 21の〔FCC〕参照）。一方、クリアカウンタ 27 2は、 FRカウンタ 271からのカウント指令信号 OvF7の入力ごとにカウントアップする。 そして、異常通知信号 Failは非アクティブのままであるから、途中でリセットされず、 5 12msec (第 2基準時間）でオーバーフローしてアクティブのクリア信号 CLRを出力す る（図 21の〔CLC〕、 〔CLR〕参照）。
[0149] 制御信号 Onがアクティブ力も非アクティブになったとき、前述したように内部グラン ド生成部 223は、この時点でクリアカウンタ 272がオーバーフローしていなければォ 一バーフローするまで待って内部グランド GND2の生成を停止する。
[0150] (オーバーカレント、ヒューズカレント時）
負荷 211の短絡が発生した場合、図 22に示すように、負荷電流 ILは第 2異常用閾 値電流 ILfcを超え、この時点で、ヒューズカレント信号 FCがアクティブとなり、 FCメモ リ 278の出力信号 FCMがハイレベルからローレベルにレベル反転し、 FRカウンタ 27 1のカウント値がリセットされる。これにより、第 1異常用閾値電流 ILocは初期レベルに 復帰し、その後に開始される FRカウンタ 271のカウント値に応じて再び経時的にレべ ルダウンしていく。
[0151] そして、負荷電流 ILが第 1異常用閾値電流 ILocを超えた時点で、オーバーカレント 信号 OCがアクティブとなり、 NAND回路 280からのセット信号 OC1がアクティブとな り、これにより、 OCメモリ 276からの第 2強制遮断指令信号 OCMがアクティブとなり、 アクティブの強制遮断信号 Inhibitによりパワー MOSFET214の第 2強制遮断動作が 実行される。また、アクティブのセット信号 OC1により FRカウンタ 271のカウント値がリ セットされ、ここから 16mecより少し手前でアクティブのカウント指令信号 OvF7が出力 され、ヒューズカウンタ 273のカウント値が 1カウントアップされる（図 22の〔FCC〕参照 ) oそして、 FRカウンタ 271が 16mecをカウントした時点で、アクティブの遮断解除信 号 MCLが出力され、 OCメモリ 276から非アクティブの第 2強制遮断指令信号 OCM が出力されてパワー MOSFET214の強制遮断状態が解除され、再びオンされる。
[0152] その後、負荷 211の短絡が解消されなければ、クリアカウンタ 272のカウントアップ もされず、上記第 2強制遮断が繰り返し実行され、それと共に、ヒューズカウンタ 273 のカウントアップが進められる。そして、このカウント値〔FCC〕が 7になった (第 2強制 遮断が 7回実行された)後、 OC閾値指令生成回路 293はアクティブの閾値指令信号 OCL5の出力を維持し、第 1異常用閾値電流 ILocを最も低いレベルに保持する。
[0153] そして、ヒューズカウンタ 273がオーバーフローした時点で、アクティブの第 1強制 遮断指令信号 Fuseを出力してパワー MOSFET214に強制遮断動作をさせ、これ に伴ってカウント指令信号 OvF7に基づくカウント動作が停止され、この強制遮断状 態が保持される (第 1強制遮断)。ここで、第 2異常用閾値電流 ILfcを負荷 211の定格 電流 ILmaxよりもやや高いレベルとしている。そして、基準ヒューズ時間は、この第 2異 常用閾値電流 ILfcを超えるヒューズカレントが第 2基準時間よりも短い時間間隔で断 続的に検出された場合に電線 230が発煙するまでの時間よりも短い時間に設定され ている。このため、電線 230の一部のより線が短絡してその一部のより線のみに異常 電流が上記第 2基準時間よりも短い時間間隔で流れるチャタリングショートを、電線 2 30が発煙に至る前に検出し、パワー MOSFET214に第 2強制遮断動作をさせるこ とができるのである。
[0154] その後、図 23に示すように、制御信号 Onがアクティブ力も非アクティブになると、ク リアカウンタ 272のリセット状態が解除され、オーバーフローするまで、内部グランド G ND2の生成を維持すべく非アクティブのクリア信号 CLRを出力し続ける。そして、ォ 一バーフローしたときに内部グランド GND2の生成を停止する。従って、クリアカウン タ 272がオーバーフローする前であれば、制御信号 Onが再びアクティブになっても 、上記第 1強制遮断状態が保持される。
[0155] (断線異常発生時）
仮に、第 3異常用閾値電流 ILopを常時固定とした場合には、アクティブの断線異常 判定信号 OPが出力されるときの負荷抵抗値 (外部回路の抵抗値)が電源電圧 Vcc の変動に応じて変化してしまう。断線異常を正確に検出するには、電源電圧 Vccの 変動にかかわらず、常に一定の負荷抵抗値で断線異常とすべきである。
[0156] そこで、本実施形態では、前述したように、第 3異常用閾値電流 ILop (第 3異常用 閾値電圧 Vop)は、パワー MOSFET214のオン時においてそのソース電圧 Vs (電源 電圧 Vcc)に比例して変化するようになっている。従って、例えば電源電圧 Vccが半 減した場合には、第 3異常用閾値電流 ILopも半減するから、断線異常とされる負荷 抵抗値（=電源電圧 VccZ第 3異常用閾値電流 ILop)は、電源電圧 Vccの変動にか かわらず常に一定とされ、断線異常を正確に検出することができる。し力も、その断線 検出のためにマイコン等を用いる必要がな!、。
[0157] <他の実施形態 >
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく 、例えば次のような実施形態も本発明の技術的範囲に含まれ、さらに、下記以外にも 要旨を逸脱しない範囲内で種々変更して実施することができる。
[0158] (1)上記遮断時間カウンタ 70、ヒューズ時間カウンタ 71、クリアカウンタ 72はいずれ もカウンタ回路で構成してデジタル的に時間を積算する構成としたが、これに限らず 、例えばコンデンサを使ってアナログ的に時間積算する構成であってもよ 、。
[0159] (2)上記実施形態 3の図 10の構成に対して、図 14に示すように切り替え用パッド 1 17の接続先に応じて異なる電位レベルに基づきラッチ回路 101のラッチ機能の有効 •無効を決定する構成であってもよ ヽ。
[0160] (3)上記実施形態 4の図 13の構成に対して、図 11, 12に示すように、制御信号 S1 の入力レベルに応じてラッチ回路 101のラッチ機能の有効'無効等を決定する構成 であってもよい。
(4)上記実施形態では、正常時間積算回路、異常時間積算回路及び遮断時間積 算回路をカウンタ回路で構成したが、これに限らず、例えば定電流回路と、その定電 流が流れるコンデンサと、コンデンサの電荷を放電させる放電回路とを備えるタイマ 回路で構成してもよい。

Claims

請求の範囲
[1] 電源力 負荷への電力供給を制御する電力供給制御装置であって、
前記電源力 前記負荷への電力供給ラインに配される半導体スィッチ素子と、 この半導体スィッチ素子に流れる負荷電流を検出する電流検出素子と、 前記電流検出素子からの検出信号に基づき前記半導体スィッチ素子に流れる負 荷電流が第 1閾値を超えている力否かを判断し、前記負荷電流が前記第 1閾値を超 えている場合に第 1異常電流信号を出力する第 1異常電流検出回路と、
前記第 1異常電流検出回路から前記第 1異常電流信号が出力されたことを条件に 異常時間の積算を開始し、当該異常時間が第 1基準時間に達したときに前記半導体 スィッチ素子に第 1遮断動作をさせる異常時間積算回路と、
前記異常時間積算回路の積算開始後に、前記負荷電流が継続的に前記第 1閾値 を下回っている正常時間が第 2基準時間に達したときにクリア信号を出力する正常時 間積算回路と、
前記クリア信号の出力に基づき前記異常時間積算回路の前記異常時間をクリアす る異常時間クリア回路と、を備える電力供給制御装置。
[2] 前記電流検出素子からの検出信号に基づき前記半導体スィッチ素子に流れる負 荷電流が第 1閾値よりも高 、第 2閾値を超えて 、る力否かを判断し、前記負荷電流が 前記第 2閾値を超えている場合に第 2異常電流信号を出力する第 2異常電流検出回 路と、
前記第 2異常電流検出回路から前記第 2異常電流信号が出力されたことを条件に 前記半導体スィッチ素子に第 2遮断動作をさせ、その時点から前記第 2基準時間より も短い第 3基準時間だけ経過したときに前記半導体スィッチ素子の前記第 2遮断の 状態を解除する遮断時間積算回路と、を備え、
前記遮断時間積算回路により前記半導体スィッチ素子が前記第 2遮断の状態にあ る間、前記正常時間積算回路は前記正常時間をリセット状態とし、かつ、前記異常時 間積算回路は前記異常時間の積算を進める請求の範囲第 1項に記載の電力供給 制御装置。
[3] 所定時間を繰り返しカウントし、当該所定時間をカウントアップする毎にカウントアツ プ信号を出力するフリーランニングカウンタ回路を備え、
前記異常時間積算回路は、前記第 1異常電流検出回路から前記第 1異常電流信 号が出力されたことを条件に、前記フリーランニングカウンタ回路から前記カウントァ ップ信号が出力される毎にカウントを進め、そのカウント値が基準異常カウント値に達 したときに前記半導体スィッチ素子に前記第 1遮断動作をさせるヒューズカウンタ回 路を備えて構成され、
前記正常時間積算回路は、前記フリーランニングカウンタ回路から前記カウントアツ プ信号が出力される毎にカウントを進め、そのカウント値が基準タリアカウント値に達 したときに前記クリア信号を出力するクリアカウンタ回路と、前記第 1異常電流検出回 路からの前記第 1異常電流信号の出力に基づき前記クリアカウンタ回路のカウント値 をリセットする正常時間リセット回路とを備えて構成されている請求の範囲第 1項に記 載の電力供給制御装置。
[4] 前記電流検出素子からの検出信号に基づき前記半導体スィッチ素子に流れる負荷 電流が第 1閾値よりも高 、第 2閾値を超えて 、る力否かを判断し、前記負荷電流が前 記第 2閾値を超えている場合に第 2異常電流信号を出力する第 2異常電流検出回路 と、
前記第 2異常電流検出回路から前記第 2異常電流信号が出力されたことを条件に 前記半導体スィッチ素子に第 2遮断動作をさせ、前記フリーランニングカウンタ回路 が前記第 2基準時間よりも短い第 3基準時間だけカウントしたことに基づき前記半導 体スィッチ素子の前記第 2遮断の状態を解除する遮断回路と、を備える請求の範囲 第 3項に記載の電力供給制御装置。
[5] 前記半導体スィッチ素子が前記第 2遮断の状態にある間、前記正常時間リセット回 路は前記クリアカウンタ回路のカウント値をリセット状態とし、前記ヒューズカウンタ回 路は前記カウントアップ信号によるカウントを進める構成である請求の範囲第 4項に 記載の電力供給制御装置。
[6] 前記半導体スィッチ素子はパワー FETであると共に、前記電流検出素子は前記パ ヮー FETに流れる負荷電流に対し所定関係のセンス電流が流れるセンス FETとされ 、このセンス電流を前記検出信号として出力する構成である請求の範囲第 1項力 第 5項の 、ずれかに記載の電力供給制御装置。
[7] 前記半導体スィッチ素子は、パワー FETであって、
前記異常電流信号に基づく前記パワー FETの前記遮断動作時には、前記異常電 流信号が出力されな!、正常状態での遮断動作時よりも速!、放電速度で、前記パワー
FETのゲート電荷を放電する放電速度変更回路が設けられている請求の範囲第 1 項から第 6項のいずれかに記載の電力供給制御装置。
[8] 前記半導体スィッチ素子は、パワー FETであって、
前記異常電流信号が出力されているときには、前記異常電流信号が出力されない 正常状態での通電動作時よりも速!、充電速度で、前記パワー FETのゲート電荷を充 電する充電速度変更回路が設けられている請求の範囲第 1項力 第 7項のいずれか に記載の電力供給制御装置。
[9] 前記異常時間積算回路による前記半導体スィッチ素子の遮断状態を保持するラッ チ回路を備える請求の範囲第 1項力 第 8項のいずれかに記載の電力供給制御装 置。
[10] 前記ラッチ回路は、前記異常時間積算回路の異常時間が前記第 1基準時間に達 した場合に、前記正常時間積算回路の積算動作を停止させることで前記半導体スィ ツチ素子の遮断状態を保持する構成である請求の範囲第 9項に記載の電力供給制 御装置。
[11] 前記ラッチ回路は、前記異常時間積算回路の異常時間が前記第 1基準時間に達 した場合に、前記正常時間積算回路からのクリア信号を受けないように無効化させる ことで前記半導体スィッチ素子の遮断状態を保持する構成である請求の範囲第 9項 に記載の電力供給制御装置。
[12] 少なくとも前記正常時間積算回路及び異常時間積算回路を、ワンチップ化した、或 いは、複数のチップで構成してワンパッケージ内に収容した半導体装置であって、 前記半導体装置には、外部入力端子が設けられ、この外部入力端子の入カレべ ルに応じて前記半導体スィッチ素子の遮断状態を保持させるかどうかを選択する請 求の範囲第 9項力 第 11項のいずれかに記載の電力供給制御装置。
[13] 前記外部入力端子は、前記異常電流信号が出力されない正常状態時に前記半導 体スィッチ素子に通電動作をさせるための制御信号が入力される端子である請求の 範囲第 12項に記載の電力供給制御装置。
[14] 少なくとも前記正常時間積算回路及び異常時間積算回路を、ワンチップ化した、或 いは、複数のチップで構成してワンパッケージ内に収容した半導体装置であって、 前記半導体装置内の半導体チップ上のボンディングパッドがワイヤボンディングを 介して接続される接続先によつて変化する当該ボンディングパッドの入力レベルに応 じて前記半導体スィッチ素子の遮断状態を保持させるかどうかを選択する請求の範 囲第 9項から第 11項のいずれかに記載の電力供給制御装置。
[15] 前記異常時間積算回路による前記半導体スィッチ素子の遮断状態を待機時間だ け待って解除する解除回路を備える請求の範囲第 1項力 第 8項のいずれかに記載 の電力供給制御装置。
[16] 前記解除回路は、前記異常時間積算回路による前記半導体スィッチ素子の遮断 動作後に前記正常時間積算回路力 出力されるクリア信号によって前記異常時間を クリアすることで前記遮断状態を解除する構成である請求の範囲第 15項に記載の電 力供給制御装置。
[17] 前記異常時間積算回路によって前記半導体スィッチ素子が遮断動作するまでの時 間を、当該遮断動作が複数回目のときは前回よりも短い時間にする請求の範囲第 15 項又は第 16項に記載の電力供給制御装置。
[18] 前記解除回路は、前記異常時間積算回路による前記半導体スィッチ素子の遮断 動作後に前記正常時間積算回路力 出力されるクリア信号によって前記異常時間を クリアすることで前記遮断状態を解除する構成であって、
前記半導体スィッチ素子の遮断動作が複数回目以降のときは、前記半導体スイツ チ素子の遮断動作後に出力されるクリア信号によって前記異常時間積算回路の異 常時間を部分的にクリアする請求の範囲第 17項に記載の電力供給制御装置。
[19] 少なくとも前記正常時間積算回路及び異常時間積算回路を、ワンチップ化した、或 いは、複数のチップで構成してワンパッケージ内に収容した半導体装置であって、 前記半導体装置には、外部入力端子が設けられ、この外部入力端子の入カレべ ルに応じて前記遮断動作が複数回目以降のときに、前記異常時間積算回路の異常 時間を部分的にクリアする力、前記異常時間を全クリアするかを選択する請求の範囲 第 18項に記載の電力供給制御装置。
[20] 前記外部入力端子は、前記異常電流信号が出力されない正常状態時に前記半導 体スィッチ素子に通電動作をさせるための制御信号が入力される端子である請求の 範囲第 19項に記載の電力供給制御装置。
[21] 少なくとも前記正常時間積算回路及び異常時間積算回路を、ワンチップ化した、或 いは、複数のチップで構成してワンパッケージ内に収容した半導体装置であって、 前記半導体装置内の半導体チップ上のボンディングパッドがワイヤボンディングを 介して接続される接続先によつて変化する当該ボンディングパッドの入力レベルに応 じて前記遮断動作が複数回目以降のときに、前記異常時間積算回路の異常時間を 部分的にクリアするか、前記異常時間を全クリアするかを選択する請求の範囲第 18 項に記載の電力供給制御装置。
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