JP2023110947A - 半導体スイッチング素子駆動回路 - Google Patents

Abstract

【課題】電源電圧監視回路による保護動作の解除時に半導体スイッチング素子のスイッチング動作を適切に実施する半導体スイッチング素子駆動回路を提供する。【解決手段】半導体スイッチング素子を保護するための複数の保護回路と、複数の保護回路の出力信号に対応する時間幅を有するパルス信号をそれぞれ発生可能な複数のパルス信号発生回路と、パルス信号に対応する故障信号を出力可能な故障信号出力回路と、故障信号に基づいて半導体スイッチング素子を制御するための制御回路とを備える。複数の保護回路は、半導体スイッチング素子駆動回路の電源電圧を監視するための電源電圧監視回路を含む。故障信号出力回路は、電源電圧監視回路による保護動作が行われているか又は複数のパルス信号発生回路の何れかにおいてパルス信号が出力されているか、のいずれかの条件が成立している場合、前記故障信号を出力する。【選択図】図１

Description

本開示は、例えばＩＧＢＴ（Insulated Gate Bipolar Transistor）等の半導体スイッチング素子を駆動するための半導体スイッチング素子駆動回路に関する。

例えばモータ等を駆動するための半導体スイッチング素子として、ＩＧＢＴが知られている。この種の半導体スイッチング素子は、半導体スイッチング素子駆動回路によってゲートに駆動電圧が供給されることで駆動され、半導体スイッチング素子駆動回路には、必要に応じて保護回路が備えられる。半導体スイッチング素子駆動回路が備える保護回路としては、例えば、半導体スイッチング素子に過電流が生じたときに保護動作を行う過電流保護回路、半導体スイッチング素子が過熱したときに保護動作を行う過熱保護回路、及び、駆動回路の電源電圧に異常が検出された場合に保護動作を行う電源電圧監視回路等がある。これらの保護回路において保護動作が行われた場合、その動作情報は故障信号として生成され、半導体スイッチング素子をコントロールするための制御回路（マイコン等）側に出力される。

特許文献１には、半導体スイッチング素子駆動回路の一例が開示されている。この文献では、半導体スイッチング素子駆動回路は、保護回路として、前述の過電流保護回路、過熱保護回路、及び、電源電圧監視回路を備えており、各保護回路が動作した際に、それぞれの保護回路に割り当てられた時間幅（オン時間）を有するパルス信号が故障信号として制御回路側に出力される。制御回路は、故障信号が有するパルス信号の時間幅に基づいて、半導体スイッチング素子における異常の検出と、どの保護回路で保護動作が行われたかの判別が行われる。

特開平１１－１７５０８号公報

ここで上記特許文献１に開示された半導体スイッチング素子駆動回路をベースに、従来技術に係る半導体スイッチング素子駆動回路について説明する。図９は従来技術に係る半導体スイッチング素子駆動回路１´を示す回路図である。半導体スイッチング素子駆動回路１´は、半導体スイッチング素子ＩＧＢＴを駆動するための回路であり、ＩＮ端子に入力された入力信号Ｓ_ｉｎ（ゲート駆動信号）に基づいて、ゲート制御回路３は、半導体スイッチング素子ＩＧＢＴのゲートに、Ｈｉｇｈレベル（電源電圧ＶＳＵＰ）又はＬｏｗレベル（ＧＮＤ端子電圧）に切替可能な駆動電圧を供給することにより、半導体スイッチング素子ＩＧＢＴのスイッチング動作を行う。

半導体スイッチング素子駆動回路１´は、半導体スイッチング素子ＩＧＢＴを保護するための複数の保護回路２を備える。図９では、保護回路２の幾つかの例として、過電流保護回路２Ａ（ＯＣＰ）、過熱保護回路２Ｂ（ＴＳＤ）、及び、電源電圧監視回路２Ｃ（ＵＶＬＯ）が設けられる。過電流保護回路２Ａは、半導体スイッチング素子ＩＧＢＴの電流に基づいて過電流状態にある場合に保護動作を行うための回路であり、例えば、半導体スイッチング素子ＩＧＢＴのエミッタに設けられた抵抗ＲＳの両端電位差に基づいて検出される電流値が閾値を超えた場合に過電流状態にあると判断し、出力信号Ｏ＿ＯＣＰを出力する。過熱保護回路２Ｂは、半導体スイッチング素子ＩＧＢＴの温度に基づいて過熱状態にある場合に保護動作を行うための回路であり、例えば、半導体スイッチング素子ＩＧＢＴに取り付けられた温度センサ５の検出値が閾値を超えた場合に過熱状態にあると判断し、出力信号Ｏ＿ＴＳＤを出力する。電源電圧監視回路２Ｃは、半導体スイッチング素子駆動回路１´の電源電圧ＶＳＵＰを監視することで異常を検知した場合に保護動作を行うための回路である。図９では、電源電圧監視回路２Ｃの回路構成例として、第１コンパレータＣＯＭＰ１には、電源電圧ＶＳＵＰを抵抗Ｒ１及びＲ２によって分圧した分圧電圧（ＵＶＬＯ端子の入力電圧Ｖ_ＵＶＬＯ）、及び、第１基準電圧ＶＲＥＦ１がそれぞれ入力され、分圧電圧Ｖ_ＵＶＬＯが第１基準電圧ＶＲＥＦ１以下になった場合に、電源電圧ＶＳＵＰに異常がある（低電圧状態にある）と判断し、出力信号Ｏ＿ＵＶＬＯを出力する。
尚、過電流保護回路２Ａ（ＯＣＰ）、過熱保護回路２Ｂ（ＴＳＤ）、及び、電源電圧監視回路２Ｃ（ＵＶＬＯ）は保護回路２の幾つかの例に過ぎず、他の保護回路を用いてもよい。

複数の保護回路２の出力信号は、それぞれに対応する複数のパルス信号発生回路４に入力される。複数のパルス信号発生回路４は、各保護回路２の出力信号に対応する時間幅を有するパルス信号をそれぞれ発生させる。図９では、複数のパルス信号発生回路４として、過電流保護回路２Ａ、過熱保護回路２Ｂ、及び、電源電圧監視回路２Ｃにそれぞれ対応する第１パルス信号発生回路４Ａ、第２パルス信号発生回路４Ｂ、及び、第３パルス信号発生回路４Ｃが設けられている。第１パルス信号発生回路４Ａは、過電流保護回路２Ａにおいて保護動作が行われる際に、過電流保護回路２Ａからの出力信号Ｏ＿ＯＣＰに基づいて第１時間幅ｔ１を有するパルス信号Ｐ１を発生する。第２パルス信号発生回路４Ｂは、過熱保護回路２Ｂにおいて保護動作が行われる際に、過熱保護回路２Ｂからの出力信号Ｏ＿ＴＳＤに基づいて第２時間幅ｔ２を有するパルス信号Ｐ２を発生する。第３パルス信号発生回路４Ｃは、電源電圧監視回路２Ｃにおいて保護動作が行われる際に、電源電圧監視回路２Ｃからの出力信号Ｏ＿ＵＶＬＯに基づいて第３時間幅ｔ３を有するパルス信号Ｐ３を発生する。

故障信号出力回路６は、パルス信号Ｐ１～Ｐ３に対応する故障信号Ｓｍを出力する。図９では、故障信号出力回路６は、第１パルス信号発生回路４Ａからのパルス信号Ｐ１、第２パルス信号発生回路４Ｂからのパルス信号Ｐ２、第３パルス信号発生回路４Ｃからのパルス信号Ｐ３が入力されるＯＲ回路８を有する。ＯＲ回路８は、入力される各パルス信号Ｐ１～Ｐ３の少なくとも１つがＨｉｇｈレベルにある場合に、Ｈｉｇｈレベルの出力電圧をＮチャンネルＭＯＳＦＥＴＭ１のゲートに供給する。ＮチャンネルＭＯＳＦＥＴＭ１は、ＯＲ回路８からＨｉｇｈレベルの入力があった場合にオン駆動される。ＦＬＴ出力端子は、ＮチャンネルＭＯＳＦＥＴＭ１のオープンドレイン構成になっており、抵抗ＲＦＬＴを介して電源電圧ＶＳＵＰに接続される。これにより各保護回路２からのパルス信号Ｐ１～Ｐ３がＬｏｗレベルである状態では、ＮチャンネルＭＯＳＦＥＴＭ１はオフされ、ＦＬＴ端子からは電源電圧ＶＳＵＰに等電位の故障信号Ｓｍが出力される。一方、パルス信号Ｐ１～Ｐ３の少なくとも１つがＨｉｇｈレベルにある状態では、ＮチャンネルＭＯＳＦＥＴＭ１がオンされ、故障信号ＳｍはＧＮＤレベルまで引き下げられる。これにより、半導体スイッチング素子ＩＧＢＴの動作が正常である場合にはＦＬＴ端子から出力される故障信号ＳｍはＨｉｇｈレベル（第２基準電圧ＶＲＥＦ２より高い状態)になり、正常でない場合（少なくとも１つの保護回路２で保護動作が行われる場合）にはＬｏｗレベルになる。

またＦＬＴ端子には、端子電圧を第２基準電圧ＶＲＥＦ２と比較する第２コンパレータＣＯＭＰ２の入力が接続されており、この電圧が第２基準電圧ＶＲＥＦ２以下になった場合には、半導体スイッチング素子ＩＧＢＴのゲートへの駆動電圧の供給を停止させる。

このような回路構成を有する半導体スイッチング素子駆動回路１´において、複数の保護回路２のうち、過電流保護回路２Ａ、又は、過熱保護回路２Ｂに関しては、保護動作によって半導体スイッチング素子ＩＧＢＴが停止されると、過電流状態、又は、過熱状態は時間の経過とともに解消される。一方、電源電圧監視回路２Ｃに関しては、電源電圧ＶＳＵＰが起動時に立ち上がる際や、電源電圧ＶＳＵＰが何らかの要因により低下した場合には、たとえ電源電圧監視回路２Ｃがこれを検知して保護動作を行うことで半導体スイッチング素子ＩＧＢＴを停止させても、そのエラー状態は解消されない。

ここで図１０は起動時における図９の電源電圧ＶＳＵＰ、故障信号Ｓｍ、入力信号Ｓ_ｉｎ、半導体スイッチング素子ＩＧＢＴのゲート端子電圧の時間変化をそれぞれ示すグラフである。この例では、半導体スイッチング素子駆動回路１´の起動時に、はじめ０Ｖにある電圧源ＶＳＵＰが次第に増加する様子が示されている。起動直後は電源電圧ＶＳＵＰが電源電圧監視回路２Ｃの閾値Ｖｕｖｌｏ未満であるため、電源電圧監視回路２Ｃによる保護動作が開始され、電源電圧監視回路２Ｃに対応するパルス信号Ｐ３がＨｉｇｈレベルになるため、故障信号出力端子ＦＬＴから出力される故障信号ＳｍはＬｏｗレベルになる。この状態は、パルス信号Ｐ３の時間幅ｔ３の間継続され、その後、故障信号出力端子ＦＬＴから出力される故障信号ＳｍはＨｉｇｈレベルになることで電源電圧監視回路２Ｃによる保護動作が解除され、半導体スイッチング素子ＩＧＢＴの動作が開始される。

図１０では、起動時に半導体スイッチング素子ＩＧＢＴのスイッチング動作が開始されるまでの過程が示されているが、電源電圧ＶＳＵＰが閾値電圧Ｖｕｖｌｏに達するまでの時間（起動開始から時刻ｔ０）が、電源電圧監視回路２Ｃに対応するパルス信号Ｐ３の時間幅ｔ３より長い場合、当該時間ｔ３を経過するとゲート制御回路３が出力する駆動電圧が十分でないにも関わらず、半導体スイッチング素子ＩＧＢＴがスイッチング動作を可能な状態となってしまう。その結果、図１０に示すように、半導体スイッチング素子ＩＧＢＴのゲート端子の電圧が十分に上がり切らない不十分な状態で半導体スイッチング素子ＩＧＢＴのスイッチング動作が開始されてしまうおそれがある。

図１１にモータ等を駆動する構成回路の一部として、図９の半導体スイッチング素子駆動回路１´をそれぞれ有する複数の半導体スイッチング素子ＩＧＢＴを備える半導体スイッチング回路１００´を示す。半導体スイッチング回路１００´は、半導体スイッチング素子駆動回路１´を複数備えており、図１１では、各半導体スイッチング素子駆動回路１´を簡略的に示している。また半導体スイッチング回路１００´が有する複数の半導体スイッチング素子駆動回路１´の各々を区別する場合には、半導体スイッチング素子駆動回路１´－１～１´－３と適宜称する。

これら複数の半導体スイッチング素子駆動回路１´は共通のコントローラ２０を有する。コントローラ２０は、各半導体スイッチング素子駆動回路１´に対して入力信号Ｓ_ｉｎを供給するとともに、各半導体スイッチング素子駆動回路１´のＦＬＴ端子からの故障信号Ｓｍを共通配線を介して受信することにより、複数の半導体スイッチング素子ＩＧＢＴを管理する。

図１１では各半導体スイッチング素子駆動回路１´のＦＬＴ端子を接続して、抵抗ＲＦＬＴによって共通の電源電圧配線であるＶＤＤ端子の電圧（ＶＳＵＰ）にプルアップしている。ＶＤＤ端子は共通の電源電圧ＶＳＵＰに接続されているため、各半導体スイッチング素子駆動回路１´のＵＶＬＯ端子も全て共通の配線に接続されている。

図１２は図１１の回路構成において電源電圧ＶＳＵＰが緩やかに低下して、各半導体スイッチング素子駆動回路１´の閾値Ｖｕｖｌｏ未満になることにより、各半導体スイッチング素子駆動回路１´における電源電圧監視回路２ＣのＦＬＴ端子から出力される故障信号Ｓｍを示す図である。各半導体スイッチング素子駆動回路１´のＵＶＬＯ端子には同じ電圧が印可されるため、理想的な回路構成では、各半導体スイッチング素子駆動回路１´は共通の閾値Ｖｕｖｌｏを有するため電源電圧監視回路２Ｃは同時に動作し、コントローラは、共通配線を介して、第３時間幅ｔ３に対応する故障信号Ｓｍを受信することで、複数の保護回路２のうち電源電圧監視回路２Ｃが動作していることを適切に判定できる。

しかしながら実際の回路構成では、各半導体スイッチング素子駆動回路１´における閾値Ｖｕｖｌｏには少なからずばらつきがあり、電源電圧監視回路２Ｃの動作タイミングにずれが生じることがある。図１２では、各半導体スイッチング素子駆動回路１´－１～１´－３の閾値Ｖｕｖｌｏ１～Ｖｕｖｌｏ３にばらつきがあることにより、各半導体スイッチング素子駆動回路１´－１～１´－３の電源電圧監視回路２Ｃの動作時期がずれていることが示されている。これにより、半導体スイッチング素子駆動回路１´－１における故障信号ＳｍのＬｏｗ期間ｔ３－１、半導体スイッチング素子駆動回路１´－２における故障信号ＳｍのＬｏｗ期間ｔ３－２、及び、半導体スイッチング素子駆動回路１´－３における故障信号ＳｍのＬｏｗ期間ｔ３－３は共通の時間幅を有するものの開始時刻にずれが生じることにより、共通配線上における故障信号ＳｍがＬｏｗレベルにある期間が、本来の第３時間幅ｔ３に比べて長くなっている。そのため、共通配線上における故障信号ＳｍがＬｏｗレベルにある時間幅ｔＦＬＴに基づいて、どの保護回路２が動作しているかを判定するコントローラ２０側において、電源電圧監視回路２Ｃが動作したことを正確に判定できないおそれがある。

本開示の少なくとも一実施形態は上述の事情に鑑みなされたものであり、電源電圧監視回路による保護動作の解除時に半導体スイッチング素子のスイッチング動作を適切に実施可能な半導体スイッチング素子駆動回路を提供することを目的とする。

（１）本開示の少なくとも一実施形態に係る半導体スイッチング素子駆動回路は、上記課題を解決するために、
入力信号に応じて半導体スイッチング素子を駆動するための半導体スイッチング素子駆動回路において、
前記半導体スイッチング素子を保護するための複数の保護回路と、
前記複数の保護回路の出力信号に対応する時間幅を有するパルス信号をそれぞれ発生可能な複数のパルス信号発生回路と、
前記パルス信号に対応する故障信号を出力可能な故障信号出力回路と、
前記故障信号に基づいて前記半導体スイッチング素子を制御するための制御回路と
を備え、
前記複数の保護回路は、前記半導体スイッチング素子駆動回路の電源電圧を監視するための電源電圧監視回路を含み、
前記故障信号出力回路は、（ｉ）前記電源電圧監視回路による保護動作が行われていること、又は （ｉｉ）前記複数のパルス信号発生回路のいずれかにおいて前記パルス信号が出力されていること、のいずれかの条件が成立している場合、前記故障信号を出力するように構成される。

上記（１）の態様によれば、各保護回路において保護動作が行われた際には、各保護回路に対応するパルス信号に基づいて故障信号が出力され、当該故障信号に基づいて半導体スイッチング素子の制御が行われる。故障信号は、（ｉ）電源電圧監視回路による保護動作が行われていること、又は （ｉｉ）いずれかパルス信号が出力されていること、のいずれかの条件が成立する場合に出力される。これにより、何らかの原因で異常が生じていた電源電圧が正常に復旧するまでの期間が、電源電圧監視回路に対応するパルス信号の時間幅より長い場合には、パルス信号が出力された後においても、電源電圧が正常に復旧するまで故障信号が継続的に出力されることで、電源電圧が復旧する前に、停止した半導体スイッチング素子の動作が開始されてしまうことを防止できる。また電源電圧が正常に復旧するまでの期間が、電源電圧監視回路に対応するパルス信号の時間幅より短い場合には、パルス信号が出力されている間、継続的に故障信号が出力されることで、電源電圧が正常に復旧した後に半導体スイッチング素子の動作を適切に開始することができる。

（２）他の態様では、上記（１）の態様において、
前記故障信号出力回路は、
前記複数のパルス信号発生回路の出力が入力される第１ＯＲ回路と、
前記電源電圧監視回路の出力、及び、前記第１ＯＲ回路の出力が入力される第２ＯＲ回路と、
前記第２ＯＲ回路の出力に応じて前記故障信号を出力するスイッチング素子と
を含む。

上記（２）の態様によれば、故障信号出力回路は、このような回路構成を有することにより、上記条件の成否に基づく故障信号の出力が可能となる。

（３）他の態様では、上記（１）又は（２）の態様において、
前記電源電圧監視回路に対応する前記パルス信号発生回路は、他の前記保護回路に対応する前記パルス信号発生回路より長い時間幅を有するパルス信号を発生するように構成される。

上記（３）の態様によれば、電源電圧監視回路に対応するパルス信号が、他の保護回路に対応するパルス信号より長い時間幅を有する。これにより、故障信号の時間幅が複数の保護回路の出力信号に対応する時間幅であった場合に、電源電圧監視回路において異常が検出され保護動作が行われていることをコントローラ側が適切に判定できる。

（４）他の態様では、上記（１）から（３）のいずれか一構成において、
起動時に前記電源電圧が閾値以上になるまで前記電源電圧監視回路に対応する前記パルス信号発生回路を無効にするように構成される。

上記（４）の態様によれば、起動時に電源電圧が０Ｖから立ち上がる際に、電源電圧が閾値以上になるまで、電源電圧監視回路に対応するパルス信号発生回路が無効にされる。これにより、起動時に電源電圧が必然的に閾値より低くなる期間において、故障信号の出力を行わず、電源電圧が閾値以上になって正常動作が開始されてから電源電圧の監視結果に基づく故障信号を適切に出力するとともに、半導体スイッチング素子の動作が無駄な待機時間を有することなく迅速に開始できる。

（５）他の態様では、上記（１）から（４）のいずれか一態様において、
前記電源電圧監視回路に対して入力される前記電源電圧を分圧するための分圧回路と、前記電源電圧監視回路の出力に基づいて、前記分圧回路の分圧電圧が入力される入力端子に電流を供給可能な電流源とを更に備える。

上記（５）の態様によれば、電源電圧監視回路の出力に基づいて、電源電圧監視回路における電源電圧の入力端子に電流源から電流を供給することで、電源電圧監視回路において電源電圧を比較判定するための際の閾値にヒステリシス特性を付与し、ヒステリシスの幅を調整することができる。

本開示の少なくとも一実施形態によれば、電源電圧監視回路による保護動作の解除時に半導体スイッチング素子のスイッチング動作を適切に実施可能な半導体スイッチング素子駆動回路を提供できる。

第１実施形態に係る半導体スイッチング素子駆動回路を示す回路図である。 図１の各パルス信号発生回路４で発生されるパルス信号の時間幅を比較して示す図である。 図１において電源電圧、電源電圧監視回路の出力信号、パルス信号、及び、ＦＬＴ端子から出力される故障信号の時間変化を示す図である。 図１において電源電圧、電源電圧監視回路の出力信号、パルス信号、及び、ＦＬＴ端子から出力される故障信号の時間変化を示す図である。 図１の半導体スイッチング素子駆動回路をそれぞれ有する複数の半導体スイッチング素子を備える半導体スイッチング回路の全体構成図である。 図４の改良例に係る半導体スイッチング回路の全体構成図である。 第２実施形態に係る半導体スイッチング素子駆動回路を示す回路図である。 図６において起動時に電源電圧が０Ｖから電源電圧監視回路が解除動作する電圧に達するまでの動作を示す図である。 第３実施形態に係る半導体スイッチング素子駆動回路を示す回路図である。 従来技術に係る半導体スイッチング素子駆動回路を示す回路図である。 起動時における図９の電源電圧、故障信号、入力信号、半導体スイッチング素子のゲート端子電圧の時間変化をそれぞれ示すグラフである。 図９の半導体スイッチング素子駆動回路をそれぞれ有する複数の半導体スイッチング素子を備える半導体スイッチング回路の全体構成図である。 図１１の回路構成において電源電圧が緩やかに低下して、各半導体スイッチング素子駆動回路の閾値未満になることにより、各半導体スイッチング素子駆動回路における電源電圧監視回路のＦＬＴ端子から出力される故障信号を示す図である。

以下、添付図面を参照して幾つかの実施形態について説明する。ただし、実施形態として記載されている又は図面に示されている構成部品の寸法、材質、形状、その相対的配置等は、発明の範囲をこれに限定する趣旨ではなく、単なる説明例にすぎない。

（第１実施形態）
図１は第１実施形態に係る半導体スイッチング素子駆動回路１Ａを示す回路図である。半導体スイッチング素子駆動回路１Ａは、半導体スイッチング素子ＩＧＢＴを駆動するための回路であり、ＩＮ端子（入力端子）に入力される入力信号Ｓ_ｉｎ（ゲート駆動信号）に基づいて、ゲート制御回路３は半導体スイッチング素子ＩＧＢＴを制御するための回路であり、半導体スイッチング素子ＩＧＢＴのゲートに、Ｈｉｇｈレベル（電源電圧ＶＳＵＰ）又はＬｏｗレベル（ＧＮＤ端子電圧）に切替可能な駆動電圧を供給することにより、半導体スイッチング素子ＩＧＢＴのスイッチング動作を行う。

半導体スイッチング素子駆動回路１Ａは、半導体スイッチング素子ＩＧＢＴを保護するための複数の保護回路２を備える。図１では、保護回路２の幾つかの例として、過電流保護回路２Ａ（ＯＣＰ）、過熱保護回路２Ｂ（ＴＳＤ）、及び、電源電圧監視回路２Ｃ（ＵＶＬＯ）が設けられる。過電流保護回路２Ａは、半導体スイッチング素子ＩＧＢＴの電流に基づいて過電流状態にある場合に保護動作を行うための回路であり、例えば、半導体スイッチング素子ＩＧＢＴのエミッタに設けられた抵抗ＲＳの両端電位差に基づいて検出される電流値が閾値を超えた場合に過電流状態にあると判断し、出力信号Ｏ＿ＯＣＰを出力する。過熱保護回路２Ｂは、半導体スイッチング素子ＩＧＢＴの温度に基づいて過熱状態にある場合に保護動作を行うための回路であり、例えば、半導体スイッチング素子ＩＧＢＴに取り付けられた温度センサ５の検出値が閾値を超えた場合に過熱状態にあると判断し、出力信号Ｏ＿ＴＳＤを出力する。電源電圧監視回路２Ｃは、半導体スイッチング素子駆動回路１ＡのＶＤＤ端子に供給される電源電圧ＶＳＵＰを監視することで異常を検知した場合に保護動作を行うための回路である。図１では、電源電圧監視回路２Ｃの回路構成例として、第１コンパレータＣＯＭＰ１には、電源電圧ＶＳＵＰを抵抗Ｒ１及びＲ２によって分圧した分圧電圧（ＵＶＬＯ端子の入力電圧Ｖ_ＵＶＬＯ）、及び、第１基準電圧ＶＲＥＦ１がそれぞれ入力され、分圧電圧Ｖ_ＵＶＬＯが第１基準電圧ＶＲＥＦ１以下になった場合に、電源電圧ＶＳＵＰに異常がある（低電圧状態にある）と判断し、出力信号Ｏ＿ＵＶＬＯを出力する。
尚、過電流保護回路２Ａ（ＯＣＰ）、及び、過熱保護回路２Ｂ（ＴＳＤ）は保護回路２の幾つかの例に過ぎず、他の保護回路が用いられてもよい。

複数の保護回路２の出力信号は、それぞれに対応する複数のパルス信号発生回路４に入力される。複数のパルス信号発生回路４は、各保護回路２の出力信号に対応する時間幅を有するパルス信号をそれぞれ発生させる。図１では、複数のパルス信号発生回路４として、過電流保護回路２Ａ、過熱保護回路２Ｂ、及び、電源電圧監視回路２Ｃにそれぞれ対応する第１パルス信号発生回路４Ａ、第２パルス信号発生回路４Ｂ、及び、第３パルス信号発生回路４Ｃが設けられている。第１パルス信号発生回路４Ａは、過電流保護回路２Ａにおいて保護動作が行われる際に、過電流保護回路２Ａからの出力信号Ｏ＿ＯＣＰに基づいて第１時間幅ｔ１を有するパルス信号Ｐ１を発生する。第２パルス信号発生回路４Ｂは、過熱保護回路２Ｂにおいて保護動作が行われる際に、過熱保護回路２Ｂからの出力信号Ｏ＿ＴＳＤに基づいて第２時間幅ｔ２を有するパルス信号Ｐ２を発生する。第３パルス信号発生回路４Ｃは、電源電圧監視回路２Ｃにおいて保護動作が行われる際に、電源電圧監視回路２Ｃからの出力信号Ｏ＿ＵＶＬＯに基づいて第３時間幅ｔ３を有するパルス信号Ｐ３を発生する。

故障信号出力回路６は、パルス信号Ｐ１～Ｐ３に対応する故障信号Ｓｍを出力する。特に故障信号出力回路６は、（ｉ）電源電圧監視回路２Ｃによる保護動作が行われていること、又は （ｉｉ）複数のパルス信号発生回路４のいずれかにおいてパルス信号Ｐ１～Ｐ３が出力されていること、のいずれかの条件が成立している場合、故障信号Ｓｍを出力するように構成される。

図１では、故障信号出力回路６は、第１ＯＲ回路８及び第２ＯＲ回路１０を備える。第１ＯＲ回路８には、複数のパルス信号発生回路４の出力が入力される。具体的に言うと、第１ＯＲ回路８には、第１パルス信号発生回路４Ａからのパルス信号Ｐ１、第２パルス信号発生回路４Ｂからのパルス信号Ｐ２、第３パルス信号発生回路４Cからのパルス信号Ｐ３が入力される。第１ＯＲ回路８は、入力される各パルス信号Ｐ１～Ｐ３のいずれかがＨｉｇｈレベルにある場合に、Ｈｉｇｈレベルの出力電圧を第２ＯＲ回路１０に供給する。

第２ＯＲ回路１０には、電源電圧監視回路２Ｃの出力、及び、第１ＯＲ回路８の出力が入力される。第２ＯＲ回路１０では、いずれかの入力がＨｉｇｈレベルである場合に、Ｈｉｇｈレベルの出力電圧を、スイッチング素子であるＮチャンネルＭＯＳＦＥＴＭ１のゲートに供給する。ＮチャンネルＭＯＳＦＥＴＭ１は、第２ＯＲ回路１０からＨｉｇｈレベルの入力があった場合にオン駆動される。

ＦＬＴ端子（故障信号出力端子）は、ＮチャンネルＭＯＳＦＥＴＭ１のオープンドレイン構成になっており、抵抗ＲＦＬＴを介して電源電圧ＶＳＵＰに接続される。これにより第２ＯＲ回路１０の出力がＬｏｗレベルである状態では、ＮチャンネルＭＯＳＦＥＴＭ１はオフされ、ＦＬＴ端子からは電源電圧ＶＳＵＰに等電位の故障信号Ｓｍが出力される。一方、第２ＯＲ回路１０の出力がＨｉｇｈレベルにある状態では、ＮチャンネルＭＯＳＦＥＴＭ１がオンされ、故障信号ＳｍはＧＮＤレベルまで引き下げられる。

ＦＬＴ端子は、第２コンパレータＣＯＭＰ２の入力に接続される。第２コンパレータＣＯＭＰ２では、ＦＬＴ端子の電圧が他方の入力に接続された第２基準電圧ＶＲＥＦ２と比較され、比較結果に基づいてゲート制御回路３に対して出力信号ＰＲＯＴを出力する。出力信号ＰＲＯＴは、ＦＬＴ端子の電圧が第２基準電圧ＶＲＥＦ２以下になった場合にはＨｉｇｈレベルになることで、ＩＮ端子から入力される入力信号Ｓ_ｉｎに関わらず、ゲート制御回路３から半導体スイッチング素子ＩＧＢＴのゲートへの駆動電圧の供給を停止させる。

ここで図２は図１の各パルス信号発生回路４で発生されるパルス信号Ｐ１～Ｐ３の時間幅を比較して示す図である。各パルス信号Ｐ１～Ｐ３がそれぞれ有する時間幅（第１時間幅ｔ１、第２時間幅ｔ２、第３時間幅ｔ３）は互いに異なるように設定される。特に、電源電圧監視回路２Ｃに対応するパルス信号Ｐ３の第３時間幅ｔ３は、他の保護回路２に対応するパルス信号Ｐ１，Ｐ２の時間幅（第１時間幅ｔ１、第２時間幅ｔ２）より長く設定される。本実施形態では、第２時間幅ｔ２は第１時間幅ｔ１より長く（ｔ２＞ｔ１）、第３時間幅ｔ３は第２時間幅ｔ２より長く設定されており（ｔ３＞ｔ２）、特に、第３時間幅ｔ３は第１時間幅ｔ１及び第２時間幅ｔ２の合計値より長く設定される（ｔ３＞ｔ１＋ｔ２）。

このように各パルス信号Ｐ１～Ｐ３の時間幅を設定することにより、ＦＬＴ端子から出力される故障信号Ｓｍに基づいて、動作した保護回路２を判別することができる。ＦＬＴ端子から出力される故障信号ＳｍがＬｏｗレベルである時間をｔＦＬＴとすると、０＜ｔＦＬＴ≦ｔ１である場合には、過電流保護回路２Ａによる保護動作が行われていると判別される。またｔ１＜ｔＦＬＴ≦ｔ２である場合には、過熱保護回路２Ｂによる保護動作が行われていると判別される。またｔ３（＞ｔ１＋ｔ２）＜ｔＦＬＴである場合には、電源電圧監視回路２Ｃによる保護動作が行われていると判別される。

このような構成を有する半導体スイッチング素子駆動回路１Ａでは、電源電圧監視回路２Ｃの出力信号Ｏ＿ＵＬＶＯが第２ＯＲ回路１０に入力されることで、電源電圧監視回路２Ｃにおいて異常が検出される期間中は、パルス信号Ｐ１～Ｐ３に関わらず、ＮチャンネルＭＯＳＦＥＴＭ１がオンされ、ＦＬＴ端子から出力される故障信号Ｓｍは、継続的にＬｏｗレベルとなる。

図３Ａ及び図３Ｂは、図１において電源電圧ＶＳＵＰ、電源電圧監視回路２Ｃの出力信号Ｏ＿ＵＶＬＯ、パルス信号Ｐ３、及び、ＦＬＴ端子から出力される故障信号Ｓｍの時間変化を示す図である。図３Ａ及び図３Ｂでは、電源電圧ＶＳＵＰが何らかの要因で一時的に低下することで、電源電圧監視回路２Ｃの保護動作が行われた場合が示されており、図３Ａは電源電圧ＶＳＵＰが電源電圧監視回路２Ｃの閾値ＶＴｕｖｌｏより低い期間が第３時間幅ｔ３より短い場合を示し、図３Ｂは電源電圧ＶＳＵＰが電源電圧監視回路２Ｃの閾値ＶＴｕｖｌｏより低い期間が第３時間幅ｔ３より長い場合を示している。

図３Ａでは、電源電圧ＶＳＵＰが時刻ｔａで閾値ＶＴｕｖｌｏ未満に低下し、時刻ｔｂで閾値ＶＴｕｖｌｏ以上に復帰している。この場合、電源電圧監視回路２Ｃの出力信号Ｏ＿ＵＶＬＯは、電源電圧ＶＳＵＰが閾値ＶＴｕｖｌｏ未満に低下した時刻ｔａでＨｉｇｈレベルになり、その後、電源電圧ＶＳＵＰが時刻ｔｂで閾値ＶＴｕｖｌｏ以上に復帰したタイミングでＬｏｗレベルに戻っている。その一方で、電源電圧監視回路２Ｃに対応するパルス信号Ｐ３は、電源電圧ＶＳＵＰが閾値ＶＴｕｖｌｏ未満に低下した時刻ｔａでＨｉｇｈレベルになり、その後、時刻ｔｂを超えて、時刻ｔａから予め設定された第３時間幅ｔ３が経過する時刻ｔｃまでＨｉｇｈレベルが維持される。そのため、第２ＯＲ回路１０は時刻ｔｃに至るまでＮチャンネルＭＯＳＦＥＴＭ１をオンすることで、ＦＬＴ端子の出力電圧（故障信号Ｓｍ）も時刻ｔｃまでＬｏｗレベルが維持される。その結果、第２コンパレータＣＯＭＰ２では、時刻ｔｃに至るまでゲート制御回路３による半導体スイッチング素子ＩＧＢＴの停止を継続することで、電源電圧ＶＳＵＰが閾値ＶＴｕｖｌｏ未満の状態で、半導体スイッチング素子ＩＧＢＴの駆動が開始されてしまうことを防止できる。またＦＬＴ端子からの故障信号Ｓｍを受信するコントローラ側においても、故障信号ＳｍのＬｏｗレベルの期間ｔＦＬＴがｔ１＋ｔ２以上となることから、複数の保護回路２のうち電源電圧監視回路２Ｃが動作していることを適切に判定できる。

また図３Ｂでは、電源電圧ＶＳＵＰが時刻ｔａで閾値ＶＴｕｖｌｏ未満に低下し、時刻ｔｄで閾値ＶＴｕｖｌｏ以上に復帰している。この場合、電源電圧監視回路２Ｃの出力信号Ｏ＿ＵＶＬＯは、電源電圧ＶＳＵＰが閾値ＶＴｕｖｌｏ未満に低下した時刻ｔａでＨｉｇｈレベルになり、その後、ＶＤＤ端子の電圧が時刻ｔｄで閾値ＶＴｕｖｌｏ以上に復帰したタイミングでＬｏｗレベルに戻っている。その一方で、電源電圧監視回路２Ｃに対応するパルス信号Ｐ３は、電源電圧ＶＳＵＰが閾値ＶＴｕｖｌｏ未満に低下した時刻ｔａでＨｉｇｈレベルになり、その後、時刻ｔｄに達する前に、予め設定された第３時間幅ｔ３が経過した時刻ｔｃでＬｏｗレベルに戻っている。この場合、第２コンパレータＣＯＭＰ２では、時刻ｔｃが経過して時刻ｔｄに至るまで電源電圧監視回路２Ｃの出力信号Ｏ＿ＵＬＶＯがＨｉｇｈレベルになっているため、ゲート制御回路３による半導体スイッチング素子ＩＧＢＴの停止が継続され、電源電圧ＶＳＵＰが閾値ＶＴｕｖｌｏ未満の状態で、半導体スイッチング素子ＩＧＢＴの駆動が開始されてしまうことを防止できる。またＦＬＴ端子からの故障信号Ｓｍを受信するコントローラ側においても、故障信号ＳｍのＬｏｗレベルの期間ｔＦＬＴがｔ１＋ｔ２以上となることから、複数の保護回路２のうち電源電圧監視回路２Ｃが動作していることを適切に判定できる。

このようにコントローラ側は、電源電圧ＶＳＵＰに何らかの要因で異常が生じている期間の長短に関わらず、当該期間において継続的に故障信号Ｓｍをコントローラ側に適切に出力することができるとともに、またコントローラ側では故障信号のＬｏｗレベルの期間ｔＦＬＴに基づいていずれの保護回路２が動作しているかを適切に判定できる。

続いて図４は図１の半導体スイッチング素子駆動回路１Ａをそれぞれ有する複数の半導体スイッチング素子ＩＧＢＴを備える半導体スイッチング回路１００Ａの全体構成図である。半導体スイッチング回路１００Ａは、前述の半導体スイッチング素子駆動回路１Ａを複数備えており、図４では、図示をわかりやすくするために、各半導体スイッチング素子駆動回路１Ａを簡略的に示している。また半導体スイッチング回路１００Ａが有する複数の半導体スイッチング素子駆動回路１Ａの各々を区別する場合には、半導体スイッチング素子駆動回路１Ａ－１～１Ａ－３と適宜称する。

これら複数の半導体スイッチング素子駆動回路１Ａは、図１１の従来技術に係る半導体スイッチング素子駆動回路１´を複数備える半導体スイッチング回路１００´と同様に、共通のコントローラ２０を有する。コントローラ２０は、各半導体スイッチング素子駆動回路１Ａに対して入力信号Ｓ_ｉｎを供給するとともに、各半導体スイッチング素子駆動回路１ＡのＦＬＴ端子からの故障信号Ｓｍを共通配線を介して受信することにより、複数の半導体スイッチング素子ＩＧＢＴを管理する。

図４においても図１１と同様に各半導体スイッチング素子駆動回路１ＡのＦＬＴ端子を接続して、抵抗ＲＦＬＴによって共通の電源電圧配線であるＶＤＤ端子の電圧（ＶＳＵＰ）にプルアップしている。ＶＤＤ端子は共通の電源電圧ＶＳＵＰに接続されているため、各半導体スイッチング素子駆動回路１ＡのＵＶＬＯ端子も全て共通の配線に接続されている。

図４の回路構成においても、各半導体スイッチング素子駆動回路１Ａ－１～１Ａ－３の閾値電圧にばらつきがあり電源電圧ＶＳＵＰが緩やかに低下した場合、共通配線上における故障信号ＳｍがＬｏｗレベルにある期間は、本来の第３時間幅ｔ３に比べて長くなる。このような場合でも、第１実施形態の半導体スイッチング素子駆動回路１Ａでは複数の保護回路２のうち電源電圧監視回路２Ｃが動作していることを適切に判定できる。

また、半導体スイッチング素子駆動回路１Ａ－１～１Ａ－３のＦＬＴ端子を共通接続とすることで、いずれかの半導体スイッチング素子駆動回路１Ａにおいて保護回路２が動作した場合に、全ての半導体スイッチング素子駆動回路１Ａのゲート制御回路３から半導体スイッチング素子ＩＧＢＴを停止させる駆動電圧が出力され、ＩＮ端子から入力される入力信号Ｓ_ｉｎに関わらず半導体スイッチング素子ＩＧＢＴを保護することが可能となる。

図５は図４の改良例に係る半導体スイッチング回路１００Ｂの全体構成図である。図５では、図４に比べて、１つの半導体スイッチング素子駆動回路１Ａ（図５では半導体スイッチング素子駆動回路１Ａ－１）のＵＶＬＯ端子のみを抵抗Ｒ１及びＲ２間のノードに接続し、他の半導体スイッチング素子駆動回路１Ａ（図５では半導体スイッチング素子駆動回路１Ａ－２、及び、１Ａ－３）のＵＶＬＯ端子はＶＤＤ端子に接続（短絡）している点で異なる。これにより、電源電圧ＶＳＵＰを共有する複数の半導体スイッチング素子駆動回路１Ａにおいて、電源電圧ＶＳＵＰに異常が生じた場合には、半導体スイッチング素子駆動回路１Ａ－１のＦＬＴ端子から故障信号Ｓｍが出力されるが、他の半導体スイッチング素子駆動回路１Ａ－２，１Ａ－３のＵＶＬＯ端子は実質的に機能しないため、これらからは故障信号Ｓｍが出力されない。その結果、コントローラが受信する故障信号Ｓｍは、半導体スイッチング素子駆動回路１Ａ－１からのものとなる。そのため、コントローラはＬｏｗレベルにある時間幅ｔＦＬＴが第３時間幅ｔ３である故障信号Ｓｍを受信することができ、電源電圧監視回路２Ｃの動作を適切に判定できる。またこのような回路構成では、半導体スイッチング素子駆動回路１Ａ－１のＵＶＬＯ端子のみを抵抗Ｒ１及びＲ２間のノードに接続するため、図４に比べて配線を簡略化でき、当該回路を配置した基板の配線パターンの面積削減にも有効である。

（第２実施形態）
図６は第２実施形態に係る半導体スイッチング素子駆動回路１Ｂを示す回路図である。図１に示す半導体スイッチング素子駆動回路１Ａでは、電源電圧監視回路２Ｃが動作した場合には、前述したように、故障信号ＳｍがＬｏｗレベルになる時間幅ｔＦＬＴがパルス信号Ｐ３の第３時間幅ｔ３となる。この第３時間幅ｔ３は、第１時間幅ｔ１及び第２時間幅ｔ２の合計よりも十分長くされる。そのため、起動時に電源電圧ＶＳＵＰが０Ｖから立ち上がる際には、必然的に電源電圧監視回路２Ｃが動作し、故障信号ＳｍがＬｏｗレベルとなる少なくとも第３時間幅ｔ３の期間は半導体スイッチング素子駆動回路１Ａをオン駆動することができず、無駄な待機時間が生じることとなる。

このような課題を解消するために、図６に示す半導体スイッチング素子駆動回路１Ｂは、起動時に電源電圧ＶＳＵＰが閾値以上になるまで電源電圧監視回路２Ｃに対応する第３パルス信号発生回路４Ｃを無効にするように構成される。具体的には、半導体スイッチング素子駆動回路１Ｂは、Ｄ－ＦＦ回路４０を更に備える。Ｄ－ＦＦ回路４０は、第２コンパレータＣＯＭＰ２の出力電圧がＬｏｗレベルからＨｉｇｈレベルに立ち上がることをトリガとして、Ｄ端子に入力されるＨｉｇｈレベルの論理電圧を、Ｑ端子に接続された第３パルス信号発生回路４Ｃのノードに出力する。Ｄ－ＦＦ回路４０から第３パルス信号発生回路４Ｃへの出力がＬｏｗレベルである場合、第３パルス信号発生回路４Ｃの動作は停止され、第３パルス信号発生回路４Ｃで発生されるパルス信号Ｐ３はＬｏｗレベルに固定される。一方、Ｄ－ＦＦ回路４０から第３パルス信号発生回路４Ｃへの出力がＨｉｇｈレベルである場合には、パルス信号発生回路４によるパルス生成機能がアクティブにされる（前述したように、電源電圧監視回路２Ｃの出力信号Ｏ＿ＵＬＶＯに基づいて第３時間幅ｔ３を有するパルス信号Ｐ３の生成が可能となる）。

図７は図６において起動時に電源電圧ＶＳＵＰが０Ｖから電源電圧監視回路２Ｃが解除動作する電圧Ｖｕｖｌｏに達するまでの動作を示す図である。起動時である時刻ｔａにおいて、Ｄ－ＦＦ回路４０はリセット状態にあり、Ｄ－ＦＦ回路４０から第３パルス信号発生回路４Ｃへの出力Ｐ３＿ＥＮはＬｏｗレベルにあることで、第３パルス信号発生回路４Ｃは停止状態にされる。

時刻ｔａにおいて０Ｖである電源電圧ＶＳＵＰは次第に上昇し、電源電圧監視回路２Ｃの閾値ＶＴｕｖｌｏ未満である間は、ＦＬＴ端子の故障信号ＳｍはＬｏｗレベルとなる。その後、時刻ｔｂにおいて電源電圧ＶＳＵＰが閾値ＶＴｕｖｌｏ以上になると、電源電圧監視回路２Ｃの出力信号Ｏ＿ＵＬＶＯがＬｏｗレベルに切り替わり、第３パルス信号発生回路４Ｃも停止しているためパルス信号Ｐ３もＬｏｗレベルのままとなる。これにより、電源電圧ＶＳＵＰが閾値ＶＴｕｖｌｏを超える時刻ｔｂにおいて、ＮチャンネルＭＯＳＦＥＴＭ１がオフしてＦＬＴ端子の故障信号ＳｍはＨｉｇｈレベルに切り替わることで、ゲート制御回路３が動作可能な状態になる。

またこの時、第２コンパレータＣＯＭＰ２の出力電圧がＬｏｗレベルからＨｉｇｈレベルに切り替わり、この立ち上がりエッジがトリガとなり、Ｄ－ＦＦ回路４０のＱ端子の出力電圧がＨｉｇｈレベルになりパルス信号発生回路の４Ｃが動作可能になる。これにより、その後、何らかの理由で電源電圧ＶＳＵＰの出力電圧が一時的に低下しその後復帰した際には（図７においてｔｃ～ｔｄ）、前述の第１実施形態と同様に、ＦＬＴ端子から一定期間の間Ｌｏｗレベルを有する故障信号Ｓｍが出力される。

前述の第１実施形態では、起動時に０Ｖから立ち上がる電源電圧ＶＳＵＰが閾値ＶＴｕｖｌｏ未満である場合に電源電圧監視回路２Ｃが動作していたが、このような電源電圧ＶＳＵＰの振る舞いは異常ではなく必然的なものであるため、コントローラ側で認識する必要はない。そのため第２実施形態では、Ｄ－ＦＦ回路４０によって起動時に電源電圧ＶＳＵＰが立ち上がる際に一時的に第３パルス信号発生回路４Ｃを停止させることで、不要な故障信号Ｓｍの送信を行わず、閾値ＶＴｕｖｌｏ以上となった際に迅速に半導体スイッチング素子ＩＧＢＴを動作可能な状態にすることで、起動時における待機時間を効果的に削減できる。

（第３実施形態）
図８は第３実施形態に係る半導体スイッチング素子駆動回路１Ｃを示す回路図である。半導体スイッチング素子駆動回路１Ｃは、電源電圧監視回路２Ｃの出力に基づいて、電源電圧監視回路２Ｃにおける電源電圧ＶＳＵＰの分圧入力端子（抵抗Ｒ１及びＲ２の間のノード）に電流を供給可能な電流源ＩＳ１を更に備える。電流源ＩＳ１は、第１コンパレータＣＯＭＰ１の出力がＬｏｗレベルになった場合に、ＵＶＬＯ端子に対して電流を流すための定電流回路として構成される。

電流源ＩＳ１は、ＵＶＬＯ端子の電圧が第１基準電圧ＶＲＥＦ１未満である場合には、第１コンパレータＣＯＭＰ１の出力がＨｉｇｈレベルであるため、停止状態にある。一方で、ＵＶＬＯ端子の電圧が第１基準電圧ＶＲＥＦ１以上になると、第１コンパレータＣＯＭＰ１の出力がＬｏｗレベルになり、ＵＶＬＯ端子には電流源ＩＳ１によって電流が供給されることで端子電圧が引き上げられる。

ここでＵＶＬＯ端子の電圧が第１基準電圧ＶＲＥＦ１未満である場合におけるＶＤＤ端子の電圧ＶＤＤｄは次式となる。

（１）式の右辺第２項は電流源ＩＳ１を含むため、ヒステリシス電圧として機能する。そのため半導体スイッチング素子駆動回路１Ｃでは、電源電圧監視回路２Ｃの閾値ＶＲＥＦ１（電源電圧ＶＳＵＰに対する閾値ＶＴｕｖｌｏ）にヒステリシスを持たせることができ、ＶＤＤ端子の電圧変動によって電源電圧監視回路２Ｃが動作と停止を必要以上に繰り返すことを防止できる。また、抵抗Ｒ１の抵抗値を適切に設定することにより、当該ヒステリシスの幅の調整も可能である。

以上説明したように上記の各実施形態によれば、各保護回路２において保護動作が行われた際には、各保護回路２に対応するパルス信号に基づいて故障信号Ｓｍが出力され、当該故障信号Ｓｍに基づいて半導体スイッチング素子ＩＧＢＴの制御が行われる。故障信号Ｓｍは、（ｉ）電源電圧監視回路２Ｃによる保護動作が行われていること、又は （ｉｉ）いずれかパルス信号Ｐ１～Ｐ３が出力されていること、のいずれかの条件が成立する場合に出力される。これにより、何らかの原因で異常が生じていた電源電圧が正常に復旧するまでの期間が、電源電圧監視回路２Ｃに対応するパルス信号Ｐ３の時間幅より長い場合には、パルス信号が出力された後においても、電源電圧が正常に復旧するまで故障信号Ｓｍが継続的に出力されることで、電源電圧が復旧する前に、停止した半導体スイッチング素子ＩＧＢＴの動作が開始されてしまうことを防止できる。また電源電圧が正常に復旧するまでの期間が、電源電圧監視回路２Ｃに対応するパルス信号Ｐ３の時間幅ｔ３より短い場合には、パルス信号Ｐ３が出力されている間、継続的に故障信号Ｓｍが出力されることで、電源電圧が正常に復旧した後に半導体スイッチング素子ＩＧＢＴの動作を適切に開始することができる。

１（１Ａ，１Ｂ，１Ｃ） 半導体スイッチング素子駆動回路
２ 保護回路
２Ａ 過電流保護回路
２Ｂ 過熱保護回路
２Ｃ 電源電圧監視回路
３ ゲート制御回路
４ パルス信号発生回路
４Ａ 第１パルス信号発生回路
４Ｂ 第２パルス信号発生回路
４Ｃ 第３パルス信号発生回路
６ 故障信号出力回路
８ 第１ＯＲ
１０ 第２ＯＲ回路
２０ コントローラ
４０ Ｄ－ＦＦ回路
Ｃｏｍｐ１ 第１コンパレータ
Ｃｏｍｐ２ 第２コンパレータ
ＩＧＢＴ 半導体スイッチング素子
ＩＳ１ 電流源
Ｍ１ ＮチャンネルＭＯＳＦＥＴ

Claims (5)

1. 入力信号に応じて半導体スイッチング素子を駆動するための半導体スイッチング素子駆動回路において、
   前記半導体スイッチング素子を保護するための複数の保護回路と、
   前記複数の保護回路の出力信号に対応する時間幅を有するパルス信号をそれぞれ発生可能な複数のパルス信号発生回路と、
   前記パルス信号に対応する故障信号を出力可能な故障信号出力回路と、
   前記故障信号に基づいて前記半導体スイッチング素子を制御するための制御回路と
   を備え、
   前記複数の保護回路は、前記半導体スイッチング素子駆動回路の電源電圧を監視するための電源電圧監視回路を含み、
   前記故障信号出力回路は、（ｉ）前記電源電圧監視回路による保護動作が行われていること、又は （ｉｉ）前記複数のパルス信号発生回路のいずれかにおいて前記パルス信号が出力されていること、のいずれかの条件が成立している場合、前記故障信号を出力するように構成される、半導体スイッチング素子駆動回路。
2. 前記故障信号出力回路は、
   前記複数のパルス信号発生回路の出力が入力される第１ＯＲ回路と、
   前記電源電圧監視回路の出力、及び、前記第１ＯＲ回路の出力が入力される第２ＯＲ回路と、
   前記第２ＯＲ回路の出力に応じて前記故障信号を出力するスイッチング素子と
   を含む、請求項１に記載の半導体スイッチング素子駆動回路。
3. 前記電源電圧監視回路に対応する前記パルス信号発生回路は、他の前記保護回路に対応する前記パルス信号発生回路より長い時間幅を有するパルス信号を発生するように構成される、請求項１又は２に記載の半導体スイッチング素子駆動回路。
4. 起動時に前記電源電圧が閾値以上になるまで前記電源電圧監視回路に対応する前記パルス信号発生回路を無効にするように構成された、請求項１から３のいずれか一項に記載の半導体スイッチング素子駆動回路。
5. 前記電源電圧監視回路に対して入力される前記電源電圧を分圧するための分圧回路と、
   前記電源電圧監視回路の出力に基づいて、前記分圧回路の分圧電圧が入力される入力端子に電流を供給可能な電流源とを更に備える、請求項１から４のいずれか一項に記載の半導体スイッチング素子駆動回路。

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