JP4924375B2 - パワー素子駆動用回路 - Google Patents

Description

この発明は、パワー素子駆動用回路に関する。

従来、例えば、下記の特許文献１に開示されているように、電源電圧が所望の範囲にある場合に限って機能回路を駆動させる半導体集積回路が知られている。この従来技術によれば、正常動作が可能な電圧レベルで機能回路を駆動させることができ、回路の誤動作を防止することができる。

特開２００５−３１８５５２号公報 特開平１０−２００３９０号公報 特開平８−２２３０１７号公報 特開２００３−６９４０４号公報 特開平４−３６１４２３号公報

パワー半導体の分野でも、パワー素子を駆動する駆動用回路の電源電圧が低い状況下でパワー素子を駆動させることは好ましくない。これは、次のような理由による。パワー素子駆動用回路が電源から駆動電圧（ゲート電圧）を生成してパワー素子のゲート（またはベース）に与える場合、接続している電源の電圧が低いと、これに応じて、生成される駆動電圧も低くなる。低い駆動電圧がパワー素子に印加されると（つまり、十分に高くない駆動電圧によってパワー素子のオン動作が行われると）、パワー素子による損失（ロス）が大きくなってしまう。

そこで、駆動用回路が接続する電源の電圧を監視しつつ、当該電源の電圧が所定値を下回った場合にエラー信号を発する回路（一般的に「電源低下（UV：Under Voltage）保護回路」などと呼称される。以下「保護回路」とも呼称する）を用いる技術がある。エラー信号が発せられるのに応じてパワー素子を強制的に停止（オフ状態に保つ）させるようにすれば、過度に低い駆動電圧のもとでパワー素子の駆動が行われるという事態を防止できる。

ところで、電源の電圧低下の挙動には、低下のあと比較的長時間に渡って低電圧状態を維持する定常的低下と、低下のあと即座に正常電圧に復帰するノイズなどに起因した瞬間的低下（以下、「瞬低」とも呼称する）とがある。電圧の変化に対して一律に保護回路の機能が発揮されると、瞬低に対してもその都度パワー素子の停止が行われることになる。このような場合、パワー素子の動作が、電源電圧の変化に対して過敏になるおそれがある。

そこで、瞬低として判断されるような長さのエラー信号は無視されるように、このようなエラー信号をせき止める回路（以下、「フィルタ回路」とも呼称する）を、保護回路に組み合わせることが考えられる。フィルタ回路がエラー信号を選択的に通過させることにより、定常的な電圧低下時にはパワー素子を停止し（オフに保ち）、瞬低時にはパワー素子の駆動（オン、オフ動作）を継続するという動作が可能となる。

上記のように、ＵＶ保護回路とＵＶフィルタ回路を組み合わせることにより、定常的な電圧低下と瞬間的な電圧低下の双方に対応できる。このため、駆動用回路の電源電圧に応じたパワー素子の適切な制御という要求を、十分に満たすようにも見える。しかしながら、本願発明者は、更に鋭意研究を重ねることにより、次のような知見を得た。

定常的な電圧低下時と同様に、電源がオン状態にされてから電源電圧が十分に立ち上がるまでの期間も、駆動電圧が低いのでパワー素子を停止状態（オフ状態）に保ちたい。しかしながら、電源電圧の立ち上がり期間内にＵＶフィルタ回路が瞬低時と同じくエラー信号をせき止めよう（遮断しよう）とすることに起因して、当該期間内に、一時的にパワー素子の駆動を許可するような（すなわちパワー素子のオン動作を許可するような）回路動作が生じるおそれがある。このような回路動作は、システムのロスの増加などにも繋がるため、好ましくない。

この発明は、上記のような課題を解決するためになされたもので、低い駆動電圧が印加される状況下でパワー素子が駆動することを防止することができるパワー素子駆動用回路を提供することを目的とする。

第１の発明は、上記の目的を達成するため、パワー素子駆動用回路であって、
電源から生成した電圧を、外部からの信号に従ってパワー素子に印加する出力回路と、
前記電源の電圧の大きさに応じて、該電源の電圧が所定の正常範囲内にあることを示すノーマル信号と、該電源の電圧が該正常範囲外にあることを示すエラー信号のいずれかを出力する保護回路と、
前記ノーマル信号を通過させ、前記エラー信号の出力が開始された後一定時間は該エラー信号をせき止めて、該一定時間を越えて該エラー信号の出力が継続された場合に該エラー信号を通過させるように、前記検知回路の信号を選択的に通過させるフィルタ回路と、
前記フィルタ回路から信号を受けて、前記ノーマル信号に応じて前記パワー素子のオン動作を許可し、前記エラー信号に応じて該パワー素子のオン動作を禁止する制御回路と、
前記電源がオン状態にされてから該電源の電圧の立ち上がり期間にかけて、前記パワー素子のオン動作を禁止する停止回路と、
を備えることを特徴とする。

第１の発明によれば、電源電圧立ち上がり期間も含めて、低い駆動電圧が印加される状況下でパワー素子が駆動することを防止することができる。その結果、システムのロスを確実に抑えつつパワー素子を駆動することが可能な、完成度の高いパワー素子駆動用回路を得ることができる。

実施の形態において前提となる回路．
以下、本発明の実施の形態の説明に先立って、各実施形態において前提となるパワー素子駆動用回路について説明する。

［前提となる回路の構成］
図７は、前提となる回路の回路構成を示す図であり、パワー素子駆動用回路の一部を表している。この回路は、ＵＶ保護回路１０、ＵＶフィルタ回路１４、ＮＯＲ回路２０、出力回路２４を備えている。各回路は、共通の電源（図示せず）から、同じ大きさの電源電圧（図７中のＶ_ｃｃ）の印加を受けている。

なお、以下の説明においては、マイコンなど外部回路から入力される制御信号に従ってパワー素子がオン、オフされている状態を、パワー素子が「駆動している状態」とも称すこととする。一方、外部からの制御信号に係らずパワー素子が強制的にオフに保たれている状態を、パワー素子が「停止している状態」とも称すこととする。また、パワー素子がオンされる際にパワー素子の制御端子（例えばゲートやベース）に印加される電圧のことを、駆動電圧とも称する。

（ＵＶ保護回路）
ＵＶ保護回路１０は、出力回路２４と接続する電源の電圧Ｖ_ｃｃが所定の範囲（具体的には、所定の基準値を上回る範囲）にあるか否かを監視し、当該電源電圧Ｖ_ｃｃの正常と異常を判別する機能を備える回路である。図７に示すように、ＵＶ保護回路１０は、比較器１１を含んで構成されている。この比較器１１には、基準電圧Ｖ_ｒｅｆと、入力電圧Ｖ_ＩＮとがそれぞれ入力されている。基準電圧Ｖ_ｒｅｆは、電源から電流源Ｉ_ｒｅｆを介した直下の点の電位である。入力電圧Ｖ_ＩＮは、図７に示すように、抵抗素子により電源電圧Ｖ_ｃｃが分圧され、当該分圧された電圧がさらにヒステリシス用アナログ回路１２を介して比較器１１に入力されたものである。

比較器１１は、基準電圧Ｖ_ｒｅｆと入力電圧Ｖ_ＩＮとの比較に基づいて、ハイ信号とロー信号のいずれかを出力する。具体的には、Ｖ_ＩＮがＶ_ｒｅｆよりも低い場合には比較器１１はロー信号を出力する。また、比較器１１は、Ｖ_ＩＮがＶ_ｒｅｆ以上となった場合には、ハイ信号を出力する。

基準電圧Ｖ_ｒｅｆと入力電圧Ｖ_ＩＮは、例えば電流源Ｉ_ｒｅｆ等の特性を調整することにより、電源電圧Ｖ_ｃｃが所定値（本回路では、図示しないパワー素子に印加する駆動電圧の許容限界値）に達した際に一致するように定めておく。このような構成によれば、比較器１１がハイ信号とロー信号のいずれを発するかによって、現在の電源電圧が正常範囲内にあるか否かを検出可能となる。そして、比較器１１の出力のうち、ロー信号は電源電圧の異常を示すエラー信号の役割を担い、ハイ信号は電源電圧の正常を示すノーマル信号の役割を担うことになる。

比較器１１の出力信号は、２つのインバータを介して、ＵＶ保護回路１０の出力信号として次段に供給される。なお、図でＣＯＭＰの文字を付した配線はＵＶ保護回路１０の出力部分の信号をヒステリシス用アナログ回路に帰還させる配線である。この配線に現れる出力はＵＶ保護回路１０の出力と一致するので、以下の説明では、便宜上、ＵＶ保護回路１０の出力を「ＣＯＭＰの位置の出力」などと言い換える場合がある。

（ＵＶフィルタ回路）
ＵＶ保護回路１０の出力は、ＵＶフィルタ回路１４に供給される。ＵＶフィルタ回路１４は、後述する回路動作の説明で述べるように、ＵＶ保護回路１０の出力を選択的に通過させる機能を備えている。当該機能により、比較的長時間に渡る定常的な電源電圧低下の際にはパワー素子を停止させ、低下後短時間で正常電圧に復帰する瞬間的な電源電圧低下（以下、「瞬低」とも呼称する）の際にはパワー素子の駆動を継続させるという動作が実現される。

ＵＶフィルタ回路１４は、トランジスタ１５を備えている。トランジスタ１５は、Ｎ型ＭＯＳトランジスタである。ＵＶ保護回路１０の出力はトランジスタ１５のゲートに入力される。トランジスタ１５は、ドレインが電流源１８に、ソースがグランド電位に接続されている。電流源１８は、電流源Ｉ_ｒｅｆと同様に、電源に接続して電源電圧から所定の大きさの電流を生成する。

ＵＶフィルタ回路１４は、ＮＭＯＳトランジスタのドレインとソースとに並列接続するコンデンサ素子１６を備えている。コンデンサ素子１６は、トランジスタ１５のゲート電圧、すなわちＵＶ保護回路１０の出力に応じて充放電される。コンデンサ素子１６の、トランジスタ１５のドレイン側に接続する電極の電位（便宜上、図７の引き出し線ＵＶＣで指す点の電位）は、インバータ１７に入力されている。ＵＶＣの電圧が変化することで、インバータ１７にハイまたはローの信号が入力される。

インバータ１７の出力変化は、図７の回路中の引き出し線ＵＶＯＵＴが指す点に現れる。以下、当該ＵＶＯＵＴに現れる出力がＵＶフィルタ回路１４の出力を意味するものとして、説明を進める。

（ＮＯＲ回路）
ＵＶフィルタ回路１４の出力ＵＶＯＵＴは、１つのインバータを介して、ＮＯＲ回路２０に入力される。一方、ＮＯＲ回路には、信号ＩＮ_１も入力されている。この信号ＩＮ_１は、外部の制御用マイコンなどから供給されるパワー素子制御用の信号を、逆相に（ハイとローを反転）した信号である。

ＮＯＲ回路２０に対するＵＶフィルタ回路１４側からの入力がロー信号のとき（つまりＵＶＯＵＴがハイ信号のとき）には、ＩＮ_１信号の逆相の信号（つまりパワー素子制御用の信号）がＮＯＲ回路２０から出力される。逆に、ＵＶフィルタ回路１４側からの信号がハイ信号のとき（つまりＵＶＯＵＴがロー信号のとき）には、ＮＯＲ回路２０から固定信号（この場合にはロー信号）が出力される。このように、ＮＯＲ回路２０は、ＵＶフィルタ回路１４の出力に応じて、パワー素子制御信号と固定信号（ロー信号）のうちいずれかを出力する。

（出力回路）
ＮＯＲ回路２０の出力は、出力回路２４に供給される。出力回路２４は、電源に接続し、当該電源から生成した電圧を、ＮＯＲ回路２０からの信号（即ちパワー素子制御用の信号）に従って、パワー素子に印加する回路である。

具体的には、出力回路２４は、図に示すように、２つのトランジスタ、インバータ、出力端子およびＧＮＤ端子を含んで構成されている。出力端子は、図示しないパワー素子（例えば、ＩＧＢＴやＭＯＳＦＥＴなど）のゲート若しくはベースに接続される。ＮＯＲ回路２０からパワー素子制御用の信号が出力されているときには、当該制御用信号がハイを示せば出力端子に電源側の電圧が印加され、当該制御用信号がローを示せば出力端子がＧＮＤに接続される。その結果、パワー素子が制御信号どおりにオン、オフされ、パワー素子が駆動する。

また、ＮＯＲ回路２０の出力が固定（図７の回路では、ロー信号に固定）されれば、パワー素子のゲート若しくはベースがオフ状態に保たれ（換言すれば、パワー素子のオン動作が禁止され）、パワー素子が停止状態に保たれる。

以上説明した内容を言い換えれば、ＮＯＲ回路２０は、ＵＶフィルタ回路１４側からの信号に応じて出力回路２４を制御して、パワー素子の駆動（より具体的には、オン動作）を許可したり禁止したりする役割を担っているということができる。

［前提となる回路の動作］
次に、図７の回路の動作を説明する。

（通常駆動時）
通常駆動時（電源投入後、電源電圧Ｖ_ｃｃが定常状態のとき）、電源電圧Ｖ_ｃｃが正常の場合（Ｖ_ＩＮ≧Ｖ_ｒｅｆ）には、上述したようにＵＶ保護回路１０がハイ信号をノーマル信号として出力する。その結果、ＵＶフィルタ回路１４にあっては、その入力であるゲートがハイとなってＮＭＯＳトランジスタ１５がオン状態になり、コンデンサ素子１６が放電される状態となる。

その結果、ＵＶＣの電圧は低い状態にあり、インバータ１７にロー信号が入力される。これに応じてインバータ１７の出力（ＵＶＯＵＴ）はハイ信号となる。つまり、ＵＶＯＵＴは、ＵＶ保護回路１０がノーマル信号を発する状況下、即ち電源電圧Ｖ_ｃｃが正常範囲にある状況下では、ハイ信号を発する（ノーマル状態でハイ）。ＵＶＯＵＴがハイの場合には、ＮＯＲ回路２０への入力がロー信号のため、上述したように、出力端子に制御信号が供給されパワー素子が駆動する。

電源電圧Ｖ_ｃｃが正常範囲を下回るほどに低下したとき（Ｖ_ＩＮ＜Ｖ_ｒｅｆ）には、上述したようにＵＶ保護回路１０がロー信号をエラー信号として出力する。この場合には、ＵＶフィルタ回路１４におけるＮＭＯＳトランジスタ１５がオフ状態になる。その結果、当該ＮＭＯＳトランジスタのソースドレイン間が電気的に遮断されるので、電流源１８によりコンデンサ素子１６が徐々に充電される。

充電に伴いＵＶＣの電圧は上昇するが、インバータ１７の閾値電圧を超えるまではインバータ１７の出力（ＵＶＯＵＴの信号）はハイ信号に保たれる。従って、ＵＶ保護回路１０がエラー信号の出力を開始してからインバータ１７の閾値電圧を超えるまでの時間帯は、ＵＶ保護回路１０がエラー信号を発していてもインバータ１７の出力（ＵＶＯＵＴ）はハイ信号となる。よって、ＮＯＲ回路２０にはロー信号が入力され、制御信号が出力端子へ供給され続けてパワー素子の駆動が継続される。このように、ＵＶフィルタ回路１４は、ＵＶＣの電圧がインバータ１７の閾値電圧を超えるまでエラー信号をせき止める（遮断する）ことができる。

瞬低により電源電圧Ｖ_ｃｃが正常範囲に即座に復帰すれば、ＵＶＣ電圧が上昇してインバータ１７の閾値電圧を超える前に、ＵＶ保護回路１０の信号がハイ信号に切り替わる。よって、瞬低の場合には、電源電圧変化の前後をまたいでインバータ１７は継続してハイ信号を出力することになり、パワー素子はエラー信号の影響を受けることなく駆動し続ける。

一方、充電に伴いＵＶＣの電圧が上昇しやがてＵＶＣの電圧がインバータ１７の閾値電圧を超えた場合には、インバータ１７の出力がロー信号に切り替わる。これに応じて、ＮＯＲ回路２０にハイ信号が入力され、出力回路への制御信号の入力が遮断されてパワー素子が停止状態になる。すなわち、ＵＶフィルタ回路１４がエラー信号をせき止めきれず、ＮＯＲ回路２０側へエラー信号を通過させたことになる。

以上述べたように、ＵＶフィルタ回路１４により、ＵＶ保護回路１０の出力のうち、ハイ信号（つまりノーマル信号）を通過させ、ロー信号（つまりエラー信号）を一定時間せき止め、当該一定時間を越えてロー信号が継続した場合には当該ロー信号を通過させるという動作が実現される。ＵＶフィルタ回路１４の出力に応じてＮＯＲ回路２０や出力回路２４が動作することにより、定常的な電源電圧の低下に関してはエラー信号がパワー素子の駆動状態に反映され、瞬低の際にはエラー信号がせき止められてパワー素子は通常どおり駆動を続けるという動作が実現される。なお、このせき止めの時間は、具体的には、通常、数μ秒程度とされる。

（電源電圧Ｖ_ｃｃの立ち上がり時期）
ところで、ＵＶフィルタ回路１４は、パワー素子が通常に駆動している状況下での瞬低時の不要な動作の防止を主目的として搭載される。本願発明者は、鋭意研究を重ねた結果、図７のようなＵＶフィルタ回路を備えるパワー素子駆動用回路において、下記図８を用いて述べるように、電源電圧立ち上がり時に不要な動作が生じうることを見出した。

図８は、図７のパワー素子駆動用回路における電源立ち上がり時の動作の模式図である。図８のうち、ＵＶＲｅｓｅｔは、パワー素子を駆動するための十分な電圧レベルを意味している。また、図８にある回路動作レベルは、各回路素子（例えば、図７では、電流源や各トランジスタ）がその動作を開始する電圧レベルを意味している。この回路動作レベルは、例えば、約１．０Ｖ程度とすることも可能である。

図８に示すように、電源がオン状態とされてから電源電圧Ｖ_ｃｃがＵＶＲｅｓｅｔに至るまでは、ＣＯＭＰはロー信号に維持されている。電源電圧が十分に高くないので、ＵＶ保護回路１０がロー信号（すなわちエラー信号）を発するからである。ＣＯＭＰがロー信号になっている期間は、パワー素子は停止状態に保持されるべき期間である。

しかしながら、ＵＶフィルタ回路１４は、電源投入後の立ち上がり時期にＵＶ保護回路１０が発するエラー信号を、瞬低時と同様にせき止めてしまう。このせき止め機能に起因して、以下のように、電源電圧立ち上がり時期にパワー素子の不要な動作が生じうる。先ず、電源投入時はコンデンサ素子１６が充電されておらず、図８に示すようにＵＶＣの電圧はロー信号側にある。電源がオン状態とされた後、回路動作レベルまで電圧が上昇すると、電流源１８が駆動を開始してコンデンサ素子１６が充電され始める。これに応じてＵＶＣの電圧も上昇する。

このとき、電源電圧Ｖ_ｃｃが回路動作レベルに至ると、インバータ１７もその動作を開始する。ＵＶＣの電圧がインバータ１７の閾値電圧（Ｖ_ｔｈ）よりも低い期間は、インバータ１７はハイ信号を出力する。従って、ＵＶＯＵＴに、ノーマル状態を意味するハイ信号が現れてしまう（図８のハッチング領域“ＵＶフィルタ”の時間帯）。

ＮＯＲ回路２０は、ＵＶＯＵＴがハイであれば、制御信号を出力端子に供給する。このため、電源投入後の低電源電圧状況下でパワー素子を停止状態に保つべきなのにも係らず、エラー信号がせき止められている期間にパワー素子の駆動を許してしまうおそれがある。具体的には、例えば、図８の破線で囲った領域（“不要動作”）にあるようにハイ信号が出力端子に現れると、これに応じてパワー素子が不要に駆動してしまうおそれがある。

以上、図７を用いて前提となる回路の説明をし、さらに、本願発明者が見出した電源立ち上がり時の不具合について説明した。続いて、このような不要動作を解消すべくなされた本発明において、発明を実施するための最良の形態のいくつかについて説明する。以下の実施の形態の説明では、図７の回路と同一の回路には同一の符号を付し、その説明を省略する。

実施の形態１．
［実施の形態１の構成］
実施の形態１では、次に述べる構成により、上記の不要動作を解消する。図１は、実施の形態１のパワー素子駆動用回路を説明するための回路図である。

実施の形態１は、図７の前提の回路において、コンデンサ素子３０を更に備える点に特徴を有している。コンデンサ素子３０は、一方の電極がＮＯＲ回路２０と出力回路２４との間に、他方の電極がグランド電位に、それぞれ接続されている。コンデンサ素子３０の容量は、少なくとも電源電圧Ｖ_ｃｃがＵＶＲｅｓｅｔに達するまでの間、ＮＯＲ回路２０の出力信号を吸収（具体的には、Ｈｉｇｈレベルに達しないようにすること）可能な程度の容量としておく。

［実施の形態１の動作］
電源電圧Ｖ_ｃｃの立ち上がり時、ＮＯＲ回路２０から制御信号が出力されても、コンデンサ素子３０がその信号を吸収する。その結果、出力回路２４にはロー信号が与えられ、パワー素子は停止状態に保持されることになる。

以上説明したように、実施の形態１によれば、立ち上がり期間にパワー素子を停止し、当該期間のパワー素子の不要動作を確実に防止することができる。その結果、通常駆動時の瞬低誤動作防止のみならず電源投入時をも含めてパワー素子を適切に駆動させることが可能な、優れたパワー素子駆動用回路を得ることができる。

また、実施の形態１によれば、コンデンサ素子３０により、簡素な構成で電源電圧の立ち上がり期間におけるパワー素子駆動停止機能を実現することができる。

なお、コンデンサ素子３０の容量は、制御信号（ＩＮ_１）や電源電圧Ｖ_ｃｃの立ち上がりの変化率（ｄＶ／ｄｔ）などに応じて、その適切な値が変化する。従って、電源側の回路の仕様（例えば、用いられる電源のうち電圧の立ち上がりが最も緩やかなものではｄＶ／ｄｔがどの程度の値になるか）や、パワー素子に入力される制御信号の内容を予め把握しておき、それらの値に応じた容量を備えるコンデンサ素子を選定することが好ましい。

実施の形態２．
［実施の形態２の構成］
次に、本発明の実施の形態２について述べる。図２は、実施の形態２のパワー素子駆動用回路の構成を示す回路図である。実施の形態２は、図７の前提の回路において、ＮＯＲ回路２０をＮＯＲ回路４０に置き換え、更に、パワーオンリセット回路４２を加えたものである。

パワーオンリセット回路４２は、図２に示すように、プルアップ（Pull UP）用の電流源４４、トランジスタ４６、コンデンサ素子４８を含んで構成されている。電流源４４とトランジスタ４６との接続点からは、リセット信号配線４５（Ｐｎｏｒ）が分岐している。電源がオンされると、電流源４４が電源電圧の印加に応じて速やかに駆動する。電源投入直後はコンデンサ素子４８が空のため、トランジスタ４６はオフである。従って、電流源４４からリセット信号配線４５に、リセット信号としてハイ信号が流れる。

やがてコンデンサ素子４８にある程度の電荷が蓄積すると、トランジスタ４６はオンに切り替わる。その結果、リセット信号配線４５への信号の供給が遮断され、パワーオンリセット回路４２のリセット信号の出力が終了する（ローとなる）。このように、パワーオンリセット回路４２は、電源に敏感に反応し、電源がオン状態にされたあと電源電圧Ｖ_ｃｃの立ち上がり期間にかけてリセット信号（本実施形態ではハイ信号）を出力する。なお、パワーオンリセット回路４２のリセット信号の長さは、少なくとも図８における“ＵＶフィルター”の矢印が示す期間以上であることが好ましい。

パワーオンリセット回路４２の出力は、２つのインバータを介して、ＮＯＲ回路４０に入力される。ＮＯＲ回路４０は、ＵＶフィルタ回路１４側からの入力、ＩＮ_１信号の入力、パワーオンリセット回路４２からの入力の、合計３つの入力を受けるＮＯＲ回路である。

［実施の形態２の動作］
図２に示す実施の形態２の回路において、電源が投入されると、先ず、パワーオンリセット回路４２が速やかにハイ信号を発する。このハイ信号は、ＮＯＲ回路４０に入力される。ＮＯＲ回路４０は３つの入力のうち少なくとも１つがハイであればロー信号を出力するので、パワーオンリセット回路４２がハイ信号を発している間、ＮＯＲ回路４０からはロー信号が出力されることになる。その結果、ＵＶフィルタ回路１４側からの出力に係らず出力端子にパワー素子を停止する信号が現れ、パワー素子が停止状態に保たれることになる。

やがてパワーオンリセット回路４２の出力がロー信号に切り替わると、パワーオンリセット回路４２の入力以外、すなわち、ＵＶフィルタ回路１４およびＩＮ_１信号からの入力に応じて、ＮＯＲ回路４０の出力が変化するようになる。つまり、パワーオンリセット回路４２の出力がロー信号に切り替わることにより、パワー素子の強制的な停止が解除されることになる。その後、ＮＯＲ回路４０は、ＵＶフィルタ回路１４およびＩＮ_１信号からの入力に応じて、ＮＯＲ回路２０と同様の動作を行うようになる。

以上説明したように、実施の形態２によれば、実施の形態１と同様に、電源電圧Ｖ_ｃｃの立ち上がり期間にパワー素子を停止し、当該期間のパワー素子の不要動作を確実に防止することができる。そして、実施の形態２によれば、パワーオンリセット回路により電源投入に応じて即座に発せられるリセット信号を利用して、電源電圧Ｖ_ｃｃの立ち上がり期間におけるパワー素子駆動停止を、電源投入後に迅速に開始することが出来る。また、リセット信号の長さを自由に調整し、パワー素子の駆動許可を所望のタイミングで行うことができる。なお、本実施形態では、リセット信号が、ＵＶフィルタ回路１４の信号をマスクするマスク信号として機能しているということができる。

なお、パワーオンリセット回路は、図２に示した構成以外にも種々の構成の回路が公知となっている。このため、実施の形態２においては、パワーオンリセット回路４２に代えて、それら公知のパワーオンリセット回路を適用することもできる。

実施の形態３．
［実施の形態３の構成］
次に、本発明の実施の形態３について述べる。実施の形態３は、ラッチ機能を利用して、電源電圧Ｖ_ｃｃの立ち上がり期間におけるパワー素子の不要動作を抑制するという思想に基づいている。図３は、実施の形態３のパワー素子駆動用回路の構成を示す回路図である。実施の形態３は、図２の実施の形態２において、ＮＯＲ回路４０近辺の構成に代えて論理回路５４を搭載したものである。

論理回路５４は、ＲＳフリップフロップ回路５６、ＮＯＲ回路５８、ＡＮＤ回路６０を含んでいる。ＲＳフリップフロップ回路５６は、リセット側（Ｒ）にＵＶ保護回路１０からの信号が、セット側（Ｓ）にパワーオンリセット回路４２からの信号が、それぞれ入力されるように構成されている。

ＲＳフリップフロップ回路５６の出力Ｑは、ＮＯＲ回路５８に入力される。また、ＮＯＲ回路５８には、ＩＮ_１信号も入力される。その結果、ＮＯＲ回路５８は、出力Ｑからの信号に応じて、ＩＮ_１信号と逆相の信号（つまり制御信号）またはロー信号のいずれかを出力する。ＡＮＤ回路６０には、ＮＯＲ回路５８からの信号と、ＵＶフィルタ回路１４からの信号とが入力される。

［実施の形態３の動作］
（電源電圧Ｖ_ｃｃの立ち上がり時）
図３に示す実施の形態３の回路において、電源が投入されると、先ず、パワーオンリセット回路４２が速やかにハイ信号を発する。このハイ信号はＲＳフリップフロップ回路５６のセット入力側に入力される。一方、電源投入後はＵＶ保護回路１０はロー信号を発するので、リセット側にはロー信号が入力される。

これに応じて、ＲＳフリップフロップ回路５６は、出力Ｑとしてハイ信号を発する状態（第１状態）にラッチされることになる。これにより、その後パワーオンリセット回路４２によるリセット信号の出力が終了しても、出力Ｑはハイ信号を発し続ける。出力Ｑがハイ信号の間は、ＩＮ_１信号に係らず、ＮＯＲ回路５８の出力はロー信号になる。

ＡＮＤ回路６０の出力は、２つの入力のうち少なくとも１つがロー信号であれば、ロー信号になる。このため、ＮＯＲ回路５８がロー信号を発する期間は、ＵＶフィルタ回路１４からの信号に係らずＡＮＤ回路６０の出力はロー信号となる。従って、図８で述べたように電源電圧Ｖ_ｃｃの立ち上がり時にＵＶフィルタ回路１４がハイ信号を発しても、その信号は出力回路２４には伝わらず、パワー素子は停止状態に保持される。

やがて、電源電圧Ｖ_ｃｃがＵＶＲｅｓｅｔまで上昇すると、ＵＶ保護回路１０はノーマル信号としてハイ信号を発するようになる。すると、ＲＳフリップフロップ回路５６のリセット側にハイ信号が入力されて（ラッチが解除されて）、出力Ｑがロー信号を発する状態（第２状態）に切り替わる。

出力Ｑがロー信号になれば、ＮＯＲ回路５８はＩＮ_１信号の逆相の信号（制御信号）を出力するようになる。また、ＵＶ保護回路１０がハイ信号を出力すれば、ＵＶフィルタ回路１４もこれに応じてハイ信号を出力する。このため、ＡＮＤ回路６０には、ＵＶフィルタ回路１４からのハイ信号と、ＮＯＲ回路５８からの制御信号とが入力されることになる。その結果、制御信号と同相の信号が出力回路２４へと伝達され、制御信号に応じてパワー素子が駆動することになる。

（通常駆動時）
通常駆動時には、パワーオンリセット回路４２はその役割を終えてロー信号を保っている。このため、ＲＳフリップフロップ回路５６の出力Ｑは、ＵＶ保護回路１０からの信号によらずローに保たれる。よって、通常駆動時には、ＮＯＲ回路５８から制御信号が継続的に出力される。そして、ＡＮＤ回路６０により、ＵＶフィルタ回路１４の出力変化により、電源電圧Ｖ_ｃｃの大きさに応じたパワー素子の駆動、停止が実現されることになる。

以上説明したように、実施の形態３によれば、実施の形態１、２と同様に、電源電圧立ち上がり期間にパワー素子を停止し、当該期間のパワー素子の不要動作を確実に防止することができる。

さらに、実施の形態３によれば、論理回路５４により、リセット信号によってパワー素子が停止状態にラッチされ、ＵＶ保護回路１０がノーマル信号を発したらラッチが解除されるような動作を実現することができる。パワーオンリセット回路の構成などによっては、リセット信号の継続時間に制約が生じる場合も考えられる。実施の形態３によれば、リセット信号の長さによらず、電源電圧Ｖ_ｃｃの立ち上がり時期に、十分な期間、パワー素子の不要動作を防止することができる。また、ＵＶ保護回路１０がノーマル信号を発したタイミングでラッチが解除されるので、パワー素子の停止状態を適切な時期に解除することができる。

なお、実施の形態３では、ＲＳフリップフロップ回路を用いて、ラッチ機能を実現した。しかしながら、本発明はこれに限られるものではない。上記述べたラッチ機能利用という思想に基づいて、他の種々の公知のラッチ回路を用いて同様の機能を実現してもよい。また、実施の形態２と同様、種々の公知のパワーオンリセット回路を利用することもできる。

実施の形態４．
［実施の形態４の構成］
次に、本発明の実施の形態４について述べる。実施の形態４は、実施の形態１乃至３とは異なり、ＵＶフィルタ回路１４のエラー信号のせき止め機能（以下、「フィルタ機能」とも呼称する）を、電源電圧Ｖ_ｃｃの立ち上がりの期間に停止させるという思想に基づいている。具体的には、実施の形態４では、コンデンサ素子１６を急速チャージする手法により、フィルタ機能を停止させる。

図４は、実施の形態４のパワー素子駆動用回路の構成を示す回路図である。実施の形態４は、図７の回路に、パワーオンリセット回路４２、トランジスタ６２、調整回路６４を追加したものである。パワーオンリセット回路４２の出力は、トランジスタ６２のゲートに逆相で入力される。

トランジスタ６２は、ソースが電源電位側に、ドレインがコンデンサ素子１６側に、それぞれ接続されるＰＭＯＳ型のトランジスタである。その結果、トランジスタ６２は電流源１８をバイパスするように設けられる。なお、トランジスタ６２のドレインソース間を流れる電流は、電流源１８の出力電流値よりも十分大きくしておくことが好ましい。

調整回路６４は、ＵＶ保護回路１０とＵＶフィルタ回路１４との間に設けられる。調整回路６４のＮＯＲ回路６５には、ＵＶ保護回路１０の逆相の信号と、パワーオンリセット回路４２の出力信号とが入力される。

［実施の形態４の動作］
図４に示す実施の形態４の回路において、電源が投入されると、先ず、パワーオンリセット回路４２が速やかにリセット信号（ハイ信号）を発する。このハイ信号により、トランジスタ６２がオンされる。これと共に、ＮＯＲ回路６５の出力（Ｖｇ）は強制的にローになり、トランジスタ１５が強制的にオフされる。

トランジスタ６２がオンされることにより、電流源１８のみによって充電される場合（つまり図７の回路の場合）よりも十分に速く、コンデンサ素子１６が急速充電される。その結果、ＵＶＣの電圧は速やかにインバータ１７の閾値電圧を超え、ＵＶＯＵＴにロー信号が生じ、ＮＯＲ回路２０側がパワー素子を停止するように動作することになる。

すなわち、トランジスタ６２による急速チャージにより図８中の“ＵＶフィルタ”時間が消滅し、電源電圧Ｖ_ｃｃの立ち上がり時はフィルタ機能が停止される。その後、リセット信号が無くなる（ローになる）と、トランジスタ６２はオフになり、ＮＯＲ回路６５によるトランジスタ１５の強制オフも解除される。

やがて、ＵＶ保護回路１０の出力がノーマル信号（ハイ信号）になれば、ＵＶフィルタ回路１４側の各回路の出力もこれに応じて切り替わり、パワー素子が駆動を開始することになる。なお、通常駆動時にはパワーオンリセット回路４２はリセット信号を生成しない（つまりロー信号を発している）ので、実施の形態４の回路も、図７を用いて述べた前提の回路と同様に動作する。

以上説明したように、実施の形態４によれば、電源電圧Ｖ_ｃｃの立ち上がり期間にパワー素子を停止し、当該期間のパワー素子の不要動作を確実に防止することができる。つまり、電源投入後、エラー信号をせき止める時間を短縮して（消失させて）フィルタ機能を停止し、電源電圧Ｖ_ｃｃの立ち上がり期間にＵＶ保護回路１０がエラー信号を発する期間、パワー素子を停止することができる。その結果、電源電圧Ｖ_ｃｃの立ち上がり期間に、ＵＶ保護回路１０がエラー信号を発しているにもかかわらずパワー素子が駆動するという事態を防止することが出来る。

なお、実施の形態４によれば、調整回路６４により、トランジスタ６２と、ＵＶフィルタ回路１４のＮＭＯＳトランジスタ１５とが、同時にオン状態になることを防止できる。これにより、大電流が電源からグランドに向かって流れるのを防ぐことができる。また、実施の形態２、３と同様、種々の公知のパワーオンリセット回路を利用することもできる。

実施の形態５．
次に、本発明の実施の形態５について述べる。実施の形態５は、電源電圧Ｖ_ｃｃの立ち上がり時の不要動作防止を実現する上で効果的なパワーオンリセット回路を提供する。図５は、実施の形態５のパワー素子駆動用回路の構成を示す回路図である。実施の形態５は、実施の形態２乃至４におけるパワーオンリセット回路４２を、パワーオンリセット回路７０に置き換えることにより実現される。

パワーオンリセット回路７０は、電流源４４をプルアップ（Pull UP）用の抵抗素子７２に置換している点を除き、パワーオンリセット回路４２と同様の構成である。パワーオンリセット回路７０は、抵抗素子７２を用いて電源からリセット信号を生成する。パワーオンリセット回路４２では、電源がオンとされた後も、電源電圧Ｖ_ｃｃが所定値（電流源４４に含まれるトランジスタ等の閾値電圧）に達するまではリセット信号が生じない。

これに対し、パワーオンリセット回路７０によれば、電源がオン状態とされた後、電源電圧Ｖ_ｃｃの変化が抵抗素子７２を介してリセット信号配線に速やかに伝わる。よって、パワーオンリセット回路７０が電源電圧の変化に対してより一層敏感に駆動することになり、電源電圧Ｖ_ｃｃの立ち上がり期間におけるパワー素子の不要動作防止を、電源投入後直ちに開始することが出来る。

尚、図５は、一例として、パワーオンリセット回路７０を実施の形態２のパワー素子駆動用回路に組み合わせた場合の回路図を示している。しかしながら、本発明はこれに限られるものではなく、パワーオンリセット回路７０を、実施の形態３または４に対して適用することもできる。

実施の形態６．
次に、本発明の実施の形態６について述べる。実施の形態６は、実施の形態５とは異なる観点で、電源電圧Ｖ_ｃｃの立ち上がり時の不要動作防止を実現する上で効果的なパワーオンリセット回路を提供する。図６は、実施の形態６のパワー素子駆動用回路の構成を示す回路図である。実施の形態６は、実施の形態２乃至４におけるパワーオンリセット回路４２を、パワーオンリセット回路８０に置き換えることにより実現される。

パワーオンリセット回路８０は、パワーオンリセット回路４２に、更に抵抗素子８２を加えたものである。抵抗素子８２を挿入することにより、コンデンサ素子４８の充電を緩やかに進めることが出来る。その結果、より長い時間トランジスタ４６をオフ状態に維持でき、より長い時間リセット信号を発することができるようになる。

以上説明したように、実施の形態６によれば、コンデンサ素子４８の充電速度を抵抗素子８２によって所望量に調整し、リセット信号（ハイ信号）を出力する時間を延ばすことができる。その結果、電源電圧Ｖ_ｃｃの立ち上がり期間におけるパワー素子駆動停止期間を、所望の長さに調整することができる。

尚、図６は、一例として、パワーオンリセット回路８０を実施の形態２のパワー素子駆動用回路に組み合わせた場合の回路図を示している。しかしながら、本発明はこれに限られるものではなく、パワーオンリセット回路８０を、実施の形態３乃至５に対して適用することもできる。

尚、上述した各実施形態では、実施の形態１、４では出力回路２４が、実施の形態２では出力回路２４が、実施の形態３では出力回路２４が、それぞれ、前記第１の発明における「出力回路」に相当している。また、ＵＶ保護回路１０が前記第１の発明における「保護回路」に、ＵＶフィルタ回路１４が前記第１の発明における「フィルタ回路」に、それぞれ相当している。また、実施の形態１、４ではＮＯＲ回路２０が、実施の形態２ではＮＯＲ回路４０が、実施の形態３では論理回路５４が、それぞれ、前記第１の発明における「制御回路」に相当している。

また、実施の形態１ではコンデンサ素子３０が、実施の形態２ではパワーオンリセット回路４２及びＮＯＲ回路４０が、実施の形態３ではパワーオンリセット回路４２及び論理回路５４が、実施の形態４ではパワーオンリセット回路４２とトランジスタ６２を含む回路が、それぞれ、前記第１の発明における「停止回路」に相当している。

なお、上記の各実施形態では、図７の回路を前提にして説明を行った。しかしながら、本発明の思想を適用することができる保護回路、フィルタ回路、出力回路、制御回路の構成は、図７で示した具体的な回路構成に限定されるものではない。

例えば、実施の形態で示したＵＶ保護回路１０は、電源電圧Ｖ_ｃｃに応じてその出力を変化させる機能を備える回路である。本発明にかかる保護回路はこれと同様の機能を備えていれば良く、比較器やヒステリシス用アナログ回路は必ずしも必須構成要素ではない。よって、ＵＶ保護回路１０の具体的回路構成とは異なる他の技術を利用して、保護回路を実現してもよい。

また、ＵＶフィルタ回路も、ＵＶ保護回路の出力信号を選択的に通過させる機能（せき止める機能）を備えていればよい。このため、本発明にかかるフィルタ回路についても、ＵＶフィルタ回路１４の具体的回路構成に限定されない。

本発明の実施の形態１のパワー素子駆動用回路の回路図である。 実施の形態２のパワー素子駆動用回路の回路図である。 実施の形態３のパワー素子駆動用回路の回路図である。 実施の形態４のパワー素子駆動用回路の回路図である。 実施の形態５のパワー素子駆動用回路の回路図である。 実施の形態６のパワー素子駆動用回路の回路図である。 実施の形態１〜６において前提となる回路の回路図である。 図７の回路における電源立ち上がり時の動作の模式図である。

符号の説明

１０ ＵＶ保護回路
１１ 比較器
１２ ヒステリシス用アナログ回路
１４ ＵＶフィルタ回路
１５、４６、６２ トランジスタ
１６、３０、４８ コンデンサ素子
１７ インバータ
１８、４４ 電流源
２０、４０、５８ ＮＯＲ回路
２４ 出力回路
４２、７０、８０ パワーオンリセット回路
４５ リセット信号配線
５４ 論理回路
５６ ＲＳフリップフロップ回路
６０ ＡＮＤ回路
６４ 調整回路
６５ ＮＯＲ回路
７２、８２ 抵抗素子
ＩＮ_１ 信号（パワー素子の制御信号と逆相）
Ｖ_ＩＮ 入力電圧
Ｖ_ｒｅｆ 基準電圧
Ｖ_ｃｃ パワー素子駆動用回路が接続する電源の電圧

Claims (10)

1. 電源から生成した電圧を、外部からの信号に従ってパワー素子に印加する出力回路と、
   前記電源の電圧の大きさに応じて、該電源の電圧が所定の正常範囲内にあることを示すノーマル信号と、該電源の電圧が該正常範囲外にあることを示すエラー信号のいずれかを出力する保護回路と、
   前記ノーマル信号を通過させ、前記エラー信号の出力が開始された後一定時間は該エラー信号をせき止めて、該一定時間を越えて該エラー信号の出力が継続された場合に該エラー信号を通過させるように、前記検知回路の信号を選択的に通過させるフィルタ回路と、
   前記フィルタ回路から信号を受け、前記ノーマル信号に応じて前記パワー素子のオン動作を許可し、前記エラー信号に応じて該パワー素子のオン動作を禁止する制御回路と、
   前記電源がオン状態にされてから該電源の電圧の立ち上がり期間にかけて、前記パワー素子のオン動作を禁止する停止回路と、
   を備えることを特徴とするパワー素子駆動用回路。
2. 前記出力回路は、前記パワー素子と接続する出力端子を備え、
   前記停止回路は、前記電源がオン状態にされてから該電源の電圧の立ち上がり期間にかけて、前記フィルタ回路の出力信号に係らず、前記出力端子に出力される信号を前記パワー素子をオフする信号にする信号変換回路を含むことを特徴とする請求項１記載のパワー素子駆動用回路。
3. 前記信号変換回路は、一方の電極が前記フィルタ回路から前記出力端子までの信号の経路の途中に接続され、他方の電極がグランド電圧に接続されるコンデンサ素子を含むことを特徴とする請求項２記載のパワー素子駆動用回路。
4. 前記信号変換回路は、
   前記電源がオン状態にされたあと該電源の電圧の立ち上がり期間にかけてリセット信号を出力するパワーオンリセット回路と、
   前記リセット信号が出力されている間は前記フィルタ回路からの信号にかかわらず前記制御回路に前記エラー信号が与えられ、該リセット信号の出力が停止したら該フィルタ回路からの信号が該制御回路に供給されるような論理を構成する論理回路と、
   を含むことを特徴とする請求項２記載のパワー素子駆動用回路。
5. 前記信号変換回路は、
   前記電源がオン状態にされたらリセット信号を出力するパワーオンリセット回路と、
   前記パワーオンリセット回路の前記リセット信号により第１状態にラッチされ、前記保護回路の前記ノーマル信号により第２状態に切替わるラッチ回路と、
   前記ラッチ回路が前記第１状態のときには前記フィルタ回路からの信号にかかわらず前記制御回路に前記エラー信号が与えられ、該ラッチ回路が前記第２状態のときには該フィルタ回路からの信号が該制御回路に供給されるような論理を構成する論理回路と、
   を含むことを特徴とする請求項２記載のパワー素子駆動用回路。
6. 前記停止回路は、前記電源がオン状態にされてから該電源の電圧の立ち上がり期間に、前記フィルタ回路が有する前記エラー信号をせき止める機能を停止させるフィルタ機能停止回路を含むことを特徴とする請求項１記載のパワー素子駆動用回路。
7. 前記フィルタ回路は、コンデンサ素子と、前記ノーマル信号が出力されているときに該コンデンサ素子の放電をし前記エラー信号が出力されているときに該コンデンサ素子を充電する充放電回路と、該コンデンサ素子の蓄電電荷量が所定量以上となったら前記エラー信号を通過させる回路と、を含み、
   前記フィルタ機能停止回路は、
   前記電源がオン状態にされたあと該電源の電圧の立ち上がり期間にかけてリセット信号を出力するパワーオンリセット回路と、
   前記パワーオンリセット回路の前記リセット信号を受けてオン状態とされ、該オン状態の間前記コンデンサ素子を充電する充電回路と、
   を含むことを特徴とする請求項６記載のパワー素子駆動用回路。
8. 前記パワーオンリセット回路は、
   外部へとリセット信号を供給するための配線と、
   前記電源と前記配線との間に直列に挿入される抵抗素子と、
   前記電源がオン状態とされてから所定時間経過後に前記配線を電気的に遮断する遮断回路と、
   を含むことを特徴とする請求項４、５、７のいずれか１項に記載のパワー素子駆動用回路。
9. 前記遮断回路は、
   前記電源の電圧を分圧する分圧用抵抗素子と、
   前記分圧された電圧が印加されるように前記分圧用抵抗素子に並列に接続されたコンデンサ素子と、
   前記分圧用抵抗素子と前記コンデンサ素子との間に制御端子が接続され、該コンデンサ素子の蓄電電荷量が所定量以上となったときに前記配線を電気的に遮断するように設けられたトランジスタと、
   前記コンデンサ素子と前記トランジスタの前記ベースまたは前記ゲートとの接続点と、前記分圧用抵抗素子との間に直列に挿入された抵抗素子と、
   を含むことを特徴とする請求項８に記載のパワー素子駆動用回路。
10. 前記パワーオンリセット回路は、
    外部へとリセット信号を供給するための配線と、
    前記配線と前記電源との間に介在してそれらを接続し、前記電源がオンとされたらリセット信号を生成して該配線に供給する信号生成手段と、
    前記電源がオンとされてから所定時間経過後に前記配線を電気的に遮断する遮断回路と、を備え、
    前記遮断回路は、
    前記電源の電圧を分圧する分圧用抵抗素子と、
    前記分圧された電圧が印加されるように前記分圧用抵抗素子に並列に接続されたコンデンサ素子と、
    前記分圧用抵抗素子と前記コンデンサ素子との間に制御端子が接続され、該コンデンサ素子の蓄電電荷量が所定量以上となったときに前記配線を電気的に遮断するように設けられたトランジスタと、
    前記コンデンサ素子と前記トランジスタの前記制御端子との接続点と、前記分圧用抵抗素子との間に直列に挿入された抵抗素子と、
    を含むことを特徴とする請求項４、５、７のいずれか１項に記載のパワー素子駆動用回路。

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