KR100271690B1 - 보호회로를 구비하는 반도체 장치 및 전자시스템 - Google Patents

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KR100271690B1 KR1019930000702A KR930000702A KR100271690B1 KR 100271690 B1 KR100271690 B1 KR 100271690B1 KR 1019930000702 A KR1019930000702 A KR 1019930000702A KR 930000702 A KR930000702 A KR 930000702A KR 100271690 B1 KR100271690 B1 KR 100271690B1
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스즈키 진이치로
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Abstract

칩 온도의 이상 상승으로 온도검출회로의 출력에 의해, 래치회로의 셋트입력소자(M1)가 온하면, 래치회로가 셋트되어, 제어소자(M5)가 온으로 되며, 출력파워-MOSFET(Mo)가 오프되어, 파괴로부터 보호된다. 외부게이트를 0볼트로 하여도, 래치회로는 리셋되지 않는다. 외부게이트의 전압을 통상의 입력신호의 범위외의 전압, 예를들면 상당히 큰 마이너스의 전압이 인가되면 제어소자(M5)의 게이트 용량이 방전되어, 래치회로는 리셋되어, 비로소 보호동작이 해제된다. 또한, 다른 단자의 리셋단자에서도, 보호동작을 해제할 수 있다. 통상의 입력신호에서는 보호동작이 해제되지 않는 반도체 장치를 제공할 수가 있으며, 출력파워 MOSFET(Mo)의 특성변동을 방지할 수 있다.

Description

보호회로를 구비하는 반도체 장치 및 전자시스템
제1도는 본 발명의 실시예 1에 의한 파워 MOSFET의 내부 회로도를 나타낸 것이고,
제2도는 본 발명의 실시예 2에 의한 파워 MOSFET의 내부 회로도를 나타낸 것이고,
제3도는 본 발명의 실시예 2에 의한 파워 MOSFET의 내부 회로도를 나타낸 것이고,
제4도는 본 발명의 실시예 4에 의한 파워 MOSFET의 내부 회로도를 나타낸 것이고,
제5도는 본 발명의 실시예 5에 의한 파워 MOSFET의 내부 회로도를 나타낸 것이고,
제6도는 제2도 혹은 제4도의 실시예에 의한 스태터스 단자가 붙은 파워 MOSFET의 칩을 컨트롤러에 의해 구동하는 실시예를 나타낸 것이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 파워 MOSFET의 칩 2 : 컨트롤러
3 : 칩의 부하 5 : 입력장치
6 : 유동성 부하 22 : RAM
23 : ROM 24, 25, 26, 27 : 주변유닛
본 발명은 보호회로를 구비하는 반도체 장치와 그것을 사용한 전자시스템에 관하여, 특히 보호회로를 칩상에 구비하는 절연게이트용 전계효가 트랜지스터에 관한 것이다.
대전력을 취급하는 절연 게이트형 전계효과 트랜지스터는 일반적으로 파워 MOSFET라 부르고, 칩상에 파워 MOSFET의 파괴를 방지하기 위한 보호회로를 구비하고 있다.
1991년 12월 5일 발행의 엘렉트로닉 데자인(ELECTRONIC DESIGN)의 테크놀로지 뉴스레터(TECHNOLOGY NEWSLETTER)에 단락, 과열 및 과전압의 보호기능이 집적화된 네덜란드의 필립스 세미콘덕더즈사(Philips Semiconductors)의 3핀의 파워 MOSFET가 소개되어 있으며, 접합온도가 약 180℃의 안정치를 넘으면 보호회로가 디바이스를 오프상태로 하여, 제어입력이 저레벨로 구동될 때까지는 디바이스를 오프상태로 유지하는 래치가 과열 및 단락보호 회로에 포함되어 있다고 보고되어 있다.
마찬가지로 필립스 세미콘덕터즈사(Philips Semiconductors)에서 반포된 「TOPFET-a new concept in protected MOSFET)이라고 하는 타이틀의 테크니컬 퍼블리케이션 프로닥터 인포메이션 SCO12, P. 1-4(TECHNICAL PUBLICATION PROUCT INFORMATION SCO12, PP. 1-4)에는 마찬가지로 단락, 과열 및 과전압의 보호기능이 집적화된 3핀의 MOSFET의 간단한 내부 블록 다이어그램이 소개됨과 동시에, 과부하보호기능(과열 혹은 부하단락)이 작동하면 출력의 파워 MOSFET의 게이트를 저전압으로 래치하여 출력을 오프 상태로 유지하여, 입력전압이 3.5-4.5V의 래치리셋 드레시호울드 이상인 한, 보호가 래치 상태에 고정되는 것이 보고되어 있다.
상기 종래기술에 있어서는, 파워 MOSFET의 제어입력이 고레벨인 한 보호동작이 유지되나, 제어입력이 래치리셋 드레시호울드 이하의 저레벨로 되면 보호동작이 해제되게 된다.
그러나, 본 발명자등의 검토에 의해, 이 MOSFET가, 예를들면 펄스신호로 구동되는 경우에 이 펄스신호의 저레벨이 상기 래치리셋 드레시호울드 이하로 되며, 바라는 바가 아닌데도 보호 동작이 해제되는 것이 밝혀지게 되었다.
파워 MOSFET의 단락, 과열 및 과전압의 보호동작이 작동한다고 하는 것은, 파워 MOSFET의 동작환경이 안전한 상태에서 위험한 상태로 이탈하고 있는 것을 의미하고 있다. 동작환경 개선에 의한 안전한 상태에의 복귀전에, 저레벨의 펄스구등에 의하여 보호동작이 해제되면 고레벨의 펄스구동에 의하여 파워 MOSFET는 당연, 동작을 재개한다. 이 동작재개에 의해 파워 MOSFET이 과열, 과전압, 과부하 혹은 과전류의 상태가 되면, 보호회로는 다시 래치되어, 보호동작이 개시된다.
이와같이, 동작환경이 위험한 상태에 있는 파워 MOSFET이 펄스신호로 구동되는 경우에는, 펄스신호의 고레벨과 저레벨과의 듀티비에 따라, 파워 MOSFET는 보호상태와 비 보호상태를 반복하게 된다. 따라서 이 펄스 구동시의 반복동작에 의하여 장시간의 전기적 스트레스를 받아, 파워 MOSFET는 즉석으로 파괴되지는 않으나 그 전기적 특성이 크게 변동하여, 당초의 목표로 하는 방법을 만족하지 않게 될 가능성이 있다. 또, 출력의 저하의 원인이 된다든지, 부하의 이상 검출이 늦어지는 원인이 될 가능성이 있다.
이것은, 파워 MOSFET가 조립된 전자회로의 전기적 특성의 신뢰성이나 이것을 이용하는 전자 시스템의 안전성에 현저한 악영향을 주는 것으로 된다.
본 발명은 상기와 같이 검토결과를 기초로하여 된 것으로서 그 목적으로 하는 곳은 통상의 입력신호로는, 파워 MOSFET를 위한 보호동작이 해제되는 일이 없는 반도체 장치를 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 한 실시 형태에 의한 반도체 장치는, 파워-MOSFET과, 상기 파워-MOSFET의 동작상태에 관련된 전기신호를 검출하는 동작상태 검출회로와, 상기 동작상태 검출회로의 상기 검출동작에 응답하여 상기 파워-MOSFET의 파괴를 방지하기 위하여 동작상태 검출회로부터의 출력신호를 래치하는 래치회로와, 상기 래치회로의 상기 출력신호에 응답하여 상기 파워-MOSFET의 게이트 전극 및 소스 전극간에 도통 경로를 생성하게 하고, 이것으로 인하여 상기 파워-MOSFET이 비도통 상태로 들어가게 하는 제어소자와, 상기 파워-MOSFET의 게이트 전극에 구동신호를 공급하는 외부 게이트 단자를 구비하며, 상기 외부 게이트 단자에 공급되는 상기 구동신호의 전압은 상기 동작상태 검출회로와 상기 래치회로용 전원전압으로서도 이용되고, 상기 래치회로의 상기 출력신호는 상기 제어소자의 제어입력의 입력용량을 충전시키며, 역류방지 다이오드가 상기 제어소자의 상기 제어입려 및 상기 외부 게이트 단자간에 접속되어, 상기외부 게이트 단자에 공급된 상기 구동신호의 상기 전압이 0볼트인 경우에 상기 제어소자의 상기 제어입력의 상기 입력용량의 방전을 방지하며, 상기 구동신호의 신호레벨은 소정의 범위에 설정되며, 구동신호의 상기 소정 범위 바깥의 신호레벨을 가지는 해제신호의 상기 외부 게이트 단자로의 인가에 응답하여 상기 제어소자가 상기 파워-MOSFET의 상기 게이트 전극 및 상기 소스 전극간의 상기 경로를 비도통 상태로 되게 하고, 이것으로 인하여 상기 파워-MOSFET이 도통 상태로 들어가게 하는 것을 특징으로 하는 것이다.
보호동작의 해제는, 외부게이트 단자로 공급되는 통상의 구동신호의 범위와 다른 해제신호가 공급되며, 제어소자(M5)를 비도통상태로 함으로써 가능하게 되므로, 당초의 목적을 달성할 수가 있다.
본 발명의 그 외의 목적과 특징은, 아래의 실시예에서 명확하게 될 것이다.
아래, 본 발명의 실시예를 도면을 참조하여, 보다 상세히 설명한다.
제1도는 본 발명의 실시예에 의한 파워 MOSFET의 내부회로도를 나타낸 것으로, 출력파워 디바이스로서의 파워 MOSFET(Mo)와 보호회로를 원칩상에 구비하고 있다.
출력파워 디바이스의 파괴방지를 위한 보호회로는, 기본적으로는, 출력파워 디바이스의 동작상태를 검출하는 동작상태 검출회로와 이 동작상태 검출회로의 출력에 따라 출력파워 디바이스를 비파괴의 안전한 상태로 제어하는 제어회로로 구성된다.
제1도의 본 실시예에서는, 동작상태 검출회로는 칩의 이상한 가열을 검출하는 온도검출회로이며, 이 온도검출회로의 출력에 따라 출력파워 디바이스의 파괴를 보호하는 제어회로는 게이트 차단회로이다.
따라서, 출력버퍼 디바이스로서의 파워 MOSFET(Mo)의 부하단락 등의 이유에 의해, 파워 MOSFET(Mo)의 드레인 전류가 이상 상승하면 칩의 은도도 이상으로 상승하려고 한다. 이 칩의 온도상승은 온도검출회로에 의해 검출되며, 이 온도검출회로의 출력에 따라 게이트 차단회로의 제어소자인 MOSFET(M5)가 온으로 되며, 파워 MOSFET(Mo)는 오프로 된다. 따라서, 드레인 전류가 흐르지 않게 되며, 칩 온도가 저하하여, 칩 파괴가 방지된다.
또한, 동작상태 검출회로로서 파워 MOSFET(Mo)의 드레인 소오스 경로의 전류량을 검출하는 전류검출 회로나, 파워 MOSFET(Mo)의 드레인 소오스 전압을 검출하는 전압검출회로를 사용할 수도 있으며, 이 전류검출 회로나 전압검출 회로의 출력에 의해 게이트 차단회로를 제어하는 것도 가능하다.
제1도의 실시예에서는, 동작상태 검출회로인 온도검출회로의 출력은 래치회로에 공급되어, 이 래치회로의 출력에 의해 제어회로인 게이트 차단회로가 제어된다. 따라서, 칩 온도의 이상 상승에 있어서, 온도검출 회로가 온도 이상 상승을 검출하여, 래치회로가 래치되어, 차단회로의 보호동작이 개시된 후에는, 래치회로가 리셋될 때까지는 차단회로의 보호동작이 계속된다.
제1도의 실시예에서는, 래치회로는 외부게이트를 0볼트로 하여도 리셋되지 않는다. 즉, 거의 0볼트 혹은 약간의 마이너스 전압에서 그것 이상에서 어느정도의 플러스의 전압이 통상의 펄스 입력 전압이며, 파워 MOSFET(Mo)를 펄스구동하기 위해, 외부게이트에서 공급된다. 그러나, 이 통상의 입력전압의 범위에서는 래치회로가 리셋되는 일은 없다/ 래치회로를 리셋하기 위하여, 이 통상의 입력전압의 범위외의 리셋전압이 외부게이트에서 공급되어, 차단회로의 보호동작이 해제될 수가 있다.
또한, 온도검출회로와 래치회로는 외부게이트에서 공급되는 입력전압을 전원전압으로 하여 동작하므로,이들의 회로를 위한 특별한 전원은 필요없게 되어 있다,또, 온도검출회로의 온도검출 소자로서의 MOSFET(M1)의 게이트의 기준전압은, 정전압 회로에서 공급되고 있으며, 고정도(高精度)의 온도검출을 가능하게 하고 있다.
정전압 회로는, 정전압 소자로서의 다이오드 열(DO1,DO2.DO3,DO4)과, 이 정전압 소자의 임피던스보다, 큰 임피던스 소자인 저항(RO)으로 구성되어 있다. 또한, 정전압 회로로서는, 제너다이오드를 사용한다든지, 다이오드 접속된 MOSFET열을 사용한다든지, 벤드 갭 리퍼런스 제너레이터 등을 사용한 부귀환 정전압 회로를 사용할 수 있다.
은도검출 회로에서는 저항(R1)의 한단에는 정전압 회로에서 발생된 안정한 기준전압이 공급되며, 저항(R1)의 타단은 온도 의존 소자인 다이오드 열(D11,D12,D13,D14)이 접속되어 있다. 이 다이오드 열(D11,D12,D13,D14)은 저항(R1) 보다 큰 마이너스의 은도 의존성을 가지기 때문에 온도검출 소자로서의 MOSFET(M1)의 게이트의 분압전압은 온도상승과 함께 저하한다. 칩온도가 약 170℃ 이상으로 상승하면, 다이오드 열(D11,D12,D13,D14)의 전압은 MOSFET(M1)의 임계치 전압 이하로 저하하므로 MOSFET(M1)은 오프로 된다. 따라서. 외부게이트에 플러스의 입력전압이 공급되어 있는 경우에는. MOSFET(M1)의 드레인 전압은 하이레벨로 된다.
또 래치회로는, 셋트 입력소자로서의 MOSFET(M2)와, 게이트와 드레인이 크로스 커플 접속된 1쌍의 MOSFET(M3,M4)와, 부하소자(負荷素子)인 저항(R3,R4)으로 기본적으로 구성되어 있다. 부하저항(R4)은 부하저항(R3)보다 고저항이므로, 이 래치회로는 비대칭 플립플롭이다.
따라서, 칩 온도가 낮고. 셋트입력소자로서의 MOSFET(M2)가 오프인 경우에는, 래치회로의 비대칭성에 의해 MOSFET(M3)는 오프, MOSFET(M4)는 온이며, 래치회로의 출력인 MOSFET(M4)의 드레인은 로우레벨이다.
게이트 차단회로는, 제어소자인 MOSFET(M5)와, 임피던스 소자인 저항(Rg)에 의해 기본적으로 구성되어 있다.
따라서, 칩 온도가 낮은 경우에는 M1이 온, M2가 오프, M3가 오프, M4가 온, M5가 오프의 상태가 유지되므로, 출력파워 디바이스로서의 파워 MOSFET(Mo)는 외부게이트에 인가된 펄스입력신호에 의해 구동되어 외부드레인과 외부소오스에 흐르는 전류량이 변화한다.
칩 온도가 약 170℃ 이상으로 상승하면, M1이 오프, M2가 온으로 되며, 래치회로의 플립플롭에서는, M3가 온, M4가 오프의 상태로 셋트되므로, 게이트 차단회로에서는 M5가 온의 상태로 된다. 출력파워 디바이스로서의 파워 MOSFET(Mo)는 차단상태로 제어되며, 칩 온도는 저하한다.
래치회로와 게이트 차단회로에 의한 파워 MOSFET(Mo)의 보호동작이 개시된 후는, 예를들면 외부게이트의 전압이 0볼트(즉, 외부게이트의 전압=외부소오스의 전압) 혹은 약간의 마이너스 전압으로 되었다고 해도, 아래의 이유에 의해, 역류방지소자(D25)의 작용으로, 래치회로는 리셋되는 일은 없고, 래치회로와 게이트 차단회로에 의한 보호동작이 계속된다.
먼저, N채널 MOSFET(M1-M5)의 백게이트인 P형 베이스 영역과 N형 드레인 영역과의 사이에는 기생(寄生) PN 다이오드가 존재하며, 이들의 N채널 MOSFET(M1-M5)의 백 게이트와 소오스와는 공통접속되어 있다.
따라서, 외부게이트의 전압이 약간의 마이너스의 전압으로 되어도, 역류방지소자(D23,D24,D25,D26)에 의하여 MOSFET(M1-M5)의 기생 PN 다이오드를 개재하여 외부소오스에서 외부게이트로 전류가 흐르는 것이 방지된다. 이것에 의해, 무용한 소비전류를 저감할 수가 있다.
또한, 이 소비전류가 그 만큼 문제가 되지 않으면, 역류방지소자(D23,D24.D26)를 생략할 수도 있다.
또, 래치회로와 게이트 차단회로에 의한 파워 MOSFET(Mo)의 보호동작이 개시된 후는 N채널 MOSFET(M5)의 게이트 입력용량은 하이레벨로 충전되어 있다. 외부게이트의 전압이 0볼트 혹은 약간의 마이너스의 전압으로 된 경우에, 래치회로의 부하저항(R4)에 접속된 역류방지소자(D25)는, N채널 MOSFET(M5)의 게이트 입력용량이 방전되는 것을 방지한다. 이리하여, 래치회로는 리셋되는 일은 없고, 래치회로와 차단회로에 의한 보호동작이 계속된다.
한편, 외부게이트의 전압이 상당히 큰 마이너스의 전압으로 되면, 부하저항(R4)에 접속된 역류방지소자(D25)가 항복(降伏)을 일으켜, N채널 MOSFET(M5)의 게이트 입력용량이 방전되어, 그 결과, 래치회로는 리셋되어 래치회로와 게이트 차단회로에 의한 보호동작이 해제된다. 역류방지소자(D25)의 역방향 항복전압은 다른 역류방지소자(D23,D25,D26) 보다 낮은 값인것이 바람직하나 모든 다른 역류방지소자(D23,D24.D25,D26)의 역방향 항복전압이 서로 같아도 된다.
제2도는 본 발명의 실시예 2에 의한 파워 MOSFET의 내부회로를 나타낸 것이며, 제1도의 실시예 1과 동등의 소자에는 동일 부호를 붙였으며, 상위점에 대하여 아래에 상세히 설명한다.
래치회로의 역류방지소자(M25)와 부하저항(R4)과의 직열접속과 병열로 다이오드 열(D27,D28)이 접속되어 있다. 따라서 부하저항(R4)에 접속된 다이오드 열(D27,D28)이 순방향의 도통을 개시하는 것과 같이 마이너스의 전압이 외부게이트에 인가되면, 래치회로의 N채널 MOSFET(M5)의 게이트 입력용량이 방전되어, 래치회로는 방전되며, 래치회로는 리셋되어, 래치회로와 게이트 차단회로에 의한 보호동작이 해제된다.
또, 이 실시예에 있어서는, MOSFET(M5)의 드레인은 스태터스 단자로서 칩 외부에 도출되어 있다. 외부게이트에 플러스의 입력전압이 인가된 후, 보호동작이 개시된 후에는, N채널 MOSFET(M5)의 게이트 입력용량은 하이레벨로 충전되고, N채널 MOSFET(M5)는 온으로 되어 있다.
따라서 외부게이트 단자가 하이레벨일때 스태터스 단자가 로우레벨인 것은, 래치회로와 게이트 차단회로에 의한 보호동작이 계속중인 것을 의미하고 있다. 마이크로 프로세서등의 컨트롤러에 의해 이 스태터스 단자를 감시하여, 이 스태터스 단자의 로우레벨에 응답하여, 마이크로 프로세서는 경고정보를 출력하는 프로그램을 기동하여, 필요에 응하여 외부게이트에의 입력신호의 공급을 중지한다.
그 외의 동작은, 실시예 1과 같다.
제3도는 본 발명의 실시예 3에 의한 파워 MOSFET의 내부회로도를 나타낸 것이며, 실시예 1과의 상위점에 대하여 아래에 상세히 설명한다.
먼저 실시예 3에 있어서는, 고전압 검출과 이 검출결과에 의한 제어와의 기능을 가진 리셋회로가 부가되어 있으며, 통상의 입력전압의 범위보다, 상당히 높은 플러스의 전압이 외부게이트에 인가되면, 리셋회로의 정전압 소자인 다이오드(D20)가 도통을 개시하므로, 저항(R5)에 전압이 발생하여, 전압검출 소자로서의 MOSFET(M7)이 온으로 된다. 따라서 이 MOSFET(M7)에 의해, N채널 MOSFET(M5)의 게이트 입력용량이 방전되고. 래치회로는 리셋되며, 래치회로와 게이트 차단회로에 의한 보호동작이 해제된다.
또한, 0볼트 혹은 약간의 마이너스의 전압이 외부게이트에 공급되어도, 역류방지 소자(D25)에 의해 MOSFET(M5)의 게이트 입력용량의 방전이 방지되므로, 보호동작이 해제되는 일은 없다.
그 외의 동작은 실시예 1과 같다.
제4도는 본 발명의 실시예 4에 의한 파워 MOSFET의 내부회로도를 나타낸 것이다.
실시예 3과 같이, 제4도의 실시예에 있어서는, 리셋회로가 부가되어 있다. 그러나 이 리셋회로의 리셋입력은 외부게이트와 별도의 단자로 되어 있으며, 이 리셋입력에 플러스의 전압을 인가함으로써, 전압검출 소자로서의, MOSFET(M7)가 온으로 되며 N채널 MOSFET(M7)의 게이트 입력용량이 방전된다. 이리하여, 래치회로와 게이트 차단회로에 의한 보호동작이 해제된다.
이 제4도의 실시예에 있어서는, 제2도의 실시예와 같이 래치회로의 MOSFET(M5)의 드레인에는 스태터스 단자가 접속되어 있다.
그 외의 동작은, 먼저 실시예와 같다.
제5도는 본 발명의 실시예 5에 의한 파워 MOSFET의 내부회로를 나타낸 것이다.
제4도의 실시예와 같이, 제5도의 실시예에 있어서는, 리셋입력이 부가되어 있다. 그러나, 이 리셋입력은 리셋다이오드(D30)를 통하여 MOSFET(M5)의 게이트에 접속되어 있다. 따라서, 이 다이오드(D30)가 역방향 항복하는 것과 같이 마이너스의 전압을 리셋입력에 공급함으로써, MOSFET(M5)의 게이트 입력용량이 방전된다. 이리하여, 래치회로와 게이트 차단회로에 의한 보호동작이 해제된다.
그 외의 동작은, 먼저의 실시예와 같다.
제6도는 제2도 혹은 제5도의 실시예에 의한 스태터스 단자부착 파워 MOSFET의 칩(1)을 컨트롤러(2)에 의해 구동하는 실시예를 나타낸 것이다. 컨트롤로(2)는 중앙처리장치(CPU)(21)와, CPU(21)와 접속된 어드레스버스(AB)와 데이터버스(DB)와, CPU(21)의 데이터를 격납하는 랜덤 억세스 메모리(RAM)(21)와, CPU(21)를 위한 명령을 격납하는 리드 온리 메모리(ROM)(23)와, 주변유닛(24),(25),(26),(27)으로 구성된 원칩마이크로 컴퓨터이다.
파워-MOSFET(1)의 외부드레인은, 예를들면 모터의 액츄에이터코일과 같은 유동성 부하(6)를 구동한다.
CPU(21)는 ROM(23)에 격납된 명령에 따라 파워 MOSFET(1)을 구동하기 위한 데이터를 계산하여, 구동데이타는 주변유닛(24)에 전송된다. 주변유닛(24)은, 파워 MOSFET(1)의 구동에 필요한 구동신호를 파워-MOSFET(1)의 외부게이트에 공급한다. 이 구동신호는, 예를들면 PWM(펄스폭 변조)신호이다.
파워 MOSFET(1)의 스태터스 단자의 신호는, 주변유닛(25)에 공급된다. 따라서, 주변유닛(25)은 이 스태터스 단자를 감시하여, 외부게이트 단자가 하이레벨일 때, 이 스태터스 단자가 로우레벨이면, CPU(21)에 보호동작이 개시된 것을 보고한다.
제1도, 제3도 혹은 제5도의 실시예와 같이, 스태터스 단자를 가지지 않은 파워 MOSFET의 칩(1)이 사용되는 경우에는, 과열차단동작이 작용한 경우에 파워-MOSFET(1)의 외부게이트의 전류가 약 한자리 증가하는 특성을 이용하여, 외부게이트 단자에 흐르는 전류를 주변유닛(24)으로 감시함으로써 보호동작이 개시한 것을 검출할 수 있다. 또는, 열전쌍에 의해 칩 온도를 전기신호로 변환하여, 주변유닛(25)이 아날로그 전기신호를 디지털 신호로 A/D 변환하여, CPU(21)는 ROM(23)에 격납된 명령에 따라 주변유닛(25)으로 A/D 변한후의 칩 온도의 이상 상승후의 급격한 저하를 검출하므로써, 보호동작이 개시된 것을 검출할 수도 있다. 또, 마찬가지로 파워 MOSFET(1)의 외부게이트의 단자전압이 하이레벨이어도, 파워 MOSFET(1)의 드레인 전압이 하이 레벨이고, 더욱이 드레인 전류가 흐르지 않는 상태에 있는지 어떤지를 주변유닛(25)으로 감시함으로써, 보호동작이 개시된 것을 검출할 수도 있다.
과열보호동작이 개시되면 N채널 MOSFET(M5)는 온 상태로 되나. 이때 외부게이트에 PWM 신호가 계속 인가되어도 과열차단상태가 실수로 리셋되는 일은 없다.
제1도 또는 제2도의 칩(1)을 사용한 경우는, 컨트롤러(2)는 외부게이트의 구동 출력신호의 레벨을 통상의 신호레벨과 거의 같은 레벨로 유지하여, 제어 MOSFET(M5)가 오프하는 것 같은 상당(相當) 마이너스의 전압의 레벨로 되는 일은 없다.
제3도의 칩(1)을 사용한 경우는, 컨트롤러(7)는 외부게이트의 구동출력신호의 레벨을 통상의 신호레벨과 거의 같은 레벨로 유지하여, 제어 MOSFET(M5)가 오프하도록 하는 상당 마이너스의 전압의 레벨로 되는 일은 없다.
제4도의 칩(1)을 사용한 경우는, 컨트롤러(2)는 외부게이트의 구동출력신호의 레벨을 통상의 신호레벨과 거의 같은 레벨로 유지하고, 리셋입력을 저레벨로 유지하여, 다이오드(M25)가 역방향 항복한다든지 하여, 리셋 MOSFET(M7)가 온 한다든지 하여, 제어 MOSFET(M5)가 오프하는 일은 없다.
마찬가지로 제5도의 칩(1)을 사용한 경우는, 컨트롤러(2)는 외부게이트의 구동출력신호의 레벨을 통상의 신호레벨과 거의 같은 레벨로 유지하여, 리셋입력을 약 0볼트 레벨로 유지하고, 다이오드(D30)가 역방향 항복하여. 제어 MOSFET(M5)가 오프하는 일은 없다.
보호동작의 개시에 응답하여 CPU(21)는 ROM(23)에 격납된 경보정보출력 프로그램을 기동하고, 주변유닛(25)은 버저 혹은 발광 다이오드인 경보장치(4)를 구동한다. 또 필요에 응하여, CPU(21)는 ROM(23)에 격납된 구동중단 프로그램을 기동하며, 주변유닛(24)은 외부게이트에의 입력신호의 공급을 중지한다. 이것은 외부게이트의 무용한 구동을 중지하여 보호동작의 사이에 온으로 되어 있는 제어 MOSFET(M5)에 무용한 전류가 흐르는 것을 방지한다.
또한, 이 구동중단 프로그램은, 보호동작이 개시된 후에, 본질적인 이상 상태가 발생하고 있지 않는 경우(단순히 잡음에 의해 잘돗하여 보호동작이 작용한 경우)인지 어떤지의 확인을 위해, 규정의 기간에 규정의 회수만 칩(1)의 재기동을 자동적으로 하여. 이 규정회수의 재기동의 후에도 보호회로가 작동하는 경우에는 파워 MOSFET(1)가 온 하는 듀티를 서서히 내려, 부하가 돌연동작을 정지하는 것을 방지하도록 제어하는 것도 가능하다.
이와같이 칩(1)의 내부의 보호회로의 보호동작이 개시되어, 계속되고 있는 사이에 유저는 출력되어 있는 경보정보에 신경을 쓴다. 유저는 칩(1)의 부하(3)나 전원전압(VDD)이나 그 외의 상태를 체크하여, 좋지 못한 상태를 개선하여, 칩(1)의 동작환경을 안전한 상태로 회복할 수가 있다. 그후, 유저는 칩(1)의 동작을 재개하기 위하여, 입력장치(5)에서 재개 커맨드를 입력하면, 주변유닛(27)에서 CPU(21)에 동작 재개의 인터럽트가 걸린다. 그러면, CPU(21)는 ROM(23)에 격납된 동작재개 프로그램을 기동하여, 주변유닛(24)은 칩(1)에 해제신호등을 공급한다. 이 해제신호의 공급방법은 아래와 같다.
먼저 제1도는 제2도의 칩(1)을 사용한 경우는, 주변유닛(24)은 외부게이트의 구동출력신호의 레벨을 상당 마이너스의 전압인 해제신호의 전압으로하여, 제어 MOSFET(M5)를 오프로 하여, 보호동작을 해제한 후, 외부게이트의 구동출력신호의 레벨을 통상의 신호레벨로 복귀한 CPO이다.
제3도의 칩(1)을 사용한 경우는, 주변유닛(24)은 외부게이트의 구동출력신호의 레벨을 플러스의 고전압인 해제신호의 전압으로 하여, 제어 MOSFET(M5)를 오프로 하여, 보호동작을 해제한 후, 외부게이트의 구동출력신호의 레벨을 통상의 신호 레벨로 복귀한다.
제4도의 칩(1)을 사용한 경우에는, 주변유닛(24)은 리셋단자에 정전압인 해제신호의 전압으로 하고, 제어 MOSFET(M5)를 오프로 하여, 보호동작을 해제한 후, 외부게이트의 구동출력신호의 레벨을 통상의 신호레벨로 복귀한다.
마찬가지로 제5도의 칩(1)을 사용한 경우는, 주변유닛(24)은 리셋단자에 마이너스 전압인 해제신호의 전압으로 하고 제어 MOSFET(M5)를 오프로 하여 보호동작을 해제한 후, 외부게이트의 구동출력신호의 레벨을 통상의 신호레벨로 복귀한다.
이상 본 발명의 각 실시예를 상세히 설명하였으나, 본 발명은 상시 실시예에 한정되는 것은 아니고 그 기술사상의 범위내에서 여러가지의 변형이 가능하다.
예를들면, 제1도, 제3도 및 제5도의 실시예에 있어서도, 스태터스 단자를 부가하여도 된다.
또, 제1도 내지 제5도의 실시예에 있어서, 외부게이트 에서의 잡음에 의한 래치회로의 오동작을 방지하기 위하여, 정전압회로 혹은 온도검출회로의 적절한 회로 노드에 잡음 바이패스용 커패시터를 접속하는 것이 바람직하다.
또한, 이 잡음 바이패스용 커패시터는, 다결정 실리콘 게이트와 게이트 산화막과 파워 MOSFET용에 헝성된 P형 웰 불순물 충으로 구성되는 MIS형 커패시터를 사용함으로써, 프로세스공정의 증가없이 형성할 수 있다.
이 잡음 바이패스용의 MIS형 커패시터의 P형 웰 불순물층으로서, 보호회로의 MOSFET용에 형성된 P형 웰 불순물층 보다 표면농도를 높게 설정한 파워 MOSFET용으로 형성한 P형 웰 불순물층을 사용한 경우에는 커패시터에 전압이 인가된 경우의 P웰 영역에서의 채널 반전방지가 되고, 또, 커패시터의 기생 저항증가를 억제할 수 있다고 하는 효과가 있다.
또, 제1도 내지 제5도의 실시예의 칩 상에 다른 신호처리용의 MOS 디지탈 논리회로 혹은 증폭용 아날로그 회로를 집적화 하는 것도 가능하다.
또, 제6도의 실시예에 있어서. 부하(3)를 파워 MOSFET(1)의 외부 소오스에 접속하여, 외부드레인을 직접 전원전압(VDD)에 접속한 소오스플로워 구동회로를 구성하는 것도 가능하다.
또한, 본 발명의 실시예는 N채널 파워 MOSFET에 관하여 설명을 하였지만, 물론, P채널 MOSFET에 관하여도 보호회로에 P채널 MOSFET를 사용하므로써, 본 발명과 같은 기능을 가지는 반도체 장치를 구성할 수 있다.
본 발명에 의하면 통상의 입력신호로는 보호동작이 해제되는 일이 없는 반도체 장치를 제공할 수가 있다.

Claims (41)

  1. 파워-MOSFET과, 상기 파워-MOSFET의 동작상태에 관련된 전기신호를 검출하는 동작상태 검출회로와, 상기 동작상태 검출회로의 상기 검출동작에 응답하여 파워 파워-MOSFET의 파괴를 방지하기 위하여 동작상태 검출회로부터의 출력신호를 래치하는 래치회로와, 상기 개치회로의 상기 출력신호에 응답하여 상기 파워-MOSFET의 게이트 전극 및 소스 전극간에 도통 경로를 생성하게 하고, 이것으로 인하여 상기 파워-MOSFET이 비도통 상태로 들어가게 하는 제어소자와, 상기 파워-MOSFET의 게이트 전극에 구동신호를 공급하는 외부 게이트 단자를 구비하며, 상기 외부 게이트 단자에 공급되는 상기 구동신호의 전압은 상기 동작상태 검출회로와 상기 래치회로용 전원전압으로서도 이용되고, 상기 래치회로의 상기 출력신호를 상기 제어소자의 제어입력의 입력용량을 충전시키며, 역류방지 다이오드가 상기 제어소자의 상기 제어입력 및 상기 외부 게이트 단자간에 접속되어, 상기 외부 게이트 단자에 공급된 상기 구동신호의 상기 전압인 0볼트인 경우에 상기 제어소자의 상기 제어입력의 상기 입력용량의 방전을 방지하며, 상기 구동신호의 신호레벨은 소정의 범위에 설정되며, 구동신호의 상기 소정 범위 바깥의 신호레벨을 가지는 해제신호의 상기 외부 게이트 단자로의 인가에 응답하여 상기 제어소자가 상기 파워-MOSFET의 상기 게이트 전극 및 상기 소스 전극간의 상기 경로를 비도통 상태로 되게 하고, 이것으로 인하여 상기 파워-MOSFET이 도통 상태로 들어가게 하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 파워-MOSFET는 N채널 MOSFET이며, 상기 제어소자는 N채널 제어 MOSFET이며, 상기 래치회로는 드레인 전극과 게이트 전극이 크로스 커플 접속된 제1 및 제2 N채널 구동MOSFET과, 서로 다른 부하저항값을 가지는 제1 및 제2 부하소자를 포함하는 비대칭 플립플롭과, 상기 동작상태 검출회로의 검출출력에 의하여 구동되는 게이트 전극과, 상기 제1부하소자, 상기 제1 N채널 구동 MOSFET의 드레인 전극 및 상기 제2 N채널 구동 MOSFET이 서로 접속되어 있는 제1노드에 접속된 드레인 전극을 가지는 셋 입력 N채널 MOSFET을 가지고, 상기 제2부하소자, 상기 제2 N채널 구동 MOSFET의 드레인 전극 및 상기 비대칭 플립플롭의 상기 제1 N채널 구동 MOSFET의 게이트 전극이 서로 접속되어 있는 제2 노드가 상기 N채널 제어 MOSFET의 게이트 전극과 접속되며, 상기 구동신호가 상기 외부 게이트 단자에 인가되어, 상기 셋 입력 N채널 MOSFET이 상기 동작상태 검출회로의 출력에 의하여 비도통 상태로 될때, 상기 제2노드의 전압은 상기 제1노드의 전압보다 낮으며, 그 결과 상기 N채널 제어 MOSFET이 비도통 상태로 되는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서, 상기 동작상태 검출회로의 상기 검출 동작은 상기 셋 입력 N채널 MOSFET을 도통 상태로 하여, 그 결과 상기 래치회로가 상기 출력신호를 래치하여 상기 파워-MOSFET의 보호동작이 개시되며, 상기 제2부하소자에 상기 제1역류방지 다이오드가 직렬로 접속되며, 상기 소정의 범위 바깥의 상기 신호레벨을 가지는 상기 해제신호의 상기 외부 게이트 단자로의, 상기 인가에 응답하여 전류가 상기 제1역류방지 다이오드에 흘러, 그 결과 상기 N채널 제어 MOSFET이 비도통 상태로 되어, 상기 파워-MOSFET의 보호동작이 해제되는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서, 상기 외부 게이트 단자의 상기 구동전압이 공급되는 정전압회로를 더 구비하며, 상기 동작상태 검출회로는 상기 반도체 장치의 칩의 온도를 검출하는 온도검출회로를 구비하며, 상기 온도검출회로는 상기 정전압 회로에서 발생되는 기준전압에서 유도된 전압에 의하여 바이어스되는 게이트 전극을 가진 온도검출용 N채널 MOSFET을 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서, 상기 정전압회로의 상기 기준전압은 온도의존성을 가지는 분압회로를 통하여 상기 온도검출용 N채널 MOSFET의 상기 게이트 전극에 공급되는 것을 특징으로 하는 반도체 장치.
  6. 제2항에 있어서, 상기 N채널 제어 MOSFET의 드레인 전극은 스태터스 단자로서 상기 장치의 외부로 도출되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제3항에 있어서, 상기 N채널 제어 MOSFET의 드레인 전극은 스태터스 단자로서 상기 장치의 외부로 도출되어 있는 것을 특징으로 하는 반도체 장치.
  8. 제4항에 있어서, 상기 N채널 제어 MOSFET의 드레인 전극은 스태터스 단자로서 상기 장치의 외부로 도출되어 있는 것을 특징으로 하는 반도체 장치.
  9. 제5항에 있어서, 상기 N채널 제어 MOSFET의 드레인 전극은 스태터스 단자로서 상기 장치의 외부로 도출되어 있는 것을 특징으로 하는 반도체 장치.
  10. 제3항에 있어서, 직렬로 연결된 복수 다이오드가 상기 제1역류방지 다이오드의 정류방향의 역방향으로 상기 제2부하소자와 상기 제1역류방지 다이오드의 직렬접속과 병렬로 접속되며, 해제신호의 상기 외부 게이트 단자로의 인가에 응답하여 전류가 상기 복수 다이오드의 상기 직렬접속에 흘러, 그 결과 상기 N채널 제어 MOSFET이 비도통 상태로 되어, 상기 파워-MOSFET의 보호동작이 해제되는 것을 특징으로 하는 반도체 장치.
  11. 제10항에 있어서, 상기 외부 게이트 단자의 상기 구동전압이 공급되는 정전압 회로를 더 구비하며, 상기 동작상태 검출회로는 상기 반도체 장치의 칩의 온도를 검출하는 온도검출회로를 구비하며, 상기 온도검출회로는 상기 정전압 회로에서 발생되는 기준전압에서 유도된 전압에 의하여 바이어스되는 게이트 전극을 가진 온도검출용 N채널 MOSFET을 포함하는 것을 특징으로 하는 반도체 장치.
  12. 제11항에 있어서, 상기 정전압회로의 상기 기준전압은 온도의존성을 가지는 분압회로를 통하여 상기 온도검출용 N채널 MOSFET의 상기 게이트 전극에 공급되는 것을 특징으로 하는 반도체 장치.
  13. 제10항에 있어서, 상기 N채널 제어 MOSFET의 드레인 전극은 스태터스 단자로서 상기 장치의 외부로 도출되어 있는 것을 특징으로 하는 반도체 장치.
  14. 제11항에 있어서, 상기 N채널 제어 MOSFET의 드레인 전극은 스태터스 단자로서 상기 장치의 외부로 도출되어 있는 것을 특징으로 하는 반도체 장치.
  15. 제12항에 있어서, 상기 N채널 제어 MOSFET의 드레인 전극은 스태터스 단자로서 상기 장치의 외부로 도출되어 있는 것을 특징으로 하는 반도체 장치.
  16. 제2항에 있어서, 상기 외부 게이트 단자에 인가되는 고전압을 검출하는 고전압 검출회로를 더 구비하고, 상기 동작상태 검출회로의 상기 검출동작이 상기 셋 입력 N채널 MOSFET을 도통 상태로 함으로써, 그 결과 상기 래치회로가 상기 출력신호를 래치하여 상기 파워-MOSFET의 보호동작이 개시되며, 상기 제2부하소자에 상기 제1역류방지 다이오드가 직렬로 접속되며, 상기 소정의 범위 바깥의 상기 신호레벨을 가지며, 상기 외부 게이트 단자에 인가되는 상기 고전압이 해제신호로서 사용되며, 상기 고전압이 상기 외부 게이트 단자에 인가된 경우에, 상기 고전압 검출회로의 검출결과는 상기 N채널 제어 MOSFET을 비도통 상태로 되게 하여, 그 결과 상기 파워-MOSFET의 보호동작이 해제되는 것을 특징으로 하는 반도체 장치.
  17. 제16항에 있어서, 상기 외부 게이트 단자의 상기 구동전압이 공급되는 정전압 회로를 더 구비하며, 상기 동작상태 검출회로는 상기 반도체 장치의 칩의 온도를 검출하는 온도검출회로를 구비하며, 상기 온도검출회로는 상기 정전압 회로에서 발생되는 기준전압에서 유도된 전압에 의하여 바이어스되는 게이트 전극을 가지는 온도검출용 N채널 MOSFET을 포함하는 것을 특징으로 하는 반도체 장치.
  18. 제17항에 있어서, 상기 정전압회로의 상기 기준전압은 온도의존성을 가지는 분압회로를 통하여 상기 온도검출용 N채널 MOSFET의 상기 게이트 전극에 공급되는 것을 특징으로 하는 반도체 장치.
  19. 제16항에 있어서, 상기 N채널 제어 MOSFET의 드레인 전극은 스태터스 단자로서 상기 장치의 외부로 도출되어 있는 것을 특징으로 하는 반도체 장치.
  20. 제17항에 있어서, 상기 N채널 제어 MOSFET의 드레인 전극은 스태터스 단자로서 상기 장치의 외부로 도출되어 있는 것을 특징으로 하는 반도체 장치.
  21. 제18항에 있어서, 상기 N채널 제어 MOSFET의 드레인 전극은 스태터스 단자로서 상기 장치의 외부로 도출되어 있는 것을 특징으로 하는 반도체 장치.
  22. 파워-MOSFET과 상기 파워-MOSFET의 동작상태에 관련된 전기신호를 검출하는 동작상태 검출회로와, 상기 동작상태 검출회로의 상기 검출동작에 응답하여 상기 파워-MOSFET의 파괴를 방지하기 위하여 동작상태 검출회로부터의 출력신호를 래치하는 래치회로와, 상기 래치회로의 상기 출력신호에 응답하여 상기 파워-MOSFET의 게이트 전극 및 소스 전극간에 도통 경로를 생성하게 하고, 이것으로 인하여 상기 파워-MOSFET이 비도통 상태로 들어가게 하는 제어소자와, 상기 파워-MOSFET의 게이트 전극에 구동신호를 공급하는 외부 게이트 단자와, 외부 리셋 단자와, 상기 외부 리셋 단자에 접속된 신호검출회로를 구비하며, 상기 외부 게이트 단자에 공급되는 상기 구동신호의 전압은 상기 동작상태 검출회로와 상기 래치회로용 전원전압으로서도 이용되고, 상기 래치회로의 상기 출력신호는 상기 제어소자의 제어입력의 입력용량을 충전시키며, 역류방지 다이오드가 상기 제어소자의 상기 제어입력 및 상기 외부 게이트 단자간에 접속되어, 상기 외부 게이트 단자에 공급된 상기 구동신호의 상기 전압이 0볼트인 경우에 상기 제어소자의 상기 제어입력의 상기 입력용량의 방전을 방지하며, 상기 외부 리셋 단자로의 해제신호의 인가에 응답하여 상기 파워-MOSFET의 상기 게이트트 전극 및 상기 소스 전극간의 상기 통로가 비도통 상태로 되어, 그 결과 상기 파워-MOSFET이 도통 상태로 들어가게 되도록 상기 신호검출회로의 검출출력이 상기 제어소자를 제어하는 것을 특징으로 하는 반도체 장치.
  23. 제22항에 있어서, 상기 파워-MOSFET는 N채널 MOSFET이며, 상기 제어소자는 N채널 MOSFET이며, 상기 래치회로는 드레인 전극과 게이트 전극이 크로스 커플 접속된 제1 및 제2 N채널 구동 MOSFET과, 서로 다른 부하저항값을 가지는 제1 및 제2부하소자를 포함하는 비대칭 플립플롭과, 상기 동작상태 검출회로의 검출출력에 의하여 구동되는 게이트 전극과, 상기 제1부하소자. 상기 제1 N채널 구동 MOSFET의 드레인 전극 및 상기 제2 N채널 구동 MOSFET가 서로 접속되어 있는 제1노드에 접속된 드레인 전극을 가지는 셋 입력 N채널 MOSFET을 가지고, 상기 제2부하소자, 상기 제2 N채널 구동 MOSFET의 드레인 전극, 및 상기 비대칭 플릴플롭의 상기 제1 N채널 구동 MOSFET의 게이트 전극이 서로 접속되어 있는 제2노드가 상기 N채널 제어 MOSFET의 게이트 전극과 접속되며, 상기 구동신호가 상기 외부 게이트 단자에 인가되어, 상기 셋 입력 N채널 MOSFET이 상기 동작상태 검출회로의 출력에 의하여 비도통 상태로 될 때, 상기 제2노드의 전압은 상기 제1노드의 전압보다 낮으며, 그 결과 상기 N채널 제어 MOSFET이 비도통 상태로 되는 것을 특징으로 하는 반도체 장치.
  24. 제23항에 있어서, 상기 동작상태 검출회로의 상기 검출 동작은 상기 셋 입력 7채널 MOSFET을 도통 상태로 하여, 그 결과 상기 래치회로가 상기 출력신호를 래치하여 상기 파워-MOSFET의 보호동작이 개시되며, 상기 제2부하소자에 상기 제1역류방지 다이오드가 직렬로 접속되며, 상기 외부 리셋 단자에의 상기 해제신호의 상기 인가에 응답하여, 상기 신호검출회로의 상기 검출출력은 상기 N채널 제어 MOSFET을 비도통 상태로 되게 하여, 그 결과 상기 파워-MOSFET의 보호동작이 해제되는 것을 특징으로 하는 반도체 장치.
  25. 제24항에 있어서, 상기 외부 게이트 단자의 상기 구동전압이 공급되는 정전압 회로를 더 구비하며, 상기 동작상태 검출회로는 상기 반도체 장치의 칩의 온도를 검출하는 온도검출회로를 구비하며, 상기 온도검출회로는 상기 정전압 회로에서 발생되는 기준전압에서 유도된 전압에 의하여 바이어스되는 게이트 전극을 가진 온도검출용 N채널 MOSFET을 포함하는 것을 특징으로 하는 반도체 장치.
  26. 상기 정전압회로의 상기 기준전압은 온도의존성을 가지는 분압회로를 통하여 상기 온도검출용 N채널 MOSFET의 상기 게이트 전극에 공급되는 것을 특징으로 하는 반도체 장치.
  27. 제23항에 있어서, 상기 N채널 제어 MOSFET의 드레인 전극은 스태터스 단자로서 상기 장치의 외부로 도출되어 있는 것을 특징으로 하는 반도체 장치.
  28. 제24항에 있어서, 상기 N채널 제어 MOSFET의 드레인 전극은 스태터스 단자로서 상기 장치의 외부로 도출되어 있는 것을 특징으로 하는 반도체 장치.
  29. 제25항에 있어서, 상기 N채널 제어 MOSFET의 드레인 전극은 스태터스 단자로서 상기 장치의 외부로 도출되어 있는 것을 특징으로 하는 반도체 장치.
  30. 제26항에 있어서, 상기 N채널 제어 MOSFET의 드레인 전극은 스태터스 단자로서 상기 장치의 외부로 도출되어 있는 것을 특징으로 하는 반도체 장치.
  31. 파워-MOSFET과 상기 파워-MOSFET의 동작상태에 관련된 전기신호를 검출하는 동작상태 검출회로와, 상기 동작상태 검출회로의 상기 검출동작에 응답하여 상기 파워-MOSFET의 파괴를 방지하기 위하여 동작상태 검출회로의 출력신호를 래치하는 래치회로와, 상기 래치회로의 상기 출력신호에 응답하여 상기 파워-MOSFET의 게이트 전극 및 소스 전극간에 도통 경로를 생성하게 하고, 이것으로 인하여 상기 파워-MOSFET이 비도통 상태로 들어가게 하는 제어소자와, 상기 파워-MOSFET의 게이트 전극에 구동신호를 공급하는 외부 게이트 단자와, 외부 리셋 단자와, 상기 외부 리셋 단자에 접속된 리셋 다이오드를 구비하며, 상기 외부 게이트 단자에 공급되는 상기 구동신호의 전압은 상기 동작상태 검출회로와 상기 래치회로용 전원전압으로서도 이용되고, 상기 래치회로의 상기 출력신호는 상기 제어소자의 제어입력의 입력용량을 충전시키며, 역류방지 다이오드가 상기 제어소자의 상기 제어입력 및 상기 외부 게이트 단자간에 접속되어 상기 외부 게이트 단자에 공급된 상기 구동신호의 상기 전압이 0볼트인 경우에 상기 제어소자의 상기 제어입력의 상기 입력용량의 방전을 방지하며, 상기 외부 리셋 단자에 해제 신호를 인가함으로써 상기 외부 리셋 단자에 접속된 상기 리셋 다이오드가 역방향 항복(breakdown)을 하여, 상기 파워-MOSFET의 상기 게이트 전극 및 상기 소스 전극간 상기 통로를 비도통 상태로 되게 하여, 그 결과 상기 파워-MOSFET을 도통 상태로 들어가게 되도록 상기 리셋 다이오드의 상기 역방향 항복에 의한 전류가 상기 제어소자를 제어하는 것을 특징으로 하는 반도체 장치.
  32. 제31항에 있어서, 상기 파워-MOSFET는 N채널 MOSFET이며, 상기 제어소자는 N채널 제어 MOSFET이며, 상기 래치회로는 드레인 전극과 게이트 전극이 크로스 커플 접속된 제1 및 제2 N채널 구동 MOSFET과, 서로 다른 부하저항값을 가지는 제1 및 제2부하소자를 포함하는 비대칭 플립플롭과, 상기 동작상태 검출회로의 검출출력에 의하여 구동되는 게이트 전극과 상기 제1부하소자, 상기 제1 N채널 구동 MOSFET의 드레인 전극, 및 상기 제2 N채널 구동 MOSFET이 서로 접속되어 있는 제1노드에 접속된 드레인 전극을 가지는 셋 입력 N채널 MOSFET을 가지고, 상기 제2부하소자, 상기 제2 N채널 구동 MOSFET의 드레인 전극, 및 상기 비대칭 플립플롭의 상기 제1 N채널 구동 MOSFET의 게이트 전극이 서로 접속되어 있는 제2노드가 상기 N채널 제어 MOSFET의 게이트 전극과 접속되며, 상기 구동신호가 상기 외부 게이트 단자에 인가되어, 상기 셋 입력 N채널 MOSFET이 상기 동작상태 검출회로의 출력에 의하여 비도통 상태로 될 때, 상기 제2노드의 전압은 상기 제1노드의 전압보다 낮으며, 그 결과 상기 N채널 제어 MOSFET이 비도통 상태로 되는 것을 특징으로 하는 반도체 장치.
  33. 제32항에 있어서, 상기 동작상태 검출회로의 상기 검출 동작은 상기 셋 입력 N채널 MOSFET을 도통 상태로 하여 그 결과 상기 래치회로가 상기 출력신호를 래치하여 상기 파워-MOSFET의 보호동작이 개시되며, 상기 제2부하소자에 상기 제1역류방지 다이오드가 직렬로 접속되며, 상기 외부 리셋 단자에의 상기 해제신호의 상기 인가에 응답하여 흐르는 상기 역방향 항복 전류가 상기 N채널 제어 MOSFET을 비도통 상태로 제어시켜 그 결과 상기 파워-MOSFET의 보호동작이 해제되는 것을 특징으로 하는 반도체 장치.
  34. 제33항에 있어서, 상기 외부 게이트 단자의 상기 구동전압이 공급되는 정전압 회로를 더 구비하며, 상기 동작상태 검출회로는 상기 반도체 장치의 칩의 온도를 검출하는 온도검출회로를 구비하며, 상기 온도검출회로는 상기 정전압 회로에서 발생되는 기준전압에서 유도된 전압에 의하여 바이어스되는 게이트 전극을 가진 온도검출용 N채널 MOSFET을 포함하는 것을 특징으로 하는 반도체 장치.
  35. 제34항에 있어서, 상기 정전압회로의 상기 기준전압은 온도의존성을 가지는 분압회로를 통하여 상기 온도검출용 N채널 MOSFET의 상기 게이트 전극에 공급되는 것을 특징으로 하는 반도체 장치.
  36. 제32항에 있어서, 상기 N채널 제어 MOSFET의 드레인 전극은 스태터스 단자로서 상기 장치의 외부로 도출되어 있는 것을 특징으로 하는 반도체 장치.
  37. 제33항에 있어서, 상기 N채널 제어 MOSFET의 드레인 전극은 스태터스 단자로서 상기 장치의 외부로 도출되어 있는 것을 특징으로 하는 반도체 장치.
  38. 제34항에 있어서, 상기 N채널 제어 MOSFET의 드레인 전극은 스태터스 단자로서 상기 장치의 외부로 도출되어 있는 것을 특징으로 하는 반도체 장치.
  39. 제35항에 있어서, 상기 N채널 제어 MOSFET의 드레인 전극은 스태터스 단자로서 상기 장치의 외부로 도출되어 있는 것을 특징으로 하는 반도체 장치.
  40. 파워 출력 장치와, 상기 파워 출력 장치의 동작 상태에 관련된 전기 신호의 검출동작을 실행하여 출력신호를 생성하며, 상기 검출동작에 응답하여 출력신호를 래치하여 상기 파워 출력 장치의 파괴를 막아주는 동작 상태 검출 회로와, 상기 동작상태 검출 및 래치회로의 상기 출력신호에 응답하여 상기 파워 출력 장치의 게이트 전극 및 소스 전극간의 도통 경로를 생성하는 제어 MOSFET과, 상기 파워 출력 장치의 상기 게이트 전극에 구동신호를 공급하는 외부 게이트 단자를 구비하며, 상기 외부 게이트 단자에 공급된 상기 구동신호의 전압은 또한 상기 동작 상태 검출 및 래치회로용 전원 전압으로서도 사용되며, 상기 동작상태 검출 및 래치회로는 드레인 전극이 부하소자를 경유하여 상기 외부 게이트 단자와 접속되어 있는 출력 MOSFET을 가지는 출력 스테이지를 포함하며, 상기 동작상태 검출 및 래치회로의 상기 출력신호는 상기 동작상태 검출 및 래치회로의 상기 출력 스테이지의 상기 출력 MOSFET의 상기 드레인 전극으로부터 생성되며, 상기 동작상태 검출 및 래치회로의 상기 출력신호는 상기 제어 MOSFET의 게이트 입력용량을 충전하며, 역류방지 다이오드가 상기 제어 MOSFET의 상기 게이트 전극 및 상기 외부 게이트 단자간에 접속되어, 상기 외부 게이트 단자에 공급된 상기 구동신호의 상기 전압이 0볼트인 경우에 상기 제어 MOSFET의 상기 게이트 입력용량의 방전을 방지하는 것을 특징으로 하는 반도체 장치.
  41. 제40항에 있어서, 상기 파워 출력 장치는 N채널 MOSFET이며, 상기 제어 MOSFET은 N채널 MOSFET인 것을 특징으로 하는 반도체 장치.
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