JP6064821B2 - 電圧出力用回路、電子機器、移動体、電圧出力用回路の製造方法及び電子機器の製造方法 - Google Patents

電圧出力用回路、電子機器、移動体、電圧出力用回路の製造方法及び電子機器の製造方法 Download PDF

Info

Publication number
JP6064821B2
JP6064821B2 JP2013153578A JP2013153578A JP6064821B2 JP 6064821 B2 JP6064821 B2 JP 6064821B2 JP 2013153578 A JP2013153578 A JP 2013153578A JP 2013153578 A JP2013153578 A JP 2013153578A JP 6064821 B2 JP6064821 B2 JP 6064821B2
Authority
JP
Japan
Prior art keywords
power supply
voltage
terminal
supply terminal
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2013153578A
Other languages
English (en)
Other versions
JP2015027128A (ja
Inventor
洋 木屋
洋 木屋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2013153578A priority Critical patent/JP6064821B2/ja
Priority to CN201410353988.XA priority patent/CN104348249B/zh
Priority to US14/338,445 priority patent/US9762062B2/en
Publication of JP2015027128A publication Critical patent/JP2015027128A/ja
Application granted granted Critical
Publication of JP6064821B2 publication Critical patent/JP6064821B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02J—CIRCUIT ARRANGEMENTS OR SYSTEMS FOR SUPPLYING OR DISTRIBUTING ELECTRIC POWER; SYSTEMS FOR STORING ELECTRIC ENERGY
    • H02J3/00—Circuit arrangements for ac mains or ac distribution networks
    • H02J3/28—Arrangements for balancing of the load in a network by storage of energy
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/263—Arrangements for using multiple switchable power supplies, e.g. battery and AC
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02J—CIRCUIT ARRANGEMENTS OR SYSTEMS FOR SUPPLYING OR DISTRIBUTING ELECTRIC POWER; SYSTEMS FOR STORING ELECTRIC ENERGY
    • H02J9/00—Circuit arrangements for emergency or stand-by power supply, e.g. for emergency lighting
    • H02J9/04—Circuit arrangements for emergency or stand-by power supply, e.g. for emergency lighting in which the distribution system is disconnected from the normal source and connected to a standby source
    • H02J9/06—Circuit arrangements for emergency or stand-by power supply, e.g. for emergency lighting in which the distribution system is disconnected from the normal source and connected to a standby source with automatic change-over, e.g. UPS systems
    • H02J9/061—Circuit arrangements for emergency or stand-by power supply, e.g. for emergency lighting in which the distribution system is disconnected from the normal source and connected to a standby source with automatic change-over, e.g. UPS systems for DC powered loads
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49105—Switch making

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Business, Economics & Management (AREA)
  • Emergency Management (AREA)
  • Quality & Reliability (AREA)
  • Charge And Discharge Circuits For Batteries Or The Like (AREA)
  • Stand-By Power Supply Arrangements (AREA)
  • Electronic Switches (AREA)

Description

本発明は、電圧出力用回路、電子機器、移動体、電圧出力用回路の製造方法及び電子機器の製造方法に関する。
リアルタイムクロック（ＲＴＣ：Real Time Clock）回路は計時機能を備えた回路であり、パーソナルコンピューター等、多種多様な電子機器に組み込まれている。一般に、ＲＴＣ回路は、電子機器のメイン電源が切られている時や瞬停により一時的にメイン電源が供給されない時にも計時を継続することが要求されるため、電子機器には、メイン電源が遮断されたことを検出してＲＴＣ回路の電源をバックアップ電源に切り替える回路が設けられる。例えば、特許文献１では、メイン電源の電圧が切換電圧以上の場合には、メイン電源によりバックアップ電源を充電すると共にＲＴＣ回路に電力を供給し、メイン電源の電圧が切換電圧未満まで低下した場合には、メイン電源とＲＴＣ回路との接続を遮断し、ＲＴＣ回路への電力供給をバックアップ電源から行うようにする電源切換回路が提案されている。
特開２００９−１３１１２９号公報
しかしながら、特許文献１に記載の電源供給回路では、例えば、電子機器の組み立てにおいて、バックアップ電源を組み込んだ後にメイン電源を組み込んだ場合、バックアップ電源を組み込んでからメイン電源が立ち上がるまでの間、バックアップ電源からＲＴＣ回路への電力の供給が不要であるにもかかわらず、供給されてしまう。従って、バックアップ電源の蓄積されている電力を大きく消耗させてしまう問題があった。特に、バックアップ電源が一次電池である場合には、電子機器の組み立て後に充電ができないため、問題が大きい。
本発明は、以上のような問題点に鑑みてなされたものであり、本発明のいくつかの態様によれば、第１電源（例えばメイン電源）よりも先に第２電源（例えばバックアップ電源）が接続されても第２電源の不要な電力の消耗を抑えることが可能な電圧出力用回路、電子機器、移動体、電圧出力用回路の製造方法及び電子機器の製造方法を提供することができる。
本発明は前述の課題の少なくとも一部を解決するためになされたものであり、以下の態様または適用例として実現することが可能である。
［適用例１］
本適用例に係る電圧出力用回路は、第１電源端子と、第２電源端子と、出力端子と、前記第２電源端子から前記出力端子への電圧の供給路にあり、開状態の時に前記第２電源端子から前記出力端子への電圧の供給を遮断する第１スイッチ手段と、前記第２電源端子の電圧に基づき、前記第１スイッチ手段を前記開状態に固定する第１制御手段と、前記第１電源端子の電圧に基づき、前記第１スイッチ手段の前記開状態の固定を解除する第２制御
手段と、を備えている。
本適用例に係る電圧出力用回路によれば、第２電源端子の電圧に基づいて第１スイッチ手段が開状態に固定されることにより、第１電源端子の電圧に関係なく、第２電源端子から出力端子への電圧の供給が遮断されるので、第１電源端子に第１電源が接続されるよりも前に第２電源端子に第２電源が接続されても、第２電源の不要な電力の消耗を抑えることができる。
また、本適用例に係る電圧出力用回路によれば、第１電源端子の電圧に基づいて第１スイッチ手段の開状態の固定が解除されるので、第１電源端子に第１電源が接続された後は、第１スイッチ手段を開状態から閉状態に、あるいは、閉状態から開状態からに移行させることができる。
［適用例２］
上記適用例に係る電圧出力用回路において、前記第１制御手段は、前記第２電源端子からの電圧の印加によりリセット信号を出力するパワーオンリセット回路を備え、前記リセット信号によって前記第１スイッチ手段を前記開状態に固定するようにしてもよい。
本適用例に係る電圧出力用回路によれば、第２電源端子に第２電源が接続されるとリセット信号が発生して第１スイッチ手段が開状態に固定されるので、第１電源端子に第１電源が接続されていない場合の第２電源の不要な電力の消耗を抑えることができる。
［適用例３］
上記適用例に係る電圧出力用回路において、前記第１スイッチ手段は、スイッチ素子を備えており、前記第１制御手段は、前記リセット信号によって前記スイッチ素子の制御端子に固定電位を印加し、前記第１スイッチ手段を前記開状態に固定するようにしてもよい。
［適用例４］
上記適用例に係る電圧出力用回路において、前記第１スイッチ手段の前記スイッチ素子は、前記出力端子から前記第２電源端子に向かう方向に順方向接続されるダイオードを備えていてもよい。
本適用例に係る電圧出力用回路によれば、第１スイッチ手段が開状態の時は、第２電源端子から出力端子への電流は遮断され、かつ、ダイオードを介して出力端子から第２電源端子に電流が流れる。従って、第１スイッチ手段が開状態の時は、第２電源端子に接続される第２電源からの電流の逆流を抑制しながら、第２電源を充電することができる。
［適用例５］
上記適用例に係る電圧出力用回路において、前記第２制御手段は、前記第１電源端子の電圧に基づいて解除信号を出力し、前記第１制御手段は、ラッチ回路を備え、前記ラッチ回路への前記リセット信号の入力に基づいて前記第１スイッチ手段を前記開状態に固定し、前記ラッチ回路への前記解除信号の入力に基づいて前記第１スイッチ手段の前記開状態の固定を解除するようにしてもよい。
本適用例に係る電圧出力用回路によれば、第２電源端子に第２電源が接続されるとリセット信号が発生し、ラッチ回路により第１スイッチ手段が開状態に固定されるので、第１電源端子に第１電源が接続されていない場合の第２電源の不要な電力の消耗を抑えることができる。
また、本適用例に係る電圧出力用回路によれば、第２制御手段が出力する解除信号に基づいて第１スイッチ手段の開状態の固定が解除されるので、第１電源端子に第１電源が接続された後、第２制御手段が解除信号を出力した後は、第１スイッチ手段を開状態から閉状態に、あるいは、閉状態から開状態からに移行させることができる。
［適用例６］
上記適用例に係る電圧出力用回路において、前記第１電源端子から出力端子への電圧の供給路にあり、開状態の時に前記第２電源端子から前記第１電源端子への電流の供給を阻止する第２スイッチ手段を備えていてもよい。
本適用例に係る電圧出力用回路によれば、第２スイッチ手段が開状態の時には第２電源端子から第１電源端子への電流の逆流を防ぐことができる。
［適用例７］
本適用例に係る電子機器は、上記のいずれかの電圧出力用回路を備えている。
［適用例８］
本適用例に係る移動体は、上記のいずれかの電圧出力用回路を備えている。
［適用例９］
本適用例に係る電圧出力用回路の製造方法は、第１電源端子と、第２電源端子と、出力端子と、前記第２電源端子から前記出力端子への電圧の供給路にあり、閉状態の時に前記第２電源端子から前記出力端子へ電圧を供給し、開状態の時に前記第２電源端子から前記出力端子への電圧の供給を遮断する第１スイッチ手段と、前記第２電源端子の電圧に基づき、前記第１スイッチ手段を前記開状態に固定する第１制御手段と、前記第１電源端子の電圧に基づき、前記第１スイッチ手段の前記開状態の固定を解除する第２制御手段と、を備えている回路を用意する工程と、前記第１電源端子と前記第２電源端子のうち前記第２電源端子に第２電源電圧を印加して、前記第１スイッチ手段を前記開状態に固定する工程と、前記第２電源端子に前記第２電源電圧が印加されている状態で前記第１電源端子に第１電源電圧を印加して、前記開状態の固定を解除する工程と、を含む。
本適用例に係る電圧出力用回路の製造方法によれば、第１電源端子に第１電源電圧が印加される前に第２電源端子に第２電源電圧が印加されるが、第１スイッチ手段が開状態に固定されることにより第２電源端子から出力端子への電圧の供給が遮断される。従って、第２電源端子に接続される第２電源の不要な電力の消耗を抑えることができる。
［適用例１０］
本適用例に係る電子機器の製造方法は、第１電源端子と、第２電源端子と、出力端子と、前記第２電源端子から前記出力端子への電圧の供給路にあり、閉状態の時に前記第２電源端子から前記出力端子へ電圧を供給し、開状態の時に前記第２電源端子から前記出力端子への電圧の供給を遮断する第１スイッチ手段と、前記第２電源端子の電圧に基づき、前記第１スイッチ手段を前記開状態に固定する第１制御手段と、前記第１電源端子の電圧に基づき、前記第１スイッチ手段の前記開状態の固定を解除する第２制御手段と、を備えている電圧出力用回路を用意する工程と、前記第１電源端子と前記第２電源端子のうち前記第２電源端子に第２電源電圧を印加して、前記第１スイッチ手段を前記開状態に固定する工程と、前記第２電源端子に前記第２電源電圧が印加されている状態で前記第１電源端子に第１電源電圧を印加して、前記開状態の固定を解除する工程と、前記第２電源電圧を印加する工程の後であって、前記第１電源電圧を印加する工程の前に、前記電圧出力用回路を電子機器に組み込む工程と、を含む。
本適用例に係る電子機器の製造方法によれば、電圧出力用回路の第１電源端子に第１電源電圧が印加される前に電圧出力用回路の第２電源端子に第２電源電圧が印加されるが、電圧出力用回路の第１スイッチ手段が開状態に固定されることにより第２電源端子から出力端子への電圧の供給が遮断される。従って、電圧出力用回路の第２電源端子に接続される第２電源の不要な電力の消耗を抑えることができる。
本実施形態の電圧出力用回路の構成例を示す図。 スイッチ制御の処理手順の一例を示すフローチャート図。 初期化モードの処理手順の一例を示すフローチャート図。 非充電モードの処理手順の一例を示すフローチャート図。 充電モードの処理手順の一例を示すフローチャート図。 充電停止モードの処理手順の一例を示すフローチャート図。 バックアップモードの処理手順の一例を示すフローチャート図。 本実施形態の電圧出力用回路の製造方法の一例を示すフローチャート図。 本実施形態の電圧出力用回路の動作のタイミングチャートの一例を示す図。 本実施形態の電圧出力用回路の動作のタイミングチャートの他の一例を示す図。 本実施形態の電子機器の機能ブロック図。 本実施形態の電子機器の外観の一例を示す図。 本実施形態の電子機器の製造方法の一例を示すフローチャート図。 本実施形態の移動体の一例を示す図。
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
１．電圧出力用回路
１−１．回路構成
図１は、本実施形態の電圧出力用回路の構成例を示す図である。本実施形態の電圧出力用回路１は、スイッチ制御回路１０、スイッチ制御回路２０、スイッチ回路３１、スイッチ回路３２、スイッチ回路３３、パワーオンリセット（ＰＯＲ）回路４０、コンパレーター５１、コンパレーター５２、コンパレーター５３、コンパレーター５４、コンパレーター５５、比較電圧生成回路６０、ＮＭＯＳスイッチ６２、レベルシフト回路６４、比較電圧生成回路７０、ＮＭＯＳスイッチ７２、レベルシフト回路７４及びＮＭＯＳスイッチ７６を含んで構成されている。ただし、本実施形態の電圧出力用回路１は、これらの要素の一部を省略又は変更し、あるいは他の要素を追加した構成としてもよい。
本実施形態の電圧出力用回路１は、ＶＤＤ端子、ＶＢＡＴ端子の２つの電源端子とＶＯＵＴ端子を有している。
ＶＤＤ端子（第１電源端子の一例）はメイン電源が接続される端子であり、ＶＢＡＴ端子（第２電源端子の一例）はバックアップ電源が接続される端子である。バックアップ電源は、充電ができない電源（一次電池等）であってもよいし、充電可能な電源（二次電池や大容量コンデンサー等）であってもよい。以下では、バックアップ電源は充電可能な電源であるものとして説明する。
ＶＯＵＴ端子（出力端子の一例）は、各種の機能回路（例えばＲＴＣ回路）が接続される端子であり、当該機能回路は、ＶＯＵＴ端子から出力される電圧を電源電圧として動作
する。
本実施形態では、スイッチ制御回路１０は、ＶＢＡＴ端子の電圧（バックアップ電源の電圧）を電源電圧として動作し、その他の回路はＶＤＤ端子の電圧（メイン電源の電圧）を電源電圧として動作する。
スイッチ回路３１（第２スイッチ手段の一例）は、ＶＤＤ端子からＶＯＵＴ端子への電流・電圧の供給路にあり、閉状態（オン状態）の時はＶＤＤ端子からＶＯＵＴ端子へ電流・電圧を供給し、開状態（オフ状態）の時はＶＢＡＴ端子あるいはＶＯＵＴ端子からＶＤＤ端子への電流・電圧の供給を阻止する。
スイッチ回路３２は、ＶＤＤ端子からＶＢＡＴ端子への電流・電圧の供給路にあり、閉状態（オン状態）の時はＶＤＤ端子からＶＢＡＴ端子への電流・電圧の供給（すなわち、バックアップ電源の充電）を可能とし、開状態（オフ状態）の時はＶＤＤ端子からＶＢＡＴ端子への電流・電圧を遮断する。
スイッチ回路３３（第１スイッチ手段の一例）は、ＶＢＡＴ端子からＶＯＵＴ端子への電流・電圧の供給路にあり、閉状態（オン状態）の時はＶＢＡＴ端子からＶＯＵＴ端子への電流・電圧の供給を可能とし、開状態（オフ状態）の時はＶＢＡＴ端子からＶＯＵＴ端子への電流・電圧の供給を遮断する。
本実施形態では、スイッチ回路３１，３２，３３は、それぞれ、スイッチ素子ＳＷ１，ＳＷ２，ＳＷ３を有する。本実施形態では、ＳＷ１，ＳＷ２，ＳＷ３は、ＰＭＯＳスイッチであり、電流の流れる方向に対して上流側をソース、下流側をドレインとして、ゲート電圧（ゲート端子（制御端子）の電圧）がローレベルの時にソースとドレインとの間を導通（オン）し、ゲート電圧がハイレベルの時にソースとドレインとの間を非導通（オフ）にする。スイッチＳＷ１は、ＶＤＤ端子側がソース、ＶＯＵＴ端子側がドレインとなるように設けられている。スイッチＳＷ２は、ＶＢＡＴ端子側がソース、ＶＯＵＴ端子側がドレインとなるように設けられている。スイッチＳＷ３は、ＶＯＵＴ端子側がソース、ＶＢＡＴ端子側がドレインとなるように設けられている。また、本実施形態では、スイッチ素子ＳＷ１，ＳＷ２，ＳＷ３は、ソースとドレインとの間に、ソース側がアノード、ドレイン側がカソードとなる（ソースからドレインへの向きを順方向とする）ダイオード（ボディーダイオード）が形成されており、オフの状態でもソース電位がドレイン電位よりも高ければ順方向に電流が流れる。
スイッチ素子ＳＷ１をオフすると、ダイオードの順方向にのみ電流が流れるので、ＶＯＵＴ端子やＶＢＡＴ端子からＶＤＤ端子への電流・電圧の供給を遮断することができる。従って、スイッチ素子ＳＷ１をオフすることで、メイン電源への電流の逆流を防ぐことができる。
スイッチ素子ＳＷ２をオフすると、ダイオードの順方向にのみ電流が流れるので、ＶＤＤ端子からＶＢＡＴ端子への電流・電圧の供給を遮断することができる。従って、スイッチ素子ＳＷ２をオフすることで、バックアップ電源の充電を停止（過充電を防止）することができる。
スイッチ素子ＳＷ３をオフすると、ダイオードの順方向にのみ電流が流れるので、ＶＢＡＴ端子からＶＯＵＴ端子やＶＤＤ端子への電流・電圧の供給を遮断することができる。従って、スイッチ素子ＳＷ３をオフすることで、バックアップ電源の無駄な消費を抑えることができる。
スイッチ制御回路１０（第１制御手段の一例）は、スイッチ回路３３の開閉（オンオフ）を制御する回路であり、本実施形態では、パワーオンリセット（ＰＯＲ）回路１１、ラッチ回路１２、レベルシフト回路１３、ＮＭＯＳスイッチ１４、レベルシフト回路１５、インバーター回路１６、インバーター回路１７、プルダウン抵抗１８及びプルダウン抵抗１９を含んで構成されている。ただし、本実施形態のスイッチ制御回路１０は、これらの要素の一部を省略又は変更し、あるいは他の要素を追加した構成としてもよい。
パワーオンリセット回路１１は、ＶＢＡＴ端子の電圧上昇に追従し、所望の電圧に達するまでの間、リセット信号ＰＯＲＢを発生させる。
ラッチ回路１２は、リセット信号ＰＯＲＢが入力されると、スイッチ回路３３を開状態（オフ状態）に固定するための信号を発生させる。また、ラッチ回路１２は、スイッチ制御回路２０が発生させるＰＤＯＦＦがレベルシフト回路１３を介して入力されると、スイッチ回路３３の開状態（オフ状態）の固定を解除する信号を発生させる。本実施形態では、ラッチ回路１２は、ＳＲラッチで実現されており、リセット信号ＰＯＲＢが入力されると出力信号ＰＤＯＮがハイレベルとなり、解除信号ＰＤＯＦＦ（パルス信号）が入力されると出力信号ＰＤＯＮがローレベルとなる。
ＮＭＯＳスイッチ１４は、ソース端子がグランドに接続されており、ドレイン端子は、インバーター回路１６の出力端子及びインバーター回路１７の入力端子に接続されており、ゲート端子（制御端子）にはラッチ回路１２の出力信号ＰＤＯＮが入力される。従って、ＰＤＯＮがハイレベルの時はＮＭＯＳスイッチ１４のソースとドレインとの間が導通（オン）してインバーター回路１７の入力端子がグランド電位となる。インバーター回路１７の出力端子はスイッチ素子ＳＷ３ゲート端子（制御端子）と接続されており、ＰＤＯＮがハイレベルの時はスイッチ素子ＳＷ３がオフ状態に固定される。一方、ＰＤＯＮがローレベルの時はＮＭＯＳスイッチ１４のソースとドレインとの間が非導通（オフ）になる。これにより、スイッチ制御回路２０が発生させるＳＷ３の制御信号が、レベルシフト回路１５、インバーター回路１６、インバーター回路１７を介して、ＳＷ３のゲート端子（制御端子）に入力される。すなわち、スイッチ制御回路２０がスイッチ素子ＳＷ３の開閉（オンオフ）を制御可能になる。
基準電圧回路２２は、ＶＯＵＴ端子の電源電圧に基づき、基準電圧ＶＲＥＦを発生させる。図１では、基準電圧回路２２は、スイッチ制御回路２０の一部になっているが、スイッチ制御回路２０とは別個に設けられていてもよい。
比較電圧生成回路６０は、ＶＤＤ端子の電圧ＶＤから２つの比較電圧ＶＤ１，ＶＤ２を生成する回路であり、例えば、ＶＤＤ端子とＮＭＯＳスイッチ６２の端子との間をそれぞれ所定の抵抗比で抵抗分割して比較電圧ＶＤ１，ＶＤ２を生成する。
コンパレーター５１は、比較電圧ＶＤ１と基準電圧ＶＲＥＦとの大小を比較し、比較結果を示す出力信号ＣＯＭＰ１は、ＶＤ１＞ＶＲＥＦの時はハイレベル、ＶＤ１＜ＶＲＥＦの時はローレベルとなる。本実施形態では、ＶＤＤ端子の電圧がＶ１の時に比較電圧ＶＤ１と基準電圧ＶＲＥＦが一致する。すなわち、コンパレーター５１は、ＶＤＤ端子の電圧がＶ１よりも高いか低いかを判定する電源判定回路ＶＤＥＴ１として機能する。
コンパレーター５２は、比較電圧ＶＤ２とグランド電位との大小を比較し、比較結果を示す出力信号ＣＯＭＰ２は、ＶＤ２＞グランド電位の時はハイレベル、ＶＤ２＜グランド電位の時はローレベルとなる。本実施形態では、ＶＤＤ端子の電圧がＶ２の時に比較電圧ＶＤ２とグランド電位が一致する。すなわち、コンパレーター５２は、ＶＤＤ端子の電圧がＶ２よりも高いか低いかを判定する電源判定回路ＶＤＥＴ２として機能する。なお、本
実施形態では、Ｖ１＞Ｖ２である。
比較電圧生成回路７０は、ＶＢＡＴ端子の電圧ＶＢから２つの比較電圧ＶＢ１，ＶＢ２を生成する回路であり、例えば、ＶＢＡＴ端子とＮＭＯＳスイッチ７２の端子との間をそれぞれ所定の抵抗比で抵抗分割して比較電圧ＶＢ１，ＶＢ２を生成する。
コンパレーター５３は、比較電圧ＶＢ１と基準電圧ＶＲＥＦとの大小を比較し、比較結果を示す出力信号ＣＯＭＰ３は、ＶＢ１＞ＶＲＥＦの時はハイレベル、ＶＢ１＜ＶＲＥＦの時はローレベルとなる。本実施形態では、ＶＢＡＴ端子の電圧がＶ３の時に比較電圧ＶＢ１と基準電圧ＶＲＥＦが一致する。すなわち、コンパレーター５３は、ＶＢＡＴ端子の電圧がＶ３よりも高いか低いかを判定する電源判定回路ＶＤＥＴ３として機能する。
コンパレーター５４は、比較電圧ＶＢ２と基準電圧ＶＲＥＦとの大小を比較し、比較結果を示す出力信号ＣＯＭＰ４は、ＶＢ２＞ＶＲＥＦの時はハイレベル、ＶＢ２＜ＶＲＥＦの時はローレベルとなる。本実施形態では、ＶＢＡＴ端子の電圧がＶ４の時に比較電圧ＶＢ２と基準電圧ＶＲＥＦが一致する。すなわち、コンパレーター５３は、ＶＢＡＴ端子の電圧がＶ４よりも高いか低いかを判定する電源判定回路ＶＤＥＴ４として機能する。
コンパレーター５５は、ＶＤＤ端子の電圧ＶＤとＶＢＡＴ端子の電圧ＶＢとの大小を比較し、比較結果を示す出力信号ＣＯＭＰ５は、ＶＤ＞ＶＢの時はハイレベル、ＶＤ＜ＶＢの時はローレベルとなる。すなわち、コンパレーター５５は、ＶＤＤ端子の電圧がＶＢＡＴ端子の電圧よりも高いか低いかを判定する電源判定回路ＶＤＥＴ５として機能する。
パワーオンリセット回路４０は、ＶＯＵＴ端子の電圧上昇に追従し、所望の電圧に達するまでの間、リセット信号ＰＯＲＡを発生させる。スイッチ制御回路２０は、このリセット信号ＰＯＲＡを受けて初期化される。
スイッチ制御回路２０（第２制御手段の一例）は、コンパレーター５１〜５５（ＶＤＥＴ１〜５）の出力信号ＣＯＭＰ１〜５やラッチ回路１２の出力信号ＰＤＯＮ等の入力信号、不図示のインターフェース回路を介して外部から設定される内部レジスター（不図示）の設定値に基づいて、スイッチ回路３１〜３３（スイッチ素子ＳＷ１〜ＳＷ３）の開閉（オンオフ）制御を行う。また、スイッチ制御回路２０は、このスイッチ制御において、コンパレーター５１〜５５（ＶＤＥＴ１〜５）の動作のオンオフ制御も行う。スイッチ制御回路２０によるスイッチ制御の処理手順の詳細については後述する。
さらに、スイッチ制御回路２０は、コンパレーター５１，５２（ＶＤＥＴ１，２）がともにオフの時は、レベルシフト回路６４を介してＮＭＯＳスイッチ６２のゲート端子にローレベルの信号を供給し、ＮＭＯＳスイッチ６２をオフする。これにより、ＶＤＤ端子から比較電圧生成回路６０を介してグランドに流れる電流が停止するので、無駄な消費電流を削減することができる。
同様に、スイッチ制御回路２０は、コンパレーター５３，５４（ＶＤＥＴ３，４）がともにオフの時は、レベルシフト回路７４を介してＮＭＯＳスイッチ７２のゲート端子にローレベルの信号を供給し、ＮＭＯＳスイッチ７２をオフする。これにより、ＶＢＡＴ端子から比較電圧生成回路７０を介してグランドに流れる電流が停止するので、無駄な消費電流を削減することができる。
なお、ラッチ回路１２の出力信号ＰＤＯＮがハイレベルの時（すなわち、スイッチ回路３３（スイッチ素子ＳＷ３）が開状態（オフ状態）に固定されている時）は、プルダウン用のＮＭＯＳスイッチ７６により、ＮＭＯＳスイッチ７２のゲート端子が強制的にローレ
ベルになる。これにより、ＶＢＡＴ端子からＶＯＵＴ端子への電流・電圧の供給が遮断されている時に、ＶＢＡＴ端子から比較電圧生成回路７０を介してグランドに流れる無駄な消費電流を削減している。
１−２．スイッチ制御回路の処理手順
図２〜図７は、スイッチ制御回路２０によるスイッチ制御の処理手順の一例を示すフローチャート図である。スイッチ制御回路２０は、例えば、図１では不図示のメモリー（記憶部）に記憶されているプログラムに従い、図２〜図７に示すフローチャートを実現してもよい。
図２に示すように、スイッチ制御回路２０は、まず、リセット信号ＰＯＲＡが入力されると（Ｓ２のＹ）、ＳＷ１〜３をすべてオフするとともに、ＶＤＥＴ１〜５をすべてオフする（Ｓ４）。
その後、リセット信号ＰＯＲＡの入力が解除されると（Ｓ６のＹ）、スイッチ制御回路２０は、初期化モードの処理に移行する（Ｓ１０）。
スイッチ制御回路２０は、初期化モード（Ｓ１０）の処理後、内部レジスターの設定値に応じて、非充電モード（Ｓ２０）又は充電モード（Ｓ３０）の処理に移行する。
スイッチ制御回路２０は、非充電モード（Ｓ２０）の処理中、入力信号及び内部レジスターの設定値に応じて、充電モード（Ｓ３０）又はバックアップモード（Ｓ５０）の処理に移行する。
スイッチ制御回路２０は、充電モード（Ｓ３０）の処理中、入力信号及び内部レジスターの設定値に応じて、非充電モード（Ｓ２０）、充電停止モード（Ｓ４０）又はバックアップモード（Ｓ５０）の処理に移行する。
スイッチ制御回路２０は、充電停止モード（Ｓ４０）の処理中、入力信号及び内部レジスターの設定値に応じて、非充電モード（Ｓ２０）、充電モード（Ｓ３０）又はバックアップモード（Ｓ５０）の処理に移行する。
スイッチ制御回路２０は、バックアップモード（Ｓ５０）の処理中、入力信号及び内部レジスターの設定値に応じて、非充電モード（Ｓ２０）又は充電モード（Ｓ３０）の処理に移行する。
図３は、スイッチ制御回路２０による初期化モードの処理手順の一例を示すフローチャート図である。図３に示すように、スイッチ制御回路２０は、初期化モードに移行すると、まず、ＳＷ１をオン、ＳＷ２，３をオフするとともに、ＶＤＥＴ１〜５をすべてオフする（Ｓ１００）。
次に、スイッチ制御回路２０は、内部レジスターを初期化する（Ｓ１０２）。これにより、ＣＨＧＥＮビット、ＩＮＩＥＮビット、ＶＢＡＴＦＬＡＧビットがすべて０に初期化される。ＣＨＧＥＮビットは、バックアップ電源の充電を許可するためのビット（１であれば許可）であり、ＩＮＩＥＮビットは、初期化モードから非充電モードへの移行を許可するためのビット（１であれば許可）である。ＶＢＡＴＦＬＡＧビットは、後述する充電モードの処理（図５）において、ＶＤＥＴ３とＶＤＥＴ４のいずれの動作をオンするかを選択するためのビットであり、１の時はＶＤＥＴ３が選択、０の時はＶＤＥＴ４が選択される。
次に、スイッチ制御回路２０は、解除信号ＰＤＯＦＦを発生させる（Ｓ１０４）。これにより、以前にリセット信号ＰＯＲＢが発生してＳＷ３がオフ状態に固定されていたとしても、固定が解除されるため、これ以降、スイッチ制御回路２０によるＳＷ３のオンオフ制御が可能となる。
次に、スイッチ制御回路２０は、内部レジスターのＩＮＩＥＮビット又はＣＨＧＥＮビットに１が設定されるまで待ち、ＩＮＩＥＮビットに１が設定された場合（Ｓ１０６のＹ）は非充電モードに移行し（図４のＳ２００）、ＣＨＧＥＮビットに１が設定された場合（Ｓ１０８のＹ）は充電モードに移行する（図５のＳ３００）。例えば、ＶＢＡＴ端子に接続されるバックアップ電源が二次電池やコンデンサーの場合等はＣＨＧＥＮビットに１が設定され、バックアップ電源が一時電池の場合等はＩＮＩＥＮビットに１が設定される。
図４は、スイッチ制御回路２０による非充電モードの処理手順の一例を示すフローチャート図である。図４に示すように、スイッチ制御回路２０は、非充電モードに移行すると、まず、内部のＦＬＡＧビットを０に初期化し（Ｓ２００）、さらに、ＳＷ１をオン、ＳＷ２，３をオフするとともに、ＶＤＥＴ１〜５をすべてオフする（Ｓ２０２）。
ＦＬＡＧビットが０であるので（Ｓ２０４のＮ）、スイッチ制御回路２０は、ステップＳ２０２の処理開始から所定時間Ｔ１（例えば９００ｍｓ）が経過するまでにＣＨＧＥＮビットに１が設定されていれば（Ｓ２０６のＹ）、充電モードに移行する（図５のＳ３０８）。
一方、ＣＨＧＥＮビットが０のまま所定時間Ｔ１が経過すると（Ｓ２０８のＹ）、スイッチ制御回路２０は、ＳＷ１〜３をオフするとともに、ＶＤＥＴ１をオン、ＶＤＥＴ２〜５をオフする（Ｓ２１０）。
次に、スイッチ制御回路２０は、ステップＳ２１０の処理開始から所定時間Ｔ２（例えば１００ｍｓ）が経過するまでの間、ＶＤＥＴ１の出力信号ＣＯＭＰ１をモニターし、ＣＯＭＰ１がローレベル、すなわち、ＶＤＤ端子の電圧がＶ１よりも低くなれば（Ｓ２１２のＹ）、ＦＬＡＧビットを１に設定する（Ｓ２１４）。
所定時間Ｔ２が経過すると（Ｓ２１６のＹ）、スイッチ制御回路２０は、ステップＳ２０２以降の処理を再度行う。そして、スイッチ制御回路２０は、ステップＳ２１４の処理によりＦＬＡＧビットが１に設定されていれば（Ｓ２０４のＹ）、バックアップモードに移行する（図７のＳ５００）。
このように、非充電モードでは、ＳＷ２が常にオフすることで、ＳＷ２のダイオードに逆バイアスがかかり、ＶＤＤ端子（メイン電源）からＶＢＡＴ端子（バックアップ電源）への電流経路が遮断され、バックアップ電源の充電が行われない。また、ＳＷ３が常にオフすることで、ＳＷ３のダイオードに逆バイアスがかかり、ＶＢＡＴ端子（バックアップ電源）からＶＯＵＴ端子への電圧の供給が遮断されるので、バックアップ電源の無駄な消費を抑制することができる。
また、Ｔ１の期間はＶＤＥＴ１〜５の動作がオフ（ＮＭＯＳスイッチ６２，７２もオフ）、Ｔ２の期間はＶＤＥＴ１の動作のみがオン（ＮＭＯＳスイッチ６２のみオン）することを繰り返すことで、ＶＤＤ端子の電圧低下が間欠的に監視される。このように、非充電モードでは、ＮＭＯＳスイッチ７２が常にオフし、ＶＢＡＴ端子からグランドへの電流が遮断されるので、無駄な消費電流が削減され、バックアップ電源の電圧低下が抑制される。また、ＶＤＥＴ１，２が動作しないＴ１期間は、ＮＭＯＳスイッチ６２がオフしてＶＤ
Ｄ端子からグランドへの電流も遮断されるので、消費電流が低減される。
なお、メイン電源が遮断された場合、Ｔ１の期間はＳＷ１がオンしてＶＯＵＴ端子からＶＤＤ端子に電流が流入するが、Ｔ２の期間はＳＷ１がオフするので、ＳＷ１のダイオードには逆バイアスがかかり、ＶＯＵＴ端子からＶＤＤ端子に流入する電流が遮断される。すなわち、メイン電源が遮断された場合、ＳＷ１が間欠的にオンオフを繰り返すことで、ＶＯＵＴ端子からＶＤＤ端子に流入する電流とＶＤＤ端子に接続される外部負荷回路を介してグランドに流出する電流とのバランスが崩れる。その結果、ＶＤＤ端子の電圧低下が促進され、ＶＤＥＴ１によりＶＤＤ端子の電圧低下が確実に検出され、より早くバックアップモードに移行することができる。
図５は、スイッチ制御回路２０による充電モードの処理手順の一例を示すフローチャート図である。図５に示すように、スイッチ制御回路２０は、初期化モードから充電モードに移行すると、まず、ＳＷ１，２をオン、ＳＷ３をオフするとともに、ＶＤＥＴ１〜５をすべてオフする（Ｓ３００）。
次に、スイッチ制御回路２０は、ラッチ回路１２の出力信号ＰＤＯＮをモニターし（Ｓ３０２）、ＰＤＯＮがハイレベルであれば（Ｓ３０２のＹ）、解除信号ＰＤＯＦＦを発生させ（Ｓ３０４）、再度ＰＤＯＮをモニターする（Ｓ３０２）。すなわち、以前にリセット信号ＰＯＲＢが発生していた場合、ＰＤＯＮがハイレベルとなってＳＷ３がオフ状態に固定されているので、解除信号ＰＤＯＦＦを発生させてこの固定を解除する。これにより、これ以降、スイッチ制御回路２０によるＳＷ３のオンオフ制御を可能となる。
ＰＤＯＮがローレベルであれば（Ｓ３０２のＮ）、すなわち、充電モードに移行直後からローレベルであった場合又はステップＳ３０４の処理によりローレベルになった場合、スイッチ制御回路２０は、内部のＦＬＡＧビットを０に初期化し（Ｓ３０６）、ＳＷ１〜３をオンするとともに、ＶＤＥＴ１〜５をオフする（Ｓ３０８）。
ＦＬＡＧビットが０であるので（Ｓ３１０のＮ）、スイッチ制御回路２０は、ステップＳ３０８の処理開始から所定時間Ｔ３（例えば９００ｍｓ）が経過するまでにＣＨＧＥＮビットに０が設定されていれば（Ｓ３１２のＹ）、非充電モードに移行する（図４のＳ２００）。
一方、ＣＨＧＥＮビットが１のまま所定時間Ｔ３が経過すると（Ｓ３１４のＹ）、スイッチ制御回路２０は、内部レジスターのＶＢＡＴＦＬＡＧビットに１が設定されていれば（Ｓ３１６のＹ）、ＳＷ１，２をオフ、ＳＷ３をオンするとともに、ＶＤＥＴ１，３，５をオン、ＶＤＥＴ２，４をオフする（Ｓ３１８）。
そして、スイッチ制御回路２０は、ステップＳ３１８の処理開始から所定時間Ｔ４（例えば１００ｍｓ）が経過するまでの間、ＶＤＥＴ１，３，５の各出力信号ＣＯＭＰ１，３，５をモニターし、ＣＯＭＰ５がローレベル又はＣＯＭＰ３がハイレベル、すなわち、ＶＢＡＴ端子の電圧がＶＤＤ端子の電圧よりも高いか、ＶＢＡＴ端子の電圧がＶ３よりも高くなれば（Ｓ３２０のＹ）、充電停止モードに移行する（図６のＳ４００）。また、スイッチ制御回路２０は、所定時間Ｔ４が経過するまでの間にＣＯＭＰ１がローレベル、すなわち、ＶＤＤ端子の電圧がＶ１よりも低くなれば（Ｓ３２２のＹ）、ＦＬＡＧビットを１に設定する（Ｓ３２４）。
所定時間Ｔ４が経過すると（Ｓ３２６のＹ）、スイッチ制御回路２０は、ステップＳ３０８以降の処理を再度行う。そして、スイッチ制御回路２０は、ステップＳ３２４の処理によりＦＬＡＧビットが１に設定されていれば（Ｓ３１０のＹ）、バックアップモードに
移行する（図７のＳ５００）。
一方、内部レジスターのＶＢＡＴＦＬＡＧビットに０が設定されていれば（Ｓ３１６のＮ）、ＳＷ１，２をオフ、ＳＷ３をオンするとともに、ＶＤＥＴ１，４，５をオン、ＶＤＥＴ２，３をオフする（Ｓ３２８）。
そして、スイッチ制御回路２０は、ステップＳ３１８の処理開始から所定時間Ｔ４が経過するまでの間、ＶＤＥＴ１，４，５の各出力信号ＣＯＭＰ１，４，５をモニターし、ＣＯＭＰ５がローレベル又はＣＯＭＰ４がハイレベル、すなわち、ＶＢＡＴ端子の電圧がＶＤＤ端子の電圧よりも高いか、ＶＢＡＴ端子の電圧がＶ４よりも高くなれば（Ｓ３３０のＹ）、充電停止モードに移行する（図６のＳ４００）。また、スイッチ制御回路２０は、所定時間Ｔ４が経過するまでの間にＣＯＭＰ１がローレベル、すなわち、ＶＤＤ端子の電圧がＶ１よりも低くなれば（Ｓ３３２のＹ）、ＦＬＡＧビットを１に設定する（Ｓ３３４）。
所定時間Ｔ４が経過すると（Ｓ３３６のＹ）、スイッチ制御回路２０は、ステップＳ３０８以降の処理を再度行う。そして、スイッチ制御回路２０は、ステップＳ３３４の処理によりＦＬＡＧビットが１に設定されていれば（Ｓ３１０のＹ）、バックアップモードに移行する（図７のＳ５００）。
なお、スイッチ制御回路２０は、非充電モード、充電停止モード又はバックアップモードから充電モードに移行した場合は、ステップＳ３０６の処理から開始する。
このように、充電モードでは、まず、ＳＷ１，２がオン、ＳＷ３がオフすることで、ＳＷ１，２のチャネル及びＳＷ３のダイオードを介して、ＶＤＤ端子（メイン電源）からＶＢＡＴ端子（バックアップ電源）に電流が流れ、バックアップ電源がゆっくりと充電（プリチャージ）される。その後（ＳＷ３がオフ状態に固定されていれば固定が解除された後）、Ｔ３の期間はＳＷ３がオンすることで、ＳＷ１〜３のチャネルを介してバックアップ電源の充電が効率的に行われる。
また、Ｔ３の期間はＶＤＥＴ１〜５の動作がすべてオフ（ＮＭＯＳスイッチ６２，７２もオフ）、Ｔ４の期間はＶＤＥＴ１，３，５又はＶＤＥＴ１，４，５の動作がオン（ＮＭＯＳスイッチ６２，７２もオン）することを繰り返すことで、ＶＢＡＴ端子の電圧上昇及びＶＤＤ端子の電圧低下が間欠的に監視される。このように、充電モードでは、ＶＤＥＴ１〜５の動作がオフするＴ３期間は、ＮＭＯＳスイッチ６２，７２がともにオフしてＶＤＤ端子やＶＢＡＴ端子からグランドへの電流が遮断されるので、無駄な消費電流が削減され、充電効率の低下が抑制される。
なお、メイン電源が遮断された場合、Ｔ３の期間はＳＷ１，２がオンしてＶＯＵＴ端子又はＶＢＡＴ端子からＶＤＤ端子に電流が流入するが、Ｔ４の期間はＳＷ１がオフするので、ＳＷ１のダイオードには逆バイアスがかかり、ＶＯＵＴ端子又はＶＢＡＴ端子からＶＤＤ端子に流入する電流が遮断される。すなわち、メイン電源が遮断された場合、ＳＷ１が間欠的にオンオフを繰り返すことで、ＶＯＵＴ端子又はＶＢＡＴ端子からＶＤＤ端子に流入する電流とＶＤＤ端子に接続される外部負荷回路を介してグランドに流出する電流とのバランスが崩れる。その結果、ＶＤＤ端子の電圧低下が促進され、ＶＤＥＴ１によりＶＤＤ端子の電圧低下が確実に検出され、より早くバックアップモードに移行することができる。
図６は、スイッチ制御回路２０による充電停止モードの処理手順の一例を示すフローチャート図である。図６に示すように、スイッチ制御回路２０は、充電停止モードに移行す
ると、まず、内部のＦＬＡＧビットを０に初期化し（Ｓ４００）、さらに、ＳＷ１をオン、ＳＷ２，３をオフするとともに、ＶＤＥＴ１〜５をすべてオフする（Ｓ４０２）。
ＦＬＡＧビットが０であるので（Ｓ４０４のＮ）、スイッチ制御回路２０は、ステップＳ４０２の処理開始から所定時間Ｔ５（例えば９００ｍｓ）が経過するまでにＣＨＧＥＮビットに０が設定されていれば（Ｓ４０６のＹ）、非充電モードに移行する（図４のＳ２００）。
一方、ＣＨＧＥＮビットが１のまま所定時間Ｔ５が経過すると（Ｓ４０８のＹ）、スイッチ制御回路２０は、ＳＷ１，２をオフ、ＳＷ３をオンするとともに、ＶＤＥＴ１，３をオン、ＶＤＥＴ２，４，５をオフする（Ｓ４１０）。
そして、スイッチ制御回路２０は、ステップＳ４１０の処理開始から所定時間Ｔ６（例えば１００ｍｓ）が経過するまでの間、ＶＤＥＴ１，３の各出力信号ＣＯＭＰ１，３をモニターし、ＣＯＭＰ３がローレベル、すなわち、ＶＢＡＴ端子の電圧がＶ３よりも低くなれば（Ｓ４１２のＹ）、充電モードに移行する（図５のＳ３０６）。また、スイッチ制御回路２０は、所定時間Ｔ６が経過するまでの間にＣＯＭＰ１がローレベル、すなわち、ＶＤＤ端子の電圧がＶ１よりも低くなれば（Ｓ４１４のＹ）、ＦＬＡＧビットを１に設定する（Ｓ４１６）。
所定時間Ｔ６が経過すると（Ｓ４１８のＹ）、スイッチ制御回路２０は、ステップＳ４０２以降の処理を再度行う。そして、スイッチ制御回路２０は、ステップＳ４１６の処理によりＦＬＡＧビットが１に設定されていれば（Ｓ４０４のＹ）、バックアップモードに移行する（図７のＳ５００）。
このように、充電停止モードでは、ＳＷ２が常にオフすることで、ＳＷ２のダイオードに逆バイアスがかかり、ＶＤＤ端子（メイン電源）からＶＢＡＴ端子（バックアップ電源）への電流経路が遮断され、バックアップ電源の充電が行われないので、バックアップ電源の過充電を防止することができる。
また、Ｔ５の期間はＶＤＥＴ１〜５の動作がすべてオフ（ＮＭＯＳスイッチ６２，７２もオフ）、Ｔ６の期間はＶＤＥＴ１，３の動作がオン（ＮＭＯＳスイッチ６２，７２もオン）することを繰り返すことで、ＶＢＡＴ端子の電圧低下及びＶＤＤ端子の電圧低下が間欠的に監視される。このように、充電停止モードでは、ＶＤＥＴ１〜５の動作がオフするＴ５期間は、ＮＭＯＳスイッチ６２，７２がともにオフしてＶＤＤ端子やＶＢＡＴ端子からグランドへの電流が遮断されるので、無駄な消費電流が削減され、充電効率の低下が抑制される。
なお、メイン電源が遮断された場合、Ｔ５の期間はＳＷ１がオンしてＶＯＵＴ端子からＶＤＤ端子に電流が流入するが、Ｔ６の期間はＳＷ１がオフするので、ＳＷ１のダイオードには逆バイアスがかかり、ＶＯＵＴ端子からＶＤＤ端子に流入する電流が遮断される。すなわち、メイン電源が遮断された場合、ＳＷ１が間欠的にオンオフを繰り返すことで、ＶＯＵＴ端子からＶＤＤ端子に流入する電流とＶＤＤ端子に接続される外部負荷回路を介してグランドに流出する電流とのバランスが崩れる。その結果、ＶＤＤ端子の電圧低下が促進され、ＶＤＥＴ１によりＶＤＤ端子の電圧低下が確実に検出され、より早くバックアップモードに移行することができる。
図７は、スイッチ制御回路２０によるバックアップモードの処理手順の一例を示すフローチャート図である。図７に示すように、スイッチ制御回路２０は、バックアップモードに移行すると、まず、内部のＦＬＡＧビットを０に初期化し（Ｓ５００）、さらに、ＳＷ
１をオフ、ＳＷ２，３をオンするとともに、ＶＤＥＴ１〜５をすべてオフする（Ｓ５０２）。
ＦＬＡＧビットが０であるので（Ｓ５０４のＮ）、スイッチ制御回路２０は、ステップＳ５０２の処理開始から所定時間Ｔ７（例えば９００ｍｓ）が経過すると（Ｓ５０８のＹ）、スイッチ制御回路２０は、ＳＷ１，２をオフ、ＳＷ３をオンするとともに、ＶＤＥＴ１，３〜５をオフ、ＶＤＥＴ２をオンする（Ｓ５１０）。
そして、スイッチ制御回路２０は、ステップＳ５１０の処理開始から所定時間Ｔ８（例えば１００ｍｓ）が経過するまでの間、ＶＤＥＴ２の出力信号ＣＯＭＰ２をモニターし、ＣＯＭＰ２がハイレベル、すなわち、ＶＤＤ端子の電圧がＶ２よりも高くなれば（Ｓ５１２のＹ）、ＦＬＡＧビットを１に設定する（Ｓ５１４）。
所定時間Ｔ８が経過すると（Ｓ５１６のＹ）、スイッチ制御回路２０は、ステップＳ５０２以降の処理を再度行う。そして、スイッチ制御回路２０は、ステップＳ５１４の処理によりＦＬＡＧビットが１に設定されている場合、ＣＨＧＥＮビットが１に設定されていれば（Ｓ５０４のＹ）、充電モードに移行し（図５のＳ３０６）、ＣＨＧＥＮビットが０に設定されていれば（Ｓ５０６のＹ）、非充電モードに移行する（図４のＳ２００）。
このように、バックアップモードでは、ＳＷ３が常にオンすることで、ＶＢＡＴ端子（バックアップ電源）からＶＯＵＴ端子に電圧が供給されるので、ＶＯＵＴ端子に接続される機能回路が動作を継続することができる。
また、ＳＷ１が常にオフするので、ＳＷ１のダイオードには逆バイアスがかかり、ＶＯＵＴ端子又はＶＢＡＴ端子からＶＤＤ端子に流入する電流が遮断される。これにより、メイン電源が遮断されている状態で、バックアップ電源の無駄な消費を抑制することができるとともに、ＶＤＥＴ２によりＶＤＤ端子の電圧上昇が検出されてバックアップモードから抜けてしまうことを防止することができる。
また、Ｔ７の期間はＶＤＥＴ１〜５の動作がすべてオフ（ＮＭＯＳスイッチ６２，７２もオフ）、Ｔ８の期間はＶＤＥＴ２の動作のみがオン（ＮＭＯＳスイッチ６２のみオン）することを繰り返すことで、ＶＤＤ端子の電圧上昇が間欠的に監視される。このように、バックアップモードでは、ＮＭＯＳスイッチ７２が常にオフし、ＶＢＡＴ端子からグランドへの電流が遮断されるので、無駄な消費電流が削減され、バックアップ電源の電圧低下が抑制される。また、ＶＤＥＴ１，２が動作しないＴ７期間は、ＮＭＯＳスイッチ６２がオフしてＶＤＤ端子からグランドへの電流も遮断されるので、消費電流が低減される。
なお、図４〜図７のフローチャートにおいて、所定時間Ｔ１〜８は、可変に設定できるようにしてもよい。例えば、図１では不図示の不揮発性メモリーにＴ１〜Ｔ８の各設定値を記憶させておき、スイッチ制御回路２０がこれらの設定値を不揮発性メモリーから読み出してＴ１〜Ｔ８を計測してもよい。
１−３．電圧出力用回路の製造方法
図８は、本実施形態の電圧出力用回路の製造方法の一例を示すフローチャート図である。
図８に示すように、本実施形態では、まず、第１電源端子（図１のＶＤＤ端子）と、第２電源端子（図１のＶＢＡＴ端子）と、出力端子（図１のＶＯＵＴ端子）と、第２電源端子から出力端子への電圧の供給路にあり、開状態（オフ状態）の時に第２電源端子から出力端子への電圧の供給を遮断する第１スイッチ手段（図１のスイッチ回路３３）と、第２
電源端子の電圧に基づき、第１スイッチ手段を開状態（オフ状態）に固定する第１制御手段（図１のスイッチ制御回路１０）と、第１電源端子の電圧に基づき、第１スイッチ手段の開状態（オフ状態）の固定を解除する第２制御手段（図１のスイッチ制御回路２０）と、を少なくとも備えている電圧出力用回路を用意する（Ｔ１０）。このような電圧出力用回路は、例えば、１つの集積回路（ＩＣ）チップとして作成してもよいし、複数のＩＣチップを配線接続して作成してもよいし、電圧出力用回路の一部又は全部の構成を、ディスクリート部品を配線接続して作成してもよい。
次に、第２電源端子に第２電源（バックアップ電源）を接続し、第２電源から第２電源端子に第２電源電圧（バックアップ電源の電圧）を印加して、第１スイッチ手段を開状態に固定する（Ｔ２０）。
次に、第２電源端子に第２電源電圧が印加されている状態で、第１電源端子に第１電源（メイン電源）を接続し、第１電源から第１電源電圧（メイン電源の電圧）を印加して、第１スイッチ手段の開状態の固定を解除する（Ｔ３０）。
図９は、図１に示した本実施形態の電圧出力用回路１の動作のタイミングチャートの一例を示す図であり、図８に示した製造方法において、充電可能かつ未充電のバックアップ電源をＶＢＡＴ端子に接続した後、メイン電源をＶＤＤ端子に接続した時の例である。
図９の例では、最初に、電圧出力用回路１にバックアップ電源とメイン電源を接続する組み立て工程が行われている。この組み立て工程では、ＶＤＤ端子にメイン電源が接続されるよりも前に、ＶＢＡＴ端子にバックアップ電源が接続されているが、バックアップ電源が未充電のため、ＶＢＡＴ端子の電圧が上昇していない。
その後、ＶＤＤ端子にメイン電源が接続されてＶＤＤ端子の電圧が立ち上がった後、初期化モードから充電モードに移行し、バックアップ電源のプリチャージが開始されている。このプリチャージにより、ＶＢＡＴ端子の電圧が上昇しリセット信号ＰＯＲＢが発生し、ＳＷ３がオフ状態に固定されている。ＳＷ３がオフ状態に固定されることで、ＶＢＡＴ端子からＶＯＵＴ端子への電流・電圧の供給路が遮断され、バックアップ電源の無駄な消費が抑制されている。
その後、解除信号ＰＤＯＦＦによってＳＷ３のオフ状態の固定が解除された後、ＳＷ３がオンしてバックアップ電源のチャージが行われ、バックアップ電源が満充電の状態になり、充電停止モードに移行している。
そして、充電停止モードでメイン電源が遮断されたためＶＤＤ端子の電圧が低下し、バックアップモードに移行している。その後、メイン電源が回復したためＶＤＤ端子の電圧が上昇し、バックアップモードから充電モードに移行し、バックアップ電源が満充電の状態になって再び充電停止モードに移行している。
図１０は、図１に示した本実施形態の電圧出力用回路１の動作のタイミングチャートの一例を示す図であり、図８に示した製造方法において、充電できないバックアップ電源（一次電池等）をＶＢＡＴ端子に接続した後、メイン電源をＶＤＤ端子に接続した時の例である。
図１０の例でも、図９の例と同様に、最初に、電圧出力用回路１にバックアップ電源とメイン電源を接続する組み立て工程が行われている。この組み立て工程では、ＶＤＤ端子にメイン電源が接続されるよりも前に、ＶＢＡＴ端子にバックアップ電源が接続されており、ＶＢＡＴ端子の電圧が上昇している。このＶＢＡＴ端子の電圧上昇によりリセット信
号ＰＯＲＢが発生し、ＳＷ３がオフ状態に固定されている。ＳＷ３がオフ状態に固定されることで、ＶＢＡＴ端子からＶＯＵＴ端子への電流・電圧の供給路が遮断され、バックアップ電源の無駄な消費が抑制されている。
その後、ＶＤＤ端子にメイン電源が接続されてＶＤＤ端子の電圧が立ち上がった後、初期化モードに移行し、解除信号ＰＤＯＦＦによってＳＷ３のオフ状態の固定が解除された後、非充電モードに移行している。
そして、非充電モードでメイン電源が遮断されたためＶＤＤ端子の電圧が低下し、バックアップモードに移行している。その後、メイン電源が回復したためＶＤＤ端子の電圧が上昇し、バックアップモードから非充電モードに移行している。
以上に説明したように、本実施形態の電圧出力用回路によれば、充電モードに移行するまではＳＷ３がオフしているため、ＳＷ３のダイオードに逆バイアスがかかっており、ＶＢＡＴ端子からＶＯＵＴ端子への電流・電圧経路が遮断されている。そのため、ＶＤＤ端子にメイン電源が接続される前にＶＢＡＴ端子にバックアップ電源が接続されても、バックアップ電源の不要な電力の消耗を抑えることができる。
また、本実施形態の電圧出力用回路によれば、初期化モードが終了した後、メイン電源からＶＤＤ端子に所望の電源電圧が供給されている限り、非充電モード、充電モード、充電停止モードのいずれかであり、ＳＷ１がオンの時はＳＷ１のチャネルを介して、ＳＷ１がオフの時もＳＷ１のダイオードを介して、ＶＤＤ端子からＶＯＵＴ端子に常に電圧が供給される。従って、メイン電源からＶＤＤ端子に所望の電源電圧が供給されていれば、ＶＯＵＴ端子に接続される機能回路は、メイン電源から供給される電源電圧で動作を継続することができる。一方、本実施形態の電圧出力用回路は、メイン電源からＶＤＤ端子に所望の電源電圧が供給されなくなれば、バックアップモードに移行し、バックアップモードではＳＷ３が常にオンするので、ＳＷ２がオンの時はＳＷ２のチャネルとＳＷ３のチャネルを介して、ＳＷ２がオフの時もＳＷ２のダイオードとＳＷ３のチャネルを介して、ＶＢＡＴ端子からＶＯＵＴ端子に常に電圧が供給される。従って、メイン電源からＶＤＤ端子に所望の電源電圧が供給されなくなっても、ＶＯＵＴ端子に接続される機能回路は、バックアップ電源から供給される電源電圧で動作を継続することができる。
また、本実施形態の電圧出力用回路によれば、非充電モード、充電モード及び充電停止モードにおいてＳＷ１を間欠的にオンオフすることで、ＶＤＤ端子に流入する電流とＶＤＤ端子から流出する電流とのバランスが崩れてＶＤＤ端子の電圧低下が促進され、ＶＤＥＴ１によるＶＤＤ端子の電圧低下が確実に検出され、より早くバックアップモードに移行することができる。
また、本実施形態の電圧出力用回路によれば、バックアップ電源の充電中にメイン電源が遮断された場合、ＶＢＡＴ端子の電圧がＶＤＤ端子の電圧よりも高くなった時点で、仮にバックアップ電源が満充電になっていない状態でも、すぐにバックアップモードに移行する。従って、バックアップ電源からの電流の逆流を抑制することができ、メイン電源からバックアップ電源への切り替えを無駄なく効率よく行うことができる。
また、本実施形態の電圧出力用回路によれば、非充電モード、充電モード、充電停止モード及びバックアップモードにおいて、ＶＤＥＴ１〜ＶＤＥＴ５のうち動作する必要のないものを常にオフし、動作させるものは間欠的にオンすることで、ＶＤＥＴ１〜ＶＤＥＴ５で消費される電流を低減し、さらに、ＮＭＯＳスイッチ６２，７２をできるだけオフすることで、比較電圧生成回路６０，７０で消費される電流も低減することができる。なお、ＶＤＥＴ１〜ＶＤＥＴ５や比較電圧生成回路６０，７０で消費される電流を低減するた
めには、図４〜図７のフローチャートにおける所定時間Ｔ２，Ｔ４，Ｔ６，Ｔ８がなるべく短い方がよいが、メイン電源が遮断された場合にＶＤＤ端子の電圧低下を促進するためには、ＳＷ１が間欠的にオフする期間に相当するＴ２，Ｔ４，Ｔ６をある程度長くする必要がある。従って、本実施形態の電圧出力用回路を用いたシステムの構成に応じて、Ｔ１〜Ｔ８を最適な時間に調整することが望ましい。
また、本実施形態の電圧出力用回路によれば、トリクル充電やパルス充電などの充電方法と比較して、充電によりバックアップ電源にダメージを与えるリスクを低減することができる。
２．電子機器
図１１は、本実施形態の電子機器の機能ブロック図である。また、図１２は、本実施形態の電子機器の一例であるスマートフォンの外観の一例を示す図である。
本実施形態の電子機器３００は、電圧出力用回路３１０、リアルタイムクロック（ＲＴＣ）回路３１２、ＣＰＵ（Central Processing Unit）３２０、操作部３３０、ＲＯＭ（Read Only Memory）３４０、ＲＡＭ（Random Access Memory）３５０、通信部３６０、表示部３７０、メイン電源３８０、バックアップ電源３９０を含んで構成されている。なお、本実施形態の電子機器は、図１１の構成要素（各部）の一部を省略又は変更し、あるいは、他の構成要素を付加した構成としてもよい。
メイン電源３８０は、電圧出力用回路３１０のＶＤＤ端子に電源電圧を供給する。また、メイン電源３８０は、ＣＰＵ３２０にも電源電圧を供給する。
バックアップ電源３９０は、電圧出力用回路３１０のＶＢＡＴ端子に電源電圧を供給する。
電圧出力用回路３１０は、ＶＤＤ端子の電圧が所定の電圧値よりも高い時は、ＶＤＤ端子の電圧をＶＯＵＴ端子に出力し、ＶＤＤ端子の電圧が所定の電圧値よりも低くなると、バックアップモードに移行し、ＶＢＡＴ端子の電圧をＶＯＵＴ端子に出力する。この電圧出力用回路３１０は、ＶＢＡＴ端子に電圧が供給されるとＶＢＡＴ端子からＶＯＵＴ端子への電圧の供給経路を遮断するように構成されている。電圧出力用回路３１０として、例えば、前述した本実施形態の電圧出力用回路１を適用することができる。
リアルタイムクロック（ＲＴＣ）回路３１２は、時刻情報（年、月、日、時、分、秒等の情報）を生成する回路であり、ＣＰＵ３２０は、ＲＴＣ回路３１２から時刻情報を読み出すことが可能になっている。ＲＴＣ回路３１２は電力用出力回路３１０のＶＯＵＴ端子から供給される電源電圧で計時動作を行う。
ＣＰＵ３２０は、ＲＯＭ３４０等に記憶されているプログラムに従い、各種の計算処理や制御処理を行う。具体的には、ＣＰＵ３２０は、電圧出力用回路３１０に対する各種の設定処理、ＲＴＣ回路３１２から時刻情報を読み出す処理、操作部３３０からの操作信号に応じた各種の処理、外部とデータ通信を行うために通信部３６０を制御する処理、表示部３７０に各種の情報（ＲＴＣ回路３１２から読み出した時刻情報等）を表示させるための表示信号を送信する処理等を行う。
操作部３３０は、操作キーやボタンスイッチ等により構成される入力装置であり、ユーザーによる操作に応じた操作信号をＣＰＵ３２０に出力する。
ＲＯＭ３４０は、ＣＰＵ３２０が各種の計算処理や制御処理を行うためのプログラムや
データ等を記憶している。
ＲＡＭ３５０は、ＣＰＵ３２０の作業領域として用いられ、ＲＯＭ３４０から読み出されたプログラムやデータ、操作部３３０から入力されたデータ、ＣＰＵ３２０が各種プログラムに従って実行した演算結果等を一時的に記憶する。
通信部３６０は、ＣＰＵ３２０と外部装置との間のデータ通信を成立させるための各種制御を行う。
表示部３７０は、ＬＣＤ（Liquid Crystal Display）等により構成される表示装置であり、ＣＰＵ３２０から入力される表示信号に基づいて各種の情報を表示する。表示部３７０には操作部３３０として機能するタッチパネルが設けられていてもよい。
電圧出力用回路３１０として本実施形態の電圧出力用回路１を組み込むことにより、信頼性の高い電子機器を実現することができる。
図１３は、本実施形態の電子機器の製造方法の一例を示すフローチャート図である。
図１３に示すように、本実施形態では、まず、第１電源端子（図１１のＶＤＤ端子）と、第２電源端子（図１１のＶＢＡＴ端子）と、出力端子（図１１のＶＯＵＴ端子）と、第２電源端子から出力端子への電圧の供給路にあり、開状態（オフ状態）の時に第２電源端子から出力端子への電圧の供給を遮断する第１スイッチ手段と、第２電源端子の電圧に基づき、第１スイッチ手段を開状態（オフ状態）に固定する第１制御手段と、第１電源端子の電圧に基づき、第１スイッチ手段の開状態（オフ状態）の固定を解除する第２制御手段と、を少なくとも備えている電圧出力用回路３１０を用意する（Ｔ１００）。
次に、第２電源端子に第２電源（図１１のバックアップ電源３９０）を接続し、第２電源から第２電源端子に第２電源電圧（図１１のバックアップ電源３９０の電圧）を印加して、第１スイッチ手段を開状態に固定する（Ｔ１１０）。
次に、電圧出力用回路３１０を電子機器１に組み込む（Ｔ１２０）。
次に、第２電源端子に第２電源電圧が印加されている状態で、第１電源端子に第１電源（図１１のメイン電源３８０）を接続し、第１電源から第１電源端子に第１電源電圧（図１１のメイン電源３８０の電圧）を印加して、第１スイッチ手段の開状態の固定を解除する（Ｔ１３０）。
本実施形態の電子機器３００の製造方法の一例としては、電圧出力用回路３１０とバックアップ電源３９０を１つのボード上に搭載した後、当該ボードを電子機器３００に組み込み、その後、さらにメイン電源３８０を電子機器３００に組み込んで電圧出力用回路３１０と接続する方法が挙げられる。このような場合、電圧出力用回路３１０のＶＤＤ端子にメイン電源３８０が接続される前に、ＶＢＡＴ端子にバックアップ電源３９０が接続されるが、ＶＢＡＴ端子に電圧が供給されるとＶＢＡＴ端子からＶＯＵＴ端子への電圧の供給経路が遮断されるので、電子機器３００の組み立て時に、バックアップ電源３８０の無駄な消費を抑制することができる。バックアップ電源３８０が一次電池等の充電ができない電源の場合には特に有効である。
このような電子機器３００としては種々の電子機器が考えられ、例えば、パーソナルコンピューター（例えば、モバイル型パーソナルコンピューター、ラップトップ型パーソナルコンピューター、タブレット型パーソナルコンピューター）、スマートフォンや携帯電
話機などの移動体端末、ディジタルスチールカメラ、インクジェット式吐出装置（例えば、インクジェットプリンター）、ルーターやスイッチなどのストレージエリアネットワーク機器、ローカルエリアネットワーク機器、テレビ、ビデオカメラ、ビデオテープレコーダー、カーナビゲーション装置、リアルタイムクロック装置、ページャー、電子手帳（通信機能付も含む）、電子辞書、電卓、電子ゲーム機器、ゲーム用コントローラー、ワードプロセッサー、ワークステーション、テレビ電話、防犯用テレビモニター、電子双眼鏡、ＰＯＳ端末、医療機器（例えば電子体温計、血圧計、血糖計、心電図計測装置、超音波診断装置、電子内視鏡）、魚群探知機、各種測定機器、計器類（例えば、車両、航空機、船舶の計器類）、フライトシュミレーター、ヘッドマウントディスプレイ、モーショントレース、モーショントラッキング、モーションコントローラー、ＰＤＲ（歩行者位置方位計測）等が挙げられる。
３．移動体
図１４は、本実施形態の移動体の一例を示す図（上面図）である。図１４に示す移動体４００は、電圧出力用回路４１０、エンジンシステム、ブレーキシステム、キーレスエントリーシステム等の各種の制御を行うコントローラー４２０，４３０，４４０、バッテリー４５０、バックアップ用バッテリー４６０を含んで構成されている。なお、本実施形態の移動体は、図１４の構成要素（各部）の一部を省略し、あるいは、他の構成要素を付加した構成としてもよい。
バッテリー４５０は、電圧出力用回路４１０のＶＤＤ端子にメインの電源電圧を供給する。
バックアップ用バッテリー４６０は、電圧出力用回路４１０のＶＢＡＴ端子にバックアップ用の電源電圧を供給する。
コントローラー４２０，４３０，４４０には、電圧出力用回路４１０のＶＯＵＴ端子から電源電圧が供給される。
電圧出力用回路４１０は、ＶＤＤ端子の電圧が所定の電圧値よりも高い時は、ＶＤＤ端子の電圧をＶＯＵＴ端子に出力し、ＶＤＤ端子の電圧が所定の電圧値よりも低くなると、バックアップモードに移行し、ＶＢＡＴ端子の電圧をＶＯＵＴ端子に出力する。この電圧出力用回路４１０は、ＶＢＡＴ端子に電圧が供給されるとＶＢＡＴ端子からＶＯＵＴ端子への電圧の供給経路を遮断するように構成されている。電圧出力用回路４１０として、例えば、前述した本実施形態の電圧出力用回路１を適用することができる。
このように、移動体４００に本実施形態の電圧出力用回路１を組み込むことにより、より信頼性の高い移動体を実現することができる。
このような移動体４００としては種々の移動体が考えられ、例えば、自動車（電気自動車も含む）、ジェット機やヘリコプター等の航空機、船舶、ロケット、人工衛星等が挙げられる。
４．変形例
本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
例えば、本実施形態の電圧出力用回路において、ＶＢＡＴ端子に接続されるバックアップ電源が充電できない電源しか接続されないような場合等は、主としてバックアップ電源の過充電を防止する目的で設けられているスイッチ回路３２（スイッチ素子ＳＷ２）は無
くてもよい。
また、例えば、本実施形態の電圧出力用回路において、ＶＤＥＴ１にＶＤＥＴ２の機能を兼用させることでＶＤＥＴ２を削除してもよい。同様に、本実施形態の電圧出力用回路において、ＶＤＥＴ３にＶＤＥＴ４の機能を兼用させることでＶＤＥＴ４を削除してもよい。
また、例えば、本実施形態の電圧出力用回路において、ＶＤＤ端子とグランドの間にプルダウン抵抗とスイッチを直列に接続し、スイッチ制御回路２０が当該スイッチのオンオフのタイミングを制御するように変形してもよい。例えば、スイッチ制御回路２０は、ＶＤＥＴ１〜５の少なくとも１つがオンする時に当該スイッチをオンするように制御してもよい。このようにすれば、ＶＤＤ端子の電荷がプルダウン抵抗を介して定期的に強制ディスチャージされるので、メイン電源が遮断された場合、ＶＤＤ端子に流入する電流とＶＤＤ端子から流出する電流とのバランスが崩れやすくなり、ＶＤＤ端子の電圧低下がより促進される。その結果、ＶＤＥＴ１又はＶＤＥＴ２によりＶＤＤ端子の電圧低下が確実に検出され、より早くバックアップモードに移行することができる。なお、プルダウン抵抗と直列にスイッチを設けて間欠的にオンオフすることで、プルダウン抵抗による消費電流を低減させることができる。
また、例えば、図８に示した本実施形態の電圧出力用回路の製造方法では、第２電源から電圧第２電源端子に第２電源電圧を印加する工程Ｔ２０の後、第２電源端子に第２電源電圧が印加されている状態で、第１電源から第１電源電圧を印加する工程Ｔ３０を行っているが、第１電源から第１電源端子に第１電源電圧を印加する工程の後、第１電源端子に第１電源電圧が印加されている状態で、第２電源端子に第２電源から第２電源電圧を印加するように変形してもよい。同様に、図１３に示した本実施形態の電子機器の製造方法では、第２電源から電圧出力用回路の第２電源端子に第２電源電圧を印加する工程Ｔ１１０の後、電圧出力用回路の第２電源端子に第２電源電圧が印加されている状態で、電圧出力用回路の第１電源端子に第１電源から第１電源電圧を印加する工程Ｔ１３０を行っているが、第１電源から電圧出力用回路の第１電源端子に第１電源電圧を印加した後、電圧出力用回路の第１電源端子に第１電源電圧が印加されている状態で、電圧出力用回路の第２電源端子に第２電源から第２電源電圧を印加するように変形してもよい。
また、例えば、図１３に示した電子機器の製造方法では、第２電源から電圧出力用回路の第２電源端子に第２電源電圧を印加する工程Ｔ１１０の後、電圧出力用回路を電子機器に組み込む工程Ｔ１２０を行っているが、工程Ｔ１２０の後に工程Ｔ１１０を行うように、工程１１０と工程１２０の順番を入れ替えてもよい。この電子機器３００の製造方法の一例としては、バックアップ電源３９０を電子機器３００に組み込んだ後、電圧出力用回路３１０を電子機器３００に組み込んでバックアップ電源３９０と接続し、その後、さらにメイン電源３８０を電子機器３００に組み込んで電圧出力用回路３１０と接続する方法が挙げられる。このような場合にも、電圧出力用回路３１０のＶＤＤ端子にメイン電源３８０が接続される前に、ＶＢＡＴ端子にバックアップ電源３９０が接続されるが、ＶＢＡＴ端子に電圧が供給されるとＶＢＡＴ端子からＶＯＵＴ端子への電圧の供給経路が遮断されるので、電子機器３００の組み立て時に、バックアップ電源３８０の無駄な消費を抑制することができる。バックアップ電源３８０が一次電池等の充電ができない電源の場合には特に有効である。
上述した本実施形態及び各変形例は一例であって、これらに限定されるわけではない。例えば、本実施形態及び各変形例を適宜組み合わせることも可能である。
本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び
結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
１ 電圧出力用回路、１０ スイッチ制御回路、１１ パワーオンリセット（ＰＯＲ）回路、１２ ラッチ回路、１３ レベルシフト回路、１４ ＮＭＯＳスイッチ、１５ レベルシフト回路、１６ インバーター回路、１７ インバーター回路、１８ プルダウン抵抗、１９ プルダウン抵抗、２０ スイッチ制御回路、２２ 基準電圧回路、３１ スイッチ回路、３２ スイッチ回路、３３ スイッチ回路、４０ パワーオンリセット（ＰＯＲ）回路、５１ コンパレーター、５２ コンパレーター、５３ コンパレーター、５４
コンパレーター、５５ コンパレーター、６０ 比較電圧生成回路、６２ ＮＭＯＳスイッチ、６４ レベルシフト回路、７０ 比較電圧生成回路、７２ ＮＭＯＳスイッチ、７４ レベルシフト回路、７６ ＮＭＯＳスイッチ、３００ 電子機器、３１０ 電圧出力用回路、３１２ リアルタイムクロック（ＲＴＣ）回路、３２０ ＣＰＵ、３３０ 操作部、３４０ ＲＯＭ、３５０ ＲＡＭ、３６０ 通信部、３７０ 表示部、３８０ メイン電源、３９０ バックアップ電源、４００ 移動体、４１０ 電圧出力用回路、４２０，４３０，４４０ コントローラー、４５０ バッテリー、４６０ バックアップ用バッテリー

Claims (10)

  1. 第１電源端子と、
    第２電源端子と、
    出力端子と、
    前記第２電源端子から前記出力端子への電圧の供給路にあり、閉状態の時に前記第２電源端子から前記出力端子へ電圧を供給し、開状態の時に前記第２電源端子から前記出力端子への電圧の供給を遮断する第１スイッチ手段と、
    前記第２電源端子の電圧に基づき、前記第１スイッチ手段を前記開状態に固定する第１制御手段と、
    前記第１電源端子の電圧に基づき、前記第１スイッチ手段の前記開状態の固定を解除する第２制御手段と、を備えている、電圧出力用回路。
  2. 前記第１制御手段は、
    前記第２電源端子からの電圧の印加によりリセット信号を出力するパワーオンリセット回路を備え、前記リセット信号によって前記第１スイッチ手段を前記開状態に固定する、請求項１に記載の電圧出力用回路。
  3. 前記第１スイッチ手段は、スイッチ素子を備えており、
    前記第１制御手段は、
    前記リセット信号によって前記スイッチ素子の制御端子に固定電位を印加し、前記第１スイッチ手段を前記開状態に固定する、請求項２に記載の電圧出力用回路。
  4. 前記第１スイッチ手段の前記スイッチ素子は、
    前記出力端子から前記第２電源端子に向かう方向に順方向接続されるダイオードを備えている、請求項３に記載の電圧出力用回路。
  5. 前記第２制御手段は、
    前記第１電源端子の電圧に基づいて解除信号を出力し、
    前記第１制御手段は、
    ラッチ回路を備え、前記ラッチ回路への前記リセット信号の入力に基づいて前記第１スイッチ手段を前記開状態に固定し、前記ラッチ回路への前記解除信号の入力に基づいて前記第１スイッチ手段の前記開状態の固定を解除する、請求項２乃至４のいずれか一項に記載の電圧出力用回路。
  6. 前記第１電源端子から出力端子への電圧の供給路にあり、開状態の時に前記第２電源端子から前記第１電源端子への電流の供給を阻止する第２スイッチ手段を備えている、請求項１乃至５のいずれか一項に記載の電圧出力用回路。
  7. 請求項１乃至６のいずれか一項に記載の電圧出力用回路を備えている、電子機器。
  8. 請求項１乃至６のいずれか一項に記載の電圧出力用回路を備えている、移動体。
  9. 第１電源端子と、第２電源端子と、出力端子と、前記第２電源端子から前記出力端子への電圧の供給路にあり、閉状態の時に前記第２電源端子から前記出力端子へ電圧を供給し、開状態の時に前記第２電源端子から前記出力端子への電圧の供給を遮断する第１スイッチ手段と、前記第２電源端子の電圧に基づき、前記第１スイッチ手段を前記開状態に固定する第１制御手段と、前記第１電源端子の電圧に基づき、前記第１スイッチ手段の前記開状態の固定を解除する第２制御手段と、を備えている回路を用意する工程と、
    前記第１電源端子と前記第２電源端子のうち前記第２電源端子に第２電源電圧を印加し
    て、前記第１スイッチ手段を前記開状態に固定する工程と、
    前記第２電源端子に前記第２電源電圧が印加されている状態で前記第１電源端子に第１電源電圧を印加して、前記開状態の固定を解除する工程と、を含む、電圧出力用回路の製造方法。
  10. 第１電源端子と、第２電源端子と、出力端子と、前記第２電源端子から前記出力端子への電圧の供給路にあり、閉状態の時に前記第２電源端子から前記出力端子へ電圧を供給し、開状態の時に前記第２電源端子から前記出力端子への電圧の供給を遮断する第１スイッチ手段と、前記第２電源端子の電圧に基づき、前記第１スイッチ手段を前記開状態に固定する第１制御手段と、前記第１電源端子の電圧に基づき、前記第１スイッチ手段の前記開状態の固定を解除する第２制御手段と、を備えている電圧出力用回路を用意する工程と、
    前記第１電源端子と前記第２電源端子のうち前記第２電源端子に第２電源電圧を印加して、前記第１スイッチ手段を前記開状態に固定する工程と、
    前記第２電源端子に前記第２電源電圧が印加されている状態で前記第１電源端子に第１電源電圧を印加して、前記開状態の固定を解除する工程と、
    前記第２電源電圧を印加する工程の後であって、前記第１電源電圧を印加する工程の前に、前記電圧出力用回路を電子機器に組み込む工程と、を含む、電子機器の製造方法。
JP2013153578A 2013-07-24 2013-07-24 電圧出力用回路、電子機器、移動体、電圧出力用回路の製造方法及び電子機器の製造方法 Active JP6064821B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2013153578A JP6064821B2 (ja) 2013-07-24 2013-07-24 電圧出力用回路、電子機器、移動体、電圧出力用回路の製造方法及び電子機器の製造方法
CN201410353988.XA CN104348249B (zh) 2013-07-24 2014-07-23 电压输出用电路及制造方法、设备及制造方法、移动体
US14/338,445 US9762062B2 (en) 2013-07-24 2014-07-23 Voltage output circuit, electronic apparatus, moving object, manufacturing method for voltage output circuit, and manufacturing method for electronic apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013153578A JP6064821B2 (ja) 2013-07-24 2013-07-24 電圧出力用回路、電子機器、移動体、電圧出力用回路の製造方法及び電子機器の製造方法

Publications (2)

Publication Number Publication Date
JP2015027128A JP2015027128A (ja) 2015-02-05
JP6064821B2 true JP6064821B2 (ja) 2017-01-25

Family

ID=52389882

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013153578A Active JP6064821B2 (ja) 2013-07-24 2013-07-24 電圧出力用回路、電子機器、移動体、電圧出力用回路の製造方法及び電子機器の製造方法

Country Status (3)

Country Link
US (1) US9762062B2 (ja)
JP (1) JP6064821B2 (ja)
CN (1) CN104348249B (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6333869B2 (ja) * 2016-01-25 2018-05-30 ファナック株式会社 回路遮断システム
JP6946773B2 (ja) * 2017-06-20 2021-10-06 セイコーエプソン株式会社 リアルタイムクロックモジュール、電子機器、移動体及び情報処理システム
FR3126568A1 (fr) * 2021-08-24 2023-03-03 Stmicroelectronics (Rousset) Sas Commutateur d'alimentation

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2491692A1 (fr) * 1980-10-08 1982-04-09 Honeywell Inc Dispositif d'alimentation auxiliaire par batterie
US4492876A (en) * 1983-07-18 1985-01-08 At&T Bell Laboratories Power supply switching arrangement
US4617473A (en) * 1984-01-03 1986-10-14 Intersil, Inc. CMOS backup power switching circuit
JPH074056B2 (ja) * 1986-05-15 1995-01-18 株式会社東芝 電源補償回路
US4812672A (en) * 1987-10-01 1989-03-14 Northern Telecom Limited Selective connection of power supplies
JPH01157239A (ja) * 1987-12-11 1989-06-20 Tokyo Electric Co Ltd 電源バックアップ装置
US4908790A (en) * 1988-03-10 1990-03-13 Dallas Semiconductor Corporation Backup battery switching circuitry for a microcomputer or a microprocessor
US5306961A (en) * 1989-05-15 1994-04-26 Dallas Semiconductor Corporation Low-power integrated circuit with selectable battery modes
JPH04133630A (ja) * 1990-09-20 1992-05-07 Sony Corp バックアップ電源回路
US5191229A (en) * 1990-12-19 1993-03-02 United Technologies Corporation Power source transferring
JP3120195B2 (ja) * 1992-09-04 2000-12-25 株式会社ピーエフユー バッテリ制御装置
JPH1078834A (ja) * 1996-09-04 1998-03-24 Seiko Epson Corp 電源電圧検出回路及びそれを具備したｉｃカード
US5886561A (en) * 1996-11-18 1999-03-23 Waferscale Integration, Inc. Backup battery switch
JP2000124976A (ja) * 1998-10-13 2000-04-28 Hirofumi Tsumeda 充電器内蔵携帯電話機
JP3760744B2 (ja) * 2000-09-14 2006-03-29 セイコーエプソン株式会社 定電圧出力装置
JP3843720B2 (ja) * 2000-09-14 2006-11-08 セイコーエプソン株式会社 定電圧出力装置
JP2002091591A (ja) * 2000-09-14 2002-03-29 Seiko Epson Corp 定電圧出力装置
JP2002091575A (ja) * 2000-09-14 2002-03-29 Seiko Epson Corp 定電圧出力装置
US6600239B2 (en) * 2001-03-22 2003-07-29 Hewlett-Packard Development Company, L.P. Active circuit protection for switched power supply system
US6969972B2 (en) * 2003-06-06 2005-11-29 Texas Instruments Incorporated Architecture for switching between an external and internal power source
JP2005045873A (ja) 2003-07-23 2005-02-17 Ricoh Co Ltd 電源装置
JP4720704B2 (ja) * 2006-09-27 2011-07-13 セイコーエプソン株式会社 電源切換回路
JP4835551B2 (ja) * 2007-08-27 2011-12-14 パナソニック株式会社 電源装置
JP4924375B2 (ja) * 2007-11-15 2012-04-25 三菱電機株式会社 パワー素子駆動用回路
JP5157390B2 (ja) * 2007-11-28 2013-03-06 株式会社リコー Ｒｔｃ回路のバックアップ電源切換回路を備えた半導体装置
CN101621214B (zh) * 2009-07-28 2012-09-19 成都市华为赛门铁克科技有限公司 电池备份模块、电池备份模块的供电方法及存储系统
US7973595B2 (en) * 2009-09-21 2011-07-05 Freescale Semiconductor, Inc. Power switch circuit
KR100967438B1 (ko) * 2009-11-02 2010-07-01 코칩 주식회사 대기전력 저감장치

Also Published As

Publication number Publication date
JP2015027128A (ja) 2015-02-05
US9762062B2 (en) 2017-09-12
CN104348249B (zh) 2018-10-02
US20150028676A1 (en) 2015-01-29
CN104348249A (zh) 2015-02-11

Similar Documents

Publication Publication Date Title
JP6112287B2 (ja) 電源切替回路、リアルタイムクロック装置、電子機器、移動体、及び電源切替回路の制御方法
JP4720704B2 (ja) 電源切換回路
JP4918866B2 (ja) 通信装置、半導体集積回路装置及び通信システム
JP4986395B2 (ja) バッテリパック、および携帯型電子機器
JP2007240524A (ja) 電池残量検出回路
JP6245424B2 (ja) 発振回路の制御方法、発振用回路、発振器、電子機器及び移動体
US7728459B2 (en) Power supply for real-time clock generation
US9966793B2 (en) Supply-switching system
JP2007330097A (ja) 充電制御方法及び電源制御方法
US8933587B2 (en) Dual input RTC supply generation with replica power path and autonomous mode of operation from the system supply
JPWO2009072281A1 (ja) 電源管理回路
US10256625B2 (en) Input protection circuit, electronic device, electronic apparatus, and moving object
JP6064821B2 (ja) 電圧出力用回路、電子機器、移動体、電圧出力用回路の製造方法及び電子機器の製造方法
JP2009219176A (ja) 電子回路のバックアップ電源回路
JP2009003764A (ja) 半導体集積回路装置及び電子機器
JP2008249713A (ja) 電池パック、半導体装置、及び電池パックを内蔵した携帯型機器
JP2008070977A (ja) 電源降圧回路及び半導体装置
JP7151539B2 (ja) リアルタイムクロックモジュール、電子機器、及び移動体
JP4830325B2 (ja) 半導体装置
JP2014106990A (ja) 集積回路装置、振動デバイスおよび電子機器
JP7508874B2 (ja) 回路装置、発振器、電子機器及び移動体
WO2015063968A1 (ja) 電池パック、電子機器システム、および、電子機器
JP2008282119A (ja) 電源回路、及び電源回路を用いた電子機器
JP2003298406A (ja) スイッチの開閉状態検出装置および電子機器

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160323

TRDD Decision of grant or rejection written
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20161116

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20161122

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20161205

R150 Certificate of patent or registration of utility model

Ref document number: 6064821

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150