JP4323274B2

JP4323274B2 - 半導体回路装置

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Publication number: JP4323274B2
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Inventors: 和仁藤井
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Priority date: 2003-09-22
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Publication date: 2009-09-02
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Description

この発明は、半導体回路装置に関し、特に電源電圧の低下を検出しエラー信号を出力する半導体回路装置に関するものである。

電源電圧が所定の低電圧検出電圧より低くなる（以下、電源電圧が低電圧検出電圧よりも低くなった状態を「異常状態」と呼ぶ）とエラー信号を出力する低電圧検出回路には、多くの場合フィルタ回路が付加されている。このようなフィルタ回路を付加することにより、予め設定されたフィルタ時間よりも短い微小時間内に、電源電圧が異常状態になり、再び低電圧検出電圧よりも高くなる（以下、電源電圧が低電圧検出電圧よりも高くなった状態を「正常状態」と呼ぶ）立下りノイズでは、エラー信号を出力しないようにして立下りノイズによる誤動作の影響を低減するように構成することが可能となる。

しかし、電源電圧の立上がり時には、電源電圧が異常状態になっているにも関らず、フィルタ時間が経過するまではエラー信号が出力されなかった。このため、電源投入後、所定のリセット時間（電源電圧が正常状態になるまでの時間よりも十分長い時間に選ばれる）の間、エラー信号（パワーオンリセット信号）を出力する回路（パワーオンリセット回路）を併用して、電源電圧投入時にはこの回路からエラー信号を出力する必要がある。

しかし、この回路を併用した場合には、電源電圧がリセット時間内に正常状態になった場合でも、リセット時間が経過するまでエラー信号を出力し続けるため、待機時間が長くなるという問題があった。

なお、低電圧検出回路に関する半導体回路装置の発明が、特許文献１から４に開示されている。

特開平６−１７８５５２号公報特開２００１−３２７１７１号公報特開平１０−１４０９８号公報特開２００２−４３９１８号公報

本発明は上記の問題点に鑑みてなされたものであり、電源投入後の電源電圧の立上がり時には、リセット時間内であっても、電源電圧が異常状態である間のみエラー信号を出力し、リセット時間経過後の通常動作時には、フィルタ回路が機能して、立下りノイズのときにはエラー信号を出力しない半導体回路装置を提供することを目的とするものである。

この発明に係る半導体回路装置においては、電源電圧を受け、前記電源電圧が所定の低電圧検出電圧よりも高いか低いかを示す論理レベルの低電圧検出信号を出力する低電圧検出回路と、前記低電圧検出信号を受け、前記電源電圧が前記低電圧検出電圧よりも低いことを示す論理レベルの前記低電圧検出信号を所定のフィルタ時間だけ無効化するフィルタ回路と、前記電源電圧を受け、前記電源電圧の投入から前記フィルタ時間よりも長い所定のリセット時間が経過したか否かを示す論理レベルのパワーオンリセット信号を出力するパワーオンリセット回路と、前記低電圧検出信号、前記フィルタ回路の出力及び前記パワーオンリセット信号を受け、前記パワーオンリセット信号が前記リセット時間の未経過を示す論理レベルであるときには前記低電圧検出信号に応答し、前記パワーオンリセット信号が前記リセット時間の既経過を示す論理レベルであるときには前記フィルタ回路の出力に応答したエラー信号を出力する制御回路とを備えるものである。

以上のように構成されているので、請求項１に記載の半導体回路装置によれば、電源投入後の電源電圧の立上がり時には、リセット時間内であっても、電源電圧が異常状態である間のみエラー信号を出力できるので、待機時間を短くすることが出来る。

また、リセット時間経過後の通常動作時には、フィルタ回路が機能して、微小時間の電源電圧の異常状態ではエラー信号を出力しないので、立下りノイズによる誤動作の影響を低減することができる。

実施の形態１．
図１は本発明の実施の形態１に係る半導体回路装置の構成を示すブロック図である。低電圧検出回路１１の出力が、点Ｘにおいてフィルタ回路１２の入力及び制御回路１３の第２の入力に接続されている。フィルタ回路１２の出力が制御回路１３の第１の入力に接続されている。そして、パワーオンリセット回路１４の出力が制御回路１３の第３の入力に接続されている。

低電圧検出回路１１は、電源電圧Ｖ_CCと所定の低電圧検出電圧とを比較して、電源電圧Ｖ_CCが低電圧検出電圧よりも低い異常状態のときはＨｉｇｈ（Ｈ）レベル、また高い正常状態のときにはＬｏｗ（Ｌ）レベルの信号Ｂを出力する。ここで、低電圧検出回路１１は、電源電圧Ｖ_CCを受け、電源電圧Ｖ_CCが所定の低電圧検出電圧よりも高いか低いかを示す論理レベルの低電圧検出信号（信号Ｂ）を出力するものであればよい。

そしてフィルタ回路１２は、低電圧検出回路１１から入力される信号Ｂをフィルタ処理して信号Ａを出力する。信号Ａは、電源電圧Ｖ_CCが異常状態になってからの時間が所定のフィルタ時間より長いときに、フィルタ時間経過後から電源電圧Ｖ_CCが正常状態になるまでＨレベルの信号となり、この場合以外はＬレベルの信号となる。ここで、フィルタ回路１２は、低電圧検出信号（信号Ｂ）を受け、電源電圧Ｖ_CCが低電圧検出電圧よりも低いことを示す論理レベル（上記の例ではＨレベル）の低電圧検出信号（信号Ｂ）を所定のフィルタ時間だけ無効化する（すなわちＬレベルに強制する）ように機能するものであればよい。

また、パワーオンリセット回路１４は、所定のリセット時間の間はＬレベル、リセット時間経過後はＨレベルの信号Ｃを出力する。ここでリセット時間は、一般に電源電圧投入から電源電圧Ｖ_CCが正常状態になると期待できるまでの時間よりも若干長くなるように設定されていればよく、特に精度は必要としない。また本実施の形態では、リセット時間はフィルタ時間よりも長く設定される。ここで、パワーオンリセット回路１４は、電源電圧Ｖ_CCを受け、電源電圧投入からフィルタ時間よりも長い所定のリセット時間が経過したか否かを示す論理レベルのパワーオンリセット信号（信号Ｃ）を出力するものであればよい。

そして、制御回路１３は、信号Ｃを反転するとともに（以下、信号Ｃの反転をＣ_Bとする）、Ｃ_Bと信号Ｂとの論理積を演算し、その論理積Ｂ・Ｃ_Bと信号Ａとの論理和を演算する。そして演算結果を信号Ｄとして出力する。このような演算をする制御回路１３はＡＮＤゲート回路等を用いることで容易に構成できる。なお、パワーオンリセット回路１４が出力する論理が上記の場合と逆であるとき、すなわち、所定のリセット時間の間はＨレベル、リセット時間経過後はＬレベルの信号Ｃを出力するときには、上記論理演算で信号Ｃを反転する必要は無い。

そして、以下の説明から明らかとなるように、制御回路１３は、低電圧検出信号（信号Ｂ）、フィルタ回路の出力（信号Ａ）及びパワーオンリセット信号（信号Ｃ）を受け、パワーオンリセット信号がリセット時間の未経過を示す論理レベル（上記の例ではＬレベル）であるときには低電圧検出電圧に応答し、パワーオンリセット信号がリセット時間の既経過を示す論理レベル（上記の例ではＨレベル）であるときにはフィルタ回路の出力に応答した信号を出力することに等しい。

図２，３は、以上のように構成された半導体回路装置の電源電圧立上がり時の動作を示すタイミングチャートである。まず、電源電圧投入後フィルタ時間内に電源電圧Ｖ_CCが正常状態になったときの動作について説明する（図２参照）。電源電圧投入（時刻ｔ＝０，電源電圧Ｖ_CC＝０Ｖ）後、一定の傾きで電源電圧Ｖ_CC が立上がり、フィルタ時間内の時刻Ｔ₁から正常状態になるとする。

低電圧検出回路１１は、電源投入後から時刻Ｔ₁までの間は、電源電圧Ｖ_CCが異常状態なのでＨレベル、そして時刻Ｔ₁からは、電源電圧Ｖ_CCが正常状態になっているのでＬレベルの信号Ｂを出力する。

フィルタ回路１２は、電源電圧Ｖ_CC が正常状態になるまでの時間Ｔ₁がフィルタ時間内なので、Ｌレベルの信号Ａを出力し続ける。また、パワーオンリセット回路１４は、リセット時間の間はＬレベル、リセット時間経過後はＨレベルの信号Ｃを出力する。

制御回路１３は、信号ＣをＣ_Bに反転して、Ｃ_Bと信号Ｂとの論理積を演算し、その論理積Ｂ・Ｃ_Bと信号Ａとの論理和を演算し、演算結果を信号Ｄとして出力する。信号Ｂと信号Ｃの反転信号Ｃ_B の論理積Ｂ・Ｃ_Bは、時刻Ｔ₁まで信号Ｂ及び信号Ｃ_BがＨレベルなので、時刻Ｔ₁までＨレベルの信号になり、時刻Ｔ₁から信号ＢがＬレベルとなるので、時刻Ｔ₁からＬレベルの信号になる。信号ＡがＬレベルにあるので、論理積Ｂ・Ｃ_Bと信号Ａとの論理和である信号Ｄは、時刻Ｔ₁までＨレベルの信号（エラー信号）を出力する。時刻Ｔ₁から、信号ＤはＬレベルの信号（正常信号）になる。

次に、フィルタ時間経過後に電源電圧Ｖ_CCが正常状態になったときの動作について説明する（図３参照）。電源投入後、一定の傾きで電源電圧Ｖ_CCが立上がり、フィルタ時間経過後の時刻Ｔ₂から正常状態になるとする。

低電圧検出回路１１は、電源電圧投入後から時刻Ｔ₂までの間は、電源電圧Ｖ_CCが異常状態なのでＨレベル、そして時刻Ｔ₂からは、電源電圧Ｖ_CCが正常状態となるのでＬレベルの信号Ｂを出力する。

電源電圧Ｖ_CCが異常状態である時間がフィルタ時間より長いので、フィルタ回路１２は、フィルタ時間経過後から電源電圧Ｖ_CCが正常状態になるまでＨレベル、それ以外はＬレベルの信号Ａを出力する。すなわち、フィルタ時間内ではＬレベル、フィルタ時間経過後から電源電圧が正常状態になる時刻Ｔ₂までＨレベル、そして時刻Ｔ₂からＬレベルの信号Ａを出力する。また、パワーオンリセット回路１４は、リセット時間の間はＬレベル、リセット時間経過後はＨレベルの信号Ｃを出力する。

信号Ｂと信号Ｃの反転信号Ｃ_Bの論理積Ｂ・Ｃ_Bは、時刻Ｔ₂まで信号Ｂ及び信号Ｃ_BがＨレベルなので、時刻Ｔ₂までＨレベルの信号になり、時刻Ｔ₂から信号ＢがＬレベルとなるので、時刻Ｔ₂からＬレベルの信号になる。論理積Ｂ・Ｃ_Bと信号Ａとの論理和である信号Ｄは、論理積Ｂ・Ｃ_Bが時刻Ｔ₂までＨレベルであるので、時刻Ｔ₂までＨレベルの信号を出力する。時刻Ｔ₂経過後、信号Ａと論理積Ｂ・Ｃ_Bは共にＬレベルとなるので制御回路１３からの信号ＤはＬレベルになる。

以上から、リセット時間の間は、フィルタ回路１２は機能せずに低電圧検出回路１１の信号Ｂと同一の信号Ｄを出力できる。従って、電源投入後の電源電圧立上がり時には、電源電圧Ｖ_CCが異常状態にあるときのみエラー信号を出力することができる。

図４、５は、本発明の実施の形態１に係る半導体回路装置の通常動作時における動作を示すタイミングチャートである。

まず、電源電圧Ｖ_CCが微小時間異常状態となる立下りノイズに対する本半導体回路装置の動作について説明する（図４参照）。時刻Ｔ₃で電源電圧Ｖ_CC が異常状態となり、フィルタ時間よりも短い時刻Ｔ₄で正常状態になるとする。

低電圧検出回路１１は、時刻Ｔ₃まで電源電圧Ｖ_CCが正常状態なのでＬレベル、時刻Ｔ₃から時刻Ｔ₄までの間は、電源電圧Ｖ_CCが異常状態なのでＨレベル、そして時刻Ｔ₄からは電源電圧Ｖ_CCが正常状態になるのでＬレベルの信号Ｂを出力する。

フィルタ回路１２は、電源電圧Ｖ_CC が異常状態から正常状態になるまでの時間がフィルタ時間よりも短いのでＬレベルの信号Ａを出力し続ける。また、パワーオンリセット回路１４は、電源電圧投入からリセット時間を経過した通常動作時なので、Ｈレベルの信号Ｃを出力する

信号Ｂと信号Ｃの反転信号Ｃ_Bの論理積Ｂ・Ｃ_Bは、信号ＣがＨレベルであるので、Ｌレベルの信号になる。また、論理積Ｂ・Ｃ_Bと信号Ａとの論理和である制御回路１３からの信号Ｄは、信号ＡがＬレベルなので、Ｌレベル（正常信号）になる。従って、立下りノイズでは、エラー信号を出力しない。

次に、電源電圧Ｖ_CCの異常状態が、フィルタ時間以上継続した場合の動作について説明する（図５参照）。電源電圧Ｖ_CCは、時刻Ｔ₅で異常状態となり時刻Ｔ₆で正常状態となる。そして、時刻Ｔ₅から時刻Ｔ₆までの時間はフィルタ時間よりも長いとする。

低電圧検出回路１１は、時刻Ｔ₅までの間は、電源電圧Ｖ_CCが正常状態なのでＬレベル、時刻Ｔ₅から時刻Ｔ₆までの間は、電源電圧Ｖ_CCが異常状態なのでＨレベル、そして、時刻Ｔ₆からは、電源電圧Ｖ_CCが正常状態になるので、Ｌレベルの信号になる。

電源電圧Ｖ_CCが異常状態である時間がフィルタ時間より長いので、フィルタ回路１２は、フィルタ時間経過後から正常状態になるまでＨレベル、それ以外はＬレベルの信号Ａを出力する。すなわち、電源電圧Ｖ_CCが異常状態からフィルタ時間を経過するまではＬレベル、そしてフィルタ時間経過後から正常状態になる時刻Ｔ₆までＨレベルの信号Ａを出力する。時刻Ｔ₆からはＬレベルの信号Ａを出力する。

また、パワーオンリセット回路１４は、電源投入から所定のリセット時間を経過した通常動作時なので、Ｈレベルの信号Ｃを出力する。

信号Ｂと信号Ｃの反転信号Ｃ_Bの論理積Ｂ・Ｃ_Bは、信号Ｃ_BがＬレベルなので、Ｌレベルの信号になる。従って、論理積Ｂ・Ｃ_Bと信号Ａとの論理和である制御回路１３の信号Ｄは、論理積Ｂ・Ｃ_BがＬレベルなので、信号Ａと同一の信号となる。

以上から、リセット時間経過後の通常動作時には、フィルタ回路１２が機能することにより、微小時間に異常状態になる立下りノイズではエラー信号を出力せず、異常状態がフィルタ時間より長く続くときにはエラー信号を出力するように動作する。

以上のように構成されているので、本発明の実施の形態１に係る半導体回路装置によれば、リセット時間内ではフィルタ回路１２は機能せず、低電圧検出回路１１からの信号と同一の信号を出力できる。従って、電源電圧投入後の電源電圧の立上がり時には、リセット時間内であっても、電源電圧Ｖ_CCが異常状態にあるときのみエラー信号を出力することができるので、待機時間を短くすることが出来る。

リセット時間経過後の通常動作時には、フィルタ回路１２が機能することにより、電源電圧Ｖ_CCが微小時間異常状態になる立下りノイズでは、エラー信号を出力しないように動作するので、立下りノイズによる誤動作の影響を防止することが出来る。

実施の形態２．
図６から図８は本実施の形態の半導体回路装置を構成する各ブロックの具体的な回路構成例を示す図である。その他の構成は実施の形態１と同一であり、重複する説明は省略する。

図６は制御回路１３（図１参照）を示す回路図である。信号Ｃを入力とするインバータ回路６１の出力が、ＮＡＮＤゲート回路６２の第２の入力に接続されている。ＮＡＮＤゲート回路６２の第１の入力には信号Ｂが入力される。ＮＡＮＤゲート回路６２の出力がインバータ回路６３の入力に接続されている。

そして、インバータ回路６３の出力がＮＯＲゲート回路６４の第２の入力に接続されている。ＮＯＲゲート回路６４の第１の入力には信号Ａが入力される。ＮＯＲゲート回路６４の出力がインバータ回路６５の入力に接続されている。そして、インバータ回路６５の出力が信号Ｄとなる。

図７は従来の低電圧検出回路１１（図１参照）を示す回路図である。抵抗Ｒ₇₁の一端は電源電圧Ｖ_CCに接続されている。そして抵抗Ｒ₇₁の他端は接地されている。但し、抵抗Ｒ₇₁は点Ｘ₇₁において互いに直列に接続される２つの抵抗Ｒ_71a、Ｒ_71bに分割されている。そして、比較器７１の負側入力端と抵抗Ｒ₇₁が点Ｘ₇₁で接続されている。比較器７１の正側入力端は抵抗Ｒ₇₂と点Ｘ₇₂で接続されている。抵抗Ｒ₇₂の一端は基準電圧源Ｖ_REGに接続されている。そして、抵抗Ｒ₇₂の他端は接地されている。但し、抵抗Ｒ₇₂は点Ｘ₇₂において互いに直列に接続される２つの抵抗Ｒ_72a、Ｒ_72bに分割されている。

電源電圧Ｖ_CCが低電圧検出電圧よりも低くなると、点Ｘ₇₁の電位が点Ｘ₇₂の電位よりも低くなって比較器７１からＨレベルの信号を出力され、電源電圧Ｖ_CCの値が低電圧検出電圧よりも高くなると、点Ｘ₇₁の電位が点Ｘ₇₂の電位よりも高くなって比較器７１からＬレベルの信号が出力される。

図８は従来のパワーオンリセット回路を示す回路図である。抵抗Ｒ₈の一端は点Ｘ₈₁において電源電圧Ｖ_CCに接続されている。そして抵抗Ｒ₈の他端は接地されている。但し、抵抗Ｒ₈は、点Ｘ₈₂において互いに直列に接続される２つの抵抗Ｒ_8a、Ｒ_8bに分割されている。点Ｘ₈₁において定電流源８１の一端が接続され、他端が点Ｘ₈₃においてＮ型ＭＯＳトランジスタＭ₈のドレインと接続されている。ここで、定電流源８１の電流の流れる向きは点Ｘ₈₁から点Ｘ₈₃への方向になっている。

また、Ｎ型ＭＯＳトランジスタＭ₈のソースは接地され、ゲートは点Ｘ₈₄においてキャパシタＣ₈の一端に接続されている。キャパシタＣ₈の他端は接地されている。キャパシタＣ₈とゲートとの接続点Ｘ₈₄は、点Ｘ₈₂において抵抗Ｒ₈と接続されている。そして、インバータ回路８２の入力が、点Ｘ₈₃でＮ型ＭＯＳトランジスタＭ₈のドレインと接続されている。

電源電圧投入前は、Ｎ型ＭＯＳトランジスタＭ₈はオフしており、点Ｘ₈₃の電位はＨレベルとなる。従って、インバータ回路８２からの出力信号はＬレベルとなる。電源電圧が投入されると、キャパシタＣ₈が徐々に充電されて点Ｘ₈₄の電位が上昇する。そして、Ｎ型ＭＯＳトランジスタＭ₈がオンすると、点Ｘ₈₃の電位はＬレベルとなる。従ってインバータ回路８２からの出力信号はＨレベルとなる。抵抗、容量を適当に選ぶことでＮ型ＭＯＳトランジスタＭ₈がオンする時間（リセット時間）を調節できる。

以上説明したように、従来の低電圧検出回路及び従来のパワーオンリセット回路と、基本ゲート回路を用いることによって実施の形態１と同一の機能を有する半導体回路装置を構成することができる。

実施の形態３．
図９は制御回路１３（図１参照）の回路構成を示す回路図である。その他の構成は実施の形態１又は２の何れかと同一であり、重複する説明は省略する。

パワーオンリセット回路１４からの信号Ｃを入力とするインバータ回路９１の出力が、ＡＮＤ−ＮＯＲ複合ゲート９２の第３の入力に接続されている。ＡＮＤ−ＮＯＲ複合ゲート回路９２の第１の入力には、フィルタ回路１２からの信号Ａが入力されている。また、ＡＮＤ−ＮＯＲ複合ゲート回路９２の第２の入力には、低電圧検出回路１１からの信号Ｂが入力される。そして、ＡＮＤ−ＮＯＲ複合ゲート回路９２の出力を入力とするインバータ回路９３が接続されている。そして、インバータ回路９３の出力が信号Ｄとなる。

このように制御回路１３を構成することで、ＮＡＮＤゲート回路、インバータ回路及びＮＯＲゲート回路を組み合わせて構成するよりも回路を単純化できる。使用するトランジスタの数を削減できるので、回路面積を小さくすることができる。

実施の形態４．
図１０は実施の形態４に係る半導体回路装置のパワーオンリセット回路１４（図１参照）を示す回路図である。その他の構成は実施の形態１から３の何れかと同一であり、重複する説明は省略する。

抵抗Ｒ₁₀の一端は電源電圧Ｖ_CCに接続されている。そして抵抗Ｒ₁₀の他端は接地されている。但し、抵抗Ｒ₁₀は点Ｘ₁₁において互いに直列に接続される２つの抵抗Ｒ_10a、Ｒ_10bに分割されている。そして、信号線Ｌ₁と抵抗Ｒ₁₀が点Ｘ₁₁で接続されている。そしてキャパシタＣ₁の一端が点Ｘ₁₂において信号線Ｌ₁と接続され、他端が接地されている。

電源電圧を投入すると、電源電圧Ｖ_CCが上昇するとともに、回路に電流が流れてキャパシタＣ₁が徐々に充電され、信号線Ｌ₁の電位が上昇する。そして、キャパシタＣ₁の充電が完了すると信号線Ｌ₁の電位の上昇が終了する。ここで、信号Ｃ（信号線Ｌ₁の電位）の波形は図２，３に示したようなパルス波形にはならないが、信号Ｃは制御回路１３のインバータ回路に入力されるので特に問題はない。すなわち、インバータ回路の閾値電位より大きい場合をＨレベル、小さい場合をＬレベルとすると、図２，３に示されたパルス波形と実質的に同等になる。

以上説明したようにパワーオンリセット回路が、抵抗とキャパシタによって構成されているので、製造プロセスを選ばず構成することができる。また、従来のパワーオンリセット回路に比べて回路面積を小さくすることができる。なお、抵抗とキャパシタからなる構成にすることで、リセット時間の精度は悪くなるが、本実施の形態に係る半導体回路装置では、精度は特に必要でないので、抵抗とキャパシタを用いたパワーオンリセット回路で簡単化することができる。

実施の形態５．
図１１は実施の形態５に係る半導体回路装置のパワーオンリセット回路１４（図１参照）を示す回路図である。その他の構成は実施の形態１から３の何れかと同一であり、重複する説明は省略する。

定電流用Ｐ型ＭＯＳトランジスタＭ₁のソースが電源電圧Ｖ_CCに接続されている。そしてドレインが抵抗Ｒ₁₁の一端と点Ｘ₁₁において接続されている。抵抗Ｒ₁₁の他端は接地されている。信号線Ｌ₁が点Ｘ₁₁において接続されている。そしてキャパシタＣ₁の一端が点Ｘ₁₂において信号線Ｌ₁と接続され他端が接地されている。また、定電流用Ｐ型ＭＯＳトランジスタＭ₁のゲートには適当な電圧（図示せず）が印加されている。

電源電圧を投入すると、電源電圧Ｖ_CCが上昇するとともに、回路に電流が流れてキャパシタＣ₁が徐々に充電され、信号線Ｌ₁の電位が上昇する。そして、キャパシタＣ₁の充電が完了すると信号線Ｌ₁の電位の上昇が終了する。

ここで、信号Ｃ（信号線Ｌ₁の電位）の波形は図２，３に示したようなパルス波形にはならないが、信号Ｃは制御回路１３のインバータ回路に入力されるので特に問題はない。すなわち、インバータ回路の閾値電位より大きい場合をＨレベル、小さい場合をＬレベルとすると、図２，３に示されたパルス波形と実質的に同等になる。

以上説明したように、パワーオンリセット回路が、定電流用Ｐ型ＭＯＳトランジスタＭ₁と抵抗Ｒ₁₁及びキャパシタＣ₁によって構成されているので、半導体回路装置をＣＭＯＳプロセスで製造することで、回路面積を小さく、かつ消費電力を少なくすることができる。なお、本実施の形態においてはＰ型ＭＯＳトランジスタを用いる構成としたが、Ｎ型ＭＯＳトランジスタを用いる構成としてもよい。

実施の形態６．
図１２は実施の形態６に係る半導体回路装置のパワーオンリセット回路１４（図１参照）を示す回路図である。その他の構成は実施の形態１から３の何れかと同等であり、重複する説明は省略する。

定電流用ＰＮＰバイポーラトランジスタＢ₁のエミッタが電源電圧Ｖ_CCに接続されている。そしてコレクタが抵抗Ｒ₁₁の一端と点Ｘ₁₁において接続されている。抵抗Ｒ₁₁の他端は接地されている。信号線Ｌ₁が点Ｘ₁₁において接続されている。そしてキャパシタＣ₁の一端が点Ｘ₁₂において信号線Ｌ₁と接続され、他端が接地されている。また、定電流用ＰＮＰバイポーラトランジスタＢ₁のベースには適当な電圧（図示せず）が印加されている。

以上説明したようにパワーオンリセット回路が抵抗Ｒ₁₁、キャパシタＣ₁及びＰＮＰ型バイポーラトランジスタＢ₁によって構成されているので、バイポーラプロセスを用いて半導体回路を製造することで、回路面積を小さく、かつ消費電力を少なくすることができる。なお、本実施の形態においてはＰＮＰ型バイポーラトランジスタを用いる構成としたが、ＮＰＮ型バイポーラトランジスタを用いる構成としてもよい。

実施の形態７．
図１３は実施の形態７に係る半導体回路装置のパワーオンリセット回路１３（図１参照）を示す回路図である。その他の構成は実施の形態１から３の何れかと同一であり、重複する説明は省略する。

ダイオードＤ₁のカソードが電源電圧Ｖ_CCに接続されている。そしてアノードが抵抗Ｒ₁₁の一端と点Ｘ₁₁において接続されている。抵抗Ｒ₁₁の他端は接地されている。信号線Ｌ₁が点Ｘ₁₁において接続されている。そしてキャパシタＣ₁の一端が点Ｘ₁₂において信号線Ｌ₁と接続され他端が接地されている。

電源電圧を投入して電源電圧Ｖ_CCが立上がり、ダイオードＤ₁の閾値電圧より大きくなると、回路に電流が流れてキャパシタＣ₁が徐々に充電され、信号線Ｌ₁の電位が上昇する。そして、キャパシタＣ₁の充電が完了すると信号線Ｌ₁の電位の上昇が終了する。

以上説明したようにパワーオンリセット回路が抵抗Ｒ₁₁、ダイオードＤ₁及びキャパシタＣ₁によって構成されているので、製造プロセスを選ばず、かつ回路面積を小さくすることができる。

実施の形態８．
図１４は実施の形態８に係る半導体回路装置のパワーオンリセット回路１３（図１参照）を示す回路図である。その他の構成は実施の形態１から３の何れかと同一であり、重複する説明は省略する。

インバータ回路１４１の入力が接地されている。そして出力が信号線Ｌ₁に接続されている。キャパシタＣ₁の一端が点Ｘ₁₂において信号線Ｌ₁と接続され、他端が接地されている。また、インバータ回路１４１の電源は電源電圧Ｖ_CCによって与えられている。

電源電圧を投入すると、電源電圧Ｖ_CCが上昇するとともに、インバータ回路１４１から出力電流が流れてキャパシタＣ₁が徐々に充電され、信号線Ｌ₁の電位が上昇する。そして、キャパシタＣ₁の充電が完了すると信号線Ｌ₁の電位の上昇が終了する。

以上説明したようにパワーオンリセット回路が、インバータ回路１４１と抵抗Ｒ₁₁及びキャパシタＣ₁によって構成されているので、従来のパワーオンリセット回路に比べて占有面積を小さくすることができる。

本発明に係る半導体回路装置を示すブロック図である。本発明に係る半導体回路装置の動作を説明するための図である。本発明に係る半導体回路装置の動作を説明するための図である。本発明に係る半導体回路装置の動作を説明するための図である。本発明に係る半導体回路装置の動作を説明するための図である。実施の形態２に係る制御回路の構成を示す回路図である。従来の低電圧検出回路を示す回路図である。従来のパワーオンリセット回路を示す回路図である。実施の形態３に係る制御回路の構成を示す回路図である。実施の形態４に係るパワーオンリセット回路を示す回路図である。実施の形態５に係るパワーオンリセット回路を示す回路図である。実施の形態６に係るパワーオンリセット回路を示す回路図である。実施の形態７に係るパワーオンリセット回路を示す回路図である。実施の形態８に係るパワーオンリセット回路を示す回路図である。

符号の説明

１１低電圧検出回路、１２フィルタ回路、１３制御回路、１４パワーオンリセット回路、６１，６３，６５，８２，９１，９３，１４１インバータ回路、６２ＮＡＮＤゲート回路、６４ＮＯＲゲート回路、７１比較器、８１定電流源、９２ＡＮＤ−ＮＯＲ複合ゲート回路、Ｂ₁ ＰＮＰ型バイポーラトランジスタ、Ｃ₁，Ｃ₈ キャパシタ、Ｄ₁ ダイオード、Ｌ₁ 信号線、Ｍ₁ Ｐ型ＭＯＳトランジスタ、Ｍ₈ Ｎ型ＭＯＳトランジスタ、Ｒ₇₁，Ｒ₇₂，Ｒ₈，Ｒ₁₀，Ｒ₁₁ 抵抗、Ｖ_CC 電源電圧、Ｖ_REG 基準電圧。

Claims

電源電圧を受け、前記電源電圧が所定の低電圧検出電圧よりも高いか低いかを示す論理レベルの低電圧検出信号を出力する低電圧検出回路と、
前記低電圧検出信号を受け、前記電源電圧が前記低電圧検出電圧よりも低いことを示す論理レベルの前記低電圧検出信号を所定のフィルタ時間だけ無効化するフィルタ回路と、
前記電源電圧を受け、前記電源電圧の投入から前記フィルタ時間よりも長い所定のリセット時間が経過したか否かを示す論理レベルのパワーオンリセット信号を出力するパワーオンリセット回路と、
前記低電圧検出信号、前記フィルタ回路の出力及び前記パワーオンリセット信号を受け、前記パワーオンリセット信号が前記リセット時間の未経過を示す論理レベルであるときには前記低電圧検出信号に応答し、前記パワーオンリセット信号が前記リセット時間の既経過を示す論理レベルであるときには前記フィルタ回路の出力に応答したエラー信号を出力する制御回路と
を備えることを特徴とする半導体回路装置。
前記制御回路は、前記低電圧検出信号、前記フィルタ回路の出力及び前記パワーオンリセット信号を受けて、前記パワーオンリセット信号と前記低電圧検出信号とを用いた第１の論理演算と、前記第１の論理演算の結果と前記フィルタ回路の出力とを用いた第２の論理演算とを行い、前記第２の論理演算の結果を前記エラー信号として出力するものであり、
前記第１の論理演算は、
前記パワーオンリセット信号が、前記リセット時間の未経過を示す論理レベルであること、および、前記電源電圧が、前記電源電圧が前記低電圧検出電圧よりも低いことを示す論理レベルであること、という２つの条件の両方が成立するか否かを示す論理積を求める演算であり、
前記第２の論理演算は、
前記第１の論理演算の結果が、前記２つの条件の両方が成立することを示す論理レベルであること、および、前記フィルタ回路の出力が、前記電源電圧が前記低電圧検出電圧よりも低いときの前記低電圧検出信号に対応した論理レベルであることの、少なくとも一方が成立するか否かを示す論理和を求める演算である
ことを特徴とする請求項１に記載の半導体回路装置。
前記制御回路は、前記論理積と前記論理和の否定とを演算するためのＡＮＤ−ＮＯＲ複合ゲート回路、
を備えることを特徴とする請求項２に記載の半導体回路装置。
前記パワーオンリセット回路は、前記電源電圧に一端が接続された第１の抵抗と、
前記第１の抵抗の他端に一端が接続され、他端が接地された第２の抵抗と、
前記第１の抵抗と前記第２の抵抗の接続部に一端が接続され、他端が接地されたキャパシターと、
を備え、
前記パワーオンリセット信号は、前記第１の抵抗と前記第２の抵抗の接続部から出力される
ことを特徴とする請求項１から請求項３の何れかに記載の半導体回路装置。
前記パワーオンリセット回路は、一端が接地された抵抗と、
ソース・ゲート間に一定電圧が印加され、ソース・ドレインの一方が前記抵抗の他端に、もう一方が前記電源電圧にそれぞれ接続されたＭＯＳトランジスタと、
前記抵抗と前記ＭＯＳトランジスタとの接続部に一端が接続され、他端が接地されたキャパシターと、
を備え、
前記パワーオンリセット信号は、前記抵抗と前記ＭＯＳトランジスタとの接続部から出力される
ことを特徴とする請求項１から請求項３の何れかに記載の半導体回路装置。
前記パワーオンリセット回路は、一端が接地された抵抗と、
エミッタ・ベース間に一定電流が印加され、コレクタ・エミッタの一方が前記抵抗の他端に、もう一方が前記電源電圧にそれぞれ接続されたバイポーラトランジスタと、
前記抵抗と前記バイポーラトランジスタとの接続部に一端が接続され、他端が接地されたキャパシターと、
を備え、
前記パワーオンリセット信号は、前記抵抗と前記バイポーラトランジスタとの接続部から出力される
ことを特徴とする請求項１から請求項３の何れかに記載の半導体回路装置。
前記パワーオンリセット回路は、前記電源電圧にアノードが接続されたダイオードと、
前記ダイオードのカソードと一端が接続され、他端が接地された抵抗と、
前記ダイオードと前記抵抗の接続部に一端が接続され、他端が接地されたコンデンサと、
を備え、
前記パワーオンリセット信号は、前記ダイオードと前記抵抗の接続部から出力される
ことを特徴とする請求項１から請求項３の何れかに記載の半導体回路装置。
前記パワーオンリセット回路は、入力が接地されたインバータ回路と、
前記インバータ回路の出力に一端が接続され、他端が接地されたキャパシタと、
を備え、
前記パワーオンリセット信号は、前記インバータ回路の出力信号である
ことを特徴とする請求項１から請求項３の何れかに記載の半導体回路装置。