JP6566902B2 - 半導体装置及び表示装置 - Google Patents

Description

本発明は、半導体装置及び表示装置に関する。

例えば、１つの表示デバイスの画像表示を行うための同一あるいは同種の機能を有するＩＣ（半導体デバイス）を複数設けたマルチドライバ構成の表示装置がある（例えば、特許文献１）。

特開平７−５８４１号公報

一般に、例えば表示装置の画像表示を行う半導体デバイスは、ＩＣ内部の故障や誤動作等の異常診断や、異常状態からの復帰を行う機能の搭載が要求される。上記したように、同一あるいは同種の機能を有する複数の半導体デバイスを用いて１つの表示デバイスの画像表示を行うマルチドライバ構成とした場合、各々の半導体デバイスで異常診断を行って異常状態からの復帰を行う構成では、複数の半導体デバイス間で動作の不整合が生じ、例えば、一部の表示領域が表示されない状態が継続する等の所謂「Ｄｅａｄ ｌｏｃｋ」状態となり、外部から全ての半導体デバイスに対してリセットしない限り不具合が解消しない状態に陥る可能性がある。

本発明は、１あるいは複数の半導体デバイスの機能不全によって生じる複数の半導体デバイス間の不整合を解消可能な半導体装置及び表示装置を提供することを目的とする。

本発明の一態様に係る半導体装置は、複数の半導体デバイスで構成され、半導体デバイスは、当該半導体デバイスによって実現する複数種の機能を監視し、該機能が正常であるか否かを示す複数種の状態監視信号を出力する状態監視部と、複数種の状態監視信号に基づき、各機能の異常判定を行う異常判定部と、を備え、複数の半導体デバイスのうち、何れか１つの半導体デバイスに備えられた異常判定部は、自身の異常判定結果と、他の半導体デバイスに備えられた異常判定部における異常判定結果とに基づき、複数の半導体デバイスにおける１以上の機能が異常であることを検知した場合に、当該複数の前記半導体デバイスにおける１以上の前記機能が異常であることを検知した前記異常判定部から複数の前記半導体デバイスに対して異常検知信号が出力される。

本発明の一態様に係る表示装置は、第１領域及び第２領域に分割された１つの表示領域と、第１領域の画像表示を行うマスターデバイス及び第２領域の画像表示を行うスレーブデバイスが１つの基板上に構成された半導体装置と、を含み、マスターデバイスは、自らの異常あるいはスレーブデバイスの異常を検知して、自らの異常時処理を行うと共に、スレーブデバイスに異常検知信号を出力し、スレーブデバイスは、異常検知信号に基づき、自らの異常時処理を行う。

図１は、実施形態１に係る半導体装置を適用した表示システムの概略構成の一例を示す図である。 図２は、実施形態１に係る半導体装置を適用した表示装置のブロック構成の一例を示す図である。 図３は、実施形態１に係る半導体装置を構成するドライバＩＣの内部構成の一例を示す図である。 図４は、状態監視部の一例を示す図である。 図５は、実施形態１に係る半導体装置を構成するドライバＩＣの異常判定部の内部ロジック構成の一例を示す図である。 図６は、ドライバＩＣ（ＭＡＳＴＥＲ）及びドライバＩＣ（ＳＬＡＶＥ）における全ての機能が正常である場合の異常判定部（ＭＡＳＴＥＲ）の各部ロジックの状態を示す図である。 図７は、ドライバＩＣ（ＭＡＳＴＥＲ）及びドライバＩＣ（ＳＬＡＶＥ）における全ての機能が正常である場合の異常判定部（ＳＬＡＶＥ）の各部ロジックの状態を示す図である。 図８は、ドライバＩＣ（ＭＡＳＴＥＲ）における全ての機能が正常であり、ドライバＩＣ（ＳＬＡＶＥ）における１以上の機能が異常である場合の異常判定部（ＭＡＳＴＥＲ）の各部ロジックの状態を示す図である。 図９は、ドライバＩＣ（ＭＡＳＴＥＲ）における全ての機能が正常であり、ドライバＩＣ（ＳＬＡＶＥ）における１以上の機能が異常である場合の異常判定部（ＳＬＡＶＥ）の各部ロジックの状態を示す図である。 図１０は、ドライバＩＣ（ＭＡＳＴＥＲ）における１以上の機能が異常であり、ドライバＩＣ（ＳＬＡＶＥ）における全ての機能が正常である場合の異常判定部（ＭＡＳＴＥＲ）の各部ロジックの状態を示す図である。 図１１は、ドライバＩＣ（ＭＡＳＴＥＲ）における１以上の機能が異常であり、ドライバＩＣ（ＳＬＡＶＥ）における全ての機能が正常である場合の異常判定部（ＳＬＡＶＥ）の各部ロジックの状態を示す図である。 図１２は、ドライバＩＣ（ＭＡＳＴＥＲ）における１以上の機能が異常であり、且つ、ドライバＩＣ（ＳＬＡＶＥ）における１以上の機能が異常である場合の異常判定部（ＭＡＳＴＥＲ）の各部ロジックの状態を示す図である。 図１３は、ドライバＩＣ（ＭＡＳＴＥＲ）における１以上の機能が異常であり、且つ、ドライバＩＣ（ＳＬＡＶＥ）における１以上の機能が異常である場合の異常判定部（ＳＬＡＶＥ）の各部ロジックの状態を示す図である。 図１４は、実施形態１に係る半導体装置の実装形態の一例を示す図である。 図１５は、実施形態１に係る半導体装置を構成するドライバＩＣ（ＳＬＡＶＥ）を２以上の複数設けた場合の実装形態の一例を示す図である。 図１６は、実施形態１に係る半導体装置のドライバＩＣ（ＭＡＳＴＥＲ）とドライバＩＣ（ＳＬＡＶＥ）との間のＢＲＳＯ端子とＢＲＳＩ端子とを中継基板上で接続した例を示す図である。 図１７は、実施形態１に係る半導体装置のドライバＩＣの対向する２辺にそれぞれＢＲＳＯ端子及びＢＲＳＩ端子を設けた例を示す図である。 図１８は、実施形態２に係る半導体装置を構成するドライバＩＣの異常判定部の内部ロジック構成の一例を示す図である。 図１９は、第１フィルタ部の一構成例及び動作例を示す図である。 図２０は、図１９に示すフィルタ回路の入出力特性の一例を示す図である。 図２１は、第１フィルタ部の図１９とは異なる一構成例及び動作例を示す図である。 図２２は、図２１に示すフィルタ回路の入出力特性の一例を示す図である。 図２３は、実施形態３に係る半導体装置を構成するドライバＩＣの内部構成の一例を示す図である。 図２４は、第２フィルタ部の一構成例を示す図である。 図２５は、第２フィルタ部の入出力特性の一例を示す図である。 図２６は、第２フィルタ部の図２４は異なる一構成例を示す図である。 図２７は、図２６に示すフィルタ回路の入出力特性の一例を示す図である。 図２８は、実施形態３に係る半導体装置を構成するドライバＩＣの図２３とは異なる内部構成の一例を示す図である。

以下、発明を実施するための形態について、図面を参照して詳細に説明する。以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。

（実施形態１）
図１は、実施形態１に係る半導体装置を適用した表示システムの概略構成の一例を示す図である。図１に示す表示システム１００は、表示装置１と、上位制御装置（Ｈｏｓｔ）２とを含み構成される。

表示装置１は、例えば液晶表示装置であり、ガラス基板１１上に、ドライバ回路部３と、表示部４と、を備え、ドライバ回路部３と上位制御装置２との間が、例えばフレキシブルプリント基板（ＦＰＣ：Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）等で構成される中継基板１２を介して接続され、表示システム１００を構成している。なお、表示装置１は、有機発光ダイオード（ＯＬＥＤ：Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）等の有機ＥＬであっても良い。

上位制御装置２は、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）及びメモリ等の記憶装置を含み構成され、これらハードウェア資源を用いてプログラムを実行することにより、表示装置１における各種機能を実現することができる。上位制御装置２は、プログラムの実行結果に応じて、表示装置１の表示領域２１に表示させる画像をドライバ回路部３が画像入力階調の情報として扱えるように制御すると共に、表示装置１の表示動作が正常でない、すなわち、表示装置１の表示動作が異常である場合に、所定の処理を行う機能を有している。本実施形態において、表示装置１の表示動作が異常であるか否かについては、後述するドライバＩＣの機能ブロックである異常判定部によって判定される。上位制御装置２は、ドライバＩＣの異常判定部によって表示装置１の表示動作が異常であると判定された場合に、その判定結果を受けて、所定の処理を行う。なお、表示装置１の表示動作が異常である場合に、上位制御装置２によって実施される所定の処理としては、例えば、ドライバ回路３を強制的にリセットする、あるいは、ドライバ回路３を起動不能にする等の処理が考えられるが、この上位制御装置２によって実施される処理によって本発明が限定されるものではない。

図２は、実施形態１に係る半導体装置を適用した表示装置のブロック構成の一例を示す図である。表示装置１は、ドライバ回路部３と、表示部４と、を備えている。

ドライバ回路部３は、複数（ここでは、２）のドライバＩＣ（半導体デバイス）６を備えている。本実施形態において、複数のドライバＩＣ６は、同一あるいは同種の機能を有する半導体デバイスであり、本実施形態に係る半導体装置５を構成する。すなわち、本実施形態における表示装置１は、所謂マルチドライバ構成の液晶表示装置である。

複数のドライバＩＣ６は、２値（「Ｌ」または「Ｈ」）の選択信号ＳＥＬＳＩＧによってマスターデバイスとスレーブデバイスとが設定される。本実施形態では、選択信号ＳＥＬＳＩＧが「Ｌ」である方のドライバＩＣ６をマスターデバイス（ＭＡＳＴＥＲ）とし、選択信号ＳＥＬＳＩＧが「Ｈ」である方のドライバＩＣ６をスレーブデバイス（ＳＬＡＶＥ）とする。以下、マスターデバイスとして設定されたドライバＩＣ及びその構成部に「（ＭＡＳＴＥＲ）」を付記し、スレーブデバイスとして設定されたドライバＩＣ及びその構成部に「（ＳＬＡＶＥ）」を付記する。また、マスターデバイスとスレーブデバイスとを特段に区別する必要がない場合には、「（ＭＡＳＴＥＲ）」、「（ＳＬＡＶＥ）」の記載を省略する。

図２に示す例において、ドライバＩＣ（ＭＡＳＴＥＲ）６は、表示部４の表示領域２１の左半分の領域Ａ（第１領域）の画像表示を行い、ドライバＩＣ（ＳＬＡＶＥ）６は、表示部４の表示領域２１の右半分の領域Ｂ（第２領域）の画像表示を行う。なお、図２に示す例において、表示装置１が例えば液晶表示装置である場合、液晶表示装置におけるゲートドライバ、ソースドライバ、表示制御回路、及び電圧生成回路等の機能ブロックは、ドライバＩＣ６に含まれるものとするが、これに限るものではない。

ドライバＩＣ（ＭＡＳＴＥＲ）６は、表示部４の表示領域２１の左半分の領域Ａの画像表示を行うための各種信号ＳＩＧ１を出力する。ドライバＩＣ（ＳＬＡＶＥ）６は、表示部４の表示領域２１の右半分の領域Ｂの画像表示を行うための各種信号ＳＩＧ２を出力する。各種信号ＳＩＧは、表示装置１が例えば液晶表示装置である場合、ソース信号、ゲート信号、タイミングパルス信号等を含むものとする。なお、図２に示すドライバ回路部３の各信号及び各部の動作の詳細については後述する。

図３は、実施形態１に係る半導体装置を構成するドライバＩＣの内部構成の一例を示す図である。

ドライバＩＣ６は、上述したように、外部からＭＳＳＥＬ端子に入力される２値（「Ｌ」または「Ｈ」）の選択信号ＳＥＬＳＩＧによって、マスターデバイスとスレーブデバイスとが設定される。

ドライバＩＣ６は、状態監視部６１、異常判定部６２、異常時処理部６３、及びレジスタ部６４を含み構成される。

レジスタ部６４は、ドライバＩＣ６の各機能における動作パラメータ値が格納されている。異常時処理部６３は、異常判定部６２から出力される異常時処理要求信号ＲＥＱに基づき、所定の異常時処理を行う。この異常時処理部６３は、ドライバＩＣ（ＭＡＳＴＥＲ）６とドライバＩＣ（ＳＬＡＶＥ）６とで、同種の異常時処理を行う。異常時処理部６３における所定の異常時処理として、本実施形態では、例えば、レジスタ部６４に格納されている動作パラメータ値の初期化を行う。なお、異常発生時における表示システム１００としての処理は、上述した上位制御装置２によって実施される。従って、異常時処理部６３における異常時処理としては、上述したように、例えば、レジスタ部６４に格納されている動作パラメータ値の初期化等を行うことによって、表示装置１における異常状態からの復帰を試みる。上位制御装置２は、例えば、異常時処理部６３による異常時処理によって正常復帰しなかった場合に、ドライバ回路３を強制的にリセットする、あるいは、ドライバ回路３を起動不能にする等の所定の処理を行っても良いし、異常時処理部６３による異常時処理回数に制限を設けて、所定回数以上、異常時処理部６３による異常時処理によって正常復帰しなかった場合に、所定の処理を行っても良い。

図４は、状態監視部の一例を示す図である。ドライバＩＣ６は、上述したように、ゲートドライバ、ソースドライバ、表示制御回路、及び電圧生成回路等の各機能ブロックを有しており、本実施形態では、これら各機能ブロックの動作に必要な信号や各機能ブロック自体を監視し、各機能ブロックにおける動作の異常を検出するための監視部を設けている。以下、ドライバＩＣ６における各機能ブロックによって実現される機能を、単に「機能」ともいう。

状態監視部６１は、ゲートドライバ状態監視部６１１、ＶＳＹＮＣ状態監視部６１２、ＨＳＹＮＣ状態監視部６１３、内部電源電圧状態監視部６１４、入力ＣＬＫ状態監視部６１５、ソース出力状態監視部６１６、信号極性反転状態監視部６１ｎ等の各状態監視部で構成される。

ゲートドライバ状態監視部６１１は、例えば、ゲートドライバの動作が正常であるか否かを監視する。

ＶＳＹＮＣ状態監視部６１２は、例えば、表示制御回路に入力されるＶＳＹＮＣ信号が正常であるか否かを監視する。

ＨＳＹＮＣ状態監視部６１３は、例えば、表示制御回路に入力されるＨＳＹＮＣ信号が正常であるか否かを監視する。

内部電源電圧状態監視部６１４は、例えば、電圧生成回路への入力電圧値や、電圧生成回路で生成されてドライバＩＣ６内で用いられる電源電圧値が正常であるか否かを監視する。

入力ＣＬＫ状態監視部６１５は、例えば、表示制御回路に入力されるクロック信号が正常であるか否かを監視する。

ソース出力状態監視部６１６は、例えば、ソースドライバから出力されるソース信号が正常であるか否かを監視する。

信号極性反転状態監視部６１ｎは、例えば、水平周期毎に反転する共通電圧が正常であるか否かを監視する。

これら各状態監視部６１１，・・・，６１ｎは、それぞれ各機能が正常であるか否かを示す各状態監視信号ＥＲＴＳＩＧ１，・・・，ＥＲＴＳＩＧｎを出力する。以下、各状態監視部６１１，・・・，６１ｎを、「複数の状態監視部６１」として総称し、各状態監視信号ＥＲＴＳＩＧ１，・・・，ＥＲＴＳＩＧｎを、「状態監視信号ＥＲＴＳＩＧ」として総称する。

ここで、本実施形態における状態監視信号ＥＲＴＳＩＧは、２値（「Ｌ」または「Ｈ」）の矩形波信号である。複数の状態監視部６１は、監視対象である各機能が正常であるとき、状態監視信号ＥＲＴＳＩＧを「Ｌ」として出力し、監視対象である機能が異常であるとき、状態監視信号ＥＲＴＳＩＧを「Ｈ」として出力とする。

図２、図３に戻り、異常判定部（ＭＡＳＴＥＲ）６２には、ドライバＩＣ（ＭＡＳＴＥＲ）６のＢＲＳＩ端子に入力された異常判定部（ＳＬＡＶＥ）６２からの異常検知信号ＥＲＲＤＥＴ（ＳＬＡＶＥ）が入力されると共に、状態監視部（ＭＡＳＴＥＲ）６１から複数の状態監視信号ＥＲＴＳＩＧが入力される。なお、本実施形態において、異常検知信号ＥＲＲＤＥＴは、２値（「Ｌ」または「Ｈ」）の矩形波信号である。

同様に、異常判定部（ＳＬＡＶＥ）６２には、ドライバＩＣ（ＳＬＡＶＥ）６のＢＲＳＩ端子に入力された異常判定部（ＭＡＳＴＥＲ）６２からの異常検知信号ＥＲＲＤＥＴ（ＭＡＳＴＥＲ）が入力されると共に、状態監視部（ＳＬＡＶＥ）６１から複数の状態監視信号ＥＲＴＳＩＧが入力される。

異常判定部６２は、状態監視部６１から入力される複数の状態監視信号ＥＲＴＳＩＧ、例えば、ゲートドライバ状態監視部６１１におけるゲートドライバ監視信号ＥＲＴＳＩＧ１、ＶＳＹＮＣ状態監視部６１２におけるＶＳＹＮＣ信号監視信号ＥＲＴＳＩＧ２、ＨＳＹＮＣ状態監視部６１３におけるＨＳＹＮＣ信号監視信号ＥＲＴＳＩＧ３、内部電源電圧状態監視部６１４における内部電源電圧監視信号ＥＲＴＳＩＧ４、入力ＣＬＫ状態監視部６１５におけるクロック信号監視信号ＥＲＴＳＩＧ５、ソース出力状態監視部６１６におけるソース信号監視信号ＥＲＴＳＩＧ６、信号極性反転状態監視部６１ｎにおける監視信号ＥＲＴＳＩＧｎ等に基づき、ドライバＩＣ６の各機能の異常判定を行う。

異常判定部（ＳＬＡＶＥ）６２は、状態監視部（ＳＬＡＶＥ）６１から入力される複数の状態監視信号ＥＲＴＳＩＧに基づき、ドライバＩＣ（ＳＬＡＶＥ）６における各機能、例えば、ゲートドライバ、ソースドライバ、表示制御回路、及び電圧生成回路等の各機能ブロックの異常判定を行い、当該異常判定結果を、異常検知信号ＥＲＲＤＥＴ（ＳＬＡＶＥ）として、ドライバＩＣ（ＳＬＡＶＥ）６のＢＲＳＯ端子からドライバＩＣ（ＭＡＳＴＥＲ）６のＢＲＳＩ端子に出力する。ここで、異常判定部（ＳＬＡＶＥ）６２は、ドライバＩＣ（ＳＬＡＶＥ）６の各機能のうち、１以上の機能が異常であることを検知した場合に、異常検知信号ＥＲＲＤＥＴ（ＳＬＡＶＥ）を「Ｌ」として出力する。

一方、異常判定部（ＭＡＳＴＥＲ）６２は、状態監視部（ＭＡＳＴＥＲ）６１から入力される複数の状態監視信号ＥＲＴＳＩＧに基づき、ドライバＩＣ（ＭＡＳＴＥＲ）６における各機能、例えば、ゲートドライバ、ソースドライバ、表示制御回路、及び電圧生成回路等の各機能ブロックの異常判定を行い、当該異常判定結果と、異常判定部（ＳＬＡＶＥ）６２における異常判定結果、すなわち、ドライバＩＣ（ＭＡＳＴＥＲ）６のＢＲＳＩ端子に入力された異常検知信号ＥＲＲＤＥＴ（ＳＬＡＶＥ）とに基づき、ドライバＩＣ（ＭＡＳＴＥＲ）６及びドライバＩＣ（ＳＬＡＶＥ）６における各機能、すなわち、半導体装置５における全ての機能の異常判定を行い、当該異常判定結果を、異常検知信号ＥＲＲＤＥＴ（ＭＡＳＴＥＲ）として出力する。ここで、異常判定部（ＭＡＳＴＥＲ）６２は、ドライバＩＣ（ＭＡＳＴＥＲ）６における各機能、及び、ドライバＩＣ（ＳＬＡＶＥ）６における各機能のうち、１以上の機能が異常であることを検知した場合に、異常検知信号ＥＲＲＤＥＴ（ＭＡＳＴＥＲ）を「Ｌ」として出力する。

異常判定部（ＭＡＳＴＥＲ）６２は、異常検知信号ＥＲＲＤＥＴ（ＭＡＳＴＥＲ）を、異常時処理部（ＭＡＳＴＥＲ）６３に対する異常時処理要求信号ＲＥＱとして、異常時処理部（ＭＡＳＴＥＲ）６３に出力する。

一方、異常判定部（ＳＬＡＶＥ）６２は、ドライバＩＣ（ＭＡＳＴＥＲ）６のＢＲＳＯ端子から出力された異常検知信号ＥＲＲＤＥＴ（ＭＡＳＴＥＲ）を、異常時処理部（ＳＬＡＶＥ）６３に対する異常時処理要求信号ＲＥＱとして、異常時処理部（ＳＬＡＶＥ）６３に出力する。

すなわち、異常時処理部（ＭＡＳＴＥＲ）６３に対する異常時処理要求信号ＲＥＱと、異常時処理部（ＳＬＡＶＥ）６３に対する異常時処理要求信号ＲＥＱとは、実質的に同一のロジックを示す２値（「Ｌ」または「Ｈ」）の矩形波信号である。

なお、異常検知信号ＥＲＲＤＥＴ（ＭＡＳＴＥＲ）は、上位制御装置２にも出力される。上位制御装置２は、異常検知信号ＥＲＲＤＥＴ（ＭＡＳＴＥＲ）が「Ｌ」であることを検知して、所定の処理を行う。例えば、上位制御装置２は、異常検知信号ＥＲＲＤＥＴ（ＭＡＳＴＥＲ）「Ｌ」を複数回検知した場合に、異常時処理部６３による異常時処理によって正常復帰しなかったものとして、ドライバ回路３を強制的にリセットする、あるいは、ドライバ回路３を起動不能にする等の所定の処理を行っても良い。

図５は、実施形態１に係る半導体装置を構成するドライバＩＣの異常判定部の内部ロジック構成の一例を示す図である。図６は、ドライバＩＣ（ＭＡＳＴＥＲ）及びドライバＩＣ（ＳＬＡＶＥ）における全ての機能が正常である場合の異常判定部（ＭＡＳＴＥＲ）の各部ロジックの状態を示す図である。図７は、ドライバＩＣ（ＭＡＳＴＥＲ）及びドライバＩＣ（ＳＬＡＶＥ）における全ての機能が正常である場合の異常判定部（ＳＬＡＶＥ）の各部ロジックの状態を示す図である。図８は、ドライバＩＣ（ＭＡＳＴＥＲ）における全ての機能が正常であり、ドライバＩＣ（ＳＬＡＶＥ）における１以上の機能が異常である場合の異常判定部（ＭＡＳＴＥＲ）の各部ロジックの状態を示す図である。図９は、ドライバＩＣ（ＭＡＳＴＥＲ）における全ての機能が正常であり、ドライバＩＣ（ＳＬＡＶＥ）における１以上の機能が異常である場合の異常判定部（ＳＬＡＶＥ）の各部ロジックの状態を示す図である。図１０は、ドライバＩＣ（ＭＡＳＴＥＲ）における１以上の機能が異常であり、ドライバＩＣ（ＳＬＡＶＥ）における全ての機能が正常である場合の異常判定部（ＭＡＳＴＥＲ）の各部ロジックの状態を示す図である。図１１は、ドライバＩＣ（ＭＡＳＴＥＲ）における１以上の機能が異常であり、ドライバＩＣ（ＳＬＡＶＥ）における全ての機能が正常である場合の異常判定部（ＳＬＡＶＥ）の各部ロジックの状態を示す図である。図１２は、ドライバＩＣ（ＭＡＳＴＥＲ）における１以上の機能が異常であり、且つ、ドライバＩＣ（ＳＬＡＶＥ）における１以上の機能が異常である場合の異常判定部（ＭＡＳＴＥＲ）の各部ロジックの状態を示す図である。図１３は、ドライバＩＣ（ＭＡＳＴＥＲ）における１以上の機能が異常であり、且つ、ドライバＩＣ（ＳＬＡＶＥ）における１以上の機能が異常である場合の異常判定部（ＳＬＡＶＥ）の各部ロジックの状態を示す図である。

図５に示す異常判定部６２の内部ロジック構成において、ドライバＩＣ（ＭＡＳＴＥＲ）６及びドライバＩＣ（ＳＬＡＶＥ）６における全ての機能が正常、すなわち、ドライバＩＣ（ＭＡＳＴＥＲ）６における各状態監視信号ＥＲＴＳＩＧ１，・・・，ＥＲＴＳＩＧｎ及びドライバＩＣ（ＳＬＡＶＥ）６における各状態監視信号ＥＲＴＳＩＧ１，・・・，ＥＲＴＳＩＧｎが全て「Ｌ」である場合には、異常時処理部（ＭＡＳＴＥＲ）６３に対する異常時処理要求信号ＲＥＱ及び異常時処理部（ＳＬＡＶＥ）６３に対する異常時処理要求信号ＲＥＱが「Ｈ」となる（図６、図７参照）。

また、図５に示す異常判定部６２の内部ロジック構成において、ドライバＩＣ（ＭＡＳＴＥＲ）６における全ての機能が正常、すなわち、ドライバＩＣ（ＭＡＳＴＥＲ）６における各状態監視信号ＥＲＴＳＩＧ１，・・・，ＥＲＴＳＩＧｎが全て「Ｌ」であり、ドライバＩＣ（ＳＬＡＶＥ）６における１以上の機能が異常、すなわち、ドライバＩＣ（ＳＬＡＶＥ）６における各状態監視信号ＥＲＴＳＩＧ１，・・・，ＥＲＴＳＩＧｎの何れか１以上が「Ｈ」である場合には、異常時処理部（ＭＡＳＴＥＲ）６３に対する異常時処理要求信号ＲＥＱ及び異常時処理部（ＳＬＡＶＥ）６３に対する異常時処理要求信号ＲＥＱが「Ｌ」となる（図８、図９参照）。

また、図５に示す異常判定部６２の内部ロジック構成において、ドライバＩＣ（ＭＡＳＴＥＲ）６における１以上の機能が異常、すなわち、ドライバＩＣ（ＭＡＳＴＥＲ）６における各状態監視信号ＥＲＴＳＩＧ１，・・・，ＥＲＴＳＩＧｎの何れか１以上が「Ｈ」であり、ドライバＩＣ（ＳＬＡＶＥ）６における全ての機能が正常、すなわち、ドライバＩＣ（ＳＬＡＶＥ）６における各状態監視信号ＥＲＴＳＩＧ１，・・・，ＥＲＴＳＩＧｎが全て「Ｌ」である場合には、異常時処理部（ＭＡＳＴＥＲ）６３に対する異常時処理要求信号ＲＥＱ及び異常時処理部（ＳＬＡＶＥ）６３に対する異常時処理要求信号ＲＥＱが「Ｌ」となる（図１０、図１１参照）。

また、図５に示す異常判定部６２の内部ロジック構成において、ドライバＩＣ（ＭＡＳＴＥＲ）６及びドライバＩＣ（ＳＬＡＶＥ）６における１以上の機能が異常、すなわち、ドライバＩＣ（ＭＡＳＴＥＲ）６における各状態監視信号ＥＲＴＳＩＧ１，・・・，ＥＲＴＳＩＧｎ、及び、ドライバＩＣ（ＳＬＡＶＥ）６における各状態監視信号ＥＲＴＳＩＧ１，・・・，ＥＲＴＳＩＧｎの何れか１以上が「Ｈ」である場合には、異常時処理部（ＭＡＳＴＥＲ）６３に対する異常時処理要求信号ＲＥＱ及び異常時処理部（ＳＬＡＶＥ）６３に対する異常時処理要求信号ＲＥＱが「Ｌ」となる（図１２、図１３参照）。

このように、本実施形態に係る半導体装置５では、スレーブデバイスとして設定されたドライバＩＣ（ＳＬＡＶＥ）６の異常判定部（ＳＬＡＶＥ）６２は、マスターデバイスとして設定されたドライバＩＣ（ＭＡＳＴＥＲ）６の異常判定部（ＭＡＳＴＥＲ）６２に対し、状態監視部（ＳＬＡＶＥ）６１から入力される複数の状態監視信号ＥＲＴＳＩＧに基づく異常判定結果を異常検知信号ＥＲＲＤＥＴ（ＳＬＡＶＥ）として出力する。異常判定部（ＭＡＳＴＥＲ）６２は、状態監視部（ＭＡＳＴＥＲ）６１から入力される複数の状態監視信号ＥＲＴＳＩＧに基づく異常判定結果と、異常判定部（ＳＬＡＶＥ）６２における異常判定結果である異常検知信号ＥＲＲＤＥＴ（ＳＬＡＶＥ）とに基づき、ドライバＩＣ（ＭＡＳＴＥＲ）６及びドライバＩＣ（ＳＬＡＶＥ）６における各機能、すなわち、半導体装置５における全ての機能の異常判定を行い、異常検知信号ＥＲＲＤＥＴ（ＭＡＳＴＥＲ）を出力する。そして、異常判定部（ＭＡＳＴＥＲ）６２は、異常検知信号ＥＲＲＤＥＴ（ＭＡＳＴＥＲ）を異常時処理部（ＭＡＳＴＥＲ）６３に対する異常時処理要求信号ＲＥＱとして、異常時処理部（ＭＡＳＴＥＲ）６３に出力し、異常判定部（ＳＬＡＶＥ）６２は、異常検知信号ＥＲＲＤＥＴ（ＭＡＳＴＥＲ）を異常時処理部（ＳＬＡＶＥ）６３に対する異常時処理要求信号ＲＥＱとして、異常時処理部（ＳＬＡＶＥ）６３に出力する。これにより、複数のドライバＩＣ６で構成される半導体装置５において、何れかのドライバＩＣ６で機能の異常が発生した場合でも、複数の各ドライバＩＣ６に対し、同じタイミングで異常時処理を実施することができ、ドライバＩＣ（ＭＡＳＴＥＲ）６あるいはドライバＩＣ（ＳＬＡＶＥ）６の機能不全によって生じる各ドライバＩＣ６間の不整合を解消することができる。

なお、実施形態１に係る半導体装置５を構成するドライバＩＣ６における異常判定部６２の内部ロジック構成は、図５乃至図１３に示した構成に限るものではなく、異常時処理部（ＭＡＳＴＥＲ）６３に対する異常時処理要求信号ＲＥＱと、異常時処理部（ＳＬＡＶＥ）６３に対する異常時処理要求信号ＲＥＱとが実質的に同一のロジックとなる構成であれば、どのような内部ロジック構成であっても良い。この半導体装置５を構成するドライバＩＣ６における異常判定部６２の内部ロジック構成によって、本発明が限定されるものではない。

図１４は、実施形態１に係る半導体装置の実装形態の一例を示す図である。

図１４に示す例では、ガラス基板１１上に、半導体装置５を構成するドライバＩＣ（ＭＡＳＴＥＲ）６とドライバＩＣ（ＳＬＡＶＥ）６とを並べて配置した例を示している。

また、図１４に示す例では、ドライバＩＣ（ＭＡＳＴＥＲ）６のＭＳＳＥＬ端子をドライバＩＣ６にＧＮＤ電位を与えるＧＮＤ端子に接続し、ドライバＩＣ（ＭＡＳＴＥＲ）６のＭＳＳＥＬ端子に選択信号ＳＥＬＳＩＧ「Ｌ」を与える例を示している。また、図１４に示す例では、ドライバＩＣ（ＳＬＡＶＥ）６のＭＳＳＥＬ端子をドライバＩＣ６にＶＤＤ電源を供給するＶＤＤ端子に接続し、ドライバＩＣ（ＳＬＡＶＥ）６のＭＳＳＥＬ端子に選択信号ＳＥＬＳＩＧ「Ｈ」を与える例を示している。

なお、ドライバＩＣ（ＭＡＳＴＥＲ）６のＭＳＳＥＬ端子に選択信号ＳＥＬＳＩＧ「Ｌ」を与える構成、及び、ドライバＩＣ（ＳＬＡＶＥ）６のＭＳＳＥＬ端子に選択信号ＳＥＬＳＩＧ「Ｈ」を与える構成については、これに限るものではなく、例えば、上位制御装置（Ｈｏｓｔ）２からドライバＩＣ（ＭＡＳＴＥＲ）６のＭＳＳＥＬ端子に選択信号ＳＥＬＳＩＧ「Ｌ」を与える構成であっても良いし、同様に、上位制御装置（Ｈｏｓｔ）２からドライバＩＣ（ＳＬＡＶＥ）６のＭＳＳＥＬ端子に選択信号ＳＥＬＳＩＧ「Ｈ」を与える構成であっても良い。

また、図１４に示す例では、異常検知信号ＥＲＲＤＥＴ（ＭＡＳＴＥＲ）を上位制御装置（Ｈｏｓｔ）２に供給する構成としているが、さらに、異常検知信号ＥＲＲＤＥＴ（ＳＬＡＶＥ）を上位制御装置（Ｈｏｓｔ）２に供給可能な構成としても良い。例えば、上位制御装置（Ｈｏｓｔ）２から選択信号ＳＥＬＳＩＧをドライバＩＣ（ＭＡＳＴＥＲ）６のＭＳＳＥＬ端子及びドライバＩＣ（ＳＬＡＶＥ）６のＭＳＳＥＬ端子に与える構成とし、異常検知信号ＥＲＲＤＥＴ（ＭＡＳＴＥＲ）及び異常検知信号ＥＲＲＤＥＴ（ＳＬＡＶＥ）を上位制御装置（Ｈｏｓｔ）２に供給可能な構成とすることで、上位制御装置（Ｈｏｓｔ）２側からマスターデバイスとなるドライバＩＣ６及びスレーブデバイスとなるドライバＩＣ６を設定可能となる。これにより、基板設計等のハードウェア設計に対する柔軟性を向上させることができる。

図１５は、実施形態１に係る半導体装置を構成するドライバＩＣ（ＳＬＡＶＥ）を２以上の複数設けた場合の実装形態の一例を示す図である。

本実施形態に係る半導体装置５は、図１５に示すように、ドライバＩＣ（ＳＬＡＶＥ）６を２以上の複数設けた構成であっても対応可能である。これにより、例えば、ドライバＩＣ６の品種を変えることなく、４Ｋあるいはそれ以上の高解像度の表示装置にも適用可能な半導体装置５を得ることができる。

図１６は、実施形態１に係る半導体装置のドライバＩＣ（ＭＡＳＴＥＲ）とドライバＩＣ（ＳＬＡＶＥ）との間のＢＲＳＯ端子とＢＲＳＩ端子とを中継基板上で接続した例を示す図である。

図１６に示すように、ドライバＩＣ（ＭＡＳＴＥＲ）６とドライバＩＣ（ＳＬＡＶＥ）６との間のＢＲＳＯ端子とＢＲＳＩ端子とを、例えばフレキシブルプリント基板（ＦＰＣ：Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）等で構成される中継基板１２上で接続する構成とすれば、ガラス基板１１上における配線面積を縮小することができ、表示装置１の小型化に貢献することができる。

図１７は、実施形態１に係る半導体装置のドライバＩＣの対向する２辺にそれぞれＢＲＳＯ端子及びＢＲＳＩ端子を設けた例を示す図である。図１７に示す例では、ドライバＩＣ６内において、対向する２辺間で２つのＢＲＳＯ端子が接続され、同様に、対向する２辺間で２つのＢＲＳＩ端子が接続されている。

ドライバＩＣ６の対向する２辺にそれぞれＢＲＳＯ端子及びＢＲＳＩ端子を設けることで、図１７に示すように、複数のドライバＩＣ６を一列に並べてガラス基板１１上に配置する際のドライバＩＣ（ＭＡＳＴＥＲ）６のＢＲＳＯ端子とドライバＩＣ（ＳＬＡＶＥ）６のＢＲＳＩ端子との配線経路、及び、複数のドライバＩＣ（ＳＬＡＶＥ）６のＢＲＳＯ端子間並びにＢＲＳＩ端子間の配線経路を短縮することができるので、ガラス基板１１上においてドライバ回路部３が占める面積を縮小することができ、表示装置１の小型化に貢献することができる。

以上説明したように、実施形態１に係る半導体装置５によれば、スレーブデバイスとして設定されたドライバＩＣ（ＳＬＡＶＥ）６の異常判定部（ＳＬＡＶＥ）６２は、マスターデバイスとして設定されたドライバＩＣ（ＭＡＳＴＥＲ）６の異常判定部（ＭＡＳＴＥＲ）６２に対し、状態監視部（ＳＬＡＶＥ）６１から入力される複数の状態監視信号ＥＲＴＳＩＧに基づく異常判定結果を異常検知信号ＥＲＲＤＥＴ（ＳＬＡＶＥ）として出力する。異常判定部（ＭＡＳＴＥＲ）６２は、状態監視部（ＭＡＳＴＥＲ）６１から入力される複数の状態監視信号ＥＲＴＳＩＧに基づく異常判定結果と、異常判定部（ＳＬＡＶＥ）６２における異常判定結果である異常検知信号ＥＲＲＤＥＴ（ＳＬＡＶＥ）とに基づき、ドライバＩＣ（ＭＡＳＴＥＲ）６及びドライバＩＣ（ＳＬＡＶＥ）６における各機能、すなわち、半導体装置５における全ての機能の異常判定を行い、異常検知信号ＥＲＲＤＥＴ（ＭＡＳＴＥＲ）を出力する。そして、異常判定部（ＭＡＳＴＥＲ）６２は、異常検知信号ＥＲＲＤＥＴ（ＭＡＳＴＥＲ）を異常時処理部（ＭＡＳＴＥＲ）６３に対する異常時処理要求信号ＲＥＱとして、異常時処理部（ＭＡＳＴＥＲ）６３に出力し、異常判定部（ＳＬＡＶＥ）６２は、異常検知信号ＥＲＲＤＥＴ（ＭＡＳＴＥＲ）を異常時処理部（ＳＬＡＶＥ）６３に対する異常時処理要求信号ＲＥＱとして、異常時処理部（ＳＬＡＶＥ）６３に出力する。これにより、複数のドライバＩＣ６で構成される半導体装置５において、何れかのドライバＩＣ６で機能の異常が発生した場合でも、複数の各ドライバＩＣ６に対し、同じタイミングで所定の異常時処理を実施することができ、ドライバＩＣ（ＭＡＳＴＥＲ）６あるいはドライバＩＣ（ＳＬＡＶＥ）６の機能不全によって生じる各ドライバＩＣ６間の不整合を解消することができる。

本実施形態により、１あるいは複数のドライバＩＣ（半導体デバイス）６の機能不全によって生じる複数のドライバＩＣ（半導体デバイス）６間の不整合を解消可能な半導体装置５を提供することができる。

（実施形態２）
図１８は、実施形態２に係る半導体装置を構成するドライバＩＣの異常判定部の内部ロジック構成の一例を示す図である。なお、実施形態２に係る半導体装置を適用した表示システムの概略構成、表示装置のブロック構成、ドライバＩＣの内部構成、及び状態監視部については、上述した実施形態１と同様であるので、ここでの重複する説明は省略する。

図１８に示すように、本実施形態に係る半導体装置５を構成するドライバＩＣ６の異常判定部６２ａは、実施形態１の構成に加え、所定時間異常が続いた場合に、異常検知信号ＥＲＲＤＥＴ（ＭＡＳＴＥＲ）を通過させる第１フィルタ部６２１を備えている。

図１９は、第１フィルタ部の一構成例及び動作例を示す図である。図１９（ａ）は、第１フィルタ部６２１の一構成例を示し、図１９（ｂ）は、第１フィルタ部６２１が設けられたドライバＩＣ６がマスターデバイス（ドライバＩＣ（ＭＡＳＴＥＲ）６）である場合の動作例を示し、図１９（ｃ）は、第１フィルタ部６２１が設けられたドライバＩＣ６がスレーブデバイス（ドライバＩＣ（ＳＬＡＶＥ）６）である場合の動作例を示している。

図１９に示す例において、第１フィルタ部６２１は、フィルタ回路６２２と、スイッチ回路６２３，６２４とを含み構成されている。

フィルタ回路６２２は、ＬＰＦ（ローパスフィルタ）６２２１と、比較器６２２２とを含み構成される。

第１フィルタ部６２１が設けられたドライバＩＣ６がマスターデバイス（ドライバＩＣ（ＭＡＳＴＥＲ）６）である場合には、フィルタ回路６２２を経由する経路が選択され（図１９（ｂ））、第１フィルタ部６２１が設けられたドライバＩＣ６がスレーブデバイス（ドライバＩＣ（ＳＬＡＶＥ）６）である場合には、フィルタ回路６２２をスルーする経路が選択される（図１９（ｃ））。

この第１遅延フィルタ部６２１を設けることにより、所定時間異常が続いた場合に、異常検知信号ＥＲＲＤＥＴ（ＭＡＳＴＥＲ）を通過させることができる。すなわち、異常時処理部（ＭＡＳＴＥＲ）６３に対する異常時処理要求信号ＲＥＱ及び異常時処理部（ＳＬＡＶＥ）６３に対する異常時処理要求信号ＲＥＱを遅延させることができる。

図２０は、図１９に示すフィルタ回路の入出力特性の一例を示す図である。図２０に示す例では、時刻ｔ０においてフィルタ回路６２２の入力（ＩＮＰＵＴ）が「Ｈ」から「Ｌ」に切り替わった例を示している。また、図２０において、Ｔｈは、ＬＰＦ６２２１の出力（ＩＮＴ）に対する閾値を示している。

図２０に示すように、フィルタ回路６２２の入力（ＩＮＰＵＴ）が「Ｈ」から「Ｌ」に切り替わった時刻ｔ０に対し、ＬＰＦ６２２１の時定数によってＬＰＦ６２２１の出力（ＩＮＴ）が閾値Ｔｈを下回った時刻ｔ１において、比較器６２２２の出力、すなわちフィルタ回路６２２の出力（ＯＵＴＰＵＴ）が「Ｈ」から「Ｌ」に切り替わる。これにより、フィルタ回路６２２の入力（ＩＮＰＵＴ）が「Ｈ」から「Ｌ」に切り替わった時刻ｔ０に対し、異常時処理部６３により所定の異常時処理が実行される時刻ｔ１を遅らせることができる。

（変形例）
図２１は、第１フィルタ部の図１９とは異なる一構成例及び動作例を示す図である。図２１（ａ）は、第１フィルタ部６２１ａの一構成例を示し、図２１（ｂ）は、第１フィルタ部６２１ａが設けられたドライバＩＣ６がマスターデバイス（ドライバＩＣ（ＭＡＳＴＥＲ）６）である場合の動作例を示し、図２１（ｃ）は、第１フィルタ部６２１ａが設けられたドライバＩＣ６がスレーブデバイス（ドライバＩＣ（ＳＬＡＶＥ）６）である場合の動作例を示している。

図２１に示す例において、第１フィルタ部６２１ａは、フィルタ回路６２２ａを含み構成されている。

フィルタ回路６２２ａは、タイマカウンタ６２２３を含み構成される。

第１フィルタ部６２１ａが設けられたドライバＩＣ６がマスターデバイス（ドライバＩＣ（ＭＡＳＴＥＲ）６）である場合には、フィルタ回路６２２ａを経由する経路が選択され（図２１（ｂ））、第１フィルタ部６２１ａが設けられたドライバＩＣ６がスレーブデバイス（ドライバＩＣ（ＳＬＡＶＥ）６）である場合には、フィルタ回路６２２ａをスルーする経路が選択される（図２１（ｃ））。

これにより、所定時間異常が続いた場合に、異常検知信号ＥＲＲＤＥＴ（ＭＡＳＴＥＲ）を通過させることができる。すなわち、異常時処理部（ＭＡＳＴＥＲ）６３に対する異常時処理要求信号ＲＥＱ及び異常時処理部（ＳＬＡＶＥ）６３に対する異常時処理要求信号ＲＥＱを遅延させることができる。

図２２は、図２１に示すフィルタ回路の入出力特性の一例を示す図である。図２２に示す例では、時刻ｔ０においてフィルタ回路６２２ａの入力（ＩＮＰＵＴ）が「Ｈ」から「Ｌ」に切り替わった例を示している。また、図２２において、Ｃｔは、タイマカウンタ６２２３におけるカウント値を示している。

図２２に示すように、フィルタ回路６２２ａの入力（ＩＮＰＵＴ）が「Ｈ」から「Ｌ」に切り替わった時刻ｔ０に対し、タイマカウンタ６２２３で設定されたカウント値Ｃｔ、例えば、時刻ｔ０から表示装置１における水平周期Ｈをｎ回カウントした時間Δｔ（＝ｎＨ）が経過した時刻ｔ１において、タイマカウンタ６２２３の出力、すなわちフィルタ回路６２２の出力（ＯＵＴＰＵＴ）が「Ｈ」から「Ｌ」に切り替わる。これにより、フィルタ回路６２２ａの入力（ＩＮＰＵＴ）が「Ｈ」から「Ｌ」に切り替わった時刻ｔ０に対し、異常時処理部６３によって所定の異常時処理が実行される時刻ｔ１を遅らせることができる。

以上説明したように、実施形態２に係る半導体装置５によれば、所定時間異常が続いた場合に、異常検知信号ＥＲＲＤＥＴ（ＭＡＳＴＥＲ）を通過させる第１フィルタ部６２１を備える構成とすることで、異常時処理部６３により所定の異常時処理が実行される時刻ｔ１を実施形態１よりも遅らせることができる。このため、例えば、異常時処理要求信号ＲＥＱに混入した高調波ノイズ等によって異常時処理部６３が誤作動することを防止することができる。また、例えば、異常が発生してから所定時間経過する前に、半導体装置５の各機能、すなわち、ドライバＩＣ（ＭＡＳＴＥＲ）６及びドライバＩＣ（ＳＬＡＶＥ）６の各機能の異常が解消した場合に、異常時処理部６３による所定の異常時処理の実行を回避することができる。

本実施形態により、１あるいは複数のドライバＩＣ（半導体デバイス）６の機能不全によって生じる複数のドライバＩＣ（半導体デバイス）６間の不整合を解消可能な半導体装置５を提供することができる。

（実施形態３）
図２３は、実施形態３に係る半導体装置を構成するドライバＩＣの内部構成の一例を示す図である。なお、実施形態３に係る半導体装置を適用した表示システムの概略構成、表示装置のブロック構成、状態監視部、及び異常判定部の内部ロジック構成については、上述した実施形態１あるいは実施形態２と同様であるので、ここでの重複する説明は省略する。

上述した実施形態１，２の構成では、複数のドライバＩＣ６で構成される半導体装置５において、何れかのドライバＩＣ６で機能の異常が発生した場合には、例えば、レジスタ部６４に格納されている動作パラメータ値の初期化等の異常時処理が実施される構成であるが、例えば、レジスタ部６４における動作パラメータ値のデータ化け等によって機能異常が発生している場合には、レジスタ部６４における各動作パラメータ値を設定データで上書き（以下、「リフレッシュ」ともいう）することで、異常時処理部６３による異常時処理によって、表示装置１の画像表示制御を停止することなく、半導体装置５の各機能、すなわち、ドライバＩＣ（ＭＡＳＴＥＲ）６及びドライバＩＣ（ＳＬＡＶＥ）６の各機能の異常が解消する可能性がある。

図２３に示すように、実施形態３に係る半導体装置５におけるドライバＩＣ６ａは、実施形態１あるいは実施形態２の構成に加え、データ格納部６５、レジスタ回復部６６、及び第２フィルタ部６７を含み構成される。

データ格納部６５は、レジスタ部６４における各動作パラメータ値、すなわち、ドライバＩＣ６の各機能における動作パラメータ値の設定データを格納する。

レジスタ回復部６６は、異常検知信号ＥＲＲＤＥＴ（ＭＡＳＴＥＲ）に基づき、レジスタ部６４における各動作パラメータ値を、データ格納部６５に格納された設定データに書き換える。

第２フィルタ部６７は、所定時間異常が続いた場合に、異常時処理要求信号ＲＥＱを通過させた異常時処理要求信号ＲＥＱ’を出力する。

図２４は、第２フィルタ部の一構成例を示す図である。図２４に示す例において、第２フィルタ部６７は、フィルタ回路６７１を含み構成されている。

フィルタ回路６７１は、ＬＰＦ（ローパスフィルタ）６７１１と、比較器６７１２とを含み構成される。

この第２フィルタ部６７を設けることにより、レジスタ回復部６６には、異常時処理要求信号ＲＥＱが出力され、異常時処理部６３には、所定時間異常が続いた場合に、異常時処理要求信号ＲＥＱを通過させた異常時処理要求信号ＲＥＱ’が出力される。これにより、異常時処理部６３によって所定の異常時処理が行われる前に、レジスタ回復部６６によって、レジスタ部６４における各動作パラメータ値のリフレッシュが実行される。

図２５は、図２４に示すフィルタ回路の入出力特性の一例を示す図である。図２５に示す例では、時刻ｔ０において、フィルタ回路６７１の入力（ＩＮＰＵＴ）、すなわち異常時処理要求信号ＲＥＱが「Ｈ」から「Ｌ」に切り替わった例を示している。また、図２５において、Ｔｈ１は、ＬＰＦ６７１１の出力（ＩＮＴ）に対する閾値を示している。

図２５に示すように、フィルタ回路６７１の入力（ＩＮＰＵＴ）、すなわち異常時処理要求信号ＲＥＱが「Ｈ」から「Ｌ」に切り替わり、レジスタ回復部６６によってレジスタ部６４における各動作パラメータ値のリフレッシュが実行される時刻ｔ０に対し、ＬＰＦ６７１１の時定数によってＬＰＦ６７１１の出力（ＩＮＴ）が閾値Ｔｈ１を下回った時刻ｔ２において、比較器６７１２の出力、すなわちフィルタ回路６７１の出力（ＯＵＴＰＵＴ）が「Ｈ」から「Ｌ」に切り替わる。これにより、フィルタ回路６７１の入力（ＩＮＰＵＴ）、すなわち異常時処理要求信号ＲＥＱが「Ｈ」から「Ｌ」に切り替わり、レジスタ回復部６６によってレジスタ部６４における各動作パラメータ値のリフレッシュが実行される時刻ｔ０に対し、異常時処理部６３によって所定の異常時処理が実行される時刻ｔ２を遅らせることができる。

（変形例）
図２６は、第２フィルタ部の図２４とは異なる一構成例を示す図である。図２６に示す例において、第２フィルタ部６７ａは、フィルタ回路６７１ａを含み構成されている。

フィルタ回路６７１ａは、タイマカウンタ６７１３を含み構成される。

これにより、レジスタ回復部６６には、異常時処理要求信号ＲＥＱが出力され、異常時処理部６３には、所定時間異常が続いた場合に、異常時処理要求信号ＲＥＱを通過させた異常時処理要求信号ＲＥＱ’が出力される。これにより、異常時処理部６３によって所定の異常時処理が行われる前に、レジスタ回復部６６によって、レジスタ部６４における各動作パラメータ値のリフレッシュが実行される。

図２７は、図２６に示すフィルタ回路の入出力特性の一例を示す図である。図２７に示す例では、時刻ｔ０においてフィルタ回路６７１ａの入力（ＩＮＰＵＴ）が「Ｈ」から「Ｌ」に切り替わった例を示している。また、図２７において、Ｃｔ１は、タイマカウンタ６７１３におけるカウント値を示している。

図２７に示すように、フィルタ回路６７１の入力（ＩＮＰＵＴ）、すなわち異常時処理要求信号ＲＥＱが「Ｈ」から「Ｌ」に切り替わり、レジスタ回復部６６によるレジスタ部６４における各動作パラメータ値のリフレッシュが実行される時刻ｔ０に対し、タイマカウンタ６７１３で設定されたカウント値Ｃｔ１、例えば、時刻ｔ０から表示装置１における水平周期Ｈをｍ回カウントした時間Δｔ’（＝ｍＨ）が経過した時刻ｔ２において、タイマカウンタ６７１３の出力、すなわちフィルタ回路６７１の出力（ＯＵＴＰＵＴ）が「Ｈ」から「Ｌ」に切り替わる。これにより、フィルタ回路６７１の入力（ＩＮＰＵＴ）、すなわち異常時処理要求信号ＲＥＱが「Ｈ」から「Ｌ」に切り替わり、レジスタ回復部６６によるレジスタ部６４における各動作パラメータ値のリフレッシュが実行される時刻ｔ０に対し、異常時処理部６３によって所定の異常時処理が実行される時刻ｔ２を遅らせることができる。

すなわち、図２６に示す構成とすることで、異常時処理部６３によって所定の異常時処理が実行される前に、レジスタ回復部６６によってレジスタ部６４における各動作パラメータ値のリフレッシュを実行することができる。これにより、半導体装置５の各機能、すなわち、ドライバＩＣ（ＭＡＳＴＥＲ）６ａ及びドライバＩＣ（ＳＬＡＶＥ）６ａの各機能の異常が解消した場合には、異常時処理部６３による所定の異常時処理の実行を回避することができる。すなわち、異常時処理部６３による所定の異常時処理によって表示装置１の画像表示制御を停止することなく、半導体装置５の各機能の異常を解消することができる。

図２８は、実施形態３に係る半導体装置を構成するドライバＩＣの図２３とは異なる内部構成の一例を示す図である。

図２８に示す例では、ドライバＩＣ６ｂにシリアルバスインターフェースを設け、各ドライバＩＣ６ｂ間をシリアルバス８で接続する例を示している。シリアルバス８は、例えば、シリアルデータ信号、シリアルクロック信号、チップセレクト信号を含む各信号を伝送するバスラインで構成される。

図２８に示す構成では、異常時処理部６３によって所定の異常時処理が行われる前に、マスターデバイスとなるドライバＩＣ（ＭＡＳＴＥＲ）６ｂに備えられたレジスタ回復部６６によって、シリアルバス８を介して、ドライバＩＣ（ＭＡＳＴＥＲ）６ｂを含む複数の各ドライバＩＣ６ｂに備えられたレジスタ部６４における各動作パラメータ値のリフレッシュが実行される。このような構成としても、図２３に示す構成と同様に、異常時処理部６３によって所定の異常時処理が実行される前に、レジスタ回復部６６によってレジスタ部６４における各動作パラメータ値のリフレッシュを実行することができる。これにより、半導体装置５の各機能、すなわち、ドライバＩＣ（ＭＡＳＴＥＲ）６ｂ及びドライバＩＣ（ＳＬＡＶＥ）６ｂの各機能の異常が解消した場合には、異常時処理部６３による所定の異常時処理の実行を回避することができる。すなわち、異常時処理部６３による所定の異常時処理によって表示装置１の画像表示制御を停止することなく、半導体装置５の各機能の異常を解消することができる。

以上説明したように、実施形態３に係る半導体装置５によれば、レジスタ部６４における各動作パラメータ値の設定データを格納するデータ格納部６５と、異常検知信号ＥＲＲＤＥＴに基づき、レジスタ部６４における各動作パラメータ値を、データ格納部６５に格納された設定データに書き換えるレジスタ回復部６６と、所定時間異常が続いた場合に、異常時処理部６３に入力される異常検知信号ＥＲＲＤＥＴ（ＭＡＳＴＥＲ）を通過させる第２フィルタ部６７を備える構成とし、異常時処理部６３によって所定の異常時処理が実行される前に、レジスタ回復部６６によってレジスタ部６４における各動作パラメータ値のリフレッシュを実行する。これにより、半導体装置５の各機能、すなわち、ドライバＩＣ（ＭＡＳＴＥＲ）６ｂ及びドライバＩＣ（ＳＬＡＶＥ）６ｂの各機能の異常が解消した場合に、異常時処理部６３による所定の異常時処理の実行を回避することができる。すなわち、異常時処理部６３による所定の異常時処理によって表示装置１の画像表示制御を停止することなく、半導体装置５の各機能の異常を解消することができる。

本実施形態により、１あるいは複数のドライバＩＣ（半導体デバイス）６ａ，６ｂの機能不全によって生じる複数のドライバＩＣ（半導体デバイス）６ａ，６ｂ間の不整合を解消可能な半導体装置５を提供することができる。

以上、実施形態について説明したが、上述した内容により本発明が限定されるものではない。また、上述した本発明の構成要素には、当業者が容易に想定できるもの、実質的に同一のもの、いわゆる均等の範囲のものが含まれる。さらに、上述した構成要素は適宜組み合わせることが可能である。また、本発明の要旨を逸脱しない範囲で構成要素の種々の省略、置換及び変更を行うことができる。

１ 表示装置
２ 上位制御装置
３ ドライバ回路部
４ 表示部
５ 半導体装置
６，６ａ，６ｂ ドライバＩＣ
８ シリアルバス
１１ ガラス基板
１２ 中継基板
２１ 表示領域
６１ 状態監視部
６２，６２ａ 異常判定部
６３ 異常時処理部
６４ レジスタ部
６５ データ格納部
６６ レジスタ回復部
６７，６７ａ 第２フィルタ部
１００ 表示システム
６２１，６２１ａ 第１フィルタ部
６２２，６２２ａ フィルタ回路
６２３，６２４ スイッチ回路
６７１，６７１ａ フィルタ回路
６２２１ ＬＰＦ（ローパスフィルタ）
６２２２ 比較器
６２２３ タイマカウンタ
６７１１ ＬＰＦ（ローパスフィルタ）
６７１２ 比較器
６７１３ タイマカウンタ

Claims (11)

1. 複数の半導体デバイスで構成され、
   前記半導体デバイスは、
   当該半導体デバイスによって実現する複数種の機能を監視し、該機能が正常であるか否かを示す複数種の状態監視信号を出力する状態監視部と、
   複数種の前記状態監視信号に基づき、前記各機能の異常判定を行う異常判定部と、
   を備え、
   複数の前記半導体デバイスのうち、何れか１つの半導体デバイスに備えられた前記異常判定部は、自身の異常判定結果と、他の半導体デバイスに備えられた前記異常判定部における異常判定結果とに基づき、複数の前記半導体デバイスにおける１以上の前記機能が異常であることを検知した場合に、当該複数の前記半導体デバイスにおける１以上の前記機能が異常であることを検知した前記異常判定部から複数の前記半導体デバイスに対して異常検知信号が出力され、
   前記半導体デバイスは、
   前記異常検知信号に基づき所定の異常時処理を行う異常時処理部を備える、
   半導体装置。
2. 前記異常時処理部は、複数の前記半導体デバイスにおいて同種の前記異常時処理を行う、
   請求項１に記載の半導体装置。
3. 複数の前記半導体デバイスは、
   前記異常検知信号を出力する半導体デバイスと前記異常検知信号が入力される他の半導体デバイスとを切り替える切替手段を有する、
   請求項２に記載の半導体装置。
4. 前記半導体デバイスは、
   前記機能の異常が所定時間続いた場合に、前記異常検知信号を通過させる第１フィルタ部を備える、
   請求項１乃至請求項３の何れか一項に記載の半導体装置。
5. 前記第１フィルタ部は、ローパスフィルタを含む、
   請求項４に記載の半導体装置。
6. 前記第１フィルタ部は、タイマカウンタを含む、
   請求項４に記載の半導体装置。
7. 前記半導体デバイスは、
   前記各機能におけるパラメータ値が格納されるレジスタ部を備え、
   前記異常判定部は、
   前記異常時処理として、前記レジスタ部におけるパラメータ値を初期化する、
   請求項１乃至請求項６の何れか一項に記載の半導体装置。
8. 前記半導体デバイスは、
   前記レジスタ部における前記パラメータ値の設定データを格納するデータ格納部と、
   前記異常検知信号に基づき、前記レジスタ部における前記パラメータ値を、前記データ格納部に格納された前記設定データに書き換えるレジスタ回復部と、
   前記機能の異常が所定時間続いた場合に、前記異常時処理部に入力される前記異常検知信号を通過させる第２フィルタ部と、
   を備える、
   請求項７に記載の半導体装置。
9. 前記異常検知信号を出力する前記半導体デバイスに備えられた前記レジスタ回復部は、
   前記異常検知信号に基づき、複数の前記半導体デバイスに備えられた前記レジスタ部における前記パラメータ値を、前記異常検知信号を出力する半導体デバイスに備えられた前記データ格納部に格納された前記設定データに書き換える、
   請求項８に記載の半導体装置。
10. 前記第２フィルタ部は、ローパスフィルタを含む、
    請求項８又は請求項９に記載の半導体装置。
11. 前記第２フィルタ部は、タイマカウンタを含む、
    請求項８又は請求項９に記載の半導体装置。

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