JP2016206578A - ドライバｉｃ及び電子機器 - Google Patents

Abstract

【課題】ドライバＩＣから出力する検出用電圧に対する帰還入力電圧が被駆動装置上でのノイズに影響されても、誤って断線と判定することを容易に防止することができるドライバＩＣを提供する．【解決手段】 ライバＩＣが出力して帰還される入力電圧と検出用電圧との比較結果をラッチするラッチタイミングを前記同期信号の所定周期毎に所定シフト量でシフト制御し、同期信号の周期のどのタイミングで被駆動装置にノイズが発生しても、同期信号の周期毎に毎回そのノイズの影響を受けた判定信号をラッチしないようにする。【選択図】図１

Description

本発明は、駆動対象とする被駆動装置における断線を検出する機能を備えたドライバＩＣに関し、例えば液晶表示パネルを表示駆動する液晶表示ドライバとして適用され、液晶表示パネルにおけるガラス基板の破損検出などに適用して有効な技術に関する。

液晶表示パネルにおけるガラス基板の破損検出（Display Glass Broken Detect）機能については例えば特許文献１に記載がある。これによれば、中央部に液晶表示部が形成された液晶表示パネルのガラス基板（ＴＦＴ基板）の周囲に断線検出メタル配線を形成し、当該メタル配線が接続する外部端子を介して製造工程でその導通を確認することによって、断線検出メタル配線の断線を検出することができる。断線が検出された場合はガラス基板に液晶表示領域に及ぶクラックが発生していると擬制する。液晶表示ドライバが上述の断線検出メタル配線を用いた断線検出をサポートする場合、液晶表示ドライバは断線検出メタル配線に向けて所定の電圧信号を出力し、断線検出メタル配線を介して帰還される電圧信号を入力し、コンパレータで双方の電圧信号に許容電圧以上の差を生じたか否かを判別し、許容電圧以上の差を生じた状態が一定期間続いた場合に断線発生、即ちクラック発生と判断する。

特開２０１２−２２０７９２号公報

本発明者はそのような断線検出機能を備えた表示ドライバについて検討した。表示ドライバは表示タイミングに同期しながら複数の駆動信号を用いて液晶パネルのゲート電極ライン及びソース電極ラインなどの比較的大きな負荷を駆動する。そのような駆動信号の変化はその駆動信号線近傍の断線検出メタル配線にクロストークノイズ等を与える。これによって断線検出メタル配線からコンパレータに入力される信号レベルが不所望に変化することがある。断線検出メタル配線からの信号取り込みタイミングと上記ノイズの発生タイミングが一致していると、コンパレータの双方の入力電圧信号に許容電圧以上の差を生じた状態が一定期間続くことになり、誤って断線発生と判断してしまう虞がある。ノイズによる誤検出を避けるために、一定期間に複数回に亘ってコンパレータの出力を取り込むことで真のクラック発生か否かを判定しようとしても、コンパレータの出力を取り込むタイミングが一定であれば、誤判定の虞を未然に防止することができない。特に表示ドライバが出力するゲート駆動信号やソース駆動信号の変化タイミングはパネルサイズ等に応じて可変であるため、表示パネル上でのノイズ発生タイミングを正確に予測することは困難である。

本発明の目的は、ドライバＩＣから出力する検出用電圧に対する帰還入力電圧が被駆動装置上でのノイズに影響されても、誤って断線と判定することを容易に防止することができるドライバＩＣを提供することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。尚、本項において括弧内に記載した図面内参照符号などは理解を容易化するための一例である。

〔１〕＜ドライバＩＣ＞
ドライバＩＣ（３）は、同期信号（ＨＳＹＮＣ）に同期して複数の駆動信号を周期的に被駆動装置（４）に出力する駆動回路（１７、１８）と、被駆動装置における断線を検出する検出回路（１０）とを有する。前記検出回路は、出力端子（６）から検出用電圧（Ｖｄ１）を出力して入力端子（７）に帰還された入力電圧（Ｖｄ２）が前記検出用電圧に対して期待する電圧関係を有しているか否かを判別する判別回路（２１）と、前記判別回路によるその判別結果をラッチするラッチ回路（２４）と、前記ラッチ回路にラッチされた判別結果が連続して前記期待する電圧関係以外となった期間を計数し、前記判別結果が期待する電圧関係になったときその計数値が初期化される異常回数カウンタ（２５）と、前記ラッチ回路にラッチするラッチタイミングを前記同期信号の所定周期毎に所定シフト量でシフト制御するタイミングコントローラ（２６）と、を有する。

これによれば、ドライバＩＣが出力して帰還される入力電圧と検出用電圧との比較結果をラッチするラッチタイミングを前記同期信号の所定周期毎に所定シフト量でシフト制御するから、同期信号の周期のどのタイミングで被駆動装置にノイズが発生しても、同期信号の周期毎に毎回そのノイズの影響を受けた判定信号をラッチすることはない。したがって、ラッチされた判別結果が、同期信号の毎周期に亘って前記期待する電圧関係以外となることが阻止され、ドライバＩＣから出力する検出用電圧に対する帰還入力電圧が被駆動装置上でのノイズに影響されても、誤って断線と判定することを防止することができる。しかも、ラッチ回路への判定結果のラッチタイミングはタイミングコントローラが前記同期信号の所定周期毎に所定シフト量でシフト制御するから、その誤判定防止も容易に達成できる。即ち、断線の誤検出を自動で容易に回避することができる。

〔２〕＜許容電圧ΔＶ＞
項１において、前記期待する電圧関係は前記検出用電圧と入力電圧との絶対値差電圧が許容電圧（ΔＶ）以内であることである。前記判別回路は記憶回路に書き換え可能に設定される許容電圧データ（ＤΔＶ）に基づいて前記期待する電圧関係を有しているか否かを判別する。

これによれば、ノイズの種類や大きさに応じて期待する電圧関係を決定することができ、しかも、ノイズの極性変化にも対応することができる。

〔３〕＜単位シフト量Δｔ＞
項１において、前記タイミングコントローラは、前記記憶回路に書き換え可能に設定される単位シフト量データ（ＤΔｔ）に基づいて前記シフト制御の所定シフト量を決定する。

これによれば、判別回路がノイズの状態を取り込んだ場合には、次の取り込みタイミングを単位シフト量データによる単位シフト量で順次自動的にシフトすることができ、その単位シフト量を任意に伸張することができる。したがって、同期信号の周期に対するノイズの発生タイミングが種々の形態を採る場合にもラッチ回路がそのノイズの影響を毎回ラッチすることを容易に回避可能になる。

〔４〕＜ラッチオフセットｔ１＞
項１において、前記タイミングコントローラは、前記記憶回路に書き換え可能に設定されるラッチオフセットデータ（Ｄｔ１）に従って前記判別回路による判別結果を前記ラッチ回路にラッチする最初のラッチタイミングを決定する。

これによれば、同期信号の周期内で判別回路の判別結果をラッチ回路に最初に取り込むタイミングを所望に設定することができるから、前記ラッチ回路のラッチタイミングを所望に決定することが更に容易になる。

〔５〕＜限界値Ｎ＞
項１において、前記異常回数カウンタは、前記記憶回路に書き換え可能に設定される限界値データ（ＤＮ）の値に計数値が達したとき異常信号（ＦＬＴｄ）を出力する。

これによれば、異常回数カウンタの計数値を断線と判断すべきか又はノイズの影響を誤って判別した結果の累積と判断すべきかの限界値を任意に決定することができ、被駆動装置及びドライバＩＣの特性に応じて断線検出を自動的に行うことができる。尤も、異常回数カウンタの計数値をドライバＩＣの外部で参照して断線の有無を判別してもよいことは言うまでもない。

〔６〕＜同期回数ｎ＞
項１において、前記タイミングコントローラは、前記同期信号に同期する変化の回数を計数する同期回数カウンタ（３０）を有し、前記記憶回路に書き換え可能に設定される同期回数データ（Ｄｎ）によって指定される回数に前記同期回数カウンタで計数された回数が一致したとき、前記ラッチ回路に対する次のラッチタイミングを初期タイミングに戻す。

これによれば、同期信号の複数周期毎にラッチ回路のラッチタイミングをシフトさせる動作を一巡させて、ラップアラウンドに繰り返す動作を容易に実現することができる。

〔７〕＜ラッチ回路のラッチタイミングに同期するカウントパルスの計数＞
項１において、前記異常回数カウンタは、前記判別結果が前記期待する電圧関係以外であることを条件にカウントパルス（ＣＮＴＣＬＫ）を計数し、前記カウントパルスは前記ラッチ回路のラッチタイミングに同期してパルス変化される信号であり、前記タイミングコントローラが前記カウントパルスを出力する。

これによれば、異常回数カウンタが計数するカウントパルスを容易に生成することができる。

〔８〕＜同期信号の周期毎にラッチタイミングをシフト制御＞
項７において、前記タイミングコントローラは前記ラッチタイミングのシフト制御を前記同期信号の周期毎に行う。

これによれば、断線の誤検出を防止するタイミング制御が簡単になる。ラッチタイミングのシフト制御はそれに限定されず、同期信号の複数周期毎又は複数分の一の周期毎に行ってもよいことは言うまでもない。

〔９〕＜電子機器＞
電子機器（１）は、ドライバＩＣ（３）と前記ドライバＩＣによって駆動される被駆動装置（４）とを有する。前記被駆動装置は断線検出用配線（５）を有する。前記ドライバＩＣは、同期信号に同期して複数の駆動信号を周期的に前記被駆動装置に出力する駆動回路と、前記被駆動装置の断線検出用配線の断線を検出する検出回路とを有する。前記検出回路は、前記断線検出用配線の一端部に接続する出力端子から検出用電圧を出力して前記断線検出用配線の他端部に接続する入力端子に帰還された入力電圧が前記検出用電圧に対して期待する電圧関係を有しているか否かを判別する判別回路と、前記判別回路によるその判別結果をラッチするラッチ回路と、前記ラッチ回路にラッチされた判別結果が連続して前記期待する電圧関係以外となった期間を計数し、前記判別結果が期待する電圧関係になったときその計数値が初期化される異常回数カウンタと、前記ラッチ回路にラッチするラッチタイミングを前記同期信号の所定周期毎に所定シフト量でシフト制御するタイミングコントローラと、を有する。

これによれば、同期信号に同期してドライバＩＣが出力する駆動信号によるクロストークノイズが断線検出用配線に生ずる。ドライバＩＣが出力して帰還される入力電圧にそのノイズが重畳されていると、ドライバＩＣは断線検出用配線の断線（完全切断だけでなく部分的断裂による高抵抗接続も含む）と誤検出する虞がある。このとき、ドライバＩＣは項１と同様の作用効果を奏するから、断線の誤検出を自動で容易に回避することができる。したがって、組立などの製造工程で被駆動装置の断線検出用配線が断線しているか否かの判別を的確に行って、断線していれば被駆動装置にクラックなどが入っていると擬制する、出荷テストなどの信頼性向上に寄与することができる。被駆動装置の断線検出は出荷テストに限らず、これが組み込まれた製品やシステムにおける経時的劣化の早期検出にも適用可能であることはいうまでもない。

〔１０〕＜許容電圧ΔＶ＞
項９において、前記期待する電圧関係は前記検出用電圧と入力電圧との絶対値差電圧が許容電圧以内であることであり、前記判別回路は記憶回路に書き換え可能に設定される許容電圧データに基づいて前記期待する電圧関係を有しているか否かを判別する。

これによれば項２と同様の作用効果を奏する。

〔１１〕＜単位シフト量Δｔ＞
項９において、前記タイミングコントローラは、前記記憶回路に書き換え可能に設定される単位シフト量データに基づいて前記シフト制御の所定シフト量を決定する。

これによれば、項３と同様の作用効果を奏する。

〔１２〕＜ラッチオフセットｔ１＞
項９において、前記タイミングコントローラは、前記記憶回路に書き換え可能に設定されるラッチオフセットデータに従って前記判別回路による判別結果を前記ラッチ回路にラッチする最初のラッチタイミングを決定する。

これによれば、項４と同様の作用効果を奏する。

〔１３〕＜限界値Ｎ＞
項９において、前記異常回数カウンタは、前記記憶回路に書き換え可能に設定される限界値データの値に計数値が達したとき異常信号を出力する。

これによれば、項５と同様の作用効果を奏する。

〔１４〕＜シフト回数ｎ＞
項９において、前記タイミングコントローラは、前記同期信号に同期する変化の回数を計数する同期回数カウンタを有し、前記記憶回路に書き換え可能に設定される同期回数データによって指定される回数に前記同期回数カウンタで計数された回数が一致したとき、前記ラッチ回路に対する次のラッチタイミングを初期タイミングに戻す。

これによれば、項６と同様の作用効果を奏する。

〔１５〕＜ラッチ回路のラッチタイミングに同期するカウントパルスの計数＞
項９において、前記異常回数カウンタは、前記判別結果が前記期待する電圧関係以外であることを条件にカウウントパルスを計数する。前記カウントパルスは前記ラッチ回路のラッチタイミングに同期してパルス変化される信号である。前記タイミングコントローラが前記カウントパルスを出力する。

これによれば、項７と同様の作用効果を奏する。

〔１６〕＜同期信号の周期毎にラッチタイミングをシフト制御＞
請求項１５において、前記タイミングコントローラは前記ラッチタイミングのシフト制御を前記同期信号の周期毎に行う、ドライバＩＣ。

〔１７〕＜ドライバＩＣをＣＯＧ実装した液晶表示パネルモジュール＞
項９において、電子機器は液晶表示パネルモジュールであり、前記被駆動装置はガラス基板に形成された液晶表示パネルであり、前記断線検出用配線は前記ガラス基板の周縁部に形成され、前記ドライバＩＣは前記ガラス基板にＣＯＧ実装されている。

これによれば、液晶表示パネルモジュールのガラス基板にクラックが入っているか否かを判別することができる。

〔１８〕＜ガラス基板上に形成された液晶ドライバＩＣを有する液晶表示パネルモジュール＞
項９において、電子機器は液晶表示パネルモジュールであり、前記被駆動装置はガラス基板に形成された液晶表示パネルであり、前記断線検出用配線は前記ガラス基板の周縁部に形成され、前記ドライバＩＣは前記ガラス基板の上に低温ポリシリコンＴＦＴで形成されている。

これによれば、液晶表示パネルモジュールのガラス基板にクラックが入っているか否かを判別することができる。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。

すなわち、ドライバＩＣから出力する検出用電圧に対する帰還入力電圧が被駆動装置上でのノイズに影響されても、誤って断線と判定することを容易に防止することができる。

図１は断線検出回路の具体例を示すブロック図である。 図２は電子機器の一例である液晶表示パネルモジュールを例示する概略説明図である。 図３は液晶表示ドライバの具体例を示すブロック図である。 図４はタイミングコントローラの一例を示すブロック図である。 図５は断線検出回路の動作タイミングを例示するタイミングチャートである。 図６はラッチタイミングを順次シフトさせなかった場合の断線検出の動作タイミングを比較例として示すタイミングチャートである。 図７は断線検出の動作フローを例示するフローチャートである。

図２には電子機器の一例である液晶表示パネルモジュールが例示される。液晶表示パネルモジュール１は、被駆動装置の一例である液晶表示パネル４とドライバＩＣの一例である表示ドライバ３を有する。液晶表示パネル４は例えばガラス基板２に形成されている。ガラス基板２には液晶パネルのゲート配線、ソース配線及び基準電位配線などの多数の配線が形成され、表示ドライバ３はベアチップの状態でガラス基板上の対応する配線に接続されて実装されている。所謂ＣＯＧ（Chip On Glass）実装とされる。表示ドライバの搭載形態はこれに限定されず、ポリシリコンＴＦＴ（Thin Film Transistor）構造によるＳＯＧ（System On Glass）形態であってもよい。ＳＯＧ形態の場合には、液晶ドライバ３はガラス基板２の上に低温ポリシリコンＴＦＴで形成されている。所謂ＣＯＧ又はＳＯＧの何れの場合にもガラス基板２の周縁部には所定の金属配線パターンによって断線検出用配線５が形成されている。

特に図示はしないが、液晶表示パネル４はガラス基板２上に複数本のゲート電極ラインとソース電極ラインが交差状に配置され、そこに複数個の画素がマトリクス状に配置される。夫々の画素は直列接続された薄膜トランジスタと液晶素子を有する。夫々の画素の液晶素子には共通電位が与えられ、薄膜トランジスタの選択端子は対応するゲート電極ラインに接続され、薄膜トランジスタの信号端子はゲート電極ラインに交差する方向に配置された対応するソース電極ラインに接続される。ゲート電極ラインの夫々の画素のラインが表示ラインとされ、表示ライン単位で画素の薄膜トランジスタがオンされることによって表示ラインが選択され（表示ラインの走査）、表示ラインの選択期間（水平表示期間）毎に複数のソース電極ラインから液晶素子に階調電圧が印加される。

表示ドライバ４はゲート電極ラインの駆動信号、ソース電極ラインへの階調信号及び共通電位などの信号を生成して出力するとともに、断線検出のための出力端子６と入力端子７を有し、出力端子６には断線検出用配線５の一端部が接続され、入力端子７には出力端子には断線検出用配線５の他端部が接続される。

図３には液晶表示ドライバの具体例が示される。液晶表示ドライバ３は、外部から表示データを入力すると共に、制御データの入出力を行うホストインタフェース回路１２を有する。ここでは液晶表示パネルモジュール１の製造工程における出荷テストを想定してホストインタフェース回路１２にはテスト装置９が接続されているが、ＰＣや携帯端末に携帯端末などに液晶表示パネルモジュール１が組み込まれて製品化された場合にはホストインタフェース回路１２にはマイクロコンピュータやデータプロセッサなどのホスト装置が接続される。ホストインタフェース回路１２に入力された表示データや制御データは制御回路１３が処理する。制御回路１３は入力された制御データを解読して内部の動作モードを決定し、ホストインタフェース回路１２から供給される表示タイミング信号や内部で生成した表示タイミング信号に同期して表示駆動制御を行う。駆動制御に用いる内部回路としてフレームバッファメモリ（ＦＢＭ）１４、データラッチ回路１５、階調電圧選択回路１６、ソースドライバ１７、ゲート制御ドライバ１８、及びＶＣＯＭドライバ１９を有する。ホストインタフェース回路１２に表示タイミング信号（垂直同期信号、水平同期信号）と一緒に表示データがリアルタイムの時系列で入力された場合には、制御回路１３はその表示タイミング信号に同期しながら表示ライン単位で表示データをデータラッチ回路１５にラッチし、ラッチされた表示ライン単位のデータによって階調電圧選択回路１６によって階調電圧が選択され、選択された階調電圧をソースドライバ１７が受け取ってソース電極ラインＳｒｃ＿１〜Ｓｒｃ＿ｎを駆動する。ゲート制御ドライバ１８は水平同期期間毎単位でゲート電極ラインＧｔｄｎ＿１〜Ｇｔｄ＿ｍを順次選択する。共通電位ＶｃｏｍはＶＣＯＭドライバ１９が出力する。ホストインタフェース回路１２にコマンドと共に表示データが供給される場合には、表示データは一旦フレームバッファメモリ１４に格納され、格納された表示データは制御回路１３の内部で生成された水平同期信号による水平同期期間毎にデータラッチ回路１５に表示ライン単位で読み出され、ラッチされた表示ライン単位のデータによって階調電圧選択回路１６で階調電電圧が選択され、これをソースドライバ３３が受け取ってソース電極ラインＳｒｃ＿１〜Ｓｒｃ＿ｎを駆動する。ゲート制御ドライバ１８は水平同期期間毎単位でゲート電極ラインＧｔｄｎ＿１〜Ｇｔｄｎ＿ｍを順次選択する。共通電位ＶｃｏｍはＶＣＯＭドライバ１９が出力する。

液晶表示ドライバ３は液晶表示パネル４の断線検出用配線５の断線を検出する断線検出回路１０を有する。テストモードにおける表示制御動作に並行して、断線検出回路は前記断線検出用の出力端子６と入力端子７に接続された断線検出用配線５に断線を生じているか否かを判別する。断線検出に必要な制御データや同期信号は制御回路１３を介してテスト装置９などから与えられ、断線の判別結果は制御回路１３を介してテスト装置９に返される。断線があればテスト装置９は液晶表示パネルモジュール１のガラス基板２にクラックが入っていると擬制することができる。

図１には断線検出回路１０の具体例が示される。断線検出回路１０は、出力端子６から検出用電圧Ｖｄ１を出力して入力端子７に帰還された入力電圧Ｖｄ２が前記検出用電圧Ｖｄ１に対して期待する電圧関係を有しているか否かを判別する判別回路２１としてオペアンプを用いたコンパレータ２２Ａ，２２Ｂ及び論理和ゲート２３を有する。検出電圧Ｖｄ１は電圧レギュレータのような検出電圧生成回路２０で生成する。特に制限されないが、ここでは、断線検出用配線５にクロストークノイズを与える駆動信号として、ハイレベルから立ち下がる立ち下がり駆動パルスと、逆にローレベルから立ち上がる立ち上がり駆動パルスの双方を想定し、それらは例えば垂直同期信号に同期するフレーム同期で交互に切り替えられものとする。コンパレータ２２Ａは検出用電圧Ｖｄ１を非反転入力端子（＋）に入力し、入力電圧Ｖｄ２を反転入力端子（−）に入力する。コンパレータ２２Ｂは検出用電圧Ｖｄ１を反転入力端子（−）に入力し、入力電圧Ｖｄ２を非反転入力端子（＋）に入力する。コンパレータ２２Ａによる期待する電圧関係とはＶｄ１−Ｖｄ２＜ΔＶである。ΔＶは入力電圧Ｖｄ２に許される変動の許容電圧と言うことになる。同様にコンパレータ２２Ｂによる期待する電圧関係とはＶｄ２−Ｖｄ１＜ΔＶである。ΔＶは入力電圧Ｖｄ２に許される変動の許容電圧と言うことになる。したがって、｜Ｖｄ１−Ｖｄ２｜＜ΔＶを満足する期待する電圧関係が達成されていれば判別結果ＣＭＰＯＵＴはローレベル（論理値０）にされ、期待する電圧関係が達成されていなければ（｜Ｖｄ１−Ｖｄ２｜≧ΔＶ）判別結果ＣＭＰＯＵＴはハイレベル（論理値１）にされる。許容電圧ΔＶはレジスタ２７Ａに書き換え可能に設定される許容電圧データＤΔＶに基づいて決定される。許容電圧ΔＶは、コンパレータ２２Ａに対しては反転入力端子（−）側のオフセット（Ｖｄ１−ΔＶ）として作用し、コンパレータ２２Ｂに対しては非反転入力端子（＋）側のオフセット（Ｖｄ１＋ΔＶ）として作用する。コンパレータ２２Ａは、例えば断線検出用配線５が断線によりインピーダンスが高くなること等で入力電圧Ｖｄ２が検出用電圧Ｖｄ１より低くなる場合の電位差を比較する回路である。また、コンパレータ２２Ｂは、例えば断線検出用配線５がガラス基板の破損により、他配線とショートすること等で入力電圧Ｖｄ２が検出用電圧Ｖｄ１より高くなる場合の電位差を比較する回路である。クロストークノイズにより入力電位Ｖｄ２が検出用電圧Ｖｄ１より高くなった場合も低くなった場合もコンパレータ２２Ａ，２２Ｂの出力は同様に変化することになる。

判別回路２１による判別結果ＣＭＰＯＵＴはラッチ回路２４でラッチする。判別結果をラッチしたラッチ回路２４のラッチ信号ＦＦＯＵＴは異常回数カウンタ２５に与えられ、異常回数カウンタ２５はラッチ信号ＦＦＯＵＴの値に応じてカウントクロックＣＮＴＣＬＫを計数する。この異常回数カウンタ２５はラッチ回路２４にラッチされたラッチ信号が連続して前記期待する電圧関係以外となったハイレベル期間にカウントクロックＣＮＴＣＬＫを計数し、判別結果が期待する電圧関係になったときその計数値を０に初期化し、計数値が限界値Ｎに達したとき異常信号ＦＬＴｄを出力する。限界回数Ｎはレジスタ２７Ｃに書き換え可能に設定される限界値データＤＮに基づいて決定される。

ラッチ回路２４のラッチクロックＦＦＣＬＫとカウントクロックＣＮＴＣＬＫはタイミングコントローラ２６が生成する。タイミングコントローラ２６は、ラッチクロックＦＦＣＬＫによるラッチ回路２４のラッチタイミングを水平同期信号ＨＳＹＮＣの所定周期毎に、例えば単周期毎に所定単位シフト量Δｔでシフト制御することにより、カウント値が限界値Ｎに達するまでの間の夫々の水平同期期間におけるラッチ回路２４のラッチタイミングは順次単位シフト量Δｔでずれていくことになる。単位シフト量Δｔはレジスタ２７Ｂに書き換え可能に設定される単位シフト量データＤΔｔに基づいて決定される。

タイミングコントローラ２６は更に、ラッチ回路２４のラッチタイミングに同期して前記カウントパルスＣＮＴＣＬＫをパルス変化させる。したがって、カウントパルス数は期待する電圧関係にならなかった連続回数に相当するから、これがＮ回連続するということは、Ｎ回の水平同期期間の夫々において相互に異なるタイミングで断線判別を行った結果が毎回連続して断線であったということになり、確率的に断線を生じている可能性が高いということになる。これは、表示ラインの駆動タイミングやその他の駆動タイミングが水平導同期期間ないでタイミング的な偏りを持っていて、水平同期期間のどこでも同じように駆動信号が発生している訳ではないと言うことを前提としている。したがって、限界回数Ｎが多い程、そして、ラッチタイミングのシフト量Δｔが小さいほど、判別結果に高い信頼性を持たせることができる。

タイミングコントローラ２６は更に、上記ラッチタイミングを規定する制御量として単位シフト量Δｔの他に、ラッチオフセット量ｔ１とシフト回数を規定するための同期回数ｎを用いる。ラッチオフセット量ｔ１は判別回路２１による判別結果をラッチ回路２４にラッチする最初のラッチタイミングを決定する制御量である。ラッチオフセット量ｔ１はレジスタ２７Ｂに書き換え可能に設定されるラッチオフセット量データＤｔ１に基づいて決定される。同期回数ｎはラッチ回路２４に対する次のラッチタイミングを初期タイミングに戻すための制御量であって、同期回数ｎはレジスタ２７Ｂに書き換え可能に設定される同期回数データＤｎに基づいて決定される。タイミングコントローラ２６は水平同期信号ＨＳＹＮＣの変化に基づいて水平同期期間の回数を計数し、計数値が同期回数ｎに達したときラッチ回路２４のラッチタイミングを初期タイミングに戻す。これにより、水平同期信号ＨＳＹＮＣの複数周期毎にラッチ回路２４のラッチタイミングをシフトさせる動作を一巡させて、ラップアラウンドに繰り返す動作を簡単に実現する。

図４にはタイミングコントローラ２６のブロック図が例示される。同期回数カウンタ３０は水平同期信号ＨＳＹＮＣを計数し、その計数値と同期回数データＤｎを入力するロジック回路３１はその計数値が同期回数ｎに達する毎にクリア信号ＣＬＲで同期回数カウンタ３０の計数値を初期値０に初期化する。ロジック回路３２は同期回数カウンタ３０の計数値ｍ、水平同期信号ＨＳＹＮＣ、単位シフト量データＤΔｔ、ラッチオフセット量データＤｔ１を入力して上述のラッチクロックＦＦＣＬＫを生成する。ロジック回路３３はラッチクロックＦＦＣＬＫとラッチ信号ＦＦＯＵＴを入力して上記カウントクロックＣＮＴＣＬＫを生成する。

断線検出のために各種制御量を規定する単位シフト量データＤΔｔ、ラッチオフセット量データｔ１、同期回数データＤｎ、限界値データＤＮ、及び許容電圧データＤΔＶは、テストモードにおいてテスト装置９からホストインタフェース１２を介して制御回路１３に与えられる。与えられた夫々の制御データは直接レジスタ２７,２８,２９にロードされても良いし、一旦図示を省略する不揮発性記憶回路にストアされてからロードされても良い。最初のテスト動作において最適な制御量が決定されていない場合は適宜制御量を書き換えて断線検出動作を繰り返して行えばよい。同一の液晶パネルモジュールに対するテストでは一旦決めた制御量を用いて断線検出のためのテストを行えばよい。製品出荷後の経時的劣化による断線検出にも適用する場合には、上記一旦決定された制御量を制御回路１３内部の不揮発性記憶装置に格納しておき、適宜レジスタのレジスタ２７,２８,２９にイニシャルロードして利用すればよい。レジスタ２７,２８,２９は記憶回路２７の一例であり、ＳＲＡＭなどで記憶回路２７を構成してもよい。

図５には断線検出回路の動作タイミングが例示される。ここでは液晶表示ドライバ３はリセット後のスリープ状態にされ、スリープ解除のコマンドを入力して動作状態にされるものとする。液晶表示パネル４に与えられる駆動信号としてＳＩＧ１，ＳＩＧ２が代表的に示され、それらは駆動タイミングにおいて立ち下がりパルス変化され、それによって入力信号Ｖｄ２には不所望にレベル低下するクロストークノイズが重畳される。最初の水平同期期間が始まる時刻Ｔ０以前において、異常回数カウンタ２５及び同期回数カウンタ３０の計数値は初期値０になっている（ｍ＝０）。

時刻Ｔ０から始まる水平同期期間において同期回数カウンタ３０が０から１にインクリメントされ（ｍ＝１）、時刻Ｔ０１，Ｔ０２に同期して入力電圧Ｖｄ２にノイズが重畳して立ち下がる。このノイズは許容電圧ΔＶを超えているので、ノイズの期間に呼応して判別結果ＣＭＰＯＵＴがハイレベルにされる。ここではラッチオフセット量ｔ１がそのノイズの最初の期間に重なっているので、時刻Ｔ０からラッチオフセット量ｔ１を経過後のタイミング（Δｔ×（ｍ−１）＋ｔ１）でラッチクロックＦＦＣＬＫのパルス変化に同期してラッチ信号ＦＦＯＵＴがハイレベルに反転される。これによって異常回数カウンタ２５の計数値が０から１にインクリメントされる。

時刻Ｔ１から始まる次の水平同期期間において同期回数カウンタ３０が１から２にインクリメントされ（ｍ＝２）、時刻Ｔ１１，Ｔ１２に同期して上記同様に入力電圧Ｖｄ２にノイズが重畳して立ち下がる。このノイズは許容電圧ΔＶを超えているので、ノイズの期間に呼応して判別結果ＣＭＰＯＵＴがハイレベルにされる。ここでは上記同様にラッチオフセット量ｔ１がそのノイズの最初の期間に重なり、更にラッチオフセット量ｔ１に単位シフト量Δｔを足したタイミングにノイズの次の期間に重なっている。時刻Ｔ１からラッチオフセット量ｔ１に単位シフト量Δｔを足した時間を経過後のタイミング（Δｔ×（２−１）＋ｔ１）でラッチクロックＦＦＣＬＫがパルス変化され、これに同期してラッチ信号ＦＦＯＵＴはハイレベルを維持する。これによって異常回数カウンタ２５の計数値が１から２にインクリメントされる。この例では限界回数Ｎを３以上としているので、異常回数カウンタ２５の計数値が２になっても異常信号ＦＬＴｄは活性化されない。

時刻Ｔ２から始まる次の水平同期期間において同期回数カウンタ３０が２から３にインクリメントされ（ｍ＝３）、時刻Ｔ２１，Ｔ２２に同期して上記同様に入力電圧Ｖｄ２にノイズが重畳して立ち下がる。このノイズは許容電圧ΔＶを超えているので、ノイズの期間に呼応して判別結果ＣＭＰＯＵＴがハイレベルにされる。ここでは上記同様にラッチオフセット量ｔ１がそのノイズの最初の期間に重なり、更にラッチオフセット量ｔ１に単位シフト量Δｔを足したタイミングにノイズの次の期間に重なっている。時刻Ｔ２からラッチオフセット量ｔ１に単位シフト量Δｔの２倍の値を足した時間を経過後のタイミング（Δｔ×（３−１）＋ｔ１）でラッチクロックＦＦＣＬＫがパルス変化され（時刻Ｔ２３）、これに同期してラッチ信号ＦＦＯＵＴはローレベルに反転される。これによって異常回数カウンタ２５の計数値が２から０にクリアされる。

図５の例では各水平同期期間の前半で２回ノイズが発生する場合を想定しているので、時刻Ｔ３から始まる次の水平同期期間以降ではラッチ信号ＦＦＯＵＴはローレベルを維持し、異常回数カウンタ２５の計数値は０を維持する。この状態は同期回数カウンタ３０の値が同期回数ｎに達するまで維持され、以下同様の動作を繰り返す。したがって、ノイズの影響により誤って断線と判断されることを防止することができる。特に図示はしないが実際にお断線を生じている場合にはラッチ信号ＦＦＯＵＴが常にハイレベルにされる結果、異常回数カウンタ２５の計数値が限界値Ｎを超えることによって、異常信号ＦＬＴｄが活性化され、断線検出用配線５の断線が通知される。図６にはラッチタイミングを順次シフトさせなかった場合の断線検出の動作タイミングを比較例として示されるが、その場合にはラッチ回路へのラッチタイミングは水平同期期間の開始から時間ｔ１後に固定されるので、ラッチ信号ＦＦＯＵＴが常にハイレベルにされる結果、異常回数カウンタ２５の計数値が限界値Ｎを超えることになり、異常信号ＦＬＴｄが活性化される結果、断線検出が誤って通知されてしまう。

図７には断線検出の動作フローが例示される。電源投入により所定のパワーオンシーケンスが行われ（Ｓ１）、その後にレジスタ回路２７への初期設定が行われ（Ｓ２，Ｓ３）、単位シフト量Δｔ、ラッチオフセット量ｔ１、同期回数ｎ、限界値Ｎ、及び許容電圧ΔＶが決定される。この後に表示ドライバ３による表示動作が開始され（Ｓ４）、これに並行して断線検出回路１０の動作が開始される（Ｓ５）。

先ず、検出電圧Ｖｄ１がｗｏ出力され（Ｓ６）、入力電圧Ｖｄ２を入力する（Ｓ７）。この状態を維持しながら以下の動作を行う。先ず、タイミングシフト回数、即ち同期回数カウンタ３０の同期回数を、初期値ｍ＝０に設定する（Ｓ８）。ロジック回路３２は同期回数ｍ、単位シフト量Δｔ、ラッチオフセット量ｔ１を用いて水平同期信号ＨＳＹＮＣに同期して取り込みタイミングＴ＝ｔ１＋（ｍ−１）×Δｔを演算し、それに従ってラッチクロックＦＦＣＬＫを生成する（Ｓ９）。ラッチデータが｜Ｖｄ１−Ｖｄ２｜≧ΔＶの異常な関係担っているか否かに応じた処理が選択され（Ｓ１０）、異常でなければ異常回数カウンタ２５の計数値を初期化し（Ｓ１１）、ｍ≧ｎであればステップＳ８に戻り、ｍ≧ｎでなければ回数カウンタ３０を＋１インクリメント（ｍ＝ｍ＋１）して（Ｓ１３）、ステップＳ９に戻る。異常であれば、異常回数カウンタ２５を＋１インクリメントして（Ｓ１４）から、ｍ≧ｎ？の判別（Ｓ１５）に従ってステップＳ８に戻り、又は回数カウンタ３０を＋１インクリメント（ｍ＝ｍ＋１）して（Ｓ１６）、異常回数カウンタ２５の値が限界値Ｎに達しているか否かを判別する（Ｓ１７）。限界値Ｎに達していなければステップＳ９に戻り、達していれば故障信号ＦＬＴｄを活性化する（Ｓ１８）。

以上本発明者によってなされた発明を実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、ドライバＩＣ液晶表示ドライバに限定されず、その他の表示パネルを表示駆動するドライバ、更にはその他適宜のドライバＩＣに適用することができる。また、各種制御データはとして単位シフト量Δｔ、ラッチオフセット量ｔ１、同期回数ｎ、限界値Ｎ、及び許容電圧ΔＶの全てを用いる場合に限定されず、単数個又は複数個を必要に応じて用いることは妨げられない。更にその他の制御データを適宜用いることも妨げられない。また、断線検出回路はテストモードで使用可能なテスト用のインタフェース回路に直接接続してテスト装置の制御を受けるようにしてもよい。また、ドライバＩＣは液晶表示ドライバのような単機能のドライバに限定されず、例えばタッチパネルコントローラを混載し、或いはマイクロコンピュータに一つの周辺回路としてオンチップされてもよい。

また、上記実施の形態では２個のコンパレータ２２Ａ，２２Ｂを採用し、コンパレータ２２Ａによって断線検出用配線５が断線によりインピーダンスが高くなること等で入力電圧Ｖｄ２が検出用電圧Ｖｄ１より低くなる場合の電位差を比較し、コンパレータ２２Ｂによって断線検出用配線５がガラス基板の破損により、他配線とショートすること等で入力電圧Ｖｄ２が検出用電圧Ｖｄ１より高くなる場合の電位差を比較するようにしたが、本発明はそれに限定されず、コンパレータ２２Ａだけで判別回路を構成することが可能である。

１ 液晶表示パネルモジュール
２ ガラス基板
３ 表示ドライバ
４ 液晶表示パネル
５ 断線検出用配線
６ 出力端子
７ 入力端子
１２ ホストインタフェース回路
１３ 制御回路
１４ フレームバッファメモリ（ＦＢＭ）
１５ データラッチ回路
１６ 階調電圧選択回路
１７ ソースドライバ
１８ ゲート制御ドライバ
１９ ＶＣＯＭドライバ
Ｓｒｃ＿１〜Ｓｒｃ＿ｎ ソース電極ライン
Ｇｔｄｎ＿１〜Ｇｔｄ＿ｍ ゲート電極ライン
Ｖｃｏｍ 共通電位
Ｖｄ１ 検出用電圧
Ｖｄ２ 入力電圧
２０ 検出電圧生成回路
ΔＶ 許容電圧
２１ 判別回路
ＣＭＰＯＵＴ 判別結果
２２Ａ，２２Ｂ コンパレータ
２３ 論理和ゲート
２４ ラッチ回路
ＦＦＯＵＴ ラッチ信号
２５ 異常回数カウンタ
ＣＮＴＣＬＫ カウントクロック
ＦＦＣＬＫ ラッチクロック
ＣＮＴＣＬＫ カウントクロック
２６ タイミングコントローラ
ＨＳＹＮＣ 水平同期信号
Δｔ 単位シフト量
Ｎ 限界値
ｔ１ ラッチオフセット
ｎ 同期回数
２７ 記憶回路
２７Ａ，２７Ｂ，２７Ｃ レジスタ
３０ 同期回数カウンタ
３１ ロジック回路
３２ ロジック回路

Claims (19)

1. 同期信号に同期して複数の駆動信号を周期的に被駆動装置に出力する駆動回路と、被駆動装置における断線を検出する検出回路とを有するドライバＩＣであって、
   前記検出回路は、出力端子から検出用電圧を出力して入力端子に帰還された入力電圧が前記検出用電圧に対して期待する電圧関係を有しているか否かを判別する判別回路と、
   前記判別回路によるその判別結果をラッチするラッチ回路と、
   前記ラッチ回路にラッチされた判別結果が連続して前記期待する電圧関係以外となった期間を計数し、前記判別結果が期待する電圧関係になったときその計数値が初期化される異常回数カウンタと、
   前記ラッチ回路にラッチするラッチタイミングを前記同期信号の所定周期毎に所定シフト量でシフト制御するタイミングコントローラと、を有するドライバＩＣ。
2. 請求項１において、前記期待する電圧関係は前記検出用電圧と入力電圧との絶対値差電圧が許容電圧以内であることであり、
   前記判別回路は記憶回路に書き換え可能に設定される許容電圧データに基づいて前記期待する電圧関係を有しているか否かを判別する、ドライバＩＣ。
3. 請求項２において、前記タイミングコントローラは、前記記憶回路に書き換え可能に設定される単位シフト量データに基づいて前記シフト制御の所定シフト量を決定する、ドライバＩＣ。
4. 請求項３において、前記タイミングコントローラは、前記記憶回路に書き換え可能に設定されるラッチオフセットデータに従って前記判別回路による判別結果を前記ラッチ回路にラッチする最初のラッチタイミングを決定する、ドライバＩＣ。
5. 請求項４において、前記異常回数カウンタは、前記記憶回路に書き換え可能に設定される限界値データの値に計数値が達したとき異常信号を出力する、ドライバＩＣ。
6. 請求項５において、前記タイミングコントローラは、前記同期信号に同期する変化の回数を計数する同期回数カウンタを有し、前記記憶回路に書き換え可能に設定される同期回数データによって指定される回数に前記同期回数カウンタで計数された回数が一致したとき、前記ラッチ回路に対する次のラッチタイミングを初期タイミングに戻す、ドライバＩＣ。
7. 請求項１において、前記異常回数カウンタは、前記判別結果が前記期待する電圧関係以外であることを条件にカウントパルスを計数し、
   前記カウントパルスは前記ラッチ回路のラッチタイミングに同期してパルス変化される信号であり、
   前記タイミングコントローラが前記カウントパルスを出力する、ドライバＩＣ。
8. 請求項７において、前記タイミングコントローラは前記ラッチタイミングのシフト制御を前記同期信号の周期毎に行う、ドライバＩＣ。
   
9. ドライバＩＣと前記ドライバＩＣによって駆動される被駆動装置とを有する電子機器であって、
   前記被駆動装置は断線検出用配線を有し、
   前記ドライバＩＣは、同期信号に同期して複数の駆動信号を周期的に前記被駆動装置に出力する駆動回路と、前記被駆動装置の断線検出用配線の断線を検出する検出回路とを有し、
   前記検出回路は、前記断線検出用配線の一端部に接続する出力端子から検出用電圧を出力して前記断線検出用配線の他端部に接続する入力端子に帰還された入力電圧が前記検出用電圧に対して期待する電圧関係を有しているか否かを判別する判別回路と、
   前記判別回路によるその判別結果をラッチするラッチ回路と、
   前記ラッチ回路にラッチされた判別結果が連続して前記期待する電圧関係以外となった期間を計数し、前記判別結果が期待する電圧関係になったときその計数値が初期化される異常回数カウンタと、
   前記ラッチ回路にラッチするラッチタイミングを前記同期信号の所定周期毎に所定シフト量でシフト制御するタイミングコントローラと、を有する電子機器。
10. 請求項９において、前記期待する電圧関係は前記検出用電圧と入力電圧との絶対値差電圧が許容電圧以内であることであり、
    前記判別回路は記憶回路に書き換え可能に設定される許容電圧データに基づいて前記期待する電圧関係を有しているか否かを判別する、電子機器。
11. 請求項９において、前記タイミングコントローラは、前記記憶回路に書き換え可能に設定される単位シフト量データに基づいて前記シフト制御の所定シフと量を決定する、電子機器。
12. 請求項９において、前記タイミングコントローラは、前記記憶回路に書き換え可能に設定されるラッチオフセットデータに従って前記判別回路による判別結果を前記ラッチ回路にラッチする最初のラッチタイミングを決定する、電子機器。
13. 請求項９において、前記異常回数カウンタは、前記記憶回路に書き換え可能に設定される限界値データの値に計数値が達したとき異常信号を出力する、電子機器。
14. 請求項９において、前記タイミングコントローラは、前記同期信号に同期する変化の回数を計数する同期回数カウンタを有し、前記記憶回路に書き換え可能に設定される同期回数データによって指定される回数に前記同期回数カウンタで計数された回数が一致したとき、前記ラッチ回路に対する次のラッチタイミングを初期タイミングに戻す、電子機器。
15. 請求項９において、前記異常回数カウンタは、前記判別結果が前記期待する電圧関係以外であることを条件にカウウントパルスを計数し、
    前記カウントパルスは前記ラッチ回路のラッチタイミングに同期してパルス変化される信号であり、
    前記タイミングコントローラが前記カウントパルスを出力する、電子機器。
16. 請求項１５において、前記タイミングコントローラは前記ラッチタイミングのシフト制御を前記同期信号の周期毎に行う、電子機器。
17. 請求項９において、前記被駆動装置はガラス基板に形成された液晶表示パネルであり、
    前記断線検出用配線は前記ガラス基板の周縁部に形成され、
    前記ドライバＩＣは前記ガラス基板にＣＯＧ実装されている、液晶表示パネルモジュールである電子機器。
18. 請求項９において、前記被駆動装置はガラス基板に形成された液晶表示パネルであり、
    前記断線検出用配線は前記ガラス基板の周縁部に形成され、
    前記ドライバＩＣは前記ガラス基板の上に低温ポリシリコンＴＦＴで形成されている、液晶表示パネルモジュールである電子機器。
19. 請求項９において、前記判別回路は、前記検出用電圧を非反転入力端子に入力し、前記入力電圧を反転入力端子に入力する第１のコンパレータと、前記検出用電圧を反転入力端子に入力し、前記入力電圧を非反転入力端子に入力する第２のコンパレータと、前記第１のコンパレータの出力と前記第２のコンパレータの出力を２入力して、入力電圧が前記検出用電圧に対して期待する電圧関係を有しているか否かを示し信号を出力する論理回路とを有し、
    前記期待する電圧関係は前記検出用電圧と入力電圧との絶対値差電圧が許容電圧以内であることであり、
    前記許容電圧は、第１のコンパレータに対しては反転入力端子側のオフセットとされ、第２のコンパレータに対しては非反転入力端子側のオフセットとされる、電子機器。

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