JP4708773B2 - 電力供給制御装置 - Google Patents

Description

本発明は、電力供給制御装置に関し、特に、過熱保護機能に関する。

従来から、制御信号に基づきオンオフ動作する半導体スイッチを備え、その半導体スイッチに連なる電源から負荷への電力供給を制御する電力供給制御装置がある。そして、下記特許文献１に示すように、上記半導体スイッチとして、過熱保護機能付きＦＥＴが使用されることがある。この過熱保護機能付きＦＥＴは、当該ＦＥＴの温度を検出する温度センサを備え、例えば負荷の短絡等によってドレイン−ソース間に過電流が流れて温度が上昇し所定の温度に達したときにゲートへの制御信号の入力を遮断する。そして、ＦＥＴの温度が低下し、次に到来する制御信号の立ち上がり電圧でゲートの遮断を解除する構成になっている。
特開平７−２２１２６１号公報

ところが、従来の電力供給装置における過熱保護機能は、ＦＥＴの温度が所定の温度を下回ったときに即座にＦＥＴをオンして通電状態に復帰させる構成になっていた。従って、例えば電力供給装置が放熱性の高い環境下に配されている場合や電力供給装置自体が放熱性の高い材料で形成されている場合には、ＦＥＴは強制遮断と通電への復帰とを高周期で繰り返す、チャタリングを起こし、ＦＥＴが破壊されてしまうといった問題があった。

本発明は上記のような事情に基づいて完成されたものであって、チャタリングを抑制しつつ過熱保護が可能な電力供給制御装置を提供することを目的とする。

上記の目的を達成するための手段として、請求項１の発明に係る電力供給制御装置は、負荷への通電を行う半導体スイッチと、前記半導体スイッチの温度を検出する温度検出手段と、前記温度検出手段での検出温度と閾値温度との比較に基づき温度の異常検出の判断を行う過熱異常検出回路と、前記過熱異常検出回路が前記温度異常検出したことを条件に、前記半導体スイッチに強制的に自己復帰可能な１次遮断動作をさせ、基準時間待った後に、前記過熱異常検出回路の判断結果に基づき前記半導体スイッチに通電状態への復帰または前記１次遮断動作を維持させる自己保護回路と、前記過熱異常検出回路が前記異常検出したときに、前記一次遮断動作と前記通電状態への復帰とが間欠的に繰り返される強制オンオフ動作時における前記半導体スイッチのオン時間及びオフ時間である強制オンオフ動作時間を積算し、その積算時間が積算閾値に達したことを条件に前記半導体スイッチに自己復帰不能な２次遮断動作を実行させる負荷保護回路と、を備えることを特徴とする。

請求項２の発明は、請求項１に記載の電力供給制御装置において、前記半導体スイッチに流れる電流量を検出する電流検出手段と、前記半導体スイッチの通電時において前記電流検出手段での検出値と閾値電流値との比較に基づき前記半導体スイッチに流れる電流の異常検出を行う電流異常検出回路と、を備え、前記自己保護回路は、前記半導体スイッチに対し、更に、前記電流異常検出回路又は前記過熱異常検出回路が異常検出したことを条件に前記１次遮断動作をさせ、その後に通電状態に復帰させてこのときに前記電流異常検出回路又は前記過熱異常検出回路が異常検出したことを条件に再度前記１次遮断動作をさせる、強制オンオフ動作を間欠的に実行する構成とされ、前記負荷保護回路は、前記強制オンオフ動作の実行時における前記半導体スイッチの強制オンオフ動作時間を積算し、その積算時間が積算閾値に達したことを条件に前記２次遮断動作をさせることを特徴とする。

なお、本発明で「電流検出手段」は、半導体スイッチに流れる電流量を直接検出するものだけでなく、間接的に検出するものであってもよい。例えば、下記の（ａ）〜（ｃ）の構成が含まれる。
（ａ）半導体スイッチの出力に連なるシャント抵抗を設けて、このシャント抵抗の負荷電圧に基づき半導体スイッチの電流量を検出する構成。
（ｂ）半導体スイッチの出力端子（例えばＭＯＳ−ＦＥＴの場合はソース電極）の電位レベルに基づき半導体スイッチの電流量を検出する構成。
（ｃ）半導体スイッチのオン抵抗（例えばＭＯＳ−ＦＥＴの場合は通電時におけるドレイン−ソース間の抵抗値に基づき半導体スイッチの電流量を検出する構成。
（ｄ）半導体スイッチに流れる電流量に応じたセンス電流を流すセンス回路を設けて、このセンス電流量に基づき半導体スイッチの電流量を検出する構成。

請求項３の発明は、請求項２に記載の電力供給制御装置において、前記半導体スイッチと、前記温度検出手段と、前記過熱異常検出回路と、前記自己保護回路と、前記負荷保護回路と、前記電流検出手段と、前記電流異常検出回路とは、ワンチップ又は複数チップでワンパッケージ内に収容されていることを特徴とする。

＜請求項１の発明＞
本構成によれば、温度の異常検出し半導体スイッチを１次遮断動作させた後、所定時間待った後に、過熱異常検出回路の判断結果に基づき半導体スイッチを通電状態に復帰させるかどうかの判断を行う構成とした。従って、例えば電力供給制御装置が配された環境下の放熱特定に応じた基準時間を設定することで、上述した高周期のチャタリングを防止できる。なお、基準時間を変更可能な調整手段を設ける構成であってもよい。

また、異常検出したときに間欠的に繰り返される強制オンオフ動作時における半導体スイッチの強制オンオフ動作時間（強制オンオフ動作のオン時間及びオフ時間）を積算し、その積算時間が積算閾値（例えば外部回路が焼損しまたはそのおそれがあるときの蓄積発熱量に対応する限界時間）に達したことを条件に半導体スイッチに自己復帰不能な２次遮断動作を実行させる構成とした。つまり、過熱保護機能を利用して、半導体スイッチに連なる外部回路（例えば電線）に与える熱量に対応する強制オンオフ動作時間を積算し、その積算時間が外部回路を焼損させるおそれがある値に達する前に半導体スイッチを自己復帰不能に強制遮断する、いわゆるヒューズ機能を有しているのである。

＜請求項２の発明＞
本構成は、過熱異常だけでなく過電流異常に対する自己保護機能をも有しており、過熱異常または過電流異常が発生したときに、このときの強制オンオフ動作時における半導体スイッチの強制オンオフ動作時間に基づきヒューズ機能の実行を図ることができる。

＜請求項３の発明＞
本構成によれば、半導体スイッチ、温度検出手段、過熱異常検出回路、自己保護回路、負荷保護回路、電流検出手段及び電流異常検出回路が、ワンチップ又は複数チップでワンパッケージ内に収容されている。なお、閾値温度を定める、例えば抵抗素子をパッケージの外部に設ける構成としてもよい。

本発明の一実施形態を図１ないし図８を参照しつつ説明する。
（１）全体構成
図１は、本実施形態に係る電力供給制御装置１０の全体構成を示すブロック図であり、同図に示すように、本実施形態の電力供給制御装置１０は、定電圧信号、或いは、ＰＷＭ（Pulse Width Modulation。パルス幅変調）制御信号などの制御信号Ｓ１を直接又は間接的にパワーＭＯＳＦＥＴ１５の制御入力端子（ゲート端子Ｇ）に与えることで、このパワーＭＯＳＦＥＴ１５の出力側に連なる車両用電源６０（以下、単に電源６０とも称する）から負荷５０への電力供給を制御するように構成されている。なお、本実施形態では、電力供給制御装置１０は図示しない車両に搭載され、負荷５０として例えば車両用のランプ、クーリングファン用モータやデフォッガー用ヒータなどの駆動制御をするために使用される。この電力供給制御装置１０は、入力端子Ｐ１において、操作スイッチ５２及び抵抗（図２：図１では図示略）が接続される構成をなし、操作スイッチ５２がＯＮとなることで動作するようになっている。

図１に示すように、信号Ｓ１は入力端子Ｐ１に接続された入力インターフェース４５に入力されるようになっており、このＳ１の入力に応じてＦＥＴ４７がオン状態となり、保護用論理回路４０が通電される構成をなしている。保護用論理回路４０にはチャージポンプ回路４１とターンオフ回路４２がそれぞれ接続されており、さらに過電流検知回路１３（電流異常検出回路）、過温度検出回路４８（過熱異常検出回路）もそれぞれ接続されている。

チャージポンプ回路４１は、パワーＭＯＳＦＥＴ１５に接続されており、チャージポンプ回路４１とパワーＭＯＳＦＥＴ１５のゲート端子Ｇとの間には、過電流検出回路１３からのライン（具体的には、後述するセンスＭＯＳＦＥＴ１６のゲート端子Ｇからのライン（図２参照））が接続されている。また、チャージポンプ回路４１とパワーＭＯＳＦＥＴ１５のゲート端子Ｇとの間のラインにおける過電流検知回路１３との接続点と、パワーＭＯＳＦＥＴ１５のゲート端子Ｇとの間には、ターンオフ回路４２からのラインが接続されている。また、ターンオフ回路４２は、パワーＭＯＳＦＥＴ１５のドレイン電源端子Ｄとソース端子Ｓにもそれぞれ接続されている。なお、図１において図示は省略しているが、半導体スイッチ素子１１の出力端子Ｐ３と外部端子Ｐ４の間には外付け抵抗１２が接続され、外部端子Ｐ４と入力端子Ｐ１の間には第２外付け抵抗１４が接続されている。なお、これらの端子の詳細については後述する。

次に、過電流検知回路１３について説明する。図２は、電力供給制御装置１０の過電流検知回路１３（過電流検知回路１３は異常検出回路に相当する）を主として示す回路図である。同図に示すように、電力供給制御装置１０は、パワーＭＯＳＦＥＴ１５（パワーＭＯＳＦＥＴ１５は、パワーＦＥＴに相当する）と、パワーＭＯＳＦＥＴ１５の電流量に応じたセンス電流が流れるセンスＭＯＳＦＥＴ１６（センスＭＯＳＦＥＴ１６は、センスＦＥＴに相当する）と、パワーＭＯＳＦＥＴ１５に流れる電流の異常検出を行う後述の過電流検知回路１３とがワンチップ化された形態、或いは、複数のチップで構成されてワンパッケージ内に収容された形態にて半導体スイッチ素子１１が構成されている。

パワーＭＯＳＦＥＴ１５は、ドレイン端子Ｄが電源端子Ｐ２に接続され、ソース端子Ｓが出力端子Ｐ３に接続されている。センスＭＯＳＦＥＴ１６は、ゲート端子Ｇ及びドレイン端子ＤがパワーＭＯＳＦＥＴ１５のゲート端子Ｇ及びドレイン端子Ｄと共通接続されている。また、パワーＭＯＳＦＥＴ１５のソース端子Ｓ及びセンスＭＯＳＦＥＴ１６のソース端子Ｓは、オペアンプ１８の各入力端子にそれぞれ接続されており、互いに同電位に保たれるように構成されている。オペアンプ１８の出力側には、ＦＥＴ２０のゲート端子が接続されている。これらパワーＭＯＳＦＥＴ１５及びセンスＭＯＳＦＥＴ１６は、スイッチ５２がＯＮとなって入力端子Ｐ１から入力信号Ｓ１が入力されることを条件としてＯＮするように構成されている。

半導体スイッチ素子１１の外部には、外付け抵抗１２（外付け抵抗１２は、閾値設定用抵抗に相当する）が設けられており、この外付け抵抗１２は、一端が半導体スイッチ素子１１の出力端子Ｐ３（パワーＭＯＳＦＥＴ１５のソース端子Ｓが接続される端子）に接続され、他端が、半導体スイッチ素子１１の外部端子Ｐ４と接続されている。外付け抵抗１２は、一端の接続点（即ち、パワーＭＯＳＦＥＴのソース端子Ｓ）の電圧レベルＶｓに応じた電流を、外部端子Ｐ４を通して流すように構成されている。

また、半導体スイッチ素子１１の外部には、後述の定電圧手段と外部端子Ｐ４との間に接続される第２外付け抵抗１４が設けられており、定電圧手段の電圧レベルに応じて第２外付け抵抗１４を電流Ｉｒｂが流れるようになっている。この電流Ｉｒｂと外付け抵抗１２を流れる電流Ｉｒｓとの加算電流Ｉｒに応じて、過電流検知回路１３で閾値電流Ｉａ、Ｉｂ（後述）が生成されるようになっている。

半導体スイッチ素子１１の内部には、入力端子Ｐ１と接続されるツェナーダイオード３８が設けられている。このツェナーダイオード３８は、図１に示す入力インターフェース４５の一部を構成している。本実施形態では、入力の論理は正論理とされており、入力端子Ｐ１は、入力信号Ｓ１がアクティブのときに一定電圧に保たれるように構成されている。即ち、本実施形態では、電源と抵抗５４とツェナーダイオード３８によって定電圧手段が構成されている。第２外付け抵抗１４は、このように一定電圧に設定される入力端子Ｐ１に一端が接続され、他端が外部端子Ｐ４に接続されており、この第２外付け抵抗１４を、一定電流Ｉｒｂが流れるようになっている。つまり、外部端子Ｐ４には、一定電流Ｉｒｂと外付け抵抗１２を流れる電流Ｉｒｓとの加算電流Ｉｒが流れることとなる。

一方、過電流検知回路１３は、外部端子Ｐ４に接続されており、パワーＭＯＳＦＥＴ１５のソース端子Ｓの電圧レベルＶｓに応じて外付け抵抗１２を通して流れる電流Ｉｒｓと、外付け抵抗１２とは異なる経路からの定電流（即ち、電流Ｉｒｂ）との加算電流Ｉｒに基づいて閾値電流Ｉａ、Ｉｂ（後述）を設定し、この閾値電流Ｉａ、Ｉｂをセンス電流Ｉｓと比較することに基づいて異常信号ＯＣ、ＳＣ（後述）を出力することとなる。なお、電流Ｉｒｓは、外付け抵抗１２の抵抗値Ｒｓに対するパワーＭＯＳＦＥＴ１５のソース端子レベルＶｓの割合Ｖｓ／Ｒｓに応じて定まる値であり、ソース端子レベルＶｓが増加するとＩｒｓも増加し、Ｖｓが減少するとＩｒｓも減少するようになっている（即ち、ソース端子レベルＶｓの増減に応じてＩｒｓも増減するようになっている）。

過電流検知回路１３においては、ＦＥＴ２４、ＦＥＴ２６によってカレントミラー回路が構成されるため、センス電流Ｉｓと同レベルのミラー電流Ｉｓ’が流れ、ＦＥＴ２８、ＦＥＴ３０、及びＦＥＴ３４によるカレントミラー回路により、ミラー電流Ｉｓ’と同レベルのミラー電流Ｉｓ”がＦＥＴ３０、ＦＥＴ３４に流れるように構成されている。即ち、センス電流Ｉｓと同レベルのミラー電流Ｉｓ”がＦＥＴ３０、ＦＥＴ３４に流れることとなる。そして、これらミラー電流Ｉｓ”を後述する閾値電流Ｉａ、Ｉｂと比較することによって異常検出を行う。

また、過電流検知回路１３は、外部端子Ｐ４に接続されており、外部端子Ｐ４を通して流れる電流Ｉｒに応じた閾値電流Ｉａ、Ｉｂと、センス電流Ｉｓ（詳しくは、センス電流Ｉｓのミラー電流Ｉｓ”）とを比較することに基づき異常信号を出力する構成をなしている。具体的には、ＦＥＴ２２、ＦＥＴ３２、ＦＥＴ３６によりカレントミラー回路が構成されており、外部端子Ｐ４を通して流れる電流Ｉｒと同レベル、又は、電流Ｉｒと比例するレベルの第１閾値電流Ｉａ及び第２閾値電流ＩｂがＦＥＴ３２、ＦＥＴ３６にそれぞれ流れるように構成されている。ＦＥＴ３２とＦＥＴ３６は、互いにチャネル幅が異なるように設定されており、一定比率の電流が流れるように構成されている。本実施形態では、外部端子Ｉｒを流れる電流と同じレベルの第２閾値電流Ｉｂが流れ、第２閾値電流Ｉｂに対して一定割合（例えばＩｂの５／８程度）の第１閾値電流Ｉａが流れるようにＦＥＴ２２、ＦＥＴ３２、ＦＥＴ３６が構成されている。なお、ＩｂとＩａの比率は一定であればよく、構成や環境に応じて適切に定めることができる。

過電流検知回路１３は、第１異常状態を検出する第１異常検出部（即ち、ＦＥＴ３０、ＦＥＴ３２、検出ライン３１によって構成される部分）と、第２異常状態を検出する第２異常検出部（即ち、ＦＥＴ３４、ＦＥＴ３６、検出ライン３５によって構成される部分）とを有している。

第１異常検出部では、電流Ｉｒｓと電流Ｉｒｂとの加算電流Ｉｒに比例した第１閾値電流Ｉａが設定され、、この第１閾値電流Ｉａとセンス電流Ｉｓ(詳しくはセンス電流Ｉｓのミラー電流Ｉｓ”）と比較し、センス電流Ｉｓが第１閾値電流Ｉａを上回る場合（即ち、ミラー電流Ｉｓ”が第１閾値電流Ｉａを超える場合）に、検出ライン３１から第１異常信号ＯＣを出力する。この第１異常信号ＯＣは、過電流状態を示す信号として用いられる。

第２異常検出部では、電流Ｉｒｓと電流Ｉｒｂとの加算電流Ｉｒと同レベルの閾値電流Ｉｂが設定され、この第２閾値電流Ｉｂとセンス電流Ｉｓ(詳しくはセンス電流Ｉｓのミラー電流Ｉｓ”）とを比較し、センス電流Ｉｓが第２閾値電流Ｉｂを上回る場合（即ち、ミラー電流Ｉｓ”が第２閾値電流Ｉｂを超える場合）に、検出ライン３５から第２異常信号ＳＣを出力する。この第２異常信号ＳＣは、短絡状態を示す信号（換言すれば、第１異常状態よりも大きな電流が流れた状態を示す信号）として用いられる。

なお、上述の第１異常信号ＯＣ及び第２異常信号ＳＣは保護用論理回路４０に並列に入力されるように構成されており、後述の保護動作がなされるようになっている。また、これら第１異常信号ＯＣ及び第２異常信号ＳＣはＯＲ回路４９にも入力されるようになっており、これら第１異常信号ＯＣ及び第２異常信号ＳＣ、或いは過温度検知回路からの温度異常を示す第３異常信号ＯＴのいずれかの信号が入力された場合には、ＦＥＴ４６がオンされ、プルアップ抵抗５４を利用して外部装置（例えば警告ランプ等）に異常を示す信号が出力される。

（２）閾値設定
次に、閾値電流の設定について説明する。
図３は、センスＭＯＳＦＥＴ１６のドレイン−ソース間電圧Ｖｄｓと、センスＭＯＳＦＥＴ１６に流れるセンス電流Ｉｓとの関係、及び閾値電流Ｉｂを示す図である。横軸は、センスＭＯＳＦＥＴ１６のドレイン−ソース間電圧Ｖｄｓを示し、縦軸は、そのドレイン−ソース間電圧Ｖｄｓに応じてセンスＭＯＳＦＥＴ１６を流れるセンス電流Ｉｓを示している。

負荷が正常状態の場合パワーＭＯＳＦＥＴ１５がオンした際の、センスＭＯＳＦＥＴ１６のドレイン−ソース間電圧Ｖｄｓ及び電流Ｉｓの安定点は、負荷線Ｌ１とオン抵抗線Ｌ２との交点Ａとなる。即ち、センスＭＯＳＦＥＴ１６のドレイン−ソース間電圧Ｖｄｓ及び電流Ｉｓの値は、パワーＭＯＳＦＥＴ１５のオン状態が維持されるのに伴って、点Ｂ（Ｖｓ（パワーＭＯＳＦＥＴ１５のソース電圧）＝０、Ｉｄ（パワーＭＯＳＦＥＴ１５のドレイン電流）＝０の状態）から、負荷線Ｌ１に沿って変化し、安定点（交点Ａ）に到達した時点で安定するのが理想的である。

しかしながら、負荷が短絡しているなどの異常事態が発生している場合、起動時に点Ｂから出発しても、その負荷５０での電圧降下が極めて少ないため、パワーＭＯＳＦＥＴ１５のソース電圧Ｖｓはほとんど上昇しない。即ち、パワーＭＯＳＦＥＴ１５のドレイン−ソース間電圧があまり変化しない状態で、パワーＭＯＳＦＥＴ１５を流れる電流Ｉｄが急激に上昇してしまい、対応して、線Ｌ３に示すようにセンス電流Ｉｓが点Ｂから出発して急激に上昇することとなる。

即ち、ソース電圧Ｖｓが低く、ドレイン−ソース間電圧Ｖｄｓが高いときに電流Ｉｄが急上昇してしまうこととなるが、本実施形態に係る電力供給制御装置１０では、このような電流Ｉｄの異常上昇を速やかに防止するため、電流Ｉｄに対し一定比率で流れるセンス電流Ｉｓを閾値電流Ｉａ、Ｉｂと比較して異常検出を行う構成とし、さらに、ソース電圧Ｖｓが低いときには、それに応じて閾値電流Ｉａ、Ｉｂを低く設定するようにして閾値設定の適正化を図っている。そして、Ｉｓが閾値電流Ｉａ、Ｉｂを上回ることを条件として保護回路４０にて遮断動作を行うようにしている。なお、保護回路４０による遮断動作については後述する。

閾値電流Ｉａ、Ｉｂは、上述したように、第２外付け抵抗１４を流れる定電流Ｉｒｂと、パワーＭＯＳＦＥＴ１５のソース端子Ｓの電圧Ｖｓに応じて外付け抵抗１２を流れる電流Ｉｒｓとの加算電流Ｉｒに応じて、ＦＥＴ２２，ＦＥＴ３２、ＦＥＴ３６によるカレントミラー回路により生成される。このうち、第２閾値電流Ｉｂが、電流Ｉｒと同レベルの電流となるように、ＦＥＴ２２、ＦＥＴ３６が構成されており、電流Ｉｒ（即ち、第２閾値電流Ｉｂ）とドレイン−ソース間電圧Ｖｄｓとの関係は図３の線Ｌ４のように示される。図３に示すように、電流Ｉｒとドレイン−ソース間電圧Ｖｄｓとの関係を示す線Ｌ４は、所定領域においてＬ１の勾配と同勾配とされている。

第２閾値電流Ｉｂは、パワーＭＯＳＦＥＴ１５のソース端子Ｓの電圧Ｖｓの増減に応じて増減する電流とされている。即ち、ソース端子Ｓの電圧Ｖｓのレベルが低い状態ではそれに応じた低い閾値電流Ｉｂが設定され、Ｖｓが高い場合には、それに応じた高い閾値電流が設定されるようになっている。したがって、閾値電流を一定値とする場合と比較して閾値電流を最適化できる。即ち、Ｖｄｓが大きくなるに従って閾値電流に達するまでの時間が短くなり、迅速かつパワーＭＯＳＦＥＴ１５での電力損失が小さい状態での遮断が可能となる。

本実施形態では、最大負荷時におけるセンス電流Ｉｓの通常時（異常状態が発生していない場合）の負荷線Ｌ１を、Ｉｓ＝ｍ・Ｖｄｓ＋ｎ（ただし、ｍ、ｎは定数）で表した場合、第２閾値電流Ｉｂは、領域Ｃにおいて、Ｉｂ＝ｍ・Ｖｄｓ＋ｓ（ただし、ｓは定数）と設定される。領域ＤにおいてＩｂ＝ｓ（ただしｓは定数）と設定される。また、Ｉｂの勾配は、Ｖｓ／Ｒｓで定められるため、外付け抵抗１２の抵抗値Ｒｓを調整することにより、負荷線Ｌ１の勾配と閾値電流のラインＬ４の勾配を領域Ｃにおいて同一とすることができる。また、バイアス電流Ｉｒｂは、第２外付け抵抗１４の抵抗値Ｒｂを調整することにより設定できる。

大部分の領域Ｃにおいて勾配がほぼ同一とされ、領域Ｄにおいて適切な閾値電流が定められることで、短絡が生じたとしても、センス電流Ｉｓは、時間を要することなく即座に閾値電流Ｉｂに達することとなり、効果的な保護が図られることとなる。即ち、仮に閾値電流を一定レベルに設定する場合、短絡発生からセンス電流Ｉｓが閾値電流に達するまでに時間がかかるため、その間、保護が図られず、悪影響が懸念されるが、本実施形態では、状態に応じた閾値電流が設定されるため、迅速で適切な保護が図られることとなる。

なお、図３では、第２閾値電流Ｉｂの設定方法について詳細に説明したが、第１閾値電流Ｉａも同様に設定されることとなる。なお、第１閾値電流Ｉａは第２閾値電流Ｉｂに対して所定割合となる電流であるため、第１閾値電流Ｉａを示すラインはそのようなラインとなる

本実施形態では、閾値設定用の抵抗が半導体スイッチ素子１１の内部ではなく、半導体スイッチ素子１１の外部に外付け抵抗１２、１４として設けられるため、図３の破線Ｌ４にてばらつき幅が例示されるように、製造過程に起因する抵抗値のばらつきが抑えられ、閾値電流Ｉａ、Ｉｂを精度高く設定でき、ひいては、異常検出を高精度に行うことができる。また、このように閾値電流Ｉａ、Ｉｂが精度高く設定される一方で、カレントミラー回路によってセンス電流Ｉｓを精度高く反映したばらつきの少ないミラー電流Ｉｓ”が生成され（破線Ｌ１にて示されるばらつき幅を参照）、これが閾値電流Ｉａ、Ｉｂと比較されることとなるため、精度の高い電流同士の比較が可能となり、異常検出の精度が極めて高くなる。そして、パワーＭＯＳＦＥＴ１５のソース端子Ｓの電圧Ｖｓの増減に応じて増減するように閾値電流Ｉａ、Ｉｂを設定できるため（より詳しくは、大部分の領域において、閾値電流のラインＬ４が負荷線Ｌ１の勾配とほぼ同勾配となるように設定され、それ以外の領域についても、適切な閾値電流が定められるため）、全ての領域において一律に一定レベルの閾値を設定するような構成と比較して、短絡が生じた場合に、センス電流のレベルが即座に閾値電流レベルに達することとなり、迅速な保護が図られる。

（３）保護用論理回路
図４には、前述の制御信号Ｓ１を受けることで起動する保護用論理回路４０の構成が示されている。この保護用論理回路４０は、正常時には、チャージポンプ回路４１を駆動させ、このチャージポンプ回路４１は昇圧した電圧をパワーＭＯＳＦＥＴ１５及びセンスＭＯＳＦＥＴ１６の各ゲート−ソース間に与えてオンして通電状態にさせるように動作する。一方、保護用論理回路４０は、上記第１異常信号ＯＣ、第２異常信号ＳＣまたは第３異常信号ＯＴを受けた異常検出時には、チャージポンプ回路４１をオフさせるとともに、ターンオフ回路４２を駆動させる制御信号Ｓ４を出力し、これにより、パワーＭＯＳＦＥＴ１５及びセンスＭＯＳＦＥＴ１６の各ゲート−ソース間の電荷を放電し、遮断動作させるように動作する。

保護用論理回路４０は、オシュレータ７２（ＯＳＣ）、Ｎｂｉｔカウンタ回路７０、Ｍｂｉｔカウンタ回路７１、ＮＯＲ回路７６及びＡＮＤ回路７７等を含んで構成されている。このうち、ＮＯＲ回路７６には、第１異常信号ＯＣ、第２異常信号ＳＣ、第３異常信号ＯＴが入力される。そして、このＮＯＲ回路７６からの信号Ｓ５と、Ｎｂｉｔカウンタ回路７０からそのカウンタが初期値（Ｎ＝０）のときに出力される信号Ｓ６とがＡＮＤ回路７７に入力され、このＡＮＤ回路７７からのリセット信号ＲＳＴ３がオシュレータ７２及びＮｂｉｔカウンタ回路７０に与えられて初期化されるようになっている。

このような構成により、オシュレータ７２及びＮｂｉｔカウンタ回路７０は、保護用論理回路４０が第１異常信号ＯＣ、第２異常信号ＳＣ又は第３異常信号ＯＴを受ける前は、リセット状態で待機する。そして、オシュレータ７２及びＮｂｉｔカウンタ回路７０は、第１異常信号ＯＣ、第２異常信号ＳＣ及び第３異常信号ＯＴのいずれかを受けたときにリセット状態が解除され、Ｎｂｉｔカウンタ回路７０がオシュレータ７２の発振周波数に応じたタイミングでＮｂｉｔ分の時間（本実施形態では例えば１０ｍｓ）のカウントを開始し、Ｎｂｉｔ分カウントした後にリセットされ再びＮｂｉｔ分のカウントを開始する。また、オシュレータ７２及びＮｂｉｔカウンタ回路７０は、保護用論理回路４０が第１異常信号ＯＣ、第２異常信号ＳＣ及び第３異常信号ＯＴのいずれも受けておらず、かつ、Ｎｂｉｔカウンタ回路７０のカウンタがゼロになっているときにリセットされるようになっている。従って、Ｎｂｉｔカウンタ回路７０は、保護用論理回路４０が第１異常信号ＯＣ、第２異常信号ＳＣ又は第３異常信号ＯＴを一旦受けると、その後、再度第１異常信号ＯＣ又は第２異常信号ＳＣを受けるかどうかにかかわらず、Ｎｂｉｔ分カウントアップするまでカウントを継続する。

また、Ｎｂｉｔカウンタ回路７０は、ｋ（＜Ｎ）ｂｉｔ分カウント（本実施形態では例えば５００μｓ）したときに出力信号Ｓ８を出力する。そして、ＡＮＤ回路７９は、この出力信号Ｓ８と、第２異常信号ＳＣとが与えられるようになっている。要するに、ＡＮＤ回路７９は、保護用論理回路４０に第２異常信号ＳＣが入力されてＮｂｉｔカウンタ回路７０がカウントを開始したときは、ｋ（＜Ｎ）ｂｉｔ分カウント後に出力信号Ｓ９を出力するのである。
更に、Ｎｂｉｔカウンタ回路７０は、ｈ（ｋ＜ｈ＜Ｎ）ｂｉｔ分カウント（本実施形態では例えば２ｍｓ）したときに出力信号Ｓ２を出力する。そして、ＡＮＤ回路７８は、この出力信号Ｓ２と、第１異常信号ＯＣとが与えられるようになっている。要するに、ＡＮＤ回路７８は、保護用論理回路４０に第１異常信号ＯＣが入力されてＮｂｉｔカウンタ回路７０がカウントを開始したときは、ｈ（ｋ＜ｈ＜Ｎ）ｂｉｔ分カウント後に出力信号Ｓ７を出力するのである。

Ｍｂｉｔカウンタ回路７１は、Ｎｂｉｔカウンタ回路７０がオーバフロー（Ｎｂｉｔ分カウントアップ）した回数をＭｂｉｔ分カウントするものである。そして、Ｍｂｉｔカウンタ回路７１は、例えば、制御信号Ｓ１が入力端子に入力された時（例えば負荷駆動信号が入力された時）にリセット信号ＲＳＴ２を受けてカウンタがリセットされ、常にはローレベルの出力信号Ｓ３を出力し、オーバフロー（Ｍｂｉｔ分カウントアップ）したときに反転したハイレベルの出力信号Ｓ３を出力するように動作する。つまり、Ｍｂｉｔカウンタ回路７１は、制御信号Ｓ１が入力端子に入力された時（例えば負荷駆動信号が入力された時）のリセット信号ＲＳＴ２を受けたときのみカウンタがリセットされるようになっている。
また、Ｎｂｉｔカウンタ回路７０とＭｂｉｔカウンタ回路７１との間には、ＡＮＤ回路９１が設けられている。このＡＮＤ回路９１は、Ｎｂｉｔカウンタ回路７０がオーバフロー（Ｎｂｉｔ分カウントアップ）したときに出力するカウントアップ信号と、第３異常信号ＯＴを反転した信号とが入力される。つまり、Ｎｂｉｔカウンタ回路７０からのカウントアップ信号は、過熱状態の検出（第３異常信号ＯＴ出力）でないときは有効化されてＭｂｉｔカウンタ回路７１に与えられるが、過熱状態の検出（第３異常信号ＯＴ出力）には無効化される。

また、保護用論理回路４０は、チャージポンプ回路４１、ターンオフ回路４２に制御信号Ｓ４を与えてオンオフ動作させる、ラッチ回路としてのＲＳ−ＦＦ７４（ＲＳフリップフロップ）を有している。このＲＳ−ＦＦ７４は、セット端子ＳにＯＲ回路７３からのセット信号ＳＥＴが入力され、リセット端子Ｒにリセット信号ＲＳＴ１が入力され、出力端子Ｑにチャージポンプ回路４１及びターンオフ回路４２のそれぞれ入力端子が接続されている。

ＲＳ−ＦＦ７４は、リセット状態で出力端子Ｑからローレベルの制御信号Ｓ４を出力してチャージポンプ回路４１をオンしターンオフ回路４２をオフすることにより、パワーＭＯＳＦＥＴ１５及びセンスＭＯＳＦＥＴ１６は、チャージポンプ回路４１からの昇圧された電圧信号を受けて通電状態となる。そして、このリセット状態でセット信号ＳＥＴが入力されることでチャージポンプ回路４１がオフしターンオフ回路４２がオンし、これにより、パワーＭＯＳＦＥＴ１５及びセンスＭＯＳＦＥＴ１６は、各ゲートーソース間の電荷が放電され遮断動作に切り替わり、オフする。

ＯＲ回路７３は、上記ＡＮＤ回路７８からの出力信号Ｓ７と、ＡＮＤ回路７９からの出力信号Ｓ９と、第３異常信号ＯＴとが入力される。従って、ＯＲ回路７３は、過電流状態の検出（第１異常信号ＯＣ出力）時から２ｍｓ経過後、又は、短絡状態の検出（第２異常信号ＳＣ出力）時から５００μｓ経過後、或いは、過熱状態の検出（第３異常信号ＯＴ出力）時に、ＲＳ−ＦＦ７４にセット信号ＳＥＴを与える。

また、ＡＮＤ回路７５は、Ｍｂｉｔカウンタ回路７１からの出力信号Ｓ３を反転した信号が入力されるとともに、上段のＡＮＤ回路９０にて有効化されたリセット信号ＲＳＴ１が入力される。つまり、ＡＮＤ回路７５は、Ｍｂｉｔカウンタ回路７１からローレベルの出力信号を受けているときは、リセット信号ＲＳＴ１を有効化させてＲＳ−ＦＦ７４のリセット端子Ｒに与える一方で、Ｍｂｉｔカウンタ回路７１からハイレベルの出力信号を受けたときには、リセット信号ＲＳＴ１を無効化させてＲＳ−ＦＦ７４のリセット端子Ｒにリセット信号ＲＳＴ１を与えないようにする有効化手段として機能する。
ＡＮＤ回路９０は、第３異常信号ＯＴを反転した信号と、リセット信号ＲＳＴ１とが入力される。つまり、過熱状態の検出（第３異常信号ＯＴ出力）でないときにリセット信号ＲＳＴ１を有効化してＡＮＤ回路７５に与える一方で、過熱状態の検出（第３異常信号ＯＴ出力）時はリセット信号ＲＳＴ１を無効化する有効化手段として機能する。

次に、リセット信号ＲＳＴ１は、制御信号Ｓ１が入力端子に入力された時、又は、Ｎｂｉｔカウンタ回路７０のカウンタが初期値（Ｎ＝０）の時に出力される。

（動作）
＜短絡異常の発生時＞
以上の構成により、保護用論理回路４０は、制御信号Ｓ１が入力端子に入力された時にＲＳ−ＦＦ７４によってパワーＭＯＳＦＥＴ１５及びセンスＭＯＳＦＥＴ１６をオンして通電状態とし、例えば、第２異常信号ＳＣを受けたときに、Ｎｂｉｔカウンタ回路７０がカウントを開始し、そのＮｂｉｔカウンタ回路７０がｋカウントし、かつ、短絡状態が継続したとき（５００μｓ後）にＲＳ−ＦＦ７４がセット状態となりパワーＭＯＳＦＥＴ１５及びセンスＭＯＳＦＥＴ１６をオフして強制的に遮断動作をさせる。

このときの遮断動作は、「自己復帰可能な１次遮断動作」に相当する。即ち、Ｎｂｉｔカウンタ回路７０がオーバフローしてカウントがゼロに初期化されたときにリセット信号ＲＳＴ１が出力され、このリセット信号ＲＳＴ１は、ＡＮＤ回路７５において有効化される。従って、これによりＲＳ−ＦＦ７４はリセット状態に変移してパワーＭＯＳＦＥＴ１５及びセンスＭＯＳＦＥＴ１６を通電状態に復帰させることができるのである。

そして、この通電状態に復帰したときに、未だ短絡状態となっており、保護用論理回路４０が第２異常信号ＳＣを受けたときには、再び上記１次遮断動作を実行する。従って、短絡状態が解消されない限り、ＲＳ−ＦＦ７４は、図５（Ａ）に示すように、５００μｓの時間幅（パルス幅）のハイレベル信号（パワーＭＯＳＦＥＴ１５等をオンして通電状態とする信号）を１０ｍｓ周期で出力する制御信号Ｓ４（デューティ比５％）をチャージポンプ回路４１を通してパワーＭＯＳＦＥＴ１５及びセンスＭＯＳＦＥＴ１６のゲートＧに与えて強制オンオフ動作を実行する。

そして、Ｍｂｉｔカウンタ回路７１は、この強制オンオフ動作の実行回数、つまり、Ｎｂｉｔカウンタ回路７０がオーバフローした回数をカウントしＭ回になったときに、ハイレベルの出力信号を出力する。これにより、ＡＮＤ回路７５は、リセット信号ＲＳＴ１を無効化させ、次にＮｂｉｔカウンタ回路７０がオーバフローしてもＲＳ−ＦＦ７４はリセット状態に変移しなくなる。つまり、このときの遮断動作が「自己復帰不能な２次遮断動作」に相当する。

＜過電流異常の発生時＞
一方、保護用論理回路４０は、第１異常信号ＯＣを受けたとき、Ｎｂｉｔカウンタ回路７０がカウントを開始し、そのＮｂｉｔカウンタ回路７０がｎカウントし、かつ、過電流状態が継続したとき（２ｍｓ後）に、上記１次遮断動作を実行する。その後、Ｎｂｉｔカウンタ回路７０がオーバフローしてカウントがゼロに初期化されたときにリセット信号ＲＳＴ１が出力され、ＲＳ−ＦＦ７４はリセット状態に変移してパワーＭＯＳＦＥＴ１５及びセンスＭＯＳＦＥＴ１６を通電状態に復帰させる。続いて、この通電状態に復帰したときに、未だ過電流状態となっており、保護用論理回路４０が第１異常信号ＯＣを受けたときには、再び上記１次遮断動作を実行する。従って、過電流状態が解消されない限り、ＲＳ−ＦＦ７４は、図５（Ｂ）に示すように、２ｍｓの時間幅（パルス幅）のハイレベル信号を１０ｍｓ周期で出力する制御信号Ｓ４（デューティ比２０％）をチャージポンプ回路４１を通してパワーＭＯＳＦＥＴ１５及びセンスＭＯＳＦＥＴ１６のゲートＧに与えて強制オンオフ動作を実行する。

そして、やはり、この強制オンオフ動作の実行回数、つまり、Ｎｂｉｔカウンタ回路７０がオーバフローした回数をカウントしＭ回になったときに、Ｍｂｉｔカウンタ回路７１はハイレベルの出力信号を出力する。これにより、ＡＮＤ回路７５は、リセット信号ＲＳＴ１を無効化させ、次にＮｂｉｔカウンタ回路７０がオーバフローしてもＲＳ−ＦＦ７４はリセット状態に変移しなくなる上記２次遮断動作を実行する。
＜過熱異常の発生時＞
保護用論理回路４０は、第３異常信号ＯＴを受けたとき、Ｎｂｉｔカウンタ回路７０がカウントを開始し、それとほぼ同時に、上記１次遮断動作を実行する。その後、Ｎｂｉｔカウンタ回路７０がオーバフローしてカウントがゼロに初期化されたときにリセット信号ＲＳＴ１が出力される。ここで、上記ＡＮＤ回路９０によって、過熱状態が解消している（第３異常信号ＯＴを受けていない）ときは、リセット信号ＲＳＴ１が有効化されてＲＳ−ＦＦ７４はリセット状態に変移してパワーＭＯＳＦＥＴ１５及びセンスＭＯＳＦＥＴ１６を通電状態に復帰させる。これに対して、未だ過熱状態が継続している（第３異常信号ＯＴを受けている）ときには、リセット信号ＲＳＴ１は無効化されＲＳ−ＦＦ７４はセット状態に維持してパワーＭＯＳＦＥＴ１５及びセンスＭＯＳＦＥＴ１６の１次遮断動作を継続する。この動作は、過熱異常が発生したときは、上記短絡異常、過電流異常の発生による強制オンオフ動作時においても実行される。
また、第３異常信号ＯＴを受けることによって、Ｎｂｉｔカウンタ回路７０がオーバフローした回数をカウントしＭ回になったときに、Ｍｂｉｔカウンタ回路７１はハイレベルの出力信号を出力する。これにより、ＡＮＤ回路７５は、リセット信号ＲＳＴ１を無効化させ、次にＮｂｉｔカウンタ回路７０がオーバフローしてもＲＳ−ＦＦ７４はリセット状態に変移しなくなる上記２次遮断動作を実行する。つまり、その後に過熱異常が解消されても、制御信号Ｓ１が入力端子に再入力された時（例えば負荷駆動信号が再入力された時）にのみＭｂｉｔカウンタ回路７１がリセットされ復帰可能となるのである。

＜閾値電流値と、デューティ比の定め方＞
次に、過電流異常時における第１閾値電流値Ｉａ及び強制オンオフ動作の第１デューティ比Ｄ（Ｄａ）、短絡異常時における第２閾値電流値Ｉｂ及び強制オンオフ動作の第２デューティ比Ｄ（Ｄｂ）の定め方について説明する。

図６は、本実施形態の電力供給制御装置１０に接続され得る外部回路、例えば電線（例えば電線被覆材）の発煙特性について、電流レベルと通電時間（溶断時間）との関係を示したグラフである。つまり、任意の一定電流（ワンショット電流）を電線に流したときに、当該電線の被覆材の焼損が発生するまでの時間を示している。なお、同グラフは、電力供給制御装置１０に接続される電線の発煙特性を示している。なお、電力供給制御装置１０に接続される外部回路（電線等の配線部材、負荷）によって発煙特性は異なり、次述する方法によって定まる閾値電流値もそれに対応して異なってくるが、この調整は、前述した外付け抵抗１２、１４の抵抗値を変更することにより容易に行うことができる。

同グラフ中、Ｉstdは定格電流であり、Ｉoは電線における発熱と放熱のバランスがとれた熱平衡状態で流すことが可能な平衡時限界電流である。この平衡時限界電流Ｉoよりも高いレベルの電流を流す場合には、過度熱抵抗領域となり、電流レベルと焼損までの時間とが略反比例関係となる。本実施形態のように、電流異常検出時に強制オンオフ制御してパワーＭＯＳＦＥＴ１５等をデューティ比制御する場合には、上記熱平衡状態における平衡時限界電流Ｉoを基準に、各閾値電流値及びデューディ比を考える必要がある。

ここで、一定の平衡時限界電流Ｉoを与えて電線が溶断するまでの時間ｔ１の総発熱量は、平衡時限界電流Ｉoの２乗に比例し、デューティ比Ｄの電流を与えた場合の最大許容電流レベルＩmaxは、次の式１から求めることができる。

Ｉmax＝Ｉo／√Ｄ
従って、第１閾値電流値Ｉａ及び第２閾値電流値Ｉｂは、この最大許容電流レベルＩmax以下のレベルに設定する必要がある。また、例えば制御信号Ｓ１が入力端子に入力された時には定格電流の約１０倍（負荷がランプの場合）の突入電流がパワーＭＯＳＦＥＴ１５等に流れるため、この突入電流値よりも大きい値に設定することが望ましい。少なくとも第２閾値電流値Ｉｂは突入電流値よりも大きい値にすべきである。この点を考慮して、本実施形態では、過電流異常について第１デューティ比Ｄａを２０％とし、第１閾値電流値Ｉａの最大値は上記数式１から導出されるＩmax以下の値に設定されている。また、短絡異常について第２デューティ比Ｄｂを５％とし、第２閾値電流値Ｉｂの最大値は上記数式１から導出されるＩmax以下の値に設定されている。

しかも、過電流異常時と短絡異常時とで強制オンオフ動作の１周期時間を同じ１０ｍｓとし、かつ、第１閾値電流値Ｉａ^２に第１デューティ比Ｄａを乗じた値と、第２閾値電流値Ｉｂ^２に第２デューティ比Ｄｂを乗じた値とが等量になるように、第１閾値電流値Ｉａと第２閾値電流値Ｉｂとが調整されている。なお、各デューティ比の調整は、前述のＮｂｉｔカウンタ回路７０が出力信号Ｓ２，Ｓ８を出力するカウント数ｋ、ｈを変更することにより行うことができる。

そして、Ｍｂｉｔカウンタ回路７１のカウント数Ｍ（回数閾値）は、平衡時限界電流Ｉo（定電流）の溶断時間ｔ１と、上記１回の強制オンオフ動作時の強制オンオフ時間（オン時間及びオフ時間の合計時間）との除算によって求めることができる。つまり、強制オンオフ動作が繰り返し行われた場合の積算オン時間が、上記平衡時限界電流Ｉo（定電流）の溶断時間ｔ１を超えない範囲でカウント数Ｍを定めればよいのである。

このように、過電流異常時と短絡異常時とで、同一周期で、かつ、各電流異常毎の閾値電流値（Ｉａ，Ｉｂ）に応じたデューティ比（Ｄａ，Ｄｂ）で強制オンオフ動作を実行することで、いずれの電流異常が発生しても、共通のＭｂｉｔカウンタ回路７１のカウンタ数に基づいて２次遮断動作を実行できるのである。即ち、本実施形態に係る電力供給制御装置１０は、電流異常を検出して自己復帰可能な１次遮断動作を行う自己保護機能を有するとともに、その電流異常によって電線等に熱量が蓄積されて焼損する前に自己復帰不能な２次遮断動作を行うヒューズ機能（外部回路保護機能）を有するのである。

（４）温度センサ及び過熱異常検出回路
さて、本実施形態の半導体スイッチ素子１１には、図７に示す過熱異常検出のための回路（温度センサ８０及び過温度検出回路４８）も収容されている。同図に示すように、電源ライン＋Ｂと接地ラインとの間には、温度センサ（温度検出素子）８０と、定電流源８１とが直列接続されている。温度センサ８０は、例えばパワーＭＯＳＦＥＴ１５のチャネル温度に応じた端子間電圧となる。また、電源ライン＋Ｂと接地ラインとの間には例えば１対の抵抗８２，８３を直列接続してなる分圧回路が接続されている。更に、互いに直列接続されたスイッチ素子としてのＦＥＴ８４（バイポーラトランジスタであってもよい）及び抵抗８５が、抵抗８３に対して並列接続されている。

そして、温度センサ８０と定電流源８１との接続点Ａの電圧レベルがコンパレータ８６の正入力端子に入力され、抵抗８２と抵抗８３との接続点Ｂの電圧レベルがコンパレータ８６の負入力端子に入力される。コンパレータ８６の出力は、スイッチ素子としてのＦＥＴ８７（バイポーラトランジスタであってもよい）の制御入力端子（ゲート）に接続されている。このＦＥＴ８７は、電源ライン＋Ｂと接地ラインとの間で定電流源８８と直列接続されており、これらＦＥＴ８７と定電流源８８との接続点Ｃの電圧レベルがＦＥＴ８４の制御入力端子（ゲート）に与えられるようになっている。

このような構成により、過熱異常になる前にはＦＥＴ８４はオフしており、抵抗８２及び抵抗８３に電流が流れて接続点Ｂがその分担電圧に応じた電圧レベルＶ１（図８に示す第１閾値温度Ｔ１に対応）となり、これがコンパレータ８６の負入力端子に第１閾値Ｖ１として与えられる。このとき、接続点Ａの電圧レベルは、第１閾値Ｖ１を下回っており、コンパレータ８６はオフしており、ＦＥＴ８７はオンして接続点Ｃの電圧レベルがハイレベルとなっている。

これに対して、パワーＭＯＳＦＥＴ１５に例えば大電流が流れて過熱状態になると、接続点Ａの電圧レベルは、第１閾値Ｖ１を上回り、コンパレータ８６がオンし、ＦＥＴ８７がオフして接続点Ｃの電圧レベルがローレベルとなる。本実施形態では、このローレベルとなった信号が第３異常信号ＯＴとして、上記保護用論理回路４０に与えられる。この第３異常信号ＯＴは、過熱異常状態を示す信号として用いられる。そして、このとき、ＦＥＴ８４はオンして抵抗８２からの電流は抵抗８３と抵抗８５とに分流し、接続点Ｂが上記第１閾値Ｖ１よりも低い第２閾値Ｖ２（（図８に示す第２閾値温度Ｔ２に対応）に変位する。そして、パワーＭＯＳＦＥＴ１５の温度が下がってきて接続点Ａの電圧レベルが第２閾値Ｖ２を下回ったときに再びコンパレータ８６がオフして第３異常信号ＯＴの出力が停止される。

そして、上述したように、第３異常信号ＯＴが保護用論理回路４０に与えられたときは、Ｎｂｉｔカウンタ回路７０がカウントを開始し、それとほぼ同時にＲＳ−ＦＦ７４がセット状態となりパワーＭＯＳＦＥＴ１５等をオフして強制的に自己復帰可能な遮断動作をさせる。そして、過熱異常が解消したら直ぐに復帰させるわけではなく、１０ｍｓ経過後に、過熱異常が解消されていればパワーＭＯＳＦＥＴ１５等をオンして復帰させ、過熱異常が解消していなければ１次遮断動作を維持する（図８参照）。

要するに、本実施形態では、パワーＭＯＳＦＥＴ１５に対して、過熱状態となっても少なくとも１０ｍｓ（「基準時間」に相当）間隔でしか強制オンオフ動作はされないため、例えば放熱性の高い周囲環境であっても、高周期でのチャタリング現象を防止できる（図８（Ｂ）参照）。

また、過熱異常により１次遮断動作がされ、その１０ｍｓ（Ｎｂｉｔカウンタ回路７０がオーバフロー）後に、なお過熱異常が検出されたときは、パワーＭＯＳＦＥＴ１５の復帰を行わず、かつ、Ｍｂｉｔカウンタ回路７１のカウントも行われない。一方、過熱異常が検出されなかったときは、パワーＭＯＳＦＥＴ１５を通電状態に復帰させ、再び過熱異常が検出されたときに再び１次遮断動作を行う。このときＭｂｉｔカウンタ回路７１のカウントが行われる。
このように過熱状態が断続的に検出されてＭｂｉｔカウンタ回路７１がオーバフローしたときにもパワーＭＯＳＦＥＴ１５等に２次遮断動作をさせる構成であり、過熱状態に基づく外部回路の焼損も防止できる。即ち、本実施形態に係る電力供給制御装置１０は、電流異常だけでなく過熱異常によっても電線等に熱量が蓄積されて焼損する前に自己復帰不能な２次遮断動作を行うヒューズ機能（外部回路保護機能）を有するである。なお、他の方法として、過熱状態が断続的に検出されたときにおけるパワーＭＯＳＦＥＴ１５の強制オンオフ動作時における強制オンオフ時間を積算し、その積算時間が積算閾値に達したときに２次遮断動作を行う構成であってもよい。

＜他の実施形態＞
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれ、さらに、下記以外にも要旨を逸脱しない範囲内で種々変更して実施することができる。

（１）１次遮断動作や２次遮断動作の実行を外部に報知する報知手段としては、例えばパワーＭＯＳＦＥＴ１５またはセンスＭＯＳＦＥＴ１６のソース電位レベルに基づき信号出力する構成が考えられる。但し、この場合、その信号出力のための信号ラインが新たに必要となる。

（２）上記実施形態では、基準時間は一定であったが、必ずしても一定である必要はない。

（３）上記実施形態では、過熱異常検出の場合の強制オンオフ動作時におけるパワーＭＯＳＦＥＴ１５の通電時間は一定としたが、一定でない構成であってもよい。この場合、各強制オンオフ動作時の通電時間を通算し、この積算値が積算閾値に達したことを条件に２次遮断動作させる構成であってもよい。

（４）上記実施形態では、２つの電流異常（短絡異常、過電流異常）に対応して２つの閾値電流値Ｉａ，Ｉｂを設けた構成としたが、これに限らず、１つ又は３つ以上の電流異常に対して複数レベルの閾値電流値を設けて、各電流異常を検出構成であってもよい。

（５）上記実施形態では、短絡異常時と過電流異常時とで強制オンオフ動作時の各閾値電流値×デューディ比を等量として、１つのＭｂｉｔカウンタ回路７１で積算して外部回路保護（ヒューズ）機能を実行させる構成としたが、これに限らず、各電流異常について、その閾値電流値とデューティ比とに基づきその強制オンオフ時間を独立的に積算する構成であってもよい。この場合には、Ｍｂｉｔカウンタ回路７１に相当するカウンタ手段が複数必要となる。また、実際の強制オンオフ時間を積分回路等を用いて積算する構成であってもよい。

本発明の電力供給制御装置の全体構成を例示するブロック図 図１の電力供給制御装置の過電流検知回路（異常検出回路）の構成を主として例示する回路図 パワーＭＯＳＦＥＴのドレイン−ソース間の電圧と、各電流との関係を示す図 保護回路を概念的に例示するブロック図 制御信号Ｓ４について説明する説明図 発煙特性について説明する説明図 過熱異常検出のための回路構成図 過熱異常検出とパワーＭＯＳＦＥＴのオンオフ状態との関係を説明するためのタイムチャート

符号の説明

１０…電力供給制御装置
１１…半導体チップ
１３…過電流検知回路（電流異常検出回路）
１２…外付け抵抗
１４…第２外付け抵抗
１５…パワーＭＯＳＦＥＴ（パワーＦＥＴ、半導体スイッチ）
１６…センスＭＯＳＦＥＴ（センスＦＥＴ、電流検出手段）
３８…ツェナーダイオード
４０…保護用論理回路（自己保護回路、負荷保護回路）
４８…過温度検出回路（過熱異常検出回路）
８０…温度センサ（温度検出手段）
Ｐ１…入力端子
Ｐ３…出力端子
Ｐ４…外部端子
Ｉａ…第１閾値電流（第１閾値電流値）
Ｉｂ…第２閾値電流（第２閾値電流値）

Claims (3)

1. 負荷への通電を行う半導体スイッチと、
   前記半導体スイッチの温度を検出する温度検出手段と、
   前記温度検出手段での検出温度と閾値温度との比較に基づき温度の異常検出の判断を行う過熱異常検出回路と、
   前記過熱異常検出回路が前記温度異常検出したことを条件に、前記半導体スイッチに強制的に自己復帰可能な１次遮断動作をさせ、基準時間待った後に、前記過熱異常検出回路の判断結果に基づき前記半導体スイッチに通電状態への復帰または前記１次遮断動作を維持させる自己保護回路と、
   前記過熱異常検出回路が前記異常検出したときに、前記一次遮断動作と前記通電状態への復帰とが間欠的に繰り返される強制オンオフ動作時における前記半導体スイッチのオン時間及びオフ時間である強制オンオフ動作時間を積算し、その積算時間が積算閾値に達したことを条件に前記半導体スイッチに自己復帰不能な２次遮断動作を実行させる負荷保護回路と、を備える電力供給制御装置。
2. 前記半導体スイッチに流れる電流量を検出する電流検出手段と、
   前記半導体スイッチの通電時において前記電流検出手段での検出値と閾値電流値との比較に基づき前記半導体スイッチに流れる電流の異常検出を行う電流異常検出回路と、を備え、
   前記自己保護回路は、前記半導体スイッチに対し、更に、前記電流異常検出回路又は前記過熱異常検出回路が異常検出したことを条件に前記１次遮断動作をさせ、その後に通電状態に復帰させてこのときに前記電流異常検出回路又は前記過熱異常検出回路が異常検出したことを条件に再度前記１次遮断動作をさせる、強制オンオフ動作を間欠的に実行する構成とされ、
   前記負荷保護回路は、前記強制オンオフ動作の実行時における前記半導体スイッチの強制オンオフ動作時間を積算し、その積算時間が積算閾値に達したことを条件に前記２次遮断動作をさせることを特徴とする請求項１に記載の電力供給制御装置。
3. 前記半導体スイッチと、前記温度検出手段と、前記過熱異常検出回路と、前記自己保護回路と、前記負荷保護回路と、前記電流検出手段と、前記電流異常検出回路とは、ワンチップ又は複数チップでワンパッケージ内に収容されていることを特徴とする請求項２に記載の電力供給制御装置。

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