JP6690246B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
従来、内燃機関の点火等に用いられる半導体装置として、大電力を取り扱うパワー半導体デバイスが知られていた。このようなパワー半導体デバイスを駆動する回路は、当該パワー半導体デバイスが加熱等の異常な状態を検知して、内燃機関への影響を保護する回路を備えることが知られていた（例えば、特許文献１〜３参照）。
特許文献１ 特開２００８−４５５１４号公報
特許文献２ 特開２００６−３７８２２号公報
特許文献３ 特開２０１２−３６８４８号公報
しかしながら、このようなワンチップイグナイタを形成する場合、半導体基板上にＮチャネル型のＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：電界効果トランジスタ）およびＰチャネルＭＯＳＦＥＴの異なる種類のトランジスタ素子を形成することになり、製造プロセスが複雑になり、また、コストが高くなっていた。したがって、Ｎチャネル型のＭＯＳＦＥＴだけで構成され、確実に動作し、低コストで簡便な製造プロセスで形成できるワンチップイグナイタが望まれていた。
本発明の第１の態様においては、高電位側の第１端子および低電位側の第２端子の間に接続され、ゲート電位に応じてオンまたはオフに制御されるパワー半導体素子と、パワー半導体素子を制御する制御信号を入力する制御端子とパワー半導体素子のゲートとの間に接続され、ゲート電位に応じてオンまたはオフに制御されるスイッチ素子と、第１端子およびスイッチ素子のゲートの間に接続され、スイッチ素子のゲートにオン電位を供給するオン電位供給部と、基準電位およびスイッチ素子のゲートの間に接続され、予め定められた遮断条件が満たされたことに応じてスイッチ素子のゲート電位をオフ電位にするオフ電位供給部と、を備える半導体装置を提供する。
本発明の第２の態様においては、高電位側の第１端子および低電位側の第２端子の間に接続され、ゲート電位に応じてオンまたはオフに制御されるパワー半導体素子と、予め定められた遮断条件が満たされたか否かを検出する遮断条件検出部と、遮断条件が検出されたことをラッチするラッチ部と、遮断条件が検出されたことをラッチ部がラッチしたことに応じて、パワー半導体素子のゲート電位をオフ電位にするための遮断部と、を備え、ラッチ部は、第１端子から電源供給を受けて、ラッチした値を保持する半導体装置を提供する。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
本実施形態に係る点火装置１０００の構成例を示す。 本実施形態に係る点火装置２０００の構成例を示す。 本実施形態に係る点火装置３０００の構成例を示す。 本実施形態に係る遮断信号源１３０の構成例を示す。 本実施形態に係るリセット部４１０の各部の動作波形の一例を示す。 本実施形態に係る半導体装置３００の各部の動作波形の第１例を示す。 本実施形態に係る半導体装置３００の第１変形例を備える点火装置３０００の構成例を示す。 本実施形態に係る半導体装置３００の第２変形例を備える点火装置３０００の構成例を示す。 本実施形態に係る半導体装置３００の第３変形例を備える点火装置３０００の構成例を示す。 本実施形態に係る半導体装置３００の第４変形例を備える点火装置３０００の構成例を示す。 本実施形態に係る半導体装置３００の各部の動作波形の第２例を示す。 本実施形態に係る半導体装置３００の第５変形例を備える点火装置３０００の構成例を示す。 本実施形態に係る第５変形例の半導体装置３００の各部の動作波形の例を示す。 本実施形態に係る半導体装置３００が形成された基板の一部の構成例を示す。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図１は、本実施形態に係る点火装置１０００の構成例を示す。点火装置１０００は、自動車等の内燃機関等に用いられる点火プラグを点火する。本実施形態において、点火装置１０００が自動車のエンジンに搭載される例を説明する。点火装置１０００は、制御信号発生部１０と、点火プラグ２０と、点火コイル３０と、電源４０と、半導体装置１００と、を備える。
制御信号発生部１０は、半導体装置１００のオンおよびオフの切り換えを制御するスイッチング制御信号を発生する。制御信号発生部１０は、例えば、点火装置１０００が搭載される自動車のエンジンコントロールユニット（ＥＣＵ）の一部または全部である。制御信号発生部１０は、発生したスイッチング制御信号を、半導体装置１００に供給する。制御信号発生部１０がスイッチング制御信号を半導体装置１００に供給することにより、点火装置１０００は点火プラグ２０の点火動作を開始する。
点火プラグ２０は、放電により電気的に火花を発生させる。点火プラグ２０は、例えば、１０ｋＶ程度以上の印加電圧により放電する。点火プラグ２０は、一例として、内燃機関に設けられ、この場合、燃焼室の混合気等の燃焼ガスを点火する。点火プラグ２０は、例えば、シリンダの外部からシリンダ内部の燃焼室まで貫通する貫通孔に設けられ、当該貫通孔を封止するように固定される。この場合、点火プラグ２０の一端は燃焼室内に露出され、他端はシリンダ外部から電気信号を受け取る。
点火コイル３０は、点火プラグに電気信号を供給する。点火コイル３０は、点火プラグ２０を放電させる高電圧を電気信号として供給する。点火コイル３０は、変圧器として機能してよく、例えば、一次コイル３２および二次コイル３４を有するイグニッションコイルである。一次コイル３２および二次コイル３４の一端は、電気的に接続される。一次コイル３２は、二次コイル３４よりも巻き線数が少なく、二次コイル３４とコアを共有する。二次コイル３４は、一次コイル３２に発生する起電力に応じて、起電力（相互誘導起電力）を発生させる。二次コイル３４は、他端が点火プラグ２０と接続され、発生させた起電力を点火プラグ２０に供給して放電させる。
電源４０は、点火コイル３０に電圧を供給する。電源４０は、例えば、一次コイル３２および二次コイル３４の一端に予め定められた定電圧Ｖｂ（一例として、１４Ｖ）を供給する。電源４０は、一例として、自動車のバッテリーである。
半導体装置１００は、制御信号発生部１０から供給されるスイッチング制御信号に応じて、点火コイル３０の一次コイル３２の他端および基準電位の間の導通および非導通を切り換える。半導体装置１００は、例えば、スイッチング制御信号がハイ電位（オン電位）であることに応じて、一次コイル３２および基準電位の間を導通させ、ロー電位（オフ電位）であることに応じて、一次コイル３２および基準電位の間を非導通にさせる。ここで、基準電位は、自動車の制御システムにおける基準電位でよく、また、自動車内における半導体装置１００に対応する基準電位でもよい。基準電位は、半導体装置１００をオフにするロー電位でもよく、一例として、０Ｖである。半導体装置１００は、制御端子１０２と、第１端子１０４と、第２端子１０６と、パワー半導体素子１１０と、スイッチ素子１２０と、遮断信号源１３０と、放電回路１４０と、を備える。
制御端子１０２は、パワー半導体素子１１０を制御する制御信号を入力する。制御端子１０２は、制御信号発生部１０に接続され、スイッチング制御信号を受け取る。第１端子１０４は、点火コイル３０を介して電源４０に接続される。第２端子１０６は、基準電位に接続される。即ち、第１端子１０４は、第２端子１０６と比較して高電位側の端子であり、第２端子１０６は、第１端子１０４と比較して低電位側の端子である。
パワー半導体素子１１０は、ゲート端子（Ｇ）、コレクタ端子（Ｃ）、およびエミッタ（Ｅ）端子を含み、ゲート端子に入力するスイッチング制御信号に応じて、コレクタ端子およびエミッタ端子の間を電気的に接続または切断する。パワー半導体素子１１０は、高電位側の第１端子１０４および低電位側の第２端子１０６の間に接続され、ゲート電位に応じてオンまたはオフに制御される。パワー半導体素子１１０は、一例として、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）である。また、パワー半導体素子１１０は、ＭＯＳＦＥＴであってもよい。一例として、パワー半導体素子１１０のエミッタ端子は、基準電位と接続される。また、コレクタ端子は、一次コイル３２の他端に接続される。なお、本実施例において、パワー半導体素子１１０は、制御信号がオン電位となることに応じて、コレクタ端子およびエミッタ端子の間を電気的に接続するｎチャネル型のＩＧＢＴである例について説明する。
スイッチ素子１２０は、制御端子１０２およびパワー半導体素子１１０のゲート端子の間に接続される。スイッチ素子１２０は、ＦＥＴでよく、ゲート電位に応じてドレイン端子およびソース端子の間をオンまたはオフに制御される。スイッチ素子１２０は、ドレイン端子が制御端子１０２に接続され、ソース端子がパワー半導体素子１１０のゲート端子に接続され、制御端子１０２から入力するスイッチング制御信号をパワー半導体素子１１０のゲート端子に供給するか否かを切り換える。スイッチ素子１２０は、一例として、ゲート端子がオン電位（ハイ電位）となることに応じて、ドレイン端子およびソース端子の間を電気的に切断する、ノーマリーオンのスイッチ素子である。この場合、スイッチ素子１２０は、ｐチャネル型のＭＯＳＦＥＴであることが望ましい。
遮断信号源１３０は、予め定められた遮断条件が満たされたことに応じて、遮断信号を発生して、スイッチ素子１２０のゲート端子に供給する。遮断信号源１３０は、パワー半導体素子１１０の異常通電および異常加熱等を検出する検出装置等に接続され、パワー半導体素子１１０の異常が検出されたことに応じて、遮断条件が満たされたとする。即ち、遮断信号源１３０は、パワー半導体素子１１０の異常が検出されたことに応じて、制御端子１０２からパワー半導体素子１１０への制御信号の供給を遮断する。遮断信号源１３０は、ロー電位からハイ電位となる遮断信号を発生させてよい。これにより、パワー半導体素子１１０は、オフ状態に切り換わる。遮断信号源１３０については、後述する。
放電回路１４０は、パワー半導体素子１１０のゲートと基準電位の間に接続され、パワー半導体素子１１０のゲートの容量成分に充電された電荷を放電する。放電回路１４０は、制御端子１０２からパワー半導体素子１１０への制御信号の供給が遮断された場合、ゲート端子の電荷を放電させてパワー半導体素子１１０をオフ状態に切り換える。放電回路１４０は、一端がパワー半導体素子１１０のゲート端子に接続され、他端が基準電位に接続される。放電回路１４０は、予め定められた時定数で電荷を放電させてよい。即ち、放電回路１４０は、パワー半導体素子１１０への制御信号の供給が遮断されると、予め定められた時間が経過したのちに、パワー半導体素子１１０をオフ状態に切り換える。図１は、放電回路１４０が抵抗素子である例を示す。放電回路１４０は、容量成分および／またはインダクタンス成分等を有してもよい。
以上の本実施形態に係る半導体装置１００は、パワー半導体素子１１０が正常な状態にあり、スイッチング制御信号がハイ電位となる場合、パワー半導体素子１１０がオン状態となる。これにより、電源４０から点火コイル３０の一次コイル３２を介してコレクタ電流Ｉｃが流れる。なお、コレクタ電流Ｉｃの時間変化ｄＩｃ／ｄｔは、一次コイル３２のインダクタンスおよび電源４０の供給電圧に応じて定まり、予め定められた（または設定された）電流値まで増加する。例えば、コレクタ電流Ｉｃは、数Ａ、十数Ａ、または数十Ａ程度まで増加する。
そして、スイッチング制御信号がロー電位となると、パワー半導体素子１１０はオフ状態となり、コレクタ電流は急激に減少する。コレクタ電流の急激な減少により、一次コイル３２の両端電圧は、自己誘電起電力により急激に増加し、二次コイル３４の両端電圧に数十ｋＶ程度に至る誘導起電力を発生させる。点火装置１０００は、このような二次コイル３４の電圧を点火プラグ２０に供給することにより、点火プラグ２０を放電させて燃焼ガスを点火する。
ここで、パワー半導体素子１１０に異常通電および異常加熱等が発生した場合、遮断信号源１３０は、制御端子１０２からパワー半導体素子１１０への制御信号の供給を遮断する。これにより、放電回路１４０は、予め定められた時定数でパワー半導体素子１１０のゲート端子の電荷を放電させるので、パワー半導体素子１１０のゲート電位は徐々に減少する。パワー半導体素子１１０のゲート電位がオフ電位以下に減少することに伴い、コレクタ電流Ｉｃも減少し始め、やがて０になる。
以上のように、本実施形態に係る半導体装置１００は、パワー半導体素子１１０の異常を検出した場合、コレクタ電流Ｉｃの急激な変動によって点火プラグが放電することを防止できる程度に、パワー半導体素子１１０のゲート電位を時間的に緩やかに低下させる。これにより、半導体装置１００は、パワー半導体素子１１０の異常に応じて、点火プラグ２０の誤放電を防止しつつ、パワー半導体素子１１０を緩遮断できる。
なお、本実施例において、半導体装置１００は、パワー半導体素子１１０およびスイッチ素子１２０が、異なる極性のＭＯＳデバイスである例を説明した。このような半導体装置１００を１つの基板上に形成する場合、当該基板上に、ｎチャネル型およびｐチャネル型デバイスの異なる種類のトランジスタ素子を形成することになり、製造プロセスが複雑になり、また、コストが高くなっていた。そこで、本実施形態に係る半導体装置２００は、同種のトランジスタ素子を用いた構成で、図１で説明した半導体装置１００の動作と同様の動作を実行する。このような半導体装置２００を備える点火装置２０００について、図２を用いて説明する。
図２は、本実施形態に係る点火装置２０００の構成例を示す。図２に示す点火装置２０００において、図１に示された本実施形態に係る点火装置１０００の動作と略同一のものには同一の符号を付け、説明を省略する。点火装置２０００は、半導体装置２００を備える。なお、点火装置２０００が備える制御信号発生部１０、点火プラグ２０、点火コイル３０、および電源４０については説明を省略する。
半導体装置２００は、スイッチ素子２１０と、抵抗２２０と、電位切換部２３０と、整流素子２４０と、を備える。なお、半導体装置２００が備える制御端子１０２、第１端子１０４、第２端子１０６、パワー半導体素子１１０、遮断信号源１３０、および放電回路１４０については説明を省略する。
スイッチ素子２１０は、図１で説明したスイッチ素子１２０と同様に、パワー半導体素子１１０を制御する制御信号を入力する制御端子１０２とパワー半導体素子１１０のゲートとの間に接続され、ゲート電位に応じてオンまたはオフに制御される。スイッチ素子２１０は、ゲート端子がオン電位（ハイ電位）となることに応じて、ドレイン端子およびソース端子の間を電気的に接続する。
例えば、スイッチ素子２１０は、制御端子１０２から入力するスイッチング制御信号がハイ電位の場合、当該スイッチング制御信号をドレイン端子からパワー半導体素子１１０のゲート端子へと供給する。また、スイッチ素子２１０は、スイッチング制御信号がロー電位の場合、当該スイッチング制御信号のパワー半導体素子１１０への供給を遮断する。即ち、スイッチ素子２１０は、ノーマリーオフのスイッチ素子であり、図１で説明したスイッチ素子１２０とは極性の異なるｎチャネル型のＭＯＳＦＥＴでよい。
抵抗２２０は、制御端子１０２およびスイッチ素子２１０のゲート端子の間に接続される。抵抗２２０は、パワー半導体素子１１０が正常の場合、制御端子１０２から入力するスイッチング制御信号をスイッチ素子２１０のゲート端子に伝達する。また、抵抗２２０は、パワー半導体素子１１０に異常が検出された場合、制御端子１０２から入力するスイッチング制御信号がオン電位であっても、当該オン電位を電圧降下させる。
電位切換部２３０は、基準電位およびスイッチ素子２１０のゲート端子の間に接続され、遮断信号源１３０の遮断信号に応じて、当該スイッチ素子２１０のゲート電位をオフ電位に切り換える。電位切換部２３０は、遮断信号がハイ電位となったことに応じて、ドレイン端子およびソース端子の間を電気的に接続する。これにより、制御端子１０２から入力するスイッチング制御信号は、抵抗２２０を介して基準電位へと伝達され、スイッチ素子２１０のゲート端子にはオフ電位が供給される。また、電位切換部２３０は、遮断信号がロー電位となったことに応じて、ドレイン端子およびソース端子の間を電気的に切断する、ノーマリーオフのスイッチ素子である。即ち、電位切換部２３０は、ｎチャネル型のＭＯＳＦＥＴでよい。
整流素子２４０は、制御端子１０２およびパワー半導体素子１１０のゲート端子の間に接続される。整流素子２４０は、パワー半導体素子１１０がオフ状態へと移行する場合に、パワー半導体素子１１０のゲートに蓄積された電荷を他の回路等に流す。整流素子２４０は、パワー半導体素子１１０がオフ状態へと移行しつつ、当該パワー半導体素子１１０のゲート電位が当該整流素子２４０の閾値以上となっている場合、当該電荷を制御信号発生部１０および／または遮断信号源１３０へと流す。また、整流素子２４０は、パワー半導体素子１１０に異常が検出された場合、抵抗２２０を介して当該電荷を基準電位へと流してもよい。整流素子２４０は、例えば、ダイオードである。
以上の本実施形態に係る半導体装置２００は、図１で説明した半導体装置１００と同様に、パワー半導体素子１１０が正常な状態にあり、スイッチング制御信号がハイ電位となる場合、パワー半導体素子１１０がオン状態となる。これにより、図１で説明したように、点火装置２０００は点火プラグ２０を放電させて燃焼ガスを点火できる。
また、パワー半導体素子１１０に異常通電および異常加熱等が発生した場合、遮断信号源１３０は、制御端子１０２からパワー半導体素子１１０への制御信号の供給を遮断する。これにより、図１で説明したように、半導体装置２００は、点火プラグ２０の誤放電を防止しつつ、パワー半導体素子１１０を緩遮断できる。
即ち、本実施形態に係る半導体装置２００は、同一極性のＭＯＳデバイスのパワー半導体素子１１０、スイッチ素子２１０、および電位切換部２３０を用いて、点火コイル３０の一次コイル３２の他端および基準電位の間の導通および非導通を安全に切り換えることができる。このような半導体装置２００は、例えば、１つの基板上に形成する場合、当該基板上に、同種のＭＯＳデバイスを形成するので、製造プロセスが容易となる。また、当該同種のＭＯＳデバイスの製造プロセスの少なくとも一部を共通化することもでき、製造プロセスは効率化できる。したがって、半導体装置２００は、内燃機関の点火等に用いられるイグナイタとして動作し、コストを低減させることができる。
なお、ｎチャネル型デバイスのスイッチ素子２１０は、例えば、ゲート・ソース電位が閾値Ｖｔｈを超えた場合に、オン状態となるエンハンスメント型のデバイスである。ここで、オン状態における、スイッチ素子２１０のゲート電位およびドレイン電位は、制御端子１０２から入力するスイッチング制御信号のオン電位となる。したがって、スイッチ素子２１０のソース電位は、スイッチング制御信号のオン電位よりも閾値Ｖｔｈ（例えば１Ｖ）分小さくなり、当該小さくなったスイッチング制御信号がパワー半導体素子１１０に供給されることになる。
このように、パワー半導体素子１１０を制御する電位が小さくなってしまうので、当該パワー半導体素子１１０は、動作が不安定になってしまうことがあった。また、このように小さくなった制御電位を補う目的で、さらに補正回路等を構成すると、回路規模が大きくなってしまい、チップサイズが増加してしまうことがあった。このような場合においても、本実施形態に係る半導体装置３００は、同種のトランジスタ素子を用いた構成で、スイッチング制御信号を減少させずに、図１で説明した半導体装置１００の動作と同様の動作を実行する。このような半導体装置３００を備える点火装置３０００について、図３を用いて説明する。
図３は、本実施形態に係る点火装置３０００の構成例を示す。図３に示す点火装置３０００において、図１および図２に示された本実施形態に係る点火装置１０００および点火装置２０００の動作と略同一のものには同一の符号を付け、説明を省略する。点火装置３０００は、半導体装置３００を備える。なお、点火装置３０００が備える制御信号発生部１０、点火プラグ２０、点火コイル３０、および電源４０については説明を省略する。
半導体装置３００は、スイッチ素子３１０と、オン電位供給部３２０と、整流素子３３０と、オフ電位供給部３４０と、を備える。なお、半導体装置３００が備える制御端子１０２、第１端子１０４、第２端子１０６、パワー半導体素子１１０、遮断信号源１３０、および放電回路１４０については説明を省略する。
スイッチ素子３１０は、図２で説明したスイッチ素子２１０とゲート電極における接続は異なるが、動作は略同一である。即ち、スイッチ素子３１０は、パワー半導体素子１１０を制御する制御信号を入力する制御端子１０２とパワー半導体素子１１０のゲートとの間に接続され、ゲート電位に応じてオンまたはオフに制御される。スイッチ素子３１０は、図２で説明したスイッチ素子２１０と同様に、ノーマリーオフのスイッチ素子であり、ｎチャネル型のＭＯＳＦＥＴでよい。
オン電位供給部３２０は、第１端子１０４およびスイッチ素子３１０のゲートの間に接続され、スイッチ素子３１０のゲートにオン電位を供給する。オン電位供給部３２０は、パワー半導体素子１１０のコレクタ電位（コレクタ・エミッタ間の電位）をスイッチ素子３１０のゲートに供給して、スイッチ素子３１０のゲートをプルアップする。オン電位供給部３２０は、スイッチ素子３１０のゲートを第１端子１０４からの電圧によりプルアップするプルアップ回路と、スイッチ素子３１０のゲートと基準電位との間に設けられたキャパシタ３２６と、を有する。
プルアップ回路は、第１端子１０４およびスイッチ素子３１０のゲートの間に接続された整流素子３２２と、抵抗３２４と、を含む。整流素子３２２は、スイッチ素子３１０のゲート端子に接続され、スイッチ素子３１０のゲート端子から第１端子１０４への電流の流れを阻止する。整流素子３２２は、パワー半導体素子１１０がオン状態になり、コレクタ電位が例えば０．６Ｖ程度に低下しても、スイッチ素子３１０のゲート端子からパワー半導体素子１１０のコレクタ電極へと電流が流れることを防止する。即ち、整流素子３２２は、パワー半導体素子１１０のコレクタ電位が低下しても、スイッチ素子３１０のゲート電位を保つように動作する。整流素子３２２は、例えば、ダイオードである。
抵抗３２４は、第１端子１０４およびスイッチ素子３１０のゲートの間において、整流素子３２２よりも第１端子１０４側に整流素子３２２と直列に接続される。抵抗３２４は、第１端子１０４側からオン電位供給部３２０に入力する電流を制限する。例えば、抵抗３２４は、パワー半導体素子１１０のコレクタ電位が４０Ｖ程度に上昇した場合でも、当該第１端子１０４側からオン電位供給部３２０に入力する電流を低減させる保護抵抗として動作する。
キャパシタ３２６は、スイッチ素子３１０のゲート端子および基準電位の間に設けられ、プルアップ回路がスイッチ素子３１０のゲート端子をプルアップした電位を保持する。例えば、パワー半導体素子１１０がオン状態になり、コレクタ電位が０．６Ｖ程度に低下しても、整流素子３２２がパワー半導体素子１１０のコレクタ電極へと電流が流れることを防止し、キャパシタ３２６は、充電した電荷をスイッチ素子３１０のゲート端子に供給するので、スイッチ素子３１０のゲート端子の電位を保持することができる。
整流素子３３０は、抵抗３２４および基準電位の間に接続される。整流素子３３０は、一例として、ツェナーダイオードである。整流素子３３０は、第１端子１０４からスイッチ素子３１０のゲート端子に、スイッチ素子３１０の定格を超える電圧が入力することを防止する。例えば、整流素子３３０は、パワー半導体素子１１０のコレクタ電位が４０Ｖ程度に上昇した場合でも、当該第１端子１０４側からオン電位供給部３２０に入力する電圧を予め定められた電圧値にクランプする。整流素子３３０は、一例として、６Ｖから１６Ｖ程度の範囲内の電圧値にクランプする。
オフ電位供給部３４０は、基準電位およびスイッチ素子のゲートの間に接続され、予め定められた遮断条件が満たされたことに応じてスイッチ素子のゲート電位をオフ電位にする。オフ電位供給部３４０は、予め定められた遮断条件が満たされたことに応じて、スイッチ素子３１０のゲートを基準電位へと接続して、オフ電位となる基準電位を当該ゲートに供給する。
オフ電位供給部３４０は、遮断信号がハイ電位となったことに応じて、ドレイン端子およびソース端子の間を電気的に接続して、スイッチ素子３１０のゲート端子に基準電位を供給する。また、オフ電位供給部３４０は、遮断信号がロー電位となったことに応じて、ドレイン端子およびソース端子の間を電気的に切断する、ノーマリーオフのスイッチ素子である。即ち、オフ電位供給部３４０は、図２で説明した電位切換部２３０と同様に、ｎチャネル型のＭＯＳＦＥＴでよい。
以上の本実施形態に係る半導体装置３００は、オン電位供給部３２０が、整流素子３２２の閾値を超え、整流素子３３０のクランプ電圧以下のパワー半導体素子１１０のコレクタ電位を、スイッチ素子３１０のゲート端子に供給する。ここで、点火装置３０００が初期状態の場合、または、パワー半導体素子１１０がオフ状態となって点火コイル３０による電圧変動が０Ｖに落ち着く程度に時間が経過した場合、パワー半導体素子１１０のコレクタ電位は、電源４０が供給する定電圧Ｖｂとなる。なお、この場合、整流素子３３０のクランプ電圧は、定電圧Ｖｂ以上に設定されているとする。
したがって、オン電位供給部３２０は、定電圧Ｖｂをスイッチ素子３１０のゲート端子に供給し、キャパシタ３２６は、供給された定電圧を充電して保持することになる。なお、オン電位供給部３２０は、０．６Ｖ程度の閾値Ｖｆを有する整流素子３２２を含むので、より正確には、Ｖｂ−Ｖｆをスイッチ素子３１０のゲート端子に供給することになる。
また、オン電位供給部３２０は、パワー半導体素子１１０のコレクタ電位が一時的に低下しても、整流素子３２２が第１端子１０４に向かう電流の逆流を阻止し、キャパシタ３２６が充電した電荷をスイッチ素子３１０のゲート電極に供給するので、スイッチ素子３１０のゲート電位を一定に保つことができる。また、オン電位供給部３２０は、パワー半導体素子１１０のコレクタ電位が一時的に上昇しても、抵抗３２４で流れる電流を制限しつつ、整流素子３３０に上昇した電位による電流を逃がすので、スイッチ素子３１０のゲート電位を一定に保つことができる。
このように、オン電位供給部３２０は、スイッチ素子３１０のゲート端子に供給したＶｂ−Ｖｆを、スイッチ素子３１０のゲート電位として一定に保つ。一例として、Ｖｂは１４Ｖなので、オン電位供給部３２０は、オン電位をスイッチ素子３１０のゲート端子に供給し、パワー半導体素子１１０が正常動作の場合、スイッチ素子３１０はオン状態となる。この場合、ソース電位は、Ｖｂ−Ｖｆ−Ｖｔｈおよびドレイン端子から入力する制御信号の信号電位のうち、小さい方の電位となる。
制御信号のオン電位を一例として５Ｖとすると、オン電位供給部３２０は、制御信号のオン電位よりも高い電位（例えば６Ｖ以上の定電位）を、スイッチ素子３１０のゲート電位として一定に保つ。したがって、半導体装置３００は、制御端子から入力する制御信号の信号電位と同程度の電位を有する信号を、パワー半導体素子１１０のゲート端子に供給することができる。
また、本実施形態に係る半導体装置３００は、パワー半導体素子１１０に異常が検出された場合、図２で説明した半導体装置２００と同様に、基準電位をスイッチ素子３１０のゲート端子に供給する。これにより、パワー半導体素子１１０はオフ状態へと移行し、放電回路１４０は、パワー半導体素子１１０のゲート端子の電荷を放電させてパワー半導体素子１１０を緩遮断させる。
このように、本実施形態に係る半導体装置３００は、図１および図２で説明した半導体装置１００および半導体装置２００と同様に、パワー半導体素子１１０が正常な状態にあり、スイッチング制御信号がハイ電位となる場合、パワー半導体素子１１０がオン状態となる。これにより、図１で説明したように、点火装置２０００は点火プラグ２０を放電させて燃焼ガスを点火できる。
また、パワー半導体素子１１０に異常通電および異常加熱等が発生した場合、遮断信号源１３０は、制御端子１０２からパワー半導体素子１１０への制御信号の供給を遮断する。これにより、図１で説明したように、半導体装置３００は、点火プラグ２０の誤放電を防止しつつ、パワー半導体素子１１０を緩遮断できる。
即ち、本実施形態に係る半導体装置３００は、同一極性のＭＯＳデバイスのパワー半導体素子１１０、スイッチ素子３１０、およびオフ電位供給部３４０を用いて、制御信号の損失を低減させて、パワー半導体素子１１０のゲート端子に当該制御信号を供給できる。したがって、本実施形態に係る半導体装置３００は、点火コイル３０の一次コイル３２の他端および基準電位の間の導通および非導通を安全かつ安定に切り換えることができる。
図４は、本実施形態に係る遮断信号源１３０の構成例を示す。遮断信号源１３０は、リセット部４１０と、遮断条件検出部４２０と、ラッチ部４４０と、を有する。
リセット部４１０は、制御端子１０２にオン電位が入力してから基準時間が経過した後に、リセット信号を出力する。リセット部４１０は、抵抗４１１と、抵抗４１２、インバータ４１３、インバータ４１４、抵抗４１５、キャパシタ４１６、およびインバータ４１７を含む。
抵抗４１１および抵抗４１２は、制御端子１０２および第２端子１０６の間に直列に接続され、制御端子１０２から入力する制御信号Ｖｉｎを分圧する。抵抗４１１の抵抗値をＲ１、抵抗４１２の抵抗値をＲ２とすると、分圧電位は、Ｖｉｎ・Ｒ２／（Ｒ１＋Ｒ２）となる。一例として、制御信号が過渡的にオフ電位（０Ｖ）からオン電位（５Ｖ）にリニアに立ち上がる場合、分圧電位も、０Ｖから５・Ｒ２／（Ｒ１＋Ｒ２）までリニアに立ち上がる。
インバータ４１３は、抵抗４１１および抵抗４１２の間に接続され、分圧電位を受け取って反転出力する。インバータ４１４は、インバータ４１３の出力を受け取って反転出力する。抵抗４１５およびキャパシタ４１６は、ＲＣ回路を構成し、インバータ４１４の出力を受け取って時定数ＲＣの遅延を有して立ち上がる信号を出力する。インバータ４１７は、抵抗４１５およびキャパシタ４１６の出力を受け取って反転出力する。
なお、インバータ４１３、インバータ４１４、およびインバータ４１７は、それぞれ制御端子１０２から入力する制御信号を動作電源とする。したがって、制御信号が過渡的に立ち上がる場合、当該制御信号がインバータの閾値に至るまでは、制御信号と略同一の電位の信号を出力する。なお、本例において、各インバータの閾値は、略同一の値Ｖｔｈｉとする。このようなリセット部４１０の各部における動作を、図５を用いて説明する。
図５は、本実施形態に係るリセット部４１０の各部の動作波形の一例を示す。図５は、横軸を時間、縦軸を出力電位とする。図５は、制御端子１０２に入力する制御信号Ｖｉｎがオフ電位（０Ｖ）からオン電位（５Ｖ）にリニアに立ち上がる場合に対する、インバータ４１３、インバータ４１４、およびインバータ４１７の出力電位の一例を示す。インバータ４１３、インバータ４１４、およびインバータ４１７の出力電位は、入力電位がそれぞれのインバータの閾値に至るまでは、制御信号Ｖｉｎと略同一の電位となる。
インバータ４１３は、電源の電位が閾値Ｖｔｈｉを超えても、入力する分圧電位Ｖｉｎ・Ｒ２／（Ｒ１＋Ｒ２）が閾値Ｖｔｈｉ以下なので、入力電位をロー電位として、ハイ電位を反転出力とする。なお、インバータ４１３は、ハイ電位を出力させるように動作しても、電源電位がハイ電位（例えば５Ｖ）に至る過程の過渡的な電位の場合、当該電源電位をハイ電位として出力する。図５は、インバータ４１３の出力電位Ｖｏｕｔ１が、時刻ｔ１以降において、電源電位Ｖｉｎを出力する例を示す。
インバータ４１３は、電源の電位が閾値Ｖｔｈｉを超え、かつ、入力する分圧電位が閾値Ｖｔｈｉを超えたこと（即ち、ハイ電位の入力）に応じて、ロー電位を反転出力とする。図５は、インバータ４１３の出力電位Ｖｏｕｔ１が、時刻ｔ２においてロー電位（０Ｖ）となる例を示す。
インバータ４１４は、電源の電位が閾値Ｖｔｈｉを超え、入力電位が閾値Ｖｔｈｉを超えた電位であることに応じて、ロー電位を反転出力とする。図５は、インバータ４１４の出力電位Ｖｏｕｔ２が、時刻ｔ１においてロー電位となる例を示す。インバータ４１４は、電源の電位が閾値Ｖｔｈｉを超え、入力電位がロー電位であることに応じて、ハイ電位を反転出力とする。なお、インバータ４１４は、電源電位がハイ電位に至る過程の過渡的な電位の場合、当該電源電位をハイ電位として出力する。図５は、インバータ４１４の出力電位Ｖｏｕｔ２が、時刻ｔ２以降において、電源電位Ｖｉｎを出力する例を示す。
抵抗４１５およびキャパシタ４１６によるＲＣ回路は、インバータ４１４の出力信号を遅延させる。図５は、ＲＣ回路が出力信号を１０μｓ遅延させる例を示す。インバータ４１７は、電源の電位が閾値Ｖｔｈｉを超え、入力電位が閾値Ｖｔｈｉを超えた電位であることに応じて、ロー電位を反転出力とする。図５は、インバータ４１７の出力電位Ｖｏｕｔ３が、時刻ｔ３においてロー電位となる例を示す。
以上のように、本実施形態に係るリセット部４１０は、制御端子１０２にオン電位が入力してから基準時間ｔ２が経過した後に、リセット信号を出力する。図５に示すリセット信号は、一例として、抵抗４１５およびキャパシタ４１６で設定された時定数をパルス幅とするパルス信号である。
遮断条件検出部４２０は、予め定められた遮断条件が満たされたか否かを検出する。遮断条件検出部４２０は、パワー半導体素子１１０および／またはパワー半導体素子１１０の周辺回路等に温度上昇等の異常が発生したか否かを検出する。遮断条件検出部４２０は、例えば、パワー半導体素子１１０の導通状態が基準時間以上経過したか否かを検出する。これに代えて、またはこれに加えて、遮断条件検出部４２０は、パワー半導体素子１１０の温度を測定して基準温度以上に上昇したか否かを検出してもよい。
遮断条件検出部４２０は、例えば、複数の検出回路等を含む。図４は、遮断条件検出部４２０がタイマ回路４２２および温度検知回路４２４を含む例を示す。タイマ回路４２２は、パワー半導体素子１１０がオン状態になってからの経過時間を計測する。タイマ回路４２２は、計測時間が、基準時間を超えたことに応じて、遮断条件が満たされたと判断してハイ電位を出力してよい。温度検知回路４２４は、パワー半導体素子１１０および／またはパワー半導体素子１１０の周囲温度を検知する。温度検知回路４２４は、検知温度が、基準温度を超えたことに応じて、遮断条件が満たされたと判断してハイ電位を出力してよい。
ラッチ部４４０は、遮断条件が検出されたことをラッチする。ラッチ部４４０は、第１ＮＯＲ回路４４２と、第２ＮＯＲ回路４４４と、第３ＮＯＲ回路４４６と、第４ＮＯＲ回路４４８と、を含む。第１ＮＯＲ回路４４２、第２ＮＯＲ回路４４４、第３ＮＯＲ回路４４６、および第４ＮＯＲ回路４４８は、それぞれ制御端子１０２から入力する制御信号を動作電源とする。したがって、制御信号がハイ電位になっていることを条件に、ラッチ部４４０は、遮断条件の検出に応じた遮断信号を出力する。制御信号がハイ電位になった場合のラッチ部４４０の動作を次に説明する。
第１ＮＯＲ回路４４２は、タイマ回路４２２および温度検知回路４２４の出力をそれぞれ受け取り、ＮＯＲ演算結果を出力する。第１ＮＯＲ回路４４２は、タイマ回路４２２および温度検知回路４２４のうち少なくとも一方がハイ電位の場合、ロー電位を出力する。即ち、第１ＮＯＲ回路４４２は、パワー半導体素子１１０に異常が検出されない場合、ハイ電位を出力し、異常が検出されたことに応じてロー電位を出力する。
第２ＮＯＲ回路４４４は、第１ＮＯＲ回路４４２の出力およびリセット部４１０のリセット信号をそれぞれ受け取り、ＮＯＲ演算結果を出力する。即ち、第２ＮＯＲ回路４４４は、パワー半導体素子１１０に異常が検出され、かつ、リセット信号が入力されない場合に、ハイ電位を出力する。
第３ＮＯＲ回路４４６は、第２ＮＯＲ回路４４４およびラッチ部４４０の出力を受け取り、ＮＯＲ演算結果を出力する。また、第４ＮＯＲ回路４４８は、第３ＮＯＲ回路４４６およびリセット信号を受け取り、ＮＯＲ演算結果を出力する。第３ＮＯＲ回路４４６および第４ＮＯＲ回路４４８は、ＲＳフリップフロップを構成する。即ち、第３ＮＯＲ回路４４６および第４ＮＯＲ回路４４８は、第４ＮＯＲ回路４４８にリセット信号が入力された後、第３ＮＯＲ回路４４６に入力するパワー半導体素子１１０の異常検出に応じたハイ電位を、セット信号としてラッチする。なお、ラッチ部４４０は、制御端子から電源供給を受けて、ラッチした値を保持する。
以上のように、本実施形態に係る遮断信号源１３０は、制御信号がハイ電位になっていることを条件に、パワー半導体素子１１０の異常検出に応じて、遮断条件が満たされとしてラッチ部４４０がラッチする。遮断信号源１３０は、遮断信号をオフ電位供給部３４０に供給する。オフ電位供給部３４０は、遮断条件が満たされたことをラッチ部４４０がラッチしたことに応じてスイッチ素子３１０のゲート電位をオフ電位にする。これにより、パワー半導体素子１１０のゲート端子はオフ電位となるので、少なくともオフ電位供給部３４０は、遮断条件が検出されたことをラッチ部４４０がラッチしたことに応じて、パワー半導体素子１１０のゲート電位をオフ電位にするための遮断部として機能する。
以上のように、本実施形態に係る半導体装置３００は、外部からの制御信号に応じて点火コイル３０に流れる電流を制御するイグナイタとして動作する。半導体装置３００の動作について、図６を用いて説明する。図６は、半導体装置３００の各部の動作波形の第１例を示す。
図６は、横軸を時間、縦軸を電位または電流値とする。また、図６は、制御端子１０２から入力する制御信号をＶｉｎ、パワー半導体素子１１０のゲート電位をＶｇ、パワー半導体素子１１０のコレクタ・エミッタ間電流（コレクタ電流とする）をＩｃ、パワー半導体素子１１０のコレクタ・エミッタ間電位（コレクタ電位とする）をＶｃ、遮断信号源１３０の出力電位（遮断信号）をＶｑ、スイッチ素子３１０のＯＮおよびＯＦＦ状態をＭ１、オフ電位供給部３４０のＯＮおよびＯＦＦ状態をＭ２とする。
半導体装置３００に異常が検出されない正常状態において、遮断信号Ｖｑはロー電位（一例として０Ｖ）、オフ電位供給部３４０（Ｍ２）はＯＦＦ状態、スイッチ素子３１０（Ｍ１）はＯＮ状態となる。これにより、制御端子１０２に入力する制御信号Ｖｉｎがロー電位の場合、当該ロー電位がパワー半導体素子１１０のゲート電位Ｖｇとなり、コレクタ電流Ｉｃは略０Ａ、コレクタ電位Ｖｃは電源の出力電位となる。そして、制御信号Ｖｉｎがハイ電位になると、当該ハイ電位がパワー半導体素子１１０のゲート電位Ｖｇとなってオン状態に切り換わり、コレクタ電流Ｉｃは増加を開始し、コレクタ電位Ｖｃは略０Ｖになってから増加を開始する。
そして、制御信号Ｖｉｎが再びロー電位になると、当該ロー電位がパワー半導体素子１１０のゲート電位Ｖｇとなり、パワー半導体素子１１０はオフ状態に切り換わる。これにより、図１で説明した点火動作が実行され、コレクタ電流Ｉｃは略０Ａ、コレクタ電位Ｖｃは電源の出力電位に戻る。なお、コレクタ電位Ｖｃは、点火動作として、瞬時的に高電位になってから電源の出力電位に戻る。以上が、図６の制御信号Ｖｉｎに「正常」と示した範囲の半導体装置３００の動作である。
次に、制御信号発生部１０に異常が発生し、制御信号Ｖｉｎがハイ電位になったままロー電位に切り換わらなくなった例を説明する。この場合、制御信号Ｖｉｎがハイ電位になった状態までは、説明したとおり、ゲート電位Ｖｇはハイ電位、コレクタ電流Ｉｃは増加を開始し、コレクタ電位Ｖｃは略０Ｖになってから増加を開始する。
ここで、制御信号Ｖｉｎがハイ電位になったままなので、ゲート電位Ｖｇはハイ電位を維持し、コレクタ電流Ｉｃは素子定数等から定められる電流値（一例として１７Ａ）まで増加すると飽和し、これに伴い、コレクタ電位Ｖｃも飽和する。ここで、パワー半導体素子１１０に飽和電流が流れるので、当該パワー半導体素子１１０および／または当該パワー半導体素子１１０の周囲温度は上昇し、遮断条件検出部４２０は、このような異常な状態を検出し、半導体装置３００の自己遮断が開始する。図６は、一例として、自己遮断の開始時刻を一点鎖線で示す。
これにより、遮断信号Ｖｑはハイ電位となり、オフ電位供給部３４０はＯＮ状態となってスイッチ素子３１０をＯＦＦ状態に切り換える。これにより、パワー半導体素子１１０はオフ状態への切り換えが開始されるが、放電回路１４０によって、パワー半導体素子１１０のゲート電位Ｖｇは、正常動作におけるロー電位への切り換わりと比較して、緩やかにロー電位へと移行する。これにより、コレクタ電流Ｉｃは、ゲート電位Ｖｇが閾値以下となってから減少が開始し、その後やがて０Ａに戻る。コレクタ電位Ｖｃは、点火動作が開始しない程度に緩やかに上昇し、ゲート電位Ｖｇが閾値以下となったことに応じて、上昇速度が増加し、その後やがて初期状態の電位に戻る。
コレクタ電流Ｉｃおよびコレクタ電位Ｖｃが元に戻ってから、ゲート電位Ｖｇは、ロー電位に戻る。なお、制御信号発生部１０の状態が元に戻り、制御信号がロー電位になると、遮断信号源１３０の電源供給が遮断されるので、遮断信号Ｖｑがロー電位となり、オフ電位供給部３４０はＯＦＦ状態となってスイッチ素子３１０をＯＮ状態に切り換える。以上が、図６の制御信号Ｖｉｎに「ＯＮ固定」と示した範囲の半導体装置３００の動作である。本実施形態に係る半導体装置３００は、本例の制御信号発生部１０といった、当該半導体装置３００の外部の装置等の動作異常等に基づいて生じるパワー半導体素子１１０の異常であっても、当該パワー半導体素子１１０の異常を検出して、緩遮断することができる。
図７は、本実施形態に係る半導体装置３００の第１変形例を備える点火装置３０００の構成例を示す。図７に示す点火装置３０００において、図３に示された本実施形態に係る点火装置３０００の動作と略同一のものには同一の符号を付け、説明を省略する。第１変形例の半導体装置３００は、オン電位供給部３２０にスイッチ素子５１０を有する。
スイッチ素子５１０は、抵抗３２４およびスイッチ素子３１０のゲート端子の間に接続され、第１端子からスイッチ素子３１０のゲート端子に向けて一方向に電流を流す整流回路として接続される。スイッチ素子５１０は、ドレイン端子およびゲート端子が抵抗３２４に、ソース端子がスイッチ素子３１０のゲート端子に、それぞれ接続される。したがって、スイッチ素子５１０は、図３で説明した整流素子３２２と略同一の動作を実行することができ、第１変形例の半導体装置３００は、図３から図６で説明した半導体装置３００と略同一の動作を実行できる。これにより、第１変形例の半導体装置３００は、整流素子３２２を有さなくてもよい。
図８は、本実施形態に係る半導体装置３００の第２変形例を備える点火装置３０００の構成例を示す。図８に示す点火装置３０００において、図３に示された本実施形態に係る点火装置３０００の動作と略同一のものには同一の符号を付け、説明を省略する。第２変形例の半導体装置３００は、オン電位供給部３２０にスイッチ素子５２０を有する。
スイッチ素子５２０は、第１端子１０４および整流素子３２２の間に接続され、第１端子からスイッチ素子３１０のゲート端子に流れる電流を制限する回路として接続される。スイッチ素子５２０は、ドレイン端子が第１端子１０４に、ソース端子が整流素子３２２に、ゲート端子がソース端子に、それぞれ接続される。この場合、スイッチ素子５２０は、デプレッション型（ノーマリーオン）のＭＯＳＦＥＴでよい。
スイッチ素子５２０は、ドレイン・ソース間（即ち、ドレイン・ゲート間）電位に比例する電流を流すので、抵抗として機能する。したがって、第２変形例の半導体装置３００は、抵抗３２４に代えて、スイッチ素子５２０を有してよい。また、スイッチ素子５２０は、ドレイン電位が４０Ｖ程度に上昇した場合、飽和によりドレイン・ソース間に流れる電流が、例えば１００μＡ程度となる。これにより、整流素子３３０に過剰な電流が流れることを防止することもできる。以上のように、スイッチ素子５２０が抵抗３２４として機能するので、第２変形例の半導体装置３００は、図３から図６で説明した半導体装置３００と略同一の動作を実行できる。
図９は、本実施形態に係る半導体装置３００の第３変形例を備える点火装置３０００の構成例を示す。図９に示す点火装置３０００において、図３に示された本実施形態に係る点火装置３０００の動作と略同一のものには同一の符号を付け、説明を省略する。第３変形例の半導体装置３００は、定電流回路５５０を備える。
定電流回路５５０は、パワー半導体素子１１０のゲートと基準電位の間に接続され、パワー半導体素子１１０のゲートの容量成分に充電された電荷を放電する。即ち、定電流回路５５０は、放電回路１４０と同様の動作を実行するので、放電回路として設けられてよい。この場合、定電流回路５５０は、放電回路１４０に代えて設けられる。また、定電流回路５５０は、放電回路１４０と並列に設けられてもよい。このように、定電流回路５５０は、放電回路１４０と同様に動作するので、第３変形例の半導体装置３００は、図３から図６で説明した半導体装置３００と略同一の動作を実行できる。
図１０は、本実施形態に係る半導体装置３００の第４変形例を備える点火装置３０００の構成例を示す。図１０に示す点火装置３０００において、図３に示された本実施形態に係る点火装置３０００の動作と略同一のものには同一の符号を付け、説明を省略する。第４変形例の半導体装置３００は、整流素子５３０を備える。
整流素子５３０は、制御端子１０２と、キャパシタ３２６のスイッチ素子３１０とは反対側の端子との間に接続され、制御端子１０２からキャパシタ３２６へと電流を流す。整流素子５３０は、例えば、ダイオードである。なお、第４変形例におけるキャパシタ３２６のスイッチ素子３１０とは反対側の端子は、基準電位と電気的に切り離される。即ち、キャパシタ３２６は、スイッチ素子のゲートと制御端子１０２との間に設けられる。これにより、制御信号のオン電位が制御端子１０２から入力すると、キャパシタ３２６のスイッチ素子３１０とは反対側の端子は、当該オン電位（より正確には、オン電位から整流素子５３０の閾値を差し引いた電位）となる。したがって、キャパシタ３２６のスイッチ素子３１０側の端子は、当該オン電位に対応するオフセットが加わり、スイッチ素子３１０のゲート電位を上昇させることができる。
即ち、第４変形例の半導体装置３００は、点火装置３０００に設けられる電源４０の動作可能となる範囲を拡大できる。これにより、電源４０の出力電位を、一例として、４Ｖ程度低い電位にしてもよく、半導体装置３００は、このように点火装置３０００の設計自由度を向上させることができる。以上の第４変形例の半導体装置３００は、スイッチ素子３１０のゲート電位を高くするものであるから、図３から図６で説明した半導体装置３００と略同一の動作を実行できる。
以上の本実施形態に係る半導体装置３００は、パワー半導体素子１１０に異常が検出された場合に、自己遮断動作を実行できる例を説明した。ここで、半導体装置３００に設けられるラッチ部４４０は、制御信号を電源として用いているので、半導体装置３００は、電源端子を不要とするモジュールとして形成することができる。その一方で、ラッチ部４４０が動作すべき期間において、制御信号発生部１０は、制御信号を確実に出力することが望まれる。
例えば、半導体装置３００が自己遮断動作を実行中に、制御信号発生部１０に異常が発生し、制御信号がロー電位になった場合、半導体装置３００は、緩遮断できなくなってしまうことがある。このような場合の例を、図１１を用いて説明する。
図１１は、本実施形態に係る半導体装置３００の各部の動作波形の第２例を示す。図１１に示す半導体装置３００の動作波形の第２例において、図６に示された本実施形態に係る半導体装置３００の動作波形の第１例と略同一のものには同一の名称を付け、説明を省略する。なお、図１１において、ラッチ部４４０に入力するセット信号をＶｓ、リセット信号をＶｒとしている。図１１は、図６と同様に、制御信号発生部１０に異常が発生し、制御信号Ｖｉｎがハイ電位になったままロー電位に切り換わらなくなり、半導体装置３００の自己遮断が開始した例を示す。
即ち、遮断信号Ｖｑはハイ電位となり、オフ電位供給部３４０はＯＮ状態となってスイッチ素子３１０をＯＦＦ状態に切り換える。これにより、パワー半導体素子１１０はオフ状態への切り換えが開始され、放電回路１４０によって、パワー半導体素子１１０のゲート電位Ｖｇは、緩やかにロー電位へと移行する。このようにゲート電位Ｖｇがロー電位へと変化する過程において、制御信号発生部１０が制御信号のハイ電位の供給を停止する場合がある。この場合、ラッチ部４４０は、動作電源の供給が停止してしまうので、遮断信号Ｖｑをロー電位とする。
遮断信号Ｖｑがロー電位となるので、オフ電位供給部３４０はＯＦＦ状態となってスイッチ素子３１０をＯＮ状態に切り換わる。スイッチ素子３１０がＯＮ状態になると、パワー半導体素子１１０のゲート端子には、ロー電位となった制御信号が供給されるので、当該パワー半導体素子１１０をＯＦＦにさせる。ここで、パワー半導体素子１１０のゲート端子に充電された電荷は、ロー電位を出力する制御信号発生部１０に流れてしまうことがあり、この場合、パワー半導体素子１１０は、急激にＯＦＦ状態に切り換わる。
図１１は、時刻ｔ２において、ゲート電位Ｖｇが急激にロー電位となり、コレクタ電流Ｉｃが急激に０Ａとなった例を示す。このようなコレクタ電流Ｉｃの急激な変化により、点火装置３０００は点火プラグ２０を誤点火させてしまうことがあった。このような誤点火を防止すべく、ラッチ部４４０に電源を供給する端子を設け、外部から電源を供給させてもよいが、この場合、外部電源が必要となってしまう。そこで、本実施形態における半導体装置３００は、外部電源を用いずに、点火プラグ２０の誤点火を防止する。このような半導体装置３００について、図１２を用いて説明する。
図１２は、本実施形態に係る半導体装置３００の第５変形例を備える点火装置３０００の構成例を示す。図１２に示す点火装置３０００において、図３に示された本実施形態に係る点火装置３０００の動作と略同一のものには同一の符号を付け、説明を省略する。なお、図１２に示す第５変形例の半導体装置３００は、遮断信号源１３０として、リセット部４１０、遮断条件検出部４２０、およびラッチ部４４０を有する例を示す。第５変形例の半導体装置３００は、第１の整流素子６１０および第２の整流素子６２０を備える。
第１の整流素子６１０は、制御端子１０２と、遮断信号源１３０のラッチ部４４０との間に接続され、制御端子１０２から入力する制御信号をラッチ部４４０に供給する。即ち、ラッチ部４４０は、パワー半導体素子１１０を制御する制御信号を入力する制御端子１０２から、第１の整流素子６１０を介して電源供給を受ける。例えば、制御信号のハイ電位が５Ｖ程度の場合、当該制御信号がハイ電位であることを条件に、第１の整流素子６１０は、４．４Ｖ程度の電位をラッチ部４４０に供給する。なお、第１の整流素子６１０の閾値を０．６Ｖ程度とした。第１の整流素子６１０は、例えば、ダイオードである。
第２の整流素子６２０は、オン電位供給部３２０の抵抗３２４と、ラッチ部４４０との間に接続され、抵抗３２４を介して第１端子１０４の電位をラッチ部４４０に供給する。即ち、ラッチ部４４０は、第１端子１０４から第２の整流素子６２０を介して電源供給を受ける。例えば、整流素子３３０の降伏電圧が６Ｖ程度の場合、コレクタ電位Ｖｃが６Ｖ以上であることを条件に、第２の整流素子６２０は、５．４Ｖ程度の電位をラッチ部４４０に供給する。なお、第２の整流素子６２０の閾値を０．６Ｖ程度とした。第２の整流素子６２０は、例えば、ダイオードである。
なお、図１２に示す第５変形例の半導体装置３００は、オン電位供給部３２０に抵抗３２８を有する例を示す。抵抗３２８は、オフ電位供給部３４０がオン状態になった場合に流れる電流量を制限する保護抵抗として動作する。
以上のように、本実施形態に係るラッチ部４４０は、制御端子１０２および第１端子１０４から電源供給を受けて、ラッチした値を保持する。したがって、ラッチ部４４０は、制御信号がハイ電位であること、または、コレクタ電位Ｖｃが動作電位以上であることを条件に、電源供給を受けることができるので、制御信号がロー電位となっても、ラッチした値を保持することができる。このような半導体装置３００の動作について、次に説明する。
図１３は、本実施形態に係る第５変形例の半導体装置３００の各部の動作波形の例を示す。図１３に示す第５変形例の半導体装置３００の動作波形の例において、図６および図１１に示された本実施形態に係る半導体装置３００の動作波形の第１例および第２例と略同一のものには同一の名称を付け、説明を省略する。図１３は、図６および図１１と同様に、制御信号発生部１０に異常が発生し、制御信号Ｖｉｎがハイ電位になったままロー電位に切り換わらなくなり、半導体装置３００の自己遮断が開始した例を示す。
即ち、遮断信号Ｖｑはハイ電位となり、オフ電位供給部３４０はＯＮ状態となってスイッチ素子３１０をＯＦＦ状態に切り換える。これにより、パワー半導体素子１１０はオフ状態への切り換えが開始され、放電回路１４０によって、パワー半導体素子１１０のゲート電位Ｖｇは、緩やかにロー電位へと移行する。図１３は、図１１の例と同様に、ゲート電位Ｖｇがロー電位へと変化する過程において、制御信号発生部１０が制御信号のハイ電位の供給を停止する例を示す。
この場合、ラッチ部４４０は、制御端子１０２からの動作電源の供給が停止する。しかしながら、パワー半導体素子１１０のコレクタ電位Ｖｃは、ラッチ部４４０の動作電位以上に上昇していることがある。この場合、ラッチ部４４０は、第１端子１０４側から電源供給を受けることができる。即ち、ラッチ部４４０は、第１端子１０４側から電源供給を受けて、ラッチした値を保持し、オフ電位供給部３４０への遮断信号の供給を継続することができる。
これにより、オフ電位供給部３４０のＯＮ状態およびスイッチ素子３１０のＯＦＦ状態も継続される。即ち、パワー半導体素子１１０のゲート電位Ｖｇは、緩やかにロー電位への移行を継続してロー電位に、コレクタ電流Ｉｃは０Ａに、コレクタ電位Ｖｃは初期状態の電位に戻る。ラッチ部４４０は、第１端子１０４側から電源の供給が継続され、ラッチした値を保持する。
なお、制御信号発生部１０の状態が元に戻り、次の制御信号としてハイ電位が制御端子１０２から入力されると、リセット部４１０は、パルス状のリセット信号Ｖｒを出力し、ラッチ部４４０は、リセットされて遮断信号の供給が停止する。これにより、オフ電位供給部３４０のはＯＦＦ状態に、スイッチ素子３１０はＯＮ状態となり、新たな点火動作が開始できる。
以上の本実施形態に係る半導体装置３００は、ラッチ部４４０が、制御端子１０２から電源供給を受ける例と、制御端子１０２および第１端子１０４から電源供給を受ける例とを説明した。これに加えて、ラッチ部４４０は、第１端子１０４から電源供給を受けて、ラッチした値を保持してもよい。第１端子１０４には点火コイル３０等が接続されるので、点火動作中は電位の変動が生じる一方で、抵抗３２４および整流素子３３０等によって、過大な電流および過大電位の混入を防止できる。したがって、半導体装置３００は、新たな電源入力端子と、過大電流および過大電位の混入を防止する回路とを増加させることなしに、安定、安全な点火動作を実行することができる。
以上の本実施形態に係る半導体装置３００において、キャパシタ３２６は、充電した電荷をスイッチ素子３１０のゲート電極に供給し、スイッチ素子３１０のゲート電位を一定に保つ例を説明した。同様に、半導体装置３００は、各部が動作電源を受け取る端子に、キャパシタを設けてもよい。半導体装置３００は、例えば、ラッチ部４４０の電源入力および基準電位の間にキャパシタを備える。半導体装置３００は、一例として、ラッチ部４４０および第２の整流素子６２０の間に、一端が接続され、第２端子１０６に他端が接続されるキャパシタを更に備える。これにより、ラッチ部４４０は、安定な動作電源を受け取ることができる。
以上の本実施形態に係る半導体装置３００は、スイッチ素子をｎチャネル型にして動作させる例を説明した。このような半導体装置３００を基板に形成する場合、当該ｎチャネル型のスイッチ素子を略同一の配置で形成することが好ましい。例えば、縦型半導体スイッチを基板に形成する場合、基板の一方の面にコレクタ端子が形成され、他方の面にゲート端子およびエミッタ端子が形成される。一例として、パワー半導体素子１１０は、基板の第１面側に設けられた、第１端子側のコレクタ端子、基板の第２面側に設けられたゲート端子、並びに、基板の第２面側に設けられた、第２端子側のエミッタ端子を有する。
この場合、基板の第２面側はｎ導電型である。したがって、スイッチ素子３１０およびオフ電位供給部３４０は、基板の第２面側に形成されたｎチャネル型のＭＯＳＦＥＴであることが望ましい。即ち、スイッチ素子３１０、およびオフ電位供給部３４０は、基板の第２面側に設けられることが望ましい。なお、スイッチ素子２１０、電位切換部２３０、スイッチ素子５１０、およびスイッチ素子５２０も、同様に、基板の第２面側に形成されてよい。
このように、パワー半導体素子１１０のコレクタ端子側の第１端子１０４は、基板の第１面側に設けられる。すると、第１端子１０４およびスイッチ素子３１０のゲートの間に接続されるオン電位供給部３２０は、基板の第１面側の第１端子１０４から第２面側のゲート端子へとオン電位を供給することになる。この場合、オン電位供給部３２０の抵抗３２４が基板の第１面側から第２面側に向けて形成され、整流素子３２２は第２面側に形成されることが望ましい。
そして、抵抗３２４は、例えば、スイッチ素子３１０等と同様に、ｎチャネル型のＭＯＳＦＥＴで形成される。即ち、抵抗３２４は、一例として、基板の第１面側に設けられた、パワー半導体素子１１０のコレクタ端子と共通のコレクタ端子と、基板の第２面側に設けられたゲート端子およびエミッタ端子とを含み、ゲート端子およびエミッタ端子が電気的に接続された半導体素子である。当該半導体素子は、コレクタ端子およびエミッタ端子間が抵抗として機能するので、抵抗３２４として用いることができる。この場合、例えば、第５変形例の半導体装置３００のラッチ部４４０は、第１端子１０４から当該半導体素子を介して電源供給を受けることになる。
このように、基板に同種のトランジスタを少なくとも４つ形成することで、パワー半導体素子１１０、スイッチ素子３１０、オフ電位供給部３４０、および抵抗３２４を形成することができる。したがって、パワー半導体素子１１０、スイッチ素子３１０、オフ電位供給部３４０、および抵抗３２４を形成するプロセスのうち少なくとも一部を、共通にすることができ、半導体装置３００の製造プロセスを効率化することができる。なお、基板の端部または一部等で、第１面側および第２面側が電気的に接続されている場合、抵抗３２４は、当該基板の第１面側または第２面側に形成されてもよい。
以上のように、本実施形態に係る半導体装置３００が基板に形成された例を、図１４を用いて説明する。図１４は、本実施形態に係る半導体装置３００が形成された基板７００の一部の構成例を示す。図１４は、半導体装置３００に設けられたパワー半導体素子１１０およびｎチャネル型のＭＯＳＦＥＴで形成されたスイッチ素子３１０の断面構造の一例を示す。即ち、パワー半導体素子１１０は、基板７００の第１面側に設けられたコレクタ端子１１６と、基板７００の第２面側に設けられたゲート端子１１２およびエミッタ端子１１４とを有する。ｎチャネル型のＭＯＳＦＥＴで形成されたスイッチ素子３１０は、基板７００の第２面側にソース電極１２３およびドレイン電極１２４を有する。半導体装置３００は、ゲート端子１１２に入力する制御信号に応じて、エミッタ端子１１４およびコレクタ端子１１６の間の縦方向（Ｚ方向）の電気的な接続および切断を切り換える。
半導体装置３００は、基板７００に形成される。基板７００は、ｐ＋層領域７１０の第２面側にｎ層領域７２０が設けられる。基板７００は、一例として、シリコン基板である。基板７００は、例えば、ボロン等をドープしたｐ型基板の第２面側に、リンまたはヒ素等の不純物を注入することで、ｎ層領域７２０が形成される。図１４は、基板７００の−Ｚ方向に向く面を第１面とし、当該第１面をＸＹ面に略平行な面とした例を示す。また、図１４は、半導体装置３ ００の当該第１面に対して略垂直なＸＺ面における断面の構成例を示す。基板７００のｐ＋層領域７１０側には、コレクタ端子１１６が形成される。なお、基板７００の第１面側には、コレクタ電極が更に形成されてもよい。
ｎ層領域７２０には、第１ウェル領域７２２と、第２ウェル領域７２４と、第３ウェル領域７２６と、第４ウェル領域７２７と、第５ウェル領域７２８がそれぞれ形成される。第１ウェル領域７２２は、パワー半導体素子１１０のエミッタ領域が形成される。第１ウェル領域７２２は、ｎ層領域７２０に複数形成される。第１ウェル領域７２２は、一例として、導電型のｐ＋領域として形成され、当該ｐ＋領域にｎ＋領域であるエミッタ領域が形成される。第１ウェル領域７２２は、エミッタ領域と共に、エミッタ端子１１４が接続される。なお、第１ウェル領域７２２は、一例として、第１ウェル領域７２２よりも不純物濃度が低いｐ領域が隣接して形成されてもよい。
第２ウェル領域７２４は、第１ウェル領域７２２より基板７００の端部側において、第１ウェル領域７２２とは電気的に絶縁されて形成される。第２ウェル領域７２４は、例えば、基板７００の第２面側において、第１ウェル領域７２２が形成される領域を囲うように形成される。第２ウェル領域７２４は、一例として、リング形状に形成される。第２ウェル領域７２４は、一例として、導電性のｐ＋領域として形成される。第２ウェル領域７２４は、周囲を囲うｎ層領域７２０とｐｎ接合による空乏層を形成し、基板７００に加わる高電圧等に起因するキャリアが第１ウェル領域７２２側に流れることを防止する。第３ウェル領域７２６は、基板７００の外周に形成され、コレクタ端子１１６と電気的に接続される。
第４ウェル領域７２７は、パワー半導体素子１１０以外のトランジスタ素子などが形成される領域である。第４ウェル領域７２７は、一例として、導電性のｐ＋領域として形成される。当該ｐ＋領域に、スイッチ素子３１０であるｎチャネル型のＭＯＳＦＥＴを構成するｎ＋領域であるソース領域およびドレイン領域が形成される。また、ソース領域およびドレイン領域の間に、スイッチ素子３１０のゲートが形成される。第５ウェル領域７２８は、第４ウェル領域７２７を囲むように形成される。第５ウェル領域７２８は、一例として、導電性のｐ＋領域として形成される。第４ウェル領域７２７は、一例として、第５ウェル領域７２８よりも不純物濃度が低く形成されてもよい。
ｎ層領域７２０の第２面には、第１絶縁膜７３０と、第２絶縁膜７４０と、半導体膜７５０と、ゲート電極７６０と、第３絶縁膜７７０と、エミッタ電極７８０と、電極部７８４と、が積層されて形成される。第１絶縁膜７３０および第２絶縁膜７４０は、ｎ層領域７２０の第２面側に形成される。第１絶縁膜７３０および第２絶縁膜７４０は、例えば、酸化膜を含む。第１絶縁膜７３０および第２絶縁膜７４０は、一例として、酸化シリコンを含む。第２絶縁膜７４０は、第１絶縁膜７３０に接し、第１絶縁膜７３０よりも薄く形成される。
半導体膜７５０は、第１絶縁膜７３０および第２絶縁膜７４０の上面に形成され、一端がエミッタ電極７８０に、他端が第３ウェル領域７２６に接続される。半導体膜７５０は、一例として、ポリシリコンで形成される。半導体膜７５０は、抵抗および／またはダイオード等が形成されてよい。即ち、半導体膜７５０は、ゲート端子１１２およびエミッタ端子１１４の間に形成される。
ゲート電極７６０は、ゲート端子１１２に接続される。なお、ゲート電極７６０およびｎ層領域７２０の間には、ゲート絶縁膜７６２が形成される。第３絶縁膜７７０は、当該第３絶縁膜７７０が形成された後に積層されるエミッタ電極７８０および電極部７８４を、電気的に絶縁する。第３絶縁膜７７０は、一例として、ホウ素燐シリカガラス（ＢＰＳＧ）である。また、第３絶縁膜７７０は、エッチングにより基板７００の一部を露出させ、コンタクトホールを形成する。
エミッタ電極７８０は、第１ウェル領域７２２と接して形成される電極である。エミッタ電極７８０は、一例として、第３絶縁膜７７０が形成するコンタクトホールに形成される。エミッタ電極７８０は、一例として、半導体装置３００に複数の第１ウェル領域７２２が形成される場合、当該複数の第１ウェル領域７２２と接して形成される。また、エミッタ電極７８０の少なくとも一部は、一例として、エミッタ端子１１４である。また、エミッタ電極７８０の少なくとも一部は、電極パッドとして形成されてもよい。半導体装置３００がパッケージ等に収容される場合、エミッタ電極７８０の少なくとも一部は、当該パッケージに設けられる端子とワイヤボンディング等により電気的に接続される。
電極部７８４は、第３ウェル領域７２６および半導体膜７５０を電気的に接続する。電極部７８４は、一例として、第３絶縁膜７７０が形成するコンタクトホールに形成され、第３ウェル領域７２６と接する。
以上のように、図１４は、パワー半導体素子１１０およびスイッチ素子３１０をｎチャネル型のスイッチとして基板７００に形成された例を示す。オフ電位供給部３４０は、図１４の例と同様に、基板の第２面側に形成されたｎチャネル型のＭＯＳＦＥＴとして形成されてよい。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
本願によれば、以下の各項目もまた開示される。
［請求項１］
高電位側の第１端子および低電位側の第２端子の間に接続され、ゲート電位に応じてオンまたはオフに制御されるパワー半導体素子と、
前記パワー半導体素子を制御する制御信号を入力する制御端子と前記パワー半導体素子のゲートとの間に接続され、ゲート電位に応じてオンまたはオフに制御されるスイッチ素子と、
前記第１端子および前記スイッチ素子のゲートの間に接続され、前記スイッチ素子のゲートにオン電位を供給するオン電位供給部と、
基準電位および前記スイッチ素子のゲートの間に接続され、予め定められた遮断条件が満たされたことに応じて前記スイッチ素子のゲート電位をオフ電位にするオフ電位供給部と、
を備える半導体装置。
［請求項２］
前記オン電位供給部は、前記スイッチ素子のゲートをプルアップし、
前記オフ電位供給部は、前記予め定められた遮断条件が満たされたことに応じて、前記スイッチ素子のゲートを基準電位へと接続する、
請求項１に記載の半導体装置。
［請求項３］
前記オン電位供給部は、
前記スイッチ素子のゲートを前記第１端子からの電圧によりプルアップするプルアップ回路と、
前記スイッチ素子のゲートと基準電位との間に設けられたキャパシタと、
を有する請求項１または２に記載の半導体装置。
［請求項４］
前記オン電位供給部は、
前記スイッチ素子のゲートを前記第１端子からの電圧によりプルアップするプルアップ回路と、
前記スイッチ素子のゲートと前記制御端子との間に設けられたキャパシタと、
を有する請求項１または２に記載の半導体装置。
［請求項５］
前記プルアップ回路は、前記第１端子および前記スイッチ素子のゲートの間に接続された整流素子を含む請求項３または４に記載の半導体装置。
［請求項６］
前記プルアップ回路は、前記第１端子および前記スイッチ素子のゲートの間において、前記整流素子よりも前記第１端子側に前記整流素子と直列に接続された抵抗を含む請求項５に記載の半導体装置。
［請求項７］
前記パワー半導体素子のゲートと基準電位の間に接続され、前記パワー半導体素子のゲートに充電された電荷を放電する放電回路を備える請求項１から６のいずれか一項に記載の半導体装置。
［請求項８］
前記パワー半導体素子は、基板の第１面側に設けられた、前記第１端子側のコレクタ端子、前記基板の第２面側に設けられたゲート端子、並びに、前記基板の第２面側に設けられた、前記第２端子側のエミッタ端子を有し、
前記基板の前記第２面側はｎ導電型であり、
前記スイッチ素子は、前記基板の前記第２面側に形成されたｎチャネル型のＭＯＳＦＥＴである、
請求項１から７のいずれか一項に記載の半導体装置。
［請求項９］
前記予め定められた遮断条件が満たされたか否かを検出する遮断条件検出部と、
前記遮断条件が検出されたことをラッチするラッチ部と、
を備え、
前記オフ電位供給部は、前記遮断条件が満たされたことを前記ラッチ部がラッチしたことに応じて前記スイッチ素子のゲート電位をオフ電位にする、
請求項１から８のいずれか一項に記載の半導体装置。
［請求項１０］
前記ラッチ部は、前記第１端子から電源供給を受けて、ラッチした値を保持する請求項９に記載の半導体装置。
［請求項１１］
前記ラッチ部は、前記制御端子および前記第１端子から電源供給を受けて、ラッチした値を保持する請求項１０に記載の半導体装置。
［請求項１２］
高電位側の第１端子および低電位側の第２端子の間に接続され、ゲート電位に応じてオンまたはオフに制御されるパワー半導体素子と、
予め定められた遮断条件が満たされたか否かを検出する遮断条件検出部と、
前記遮断条件が検出されたことをラッチするラッチ部と、
前記遮断条件が検出されたことを前記ラッチ部がラッチしたことに応じて、前記パワー半導体素子のゲート電位をオフ電位にするための遮断部と、
を備え、
前記ラッチ部は、前記第１端子から電源供給を受けて、ラッチした値を保持する、
半導体装置。
［請求項１３］
前記ラッチ部は、前記パワー半導体素子を制御する制御信号を入力する制御端子、および前記第１端子から電源供給を受ける請求項１２に記載の半導体装置。
［請求項１４］
前記ラッチ部は、前記制御端子から第１の整流素子を介して電源供給を受け、前記第１端子から第２の整流素子を介して電源供給を受ける請求項１３に記載の半導体装置。
［請求項１５］
前記パワー半導体素子を制御する制御信号を入力する制御端子と前記パワー半導体素子のゲートとの間に接続され、ゲート電位に応じてオンまたはオフに制御されるスイッチ素子と、
前記第１端子および前記スイッチ素子のゲートの間に接続され、前記スイッチ素子のゲートにオン電位を供給するオン電位供給部と、
を更に備え、
前記遮断部は、前基準電位および前記スイッチ素子のゲートの間に接続され、予め定められた遮断条件が満たされたことに応じて前記スイッチ素子のゲート電位をオフ電位にするためのオフ電位供給部を有する、
請求項１２から１４のいずれか一項に記載の半導体装置。
［請求項１６］
前記パワー半導体素子は、基板の第１面側に設けられた、前記第１端子側のコレクタ端子、前記基板の第２面側に設けられたゲート端子、並びに、前記基板の第２面側に設けられた、前記第２端子側のエミッタ端子を有し、
当該半導体装置は、前記基板の前記第１面側に設けられた、前記パワー半導体素子のコレクタ端子と共通のコレクタ端子と、前記基板の前記第２面側に設けられたゲート端子およびエミッタ端子とを含み、前記ゲート端子および前記エミッタ端子が電気的に接続された半導体素子を有し、
前記ラッチ部は、前記第１端子から前記半導体素子を介して電源供給を受ける請求項９から１５のいずれか一項に記載の半導体装置。
［請求項１７］
当該半導体装置は、外部からの制御信号に応じてイグニッションコイルに流れる電流を制御するイグナイタである請求項１から１６のいずれか一項に記載の半導体装置。
１０ 制御信号発生部、２０ 点火プラグ、３０ 点火コイル、３２ 一次コイル、３４ 二次コイル、４０ 電源、１００ 半導体装置、１０２ 制御端子、１０４ 第１端子、１０６ 第２端子、１１０ パワー半導体素子、１１２ ゲート端子、１１４ エミッタ端子、１１６ コレクタ端子、１２０ スイッチ素子、１２３ ソース電極、１２４ ドレイン電極、１３０ 遮断信号源、１４０ 放電回路、２００ 半導体装置、２１０ スイッチ素子、２２０ 抵抗、２３０ 電位切換部、２４０ 整流素子、３００ 半導体装置、３１０ スイッチ素子、３２０ オン電位供給部、３２２ 整流素子、３２４ 抵抗、３２６ キャパシタ、３２８ 抵抗、３３０ 整流素子、３４０ オフ電位供給部、４１０ リセット部、４１１ 抵抗、４１２ 抵抗、４１３ インバータ、４１４ インバータ、４１５ 抵抗、４１６ キャパシタ、４１７ インバータ、４２０ 遮断条件検出部、４２２ タイマ回路、４２４ 温度検知回路、４４０ ラッチ部、４４２ 第１ＮＯＲ回路、４４４ 第２ＮＯＲ回路、４４６ 第３ＮＯＲ回路、４４８ 第４ＮＯＲ回路、５１０ スイッチ素子、５２０ スイッチ素子、５３０ 整流素子、５５０ 定電流回路、６１０ 第１の整流素子、６２０ 第２の整流素子、７００ 基板、７１０ ｐ＋層領域、７２０ ｎ層領域、７２２ 第１ウェル領域、７２４ 第２ウェル領域、７２６ 第３ウェル領域、７２７ 第４ウェル領域、７２８ 第５ウェル領域、７３０ 第１絶縁膜、７４０ 第２絶縁膜、７５０ 半導体膜、７６０ ゲート電極、７６２ ゲート絶縁膜、７７０ 第３絶縁膜、７８０ エミッタ電極、７８４ 電極部、１０００ 点火装置、２０００ 点火装置、３０００ 点火装置

Claims (17)

  1. 高電位側の第１端子および低電位側の第２端子の間に接続され、ゲート電位に応じてオンまたはオフに制御されるパワー半導体素子と、
    前記パワー半導体素子を制御する制御信号を入力する制御端子と前記パワー半導体素子のゲートとの間に接続され、ゲート電位に応じてオンまたはオフに制御されるスイッチ素子と、
    前記第１端子および前記スイッチ素子のゲートの間に接続され、前記スイッチ素子のゲートにオン電位を供給するオン電位供給部と、
    基準電位および前記スイッチ素子のゲートの間に接続され、前記パワー半導体素子の遮断を指示する遮断信号が入力されたことに応じて前記スイッチ素子のゲート電位をオフ電位にするオフ電位供給部と、
    を備える半導体装置。
  2. 前記オン電位供給部は、前記スイッチ素子のゲートをプルアップし、
    前記オフ電位供給部は、前記パワー半導体素子の遮断を指示する遮断信号が入力されたことに応じて、前記スイッチ素子のゲートを基準電位へと接続する
    請求項１に記載の半導体装置。
  3. 前記オン電位供給部は、
    前記スイッチ素子のゲートを前記第１端子からの電圧によりプルアップするプルアップ回路と、
    前記スイッチ素子のゲートと基準電位との間に設けられたキャパシタと、
    を有する請求項１または２に記載の半導体装置。
  4. 前記オン電位供給部は、
    前記スイッチ素子のゲートを前記第１端子からの電圧によりプルアップするプルアップ回路と、
    前記スイッチ素子のゲートと前記制御端子との間に設けられたキャパシタと、
    を有する請求項１または２に記載の半導体装置。
  5. 前記プルアップ回路は、前記第１端子および前記スイッチ素子のゲートの間に接続された整流素子を含む請求項３または４に記載の半導体装置。
  6. 前記プルアップ回路は、前記第１端子および前記スイッチ素子のゲートの間において、前記整流素子よりも前記第１端子側に前記整流素子と直列に接続された抵抗を含む請求項５に記載の半導体装置。
  7. 前記パワー半導体素子のゲートと基準電位の間に接続され、前記パワー半導体素子のゲートに充電された電荷を放電する放電回路を備える請求項１から６のいずれか一項に記載の半導体装置。
  8. 前記パワー半導体素子は、基板の一方の面である第１面側に設けられた、前記第１端子側のコレクタ端子、前記基板の他方の面である第２面側に設けられたゲート端子、並びに、前記基板の前記第２面側に設けられた、前記第２端子側のエミッタ端子を有し、
    前記基板の前記第２面側はｎ導電型であり、
    前記スイッチ素子は、前記基板の前記第２面側に形成されたｎチャネル型のＭＯＳＦＥＴである
    請求項１から７のいずれか一項に記載の半導体装置。
  9. 前記パワー半導体素子および前記パワー半導体素子の周辺回路の少なくとも一方の異常が検出されたか否かを検出する遮断条件検出部と、
    前記異常が検出されたことをラッチするラッチ部と、
    を備え、
    前記オフ電位供給部は、前記異常が検出されたことを前記ラッチ部がラッチしたことに応じて前記スイッチ素子のゲート電位をオフ電位にする
    請求項１から８のいずれか一項に記載の半導体装置。
  10. 前記ラッチ部は、前記第１端子から電源供給を受けて、ラッチした値を保持する請求項９に記載の半導体装置。
  11. 前記ラッチ部は、前記制御端子および前記第１端子から電源供給を受けて、ラッチした値を保持する請求項１０に記載の半導体装置。
  12. 高電位側の第１端子および低電位側の第２端子の間に接続され、ゲート電位に応じてオンまたはオフに制御されるパワー半導体素子と、
    前記パワー半導体素子および前記パワー半導体素子の周辺回路の少なくとも一方の異常が検出されたか否かを検出する遮断条件検出部と、
    前記異常が検出されたことをラッチするラッチ部と、
    前記異常が検出されたことを前記ラッチ部がラッチしたことに応じて、前記パワー半導体素子のゲート電位をオフ電位にするための遮断部と、
    を備え、
    前記ラッチ部は、前記第１端子から電源供給を受けて、ラッチした値を保持する
    半導体装置。
  13. 前記ラッチ部は、前記パワー半導体素子を制御する制御信号を入力する制御端子、および前記第１端子から電源供給を受ける請求項１２に記載の半導体装置。
  14. 前記ラッチ部は、前記制御端子から第１の整流素子を介して電源供給を受け、前記第１端子から第２の整流素子を介して電源供給を受ける請求項１３に記載の半導体装置。
  15. 前記パワー半導体素子を制御する制御信号を入力する制御端子と前記パワー半導体素子のゲートとの間に接続され、ゲート電位に応じてオンまたはオフに制御されるスイッチ素子と、
    前記第１端子および前記スイッチ素子のゲートの間に接続され、前記スイッチ素子のゲートにオン電位を供給するオン電位供給部と、
    を更に備え、
    前記遮断部は、前基準電位および前記スイッチ素子のゲートの間に接続され、前記パワー半導体素子の遮断を指示する遮断信号が入力されたことに応じて前記スイッチ素子のゲート電位をオフ電位にするためのオフ電位供給部を有する、
    請求項１２から１４のいずれか一項に記載の半導体装置。
  16. 前記パワー半導体素子は、基板の一方の面である第１面側に設けられた、前記第１端子側のコレクタ端子、前記基板の他方の面である第２面側に設けられたゲート端子、並びに、前記基板の前記第２面側に設けられた、前記第２端子側のエミッタ端子を有し、
    当該半導体装置は、前記基板の前記第１面側に設けられた、前記パワー半導体素子のコレクタ端子と共通のコレクタ端子と、前記基板の前記第２面側に設けられたゲート端子およびエミッタ端子とを含み、前記ゲート端子および前記エミッタ端子が電気的に接続された半導体素子を有し、
    前記ラッチ部は、前記第１端子から前記半導体素子を介して電源供給を受ける請求項９から１５のいずれか一項に記載の半導体装置。
  17. 当該半導体装置は、イグナイタである請求項１から１６のいずれか一項に記載の半導体装置。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6903894B2 (ja) * 2016-11-09 2021-07-14 富士電機株式会社 半導体装置
US10389347B2 (en) * 2017-07-20 2019-08-20 Semiconductor Components Industries, Llc Signal based ignition with inductive flyback power
CN110360046B (zh) * 2018-03-26 2024-04-05 上海华依科技集团股份有限公司 发动机内置驱动点火线圈的冷试点火测试台架及其信号采集方法
JP2020113815A (ja) * 2019-01-08 2020-07-27 サンケン電気株式会社 半導体装置
JP7427871B2 (ja) * 2019-05-15 2024-02-06 富士電機株式会社 半導体装置
JP7347054B2 (ja) * 2019-09-17 2023-09-20 富士電機株式会社 状態出力回路および電力供給装置

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4275701A (en) * 1979-04-26 1981-06-30 Fairchild Camera & Instrument Corp. Ignition control system
DE3127788C2 (de) * 1980-07-15 1986-11-13 Tokyo Shibaura Denki K.K., Kawasaki, Kanagawa Zündeinrichtung für Brennkraftmaschinen
JPS5949425B2 (ja) * 1980-12-08 1984-12-03 株式会社デンソー 内燃機関用点火装置
US4931940A (en) * 1987-06-05 1990-06-05 Honda Giken Kogyo Kabushiki Kaisha Rotational position detector for controlling an internal combustion engine
JP3477852B2 (ja) * 1994-11-04 2003-12-10 株式会社デンソー Ｉｇｂｔ駆動回路および点火装置
JP3210561B2 (ja) * 1995-06-14 2001-09-17 株式会社小糸製作所 放電灯点灯回路
EP0898651B1 (en) * 1995-12-13 2003-03-19 Michael A. V. Ward Low inductance high energy inductive ignition system
JP3484123B2 (ja) * 2000-01-12 2004-01-06 株式会社日立製作所 内燃機関用点火装置
US7178513B2 (en) * 2002-04-19 2007-02-20 Ward Michael A V MCU based high energy ignition
JP2004036438A (ja) * 2002-07-02 2004-02-05 Hitachi Ltd 点火装置等の内燃機関用の電子装置
US7051724B2 (en) * 2002-12-13 2006-05-30 Hitachi, Ltd. Car-mounted igniter using IGBT
JP3968711B2 (ja) * 2003-04-11 2007-08-29 株式会社デンソー 内燃機関用点火装置およびそのイグナイタ
JP4223331B2 (ja) * 2003-06-13 2009-02-12 株式会社日立製作所 電力制御用半導体素子の保護装置及びそれを備えた電力変換装置
JP4287332B2 (ja) * 2004-07-27 2009-07-01 株式会社ルネサステクノロジ 積分回路、漸減回路、および半導体装置
JP4455972B2 (ja) * 2004-10-08 2010-04-21 三菱電機株式会社 半導体装置
JP4708773B2 (ja) * 2004-11-30 2011-06-22 株式会社オートネットワーク技術研究所 電力供給制御装置
JP4732191B2 (ja) * 2006-02-28 2011-07-27 矢崎総業株式会社 過熱保護機能付き半導体装置の制御回路
JP2008045514A (ja) * 2006-08-18 2008-02-28 Hitachi Ltd 内燃機関用点火装置
JP5201321B2 (ja) * 2007-12-04 2013-06-05 富士電機株式会社 イグナイタシステム
JP4924705B2 (ja) * 2009-04-15 2012-04-25 株式会社デンソー 内燃機関点火装置
US8387598B2 (en) * 2009-08-04 2013-03-05 Fairchild Semiconductor Corporation Ignition system open secondary detection
JP5423378B2 (ja) * 2009-12-15 2014-02-19 三菱電機株式会社 イグナイタ用電力半導体装置
JP5454412B2 (ja) 2010-08-09 2014-03-26 富士電機株式会社 電流制御機能を備えた半導体装置
JP5776216B2 (ja) * 2011-02-21 2015-09-09 富士電機株式会社 電流制御機能および自己遮断機能を備えた半導体装置
JP5951429B2 (ja) * 2012-02-01 2016-07-13 ルネサスエレクトロニクス株式会社 ウォッチドッグ回路、電源ｉｃ、及びウォッチドッグ監視システム
JP5929361B2 (ja) * 2012-03-16 2016-06-01 富士電機株式会社 半導体装置
DE112013004262B4 (de) * 2012-08-30 2023-03-30 Fuji Electric Co., Ltd. Zündstift und Verbrennungsmotor-Zündvorrichtung
JP5947676B2 (ja) * 2012-08-31 2016-07-06 矢崎総業株式会社 スイッチング方法及びその装置
WO2014073656A1 (ja) * 2012-11-08 2014-05-15 富士電機株式会社 半導体装置および半導体装置の製造方法

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