JPWO2007074837A1 - 電力供給制御装置 - Google Patents

Abstract

電力供給ラインＬに流れる負荷電流（センス電流Ｉｓ）が第１閾値電流Ｉａを超えて第１基準時間に達したときにパワーＭＯＳＦＥＴ１５等に第２強制遮断動作をさせる。一方、第１基準時間に達する前にオーバーカレントやヒューズカレントが発生していない正常状態が第２基準時間継続した場合には、ヒューズ時間カウンタ７１のカウント値を「ゼロ」クリアしてパワーＭＯＳＦＥＴ１５等の遮断動作をさせないようにした。

Description

本発明は、電力供給制御装置に関し、特に、半導体スイッチ素子に連なる外部回路（負荷、電線）の過電流保護技術に関する。

従来、電源と負荷とを接続する電力供給ラインに、例えばパワーＭＯＳＦＥＴなどの大電力用の半導体スイッチ素子を介設し、この半導体スイッチ素子をオンオフさせることにより負荷への電流供給を制御するようにした電力供給制御装置が提供されている。このような電力供給制御装置のなかには、自己保護機能が備えられたものがある。この自動保護機能は、過電流が流れると上記半導体スイッチ素子の制御端子の電位を制御して当該半導体スイッチ素子をオフにして通電を遮断することにより、上記半導体スイッチ素子を保護する機能である。具体的には、例えば、電流検出用の抵抗を上記半導体スイッチ素子の通電端子（例えばＭＯＳＦＥＴであればソースまたはドレイン）に直列に接続し、この抵抗での電圧降下を検出して、この電圧降下が所定レベル以上になると過電流と判定するようなものがある。
特開２００１−２１７６９６公報

（発明が解決しようとする課題）
ところが、上述の自己保護機能を有する電力供給制御装置を用いた場合であっても、その自己保護機能が働いて半導体スイッチ素子に通電と遮断とを間欠的に行う強制オンオフ動作が継続的に実行されると、その電力供給によって電力供給制御装置に連なる外部回路（例えば配線部材（配線等））が発熱し、焼損するおそれがあった。このために、従来は、当該外部回路の負荷抵抗等を考慮したヒューズ素子を別途、上記電力供給ラインに設けるようにしていた。

ところで、例えば配線部材は通常、複数本のより線を束ねて被覆で覆った構成をなしており、このより線全体に過電流が流れたときの発熱量を考慮してヒューズ素子のヒューズ容量が決められる。しかしながら、このようなヒューズ素子を利用した構成では、配線部材を保護できないことがある。即ち、例えば、配線部材の被覆の一部が損傷してそのより線の一部が被覆から露出すると、電力供給制御装置を搭載する車両の振動などによって一部のより線が周囲の導電部材（例えば車両ボディ）に断続的に短絡する、いわゆるチャタリングショートが起こることがある。このとき、そのチャタリングショートの短絡時間や周期により、ヒューズ素子にはそれを溶断するほどの量の過電流は流れないが、短絡した一部のより線に過電流が流れて局所的に発熱し、その周囲の被覆が発煙する事態が生じうる。これに対処するために、上記一部のより線に過電流が流れたときの電流量を基準にヒューズ素子のヒューズ容量を定める方法も考えられるが、これでは、例えば負荷への電源投入時の大電流である突入電流によってヒューズ素子が溶断してしまうことになり、望ましい方法ではない。

なお、半導体スイッチ素子として、過熱保護機能付きＦＥＴが使用されることがある。この過熱保護機能付きＦＥＴは、当該ＦＥＴの温度を検出する温度センサを備え、例えば外部回路の短絡等によってドレイン−ソース間に過電流が流れて温度が上昇し所定の温度に達したときにＦＥＴに遮断動作をさせるものであるが、このような過熱保護機能付きＦＥＴを利用した構成であっても、配線部材のより線全体に流れる過電流を前提として上記所定の温度が設定されており、前述したヒューズ素子を利用した構成と同様に、配線部材を保護できないことがあるという問題があった。

本発明は上記のような事情に基づいて完成されたものであって、その目的は、チャタリングショートなど、断続的に過電流が流れる場合であっても外部回路を保護することである。
（課題を解決するための手段）
本発明に係る電力供給制御装置は、電源から負荷への電力供給を制御する電力供給制御装置であって、前記電源から前記負荷への電力供給ラインに配される半導体スイッチ素子と、この半導体スイッチ素子に流れる負荷電流を検出する電流検出素子と、前記電流検出素子からの検出信号に基づき前記半導体スイッチ素子に流れる負荷電流が第１閾値を超えているか否かを判断し、前記負荷電流が前記第１閾値を超えている場合に第１異常電流信号を出力する第１異常電流検出回路と、前記第１異常電流検出回路から前記第１異常電流信号が出力されたことを条件に異常時間の積算を開始し、当該異常時間が第１基準時間に達したときに前記半導体スイッチ素子に第１遮断動作をさせる異常時間積算回路と、前記異常時間積算回路の積算開始後に、前記負荷電流が継続的に前記第１閾値を下回っている正常時間が第２基準時間に達したときにクリア信号を出力する正常時間積算回路と、前記クリア信号の出力に基づき前記異常時間積算回路の前記異常時間をクリアする異常時間クリア回路と、を備える。

本発明によれば、電力供給ラインに流れる負荷電流が第１閾値を超えたとき（第１電流異常）に異常時間の積算を開始し、その異常時間が第１基準時間に達したときに半導体スイッチ素子に遮断動作をさせる。一方、第１基準時間に達する前に前記負荷電流が前記第１閾値より小さい正常レベル以下になっている正常状態が第２基準時間継続した場合には、それまで積算された異常時間積算回路の異常時間をクリア（現在の積算時間を、初期時間（全部クリア）または現在の積算時間よりも初期時間に近い時間（一部クリア）に変更）して半導体スイッチ素子の遮断動作をさせないようにした。従って、連続的な異常電流によるショートだけでなく、断続的な異常電流で且つその異常電流の発生間隔が第２基準時間より短いチャタリングショートも検出して外部回路等の保護を図ることができる。
上記発明は、所定時間を繰り返しカウントし、当該所定時間をカウントアップする毎にカウントアップ信号を出力するフリーランニングカウンタ回路を備え、前記異常時間積算回路は、前記第１異常電流検出回路から前記第１異常電流信号が出力されたことを条件に、前記フリーランニングカウンタ回路から前記カウントアップ信号が出力される毎にカウントを進め、そのカウント値が基準異常カウント値に達したときに前記半導体スイッチ素子に前記第１遮断動作をさせるヒューズカウンタ回路を備えて構成され、前記正常時間積算回路は、前記フリーランニングカウンタ回路から前記カウントアップ信号が出力される毎にカウントを進め、そのカウント値が基準クリアカウント値に達したときに前記クリア信号を出力するクリアカウンタ回路と、前記第１異常電流検出回路からの前記第１異常電流信号の出力に基づき前記クリアカウンタ回路のカウント値をリセットする正常時間リセット回路とを備え構成が望ましい。

本発明によれば、異常時間積算回路による異常時間のカウントと、正常時間積算回路による正常時間のカウントとが、いずれも共通のフリーランニングカウンタ回路のカウントに基づいて積算される。従って、異常時間積算回路の積算動作と正常時間積算回路の積算動作とを全く独立に行う構成に比べて回路構成の簡略化を図ることができる。

更に、前記異常時間積算回路による前記半導体スイッチ素子の遮断状態を保持するラッチ回路を備える構成が望ましい。これにより、異常時間積算回路の異常時間が第１基準時間に達したことによる半導体スイッチ素子の遮断状態を保持することができる。すなわち、例えば正常状態で半導体スイッチ素子を通電状態にするための外部入力がオフされたり、電源がオフされたりしない限り半導体スイッチ素子を通電状態に復帰できない自己復帰不能状態にすることができる。

本発明の実施形態１に係る電力供給制御装置の全体構成を示すブロック図 過電流検知回路を主として示す回路図 発煙特性について説明する説明図 出力制御回路の構成を示す回路図 チャージポンプ・ゲートドライバ回路の構成を示した概要図 充電時のゲート電圧と時間との関係を示すグラフ 放電時のゲート電圧と時間との関係を示すグラフ 出力制御回路の動作を説明するためのタイミングチャート 実施形態２の出力制御回路の構成を示す回路図 出力制御回路の動作を説明するためのタイミングチャート 実施形態３の電力供給制御装置を模式的に示したブロック図 電力供給制御装置と操作スイッチとを示した模式図（その１） 電力供給制御装置と操作スイッチとを示した模式図（その２） 実施形態４の電力供給制御装置を模式的に示したブロック図 半導体装置の外部構成を模式的に示した図 本発明の第１実施形態に係る電力供給制御装置の全体構成を示すブロック図 内部グランド生成部の回路図 ソース電位制御部、閾値電圧生成部及び電流異常検出部の回路図 第１異常用閾値電流と第２異常用閾値電流との設定レベルを説明するためのグラフ コントロールロジック部の回路図 ヒューズカウンタ及びＦＲカウンタのカウンタ値と閾値指令信号との対応関係を示した表 電力供給制御装置の動作を説明するための各信号のタイムチャート（正常時） 電力供給制御装置の動作を説明するための各信号のタイムチャート（オーバーカレント時） 電力供給制御装置の動作を説明するための各信号のタイムチャート（ヒューズカレント時）

符号の説明

１０，２１０…電力供給制御装置
１１，２１７…半導体装置
１３…過電流検知回路（第１，第２の異常電流検出回路）
１５，２１４…パワーＭＯＳＦＥＴ（半導体スイッチ素子、パワーＦＥＴ）
１６，２１８…センスＭＯＳＦＥＴ（センスＦＥＴ）
４１…チャージポンプ・ゲートドライバ回路（充電速度変更回路、放電速度変更回路）
５０，２１１…負荷
６１，２１２…電源
７０…遮断時間カウンタ（遮断時間積算回路）
７１…ヒューズ時間カウンタ（異常時間積算回路）
７２…クリアカウンタ（正常時間積算回路）
８１…ＡＮＤ回路（異常時間クリア回路）
１０１…ラッチ回路
１１０…半導体チップ
１１７…切り替え用パッド（ボンディングパッド）
１１９…ワイヤボンディング
２２８…ゲート駆動部（充電速度変更回路、放電速度変更回路）
２５８，２５９…比較回路（第１，第２異常電流検出回路）
２７１…ＦＲカウンタ（フリーランニングカウンタ回路）
２７２…クリアカウンタ（クリアカウンタ回路）
２７３…ヒューズカウンタ（ヒューズカウンタ回路）
２７６…ＯＣメモリ（遮断回路）
２８６…ＦＣＣリセット生成回路（異常時間クリア回路）
２９２…ＣＬＣリセット生成回路（正常時間リセット回路）
ＣＬＲ…クリア信号
ＦＣ…異常信号，ヒューズカレント信号（第１異常電流信号）
ＯＣ…異常信号，オーバーカレント信号（第２異常電流信号）
ＯvF7…カウント指令信号（カウントアップ信号）
Ｉａ…第１閾値電流（第１閾値）
Ｉｂ…第２閾値電流（第２閾値）
Ｉｐ…電流（負荷電流）
ＩＬ…負荷電流
ＩＬoc…第１異常用閾値電流（第２閾値）
ＩＬfc…第２異常用閾値電流（第１閾値）
Ｉｓ…センス電流
Ｌ，２１３…ライン（電力供給ライン）
Ｐ１…入力端子（外部入力端子）
Ｓ１，Ｏｎ…制御信号
Ｓ５…クリア信号

＜実施形態１＞
本発明の実施形態１を図１〜図７を参照しつつ説明する。

（１）全体構成
図１は、本実施形態に係る電力供給制御装置１０の全体構成を示すブロック図である。同図に示すように、本実施形態の電力供給制御装置１０は、定電圧信号、或いは、ＰＷＭ（Pulse Width Modulation。パルス幅変調）制御信号などの制御信号Ｓ１を直接又は間接的にパワーＭＯＳＦＥＴ１５（「半導体スイッチ素子、パワーＦＥＴ」の一例）の制御入力端子（ゲート端子Ｇ）に与えることで、このパワーＭＯＳＦＥＴ１５の出力側に連なる車両用電源６１（以下、「電源６１」という）から負荷５０への電力供給を制御するように構成されている。なお、本実施形態では、電力供給制御装置１０は図示しない車両に搭載され、負荷５０として例えば車両用のランプ、クーリングファン用モータやデフォッガー用ヒータなどの駆動制御をするために使用される。この電力供給制御装置１０は、入力端子Ｐ１において、操作スイッチ５２が接続される構成をなし、操作スイッチ５２がＯＮとなることで動作するようになっている。また、以下では、「負荷」は電力供給制御装置１０の制御対象装置であって、電力供給制御装置１０とその制御対象装置との間に連なる電線５１を含まない意味とし、「外部回路」を負荷５０と電線５１とを含めた意味として説明する。

図１に示すように、制御信号Ｓ１は入力端子Ｐ１に接続された入力インターフェース４５に入力されるようになっており、この制御信号Ｓ１（ローレベル）の入力に応じてＦＥＴ４７がオン状態となり、出力制御回路４０が通電される構成をなしている。出力制御回路４０はチャージポンプ・ゲートドライバ回路４１を備える（図２，４参照）とともに、過電流検知回路１３が接続されている。また、パワーＭＯＳＦＥＴ１５のドレイン端子Ｄ及びゲート端子Ｇの間にはダイナミッククランプ４４が接続されている。

出力制御回路４０内に備えられるチャージポンプ・ゲートドライバ回路４１は、パワーＭＯＳＦＥＴ１５のゲート端子Ｇに接続されるとともに、過電流検知回路１３内の後述するセンスＭＯＳＦＥＴ１６のゲート端子Ｇ（図２参照））に接続されている。また、チャージポンプ・ゲートドライバ回路４１は、パワーＭＯＳＦＥＴ１５のソース端子Ｓにも接続されている。なお、図１において図示は省略しているが、半導体装置１１（半導体ディバイス）の外部端子Ｐ４には外部抵抗６４が接続され、後述するセンスＭＯＳＦＥＴ１６からのセンス電流Ｉｓ（「検出信号」の一例）はこの外部抵抗６４を通してグランドに流れ込む。

また、図１に示すように、電力供給制御装置１０は、パワーＭＯＳＦＥＴ１５、過電流検知回路１３、出力制御回路４０など、同図において点線で囲まれた回路構成がワンチップ化された形態、或いは、複数のチップで構成されてワンパッケージ内に収容された形態にて半導体装置１１が構成されている。

（２）過電流検知回路
図２は、パワーＭＯＳＦＥＴ１５に流れる電流の異常検出を行う過電流検知回路１３（「第１、第２の異常電流検出回路」の一例）を主として示す回路図である。同図において、一点鎖線で囲まれた構成が過電流検知回路１３である。この過電流検知回路１３は、パワーＭＯＳＦＥＴ１５の電流量に応じたセンス電流Ｉｓが流れるセンスＭＯＳＦＥＴ１６（「センスＦＥＴ、電流検出素子」の一例）を有している。

具体的には、半導体装置１１は、ドレイン端子Ｄがそれぞれ共通接続されて電源端子Ｐ２に接続される複数のＭＯＳＦＥＴが配列され、ほとんどのＭＯＳＦＥＴ群は、ソース端子Ｓ同士が出力端子Ｐ３に共通接続されてパワーＭＯＳＦＥＴ１５を構成し、残りのＭＯＳＦＥＴ群は、そのソース端子Ｓ同士がＦＥＴ２０に接続されてセンスＭＯＳＦＥＴ１６を構成している。なお、パワーＭＯＳＦＥＴ１５を構成するＭＯＳＦＥＴ群の数と、センスＭＯＳＦＥＴ１６を構成するＭＯＳＦＥＴ群の数との比が概ねセンス比である。

また、パワーＭＯＳＦＥＴ１５のソース端子Ｓ及びセンスＭＯＳＦＥＴ１６のソース端子Ｓは、オペアンプ１８の各入力端子にそれぞれ接続されており、このオペアンプ１８の出力側には、ＦＥＴ２０のゲート端子が接続されている。

このように、パワーＭＯＳＦＥＴ１５及びセンスＭＯＳＦＥＴ１６のドレイン端子Ｄ同士、ソース端子Ｓ同士を互いに同電位することで、パワーＭＯＳＦＥＴ１５に流れる負荷電流Ｉｐに対して安定した一定比率（上記センス比）のセンス電流ＩｓをセンスＭＯＳＦＥＴ１６に流すことができる。これらのパワーＭＯＳＦＥＴ１５及びセンスＭＯＳＦＥＴ１６は、操作スイッチ５２がＯＮとなって入力端子Ｐ１から制御信号Ｓ１（ローレベル）が入力されることを前提条件としてＯＮする（遮断状態から通電状態になる）ように構成されている。なお、電源６１と負荷５０とに連なるラインＬが「電力供給ライン」の一例である。

センスＭＯＳＦＥＴ１６からのセンス電流Ｉｓは、ＦＥＴ２４及びＦＥＴ２６からなるカレントミラー回路によってセンス電流Ｉｓと同レベルのミラー電流Ｉｓ’がＦＥＴ２６及びＦＥＴ２８の接続ラインに流れる。そして、更にＦＥＴ２８及びＦＥＴ３０からなるカレントミラー回路によってセンス電流Ｉｓと同レベルのミラー電流Ｉｓ”がＦＥＴ３０及び外部端子Ｐ４に流れるようになっている。

また、ＦＥＴ３０と外部端子Ｐ４との接続ラインにはコンパレータ３２の一方の入力端子が接続されている。また、電源６１に連なる電源ラインとグランドとの間には、例えば３つの抵抗３４，３５，３６が直列接続されており、抵抗３５と抵抗３６との接続点にコンパレータ３２の他方の入力端子が接続されている。また、ＦＥＴ３０と外部端子Ｐ４との接続ラインにはコンパレータ３７の一方の入力端子が接続されている。また、抵抗３４と抵抗３５との接続点にコンパレータ３７の他方の入力端子が接続されている。

そして、コンパレータ３２は、外部抵抗６４が接続される外部端子Ｐ４の電圧Ｖｏが、抵抗３５と抵抗３６との接続点での第１閾値電圧Ｖｒ１を上回ったときにオン動作してハイレベルの異常信号ＦＣ（「第１異常電流信号」の一例）を出力する。一方、コンパレータ３７は、外部抵抗６４が接続される外部端子Ｐ４の電圧Ｖｏが、抵抗３４と抵抗３５との接続点での第２閾値電圧Ｖｒ２（＞第１閾値電圧Ｖｒ１）を上回ったときにオン動作してハイレベルの異常信号ＯＣ（「第２異常電流信号」の一例）を出力する。なお、以下では、外部端子Ｐ４の電圧Ｖｏが第１閾値電圧Ｖｒ１に達したときにパワーＭＯＳＦＥＴ１５に流れる電流異常時の負荷電流Ｉｐを「第１閾値電流Ｉａ」とし、外部端子Ｐ４の電圧Ｖｏが第２閾値電圧Ｖｒ２に達したときにパワーＭＯＳＦＥＴ１５に流れる電流異常時の負荷電流Ｉｐを「第２閾値電流Ｉｂ」とする。

ここで、図３は、本実施形態の電力供給制御装置１０に接続され得る外部回路、例えば電線５１（例えば電線被覆材）の発煙特性について、電流レベルと通電時間（溶断時間）との関係を示したグラフである。つまり、任意の一定電流（ワンショット電流）を電線５１に流したときに、当該電線５１の被覆材の焼損が発生するまでの時間を示している。なお、同グラフは、電力供給制御装置１０に接続される電線５１の発煙特性を示している。また、電力供給制御装置１０に接続される外部回路（電線等の配線部材、負荷）によって発煙特性は異なり、これに対応して上記異常信号ＦＣ，ＯＣを出力するセンス電流Ｉｓレベルも異なってくるが、この調整は、前述した外付け抵抗６４の抵抗値を変更することにより容易に行うことができる。

同グラフ中、ＩLmaxは負荷５０の定格電流（設計時に保証される機器の使用限度）であり、Ｉｏは電線５１における発熱と放熱のバランスがとれた熱平衡状態で流すことが可能な平衡時限界電流である。この平衡時限界電流Ｉｏよりも高いレベルの電流を流す場合には、過度熱抵抗領域となり、電流レベルと焼損までの時間とが略反比例関係となる。そして、上記コンパレータ３２は、パワーＭＯＳＦＥＴ１５に流れる負荷電流Ｉｐが負荷５０の定格電流ＩLmaxよりもやや高い第１閾値電流Ｉａに達した第１電流異常（以下、「ヒューズカレント」という）を検出して異常信号ＦＣ（ハイレベル）を出力する。このレベルである場合には、後述するように、パワーＭＯＳＦＥＴ１５を即時的に遮断しなくても、そのヒューズカレント状態がある程度継続したときに遮断すればよい。

これに対して、上記コンパレータ３７は、パワーＭＯＳＦＥＴ１５に流れる負荷電流Ｉｐが第１閾値電流Ｉａよりも高い第２閾値電流Ｉｂに達した第２電流異常（以下、「オーバーカレント」という）を検出して異常信号ＯＣ（ハイレベル）を出力する。このように負荷電流Ｉｐが第２閾値電流Ｉｂを超える高いレベルである場合には、後述するようにパワーＭＯＳＦＥＴ１５を即時的に遮断する必要がある。

（３）出力制御回路
図４は、出力制御回路４０の構成を示す回路図である。同図に示すように、出力制御回路４０は、主として、チャージポンプ・ゲートドライバ回路４１と、遮断時間カウンタ７０と、ヒューズ時間カウンタ７１と、クリアカウンタ７２とを備えて構成されている。また、出力制御回路４０は、制御信号Ｓ１が入力される前述の入力端子Ｐ１と、異常信号ＯＣが入力される入力Ｐ５と、異常信号ＦＣが入力される入力Ｐ６と、クロック信号ＣＬＫが入力される入力Ｐ７と、リセット信号ＲＳＴが入力される入力Ｐ８を備えている。

ａ．チャージポンプ・ゲートドライバ回路
図５は、チャージポンプ・ゲートドライバ回路４１の構成を示した概要図である。チャージポンプ・ゲートドライバ回路４１は、電源端子Ｐ２とパワーＭＯＳＦＥＴ１５及びセンスＭＯＳＦＥＴ１６（同図では省略）のゲートとの間に接続されたチャージポンプ１３０と、パワーＭＯＳＦＥＴ１５及びセンスＭＯＳＦＥＴ１６のゲートとソースの間に接続された通常放電用ＦＥＴ１３１とを備える。更に、チャージポンプ・ゲートドライバ回路４１は、電源端子Ｐ２とパワーＭＯＳＦＥＴ１５及びセンスＭＯＳＦＥＴ１６のゲートとの間に接続された異常時急速充電用ＦＥＴ１３２及びダイオード１３３と、パワーＭＯＳＦＥＴ１５及びセンスＭＯＳＦＥＴ１６のゲートとソースとの間に接続された異常時急速放電用ＦＥＴ１３４とを備える。

そして、正常状態時（ヒューズカレントもオーバーカレントも発生していない状態）には、ローレベルの制御信号Ｓ１を受けることで、チャージポンプ１３０のみを駆動させて電源電圧Ｖccよりも高いレベルに昇圧した電圧をパワーＭＯＳＦＥＴ１５及びセンスＭＯＳＦＥＴ１６の各ゲート−ソース間に与えてオンして通電動作にさせる通常充電動作を行う（図６Ａ参照）。一方、ハイレベルの制御信号Ｓ１を受けることで、チャージポンプ１３０の昇圧動作をオフするとともに、通常放電用ＦＥＴ１３１のみをオンしてパワーＭＯＳＦＥＴ１５及びセンスＭＯＳＦＥＴ１６の各ゲート−ソース間の電荷を放電し、遮断動作させる通常放電動作を行う（図６Ｂ参照）。

また、チャージポンプ・ゲートドライバ回路４１は、後述するＯＲ回路７４の出力端子にも接続されており、そこから強制遮断信号Ｓ２（ハイレベル）を受けることでも、昇圧動作をオフするとともにパワーＭＯＳＦＥＴ１５及びセンスＭＯＳＦＥＴ１６の各ゲート−ソース間の電荷（ゲート電荷）を放電し、強制的な遮断動作させるように動作する（以下、この強制遮断信号Ｓ２に基づく遮断動作を「強制遮断動作」という）。

ここで、チャージポンプ・ゲートドライバ回路４１は、強制遮断信号Ｓ２に基づく強制遮断動作時は、制御信号Ｓ１（ハイレベル）に基づく通常遮断動作時よりも速い放電速度でゲート電荷を放電させて、強制遮断動作を通常遮断動作よりも迅速に行うようにしている。従って、チャージポンプ・ゲートドライバ回路４１は、本発明の「放電速度変更回路」としても機能する。具体的には、チャージポンプ・ゲートドライバ回路４１は、強制遮断信号Ｓ２（ハイレベル）を受けることで、通常放電用ＦＥＴ１３１とともに異常時急速放電用ＦＥＴ１３４をオンして、パワーＭＯＳＦＥＴ１５及びセンスＭＯＳＦＥＴ１６の各ゲート−ソース間の電荷を急速に放電し、遮断動作させる急速放電動作を行う（図６Ｂ参照）。

更に、チャージポンプ・ゲートドライバ回路４１は、入力Ｐ６から異常信号ＦＣ（ハイレベル）を受けるようになっており、この異常信号ＦＣ（ハイレベル）を受けたときには、昇圧速度、換言すれば、パワーＭＯＳＦＥＴ１５及びセンスＭＯＳＦＥＴ１６の各ゲート−ソース間の電荷（ゲート電荷）の充電速度を正常状態時よりも速くして、即ち負荷電流Ｉｐ及びセンス電流Ｉｓの上昇を急峻にして（図７のセンス電流Ｉｓのグラフ参照）、より早期にオーバーカレントを過電流検知回路１３にて検出できるようにしている。従って、チャージポンプ・ゲートドライバ回路４１は、本発明の「充電速度変更回路」としても機能する。具体的には、チャージポンプ・ゲートドライバ回路４１は、異常信号ＦＣ（ハイレベル）を受けたときには、チャージポンプ１３０とともに異常時急速充電用ＦＥＴ１３２をオンして、電源電圧Ｖccまでの昇圧速度を速くする急速充電動作を行う（図６Ａ参照）。

ｂ．遮断時間カウンタ
遮断時間カウンタ７０（本発明の「遮断時間積算回路」の一例）は、上記クロック信号ＣＬＫのクロックに同期して初期値ｎから０までカウントダウンするものである。具体的には、遮断時間カウンタ７０は、そのセット端子に入力Ｐ５が接続され異常信号ＯＣ（ハイレベル）を入力可能とされ、そのリセット端子に入力Ｐ８からのリセット信号ＲＳＴ（ハイレベル）をレベル反転した信号が入力されるように接続されている。

また、遮断時間カウンタ７０の各カウント値に対応するｎ個の出力端子は、ＯＲ回路７３の入力端子にそれぞれ接続され、このＯＲ回路７３からの出力信号がＯＲ回路７４の一方の入力端子に与えられる。また、遮断時間カウンタ７０のクロック入力端子には、ＡＮＤ回路７５の出力信号が接続され、このＡＮＤ回路７５は、入力Ｐ７からのクロック信号ＣＬＫと、上記ＯＲ回路７３の出力信号Ｓ３とが入力されるようになっている。

このような構成により、遮断時間カウンタ７０は、セット端子に異常信号ＯＣが入力されると、ｎ個のカウンタをすべて「１」にセットしてｎ個の出力端子レベルをすべてハイレベルした初期状態から、クロック信号ＣＬＫのクロックに同期したタイミングでカウントダウン動作を開始する。

そして、遮断時間カウンタ７０が「０」までカウントダウンする前は、ＯＲ回路７３の出力端子Ｓ３レベルはハイレベルであるから、クロック信号ＣＬＫはＡＮＤ回路７５にて有効化されて遮断時間カウンタ７０のクロック端子に入力される。このとき、このハイレベルの出力信号Ｓ３がＯＲ回路７４を介して上記強制遮断信号Ｓ２としてチャージポンプ・ゲートドライバ回路４１に与えられる。これに対して、遮断時間カウンタ７０が「０」までカウントダウンしてｎ個すべての出力端子がローレベルに反転したときは、ＯＲ回路７３の出力端子Ｓ３レベルはローレベルになるから、クロック信号ＣＬＫはＡＮＤ回路７５にて無効化されて遮断時間カウンタ７０のカウントダウン動作が停止する。また、このとき、このローレベルの出力信号Ｓ３がＯＲ回路７４に与えられる。

要するに、遮断時間カウンタ７０は、図７（遮断カウンタ及びＭＯＳ禁止［２］のタイミングチャート参照）に示すように、オーバーカレント状態となって過電流検知回路１３から異常信号ＯＣが出力される毎に、パワーＭＯＳＦＥＴ１５に即時的に上記強制遮断動作をさせて、ｎカウント分カウントダウンした後に、その強制遮断動作を解除する役割を果たす（以下、このときの強制遮断動作（「第２遮断」の一例）を「第２強制遮断動作」という）。ここで、遮断時間カウンタ７０のカウントダウン動作中の時間が本発明の「遮断時間」であり、ｎカウント分カウントダウンするまでの時間が本発明の「第３基準時間」の一例であり、この第３基準時間が図３において発煙特性曲線に対して第２閾値電流Ｉｂに対応する時間ｔ２よりも短い時間に設定されている。

ｃ．クリアカウンタ
クリアカウンタ７２（「正常時間積算回路、クリアカウンタ回路」の一例）は、上記クロック信号ＣＬＫのクロックに同期して初期値０からｑ（ｑ＞ｎ）までカウントアップ動作するものである。具体的には、クリアカウンタ７２は、そのリセット端子がＡＮＤ回路７６の出力端子に接続され、このＡＮＤ回路７６からの出力信号をレベル反転した信号を受けるようになっている。ここで、クリアカウンタ７２のカウントアップ動作中の時間が本発明の「正常時間」であり、ｑカウント分カウントアップするまでの時間が「第２基準時間」の一例であり、この第２基準時間は、例えばヒューズカレントやオーバーカレント状態が解消され負荷等の過熱状態が解消するまでの時間に基づいて定められている。

ＡＮＤ回路７６は、入力Ｐ８を介してリセット信号ＲＳＴが入力されるとともに、ＮＯＲ回路７７からの出力信号が入力される。このＮＯＲ回路７７は、入力Ｐ６を介して異常信号ＦＣが入力されるとともに、上記ＯＲ回路７３の出力信号Ｓ３が入力される。

このような構成により、クリアカウンタ７２は、図７のクリアカウンタのタイミングチャートに示すように、ヒューズカレント状態となって過電流検知回路１３から異常信号ＦＣが出力されているとき、または、オーバーカレント状態となって遮断時間カウンタ７０がカウントダウン動作をしている最中は、カウント値が初期値「０」にリセットされる。

また、クリアカウンタ７２は、クロック端子にＡＮＤ回路７８の出力端子が接続されている。このＡＮＤ回路７８は、入力Ｐ７を介してクロック信号ＣＬＫを受けるとともに、後述するＡＮＤ回路７９からの出力信号Ｓ４を反転回路８０にてレベル反転した信号を受けるようになっている。このような構成により、クリアカウンタ７２は、ヒューズ時間カウンタ７１がオーバーフローする前までは、クロック信号ＣＬＫがＡＮＤ回路７８にて有効化されてこのクロック信号ＣＬＫのクロックに同期してカウントアップ動作をする一方で、ヒューズ時間カウンタ７１がオーバーフローすると、クロック信号ＣＬＫがＡＮＤ回路７８にて無効化されてカウントアップ動作を停止する。

更に、クリアカウンタ７２は、反転Ｑ端子にＡＮＤ回路８１（「異常時間クリア回路」の一例）の一方の入力端子が接続されており、このＡＮＤ回路８１の他方の入力端子には入力Ｐ８が接続されリセット信号ＲＳＴ（ハイレベル）を受けるようになっている。

ｄ．ヒューズ時間カウンタ
ヒューズ時間カウンタ７１（「異常時間積算回路」の一例）は、上記クロック信号ＣＬＫのクロックに同期して初期値０からｍ（ｍ＞ｎ）までカウントアップするものである。具体的には、ヒューズ時間カウンタ７１は、そのリセット端子に、上記したＡＮＤ回路８１の出力信号をレベル反転した信号を受けるようになっている。これにより、ヒューズ時間カウンタ７１は、クリアカウンタ７２がカウント「ｑ」までカウントアップしてオーバーフローしたときに、自己のカウンタがクリア（カウント値が初期値「０」にリセット）されるようになっている。ここで、ヒューズ時間カウンタ７１のカウントアップ動作中の時間（ヒューズ時間）が本発明の「異常時間」の一例であり、ｍカウント分カウントアップするまでの時間が「第１基準時間」の一例である。なお、本実施形態では、第１閾値電流Ｉａを負荷５０の定格電流ＩLmaxよりもやや高いレベルとしている。そして、第１基準時間は、この第１閾値電流Ｉａが第２基準時間よりも短い時間間隔で断続的に検出された場合に電線５１が発煙するまでの時間よりも短い時間に設定されている。このため、電線５１の一部のより線が短絡してその一部のより線のみに異常電流が上記第２基準時間よりも短い時間間隔で流れるチャタリングショートを、電線５１が発煙に至る前に検出し、パワーＭＯＳＦＥＴ１５を強制遮断させることができるのである。

また、ヒューズ時間カウンタ７１の各カウント値に対応するｍ個の出力端子は、ＡＮＤ回路７９の入力端子に接続され、このＡＮＤ回路７９からの出力信号Ｓ４がＯＲ回路７４に与えられる。更に、ヒューズ時間カウンタ７１のクロック端子には、ＡＮＤ回路８２の出力端子が接続され、このＡＮＤ回路８２は、クロック信号ＣＬＫと、ＡＮＤ回路７９の出力信号Ｓ４を反転した信号と、ＯＲ回路８３の出力信号とを受けるようになっている。このＯＲ回路８３は、異常信号ＦＣとＯＲ回路７３の出力信号Ｓ３とを受けるようになっている。

このような構成により、ヒューズ時間カウンタ７１は、図７の積算カウンタのタイミングチャートに示すように、過電流検知回路１３から異常信号ＦＣが出力されているとき、又は、遮断時間カウンタ７０がカウントダウン動作中は、クロック信号ＣＬＫのクロックに同期して自己のカウントアップ動作を行う一方で、異常信号ＦＣの出力がなく、かつ、遮断時間カウンタ７０がカウントダウン動作していないときには、クロック信号ＣＬＫを受けなくなりカウントアップ動作を停止する。そして、ヒューズ時間カウンタ７１は、一旦カウント「ｍ」までカウントアップしてオーバーフローしたときには、クロック信号ＣＬＫを受けなくなり、そのままＡＮＤ回路７９からハイレベルの出力信号Ｓ４をＯＲ回路７４に与えた状態を維持する。このとき、ＯＲ回路７４から上記強制遮断信号Ｓ２がチャージポンプ・ゲートドライバ回路４１に与えられた状態となっている。

要するに、ヒューズ時間カウンタ７１は、一旦、異常信号ＦＣを受けると、その異常信号ＦＣを受けている間、または、遮断時間カウンタ７０がカウントダウン動作しているときにカウントアップ動作をし、クリアカウンタ７２からのクリア信号Ｓ５（ＡＮＤ回路８１からのローレベルの出力信号）によるリセット信号を受けずに、「ｍ」カウントまでカウントアップしてオーバーフローしたときに、パワーＭＯＳＦＥＴ１５に強制遮断動作をさせる（図７のＭＯＳ禁止［１］のタイミングチャート参照 以下、このときの強制遮断動作（「第１遮断」の一例）を「第１強制遮断動作」という）。これにより、ヒューズカレント、オーバーカレント状態は解消されるが、クリアカウンタ７２はクロック信号ＣＬＫを受けなくなっておりオーバーフローしないから、ヒューズ時間カウンタ７１はリセットされず、上記第１強制遮断動作を保持する。従って、クリアカウンタ７２、ＡＮＤ回路７８等は本発明の「ラッチ回路」としても機能する。

２．電力供給制御装置の動作及び効果
電力供給制御装置１０の電流異常時における動作及びその効果について、図７に示すタイミングチャートを参照しつつ説明する。

まず、入力端子Ｐ１に制御信号Ｓ１が入力されると、チャージポンプ・ゲートドライバ回路４１によってパワーＭＯＳＦＥＴ１５及びセンスＭＯＳＦＥＴ１６がオンして通電状態となり、負荷５０への電力供給が開始される。ここで、図７に示すように、センス電流Ｉｓが第１閾値電流Ｉａを超えてヒューズカレント状態になる（図７で（Ａ）時点）と、過電流検知回路１３から異常信号ＦＣ（ハイレベル）が出力され、ヒューズ時間カウンタ７１がカウンタ値「０」からカウントアップ動作を開始する。また、このとき、クリアカウンタ７２は異常信号ＦＣに基づきカウンタ値が「ゼロ」クリアされる。

次に、センス電流Ｉｓが更に上昇して、第２閾値電流Ｉｂを超えてオーバーカレント状態になる（図７で（Ｂ）時点）と、過電流検知回路１３から異常信号ＯＣ（ハイレベル）が出力され、遮断時間カウンタ７０が初期値「ｎ」からカウントダウン動作を開始するとともに、強制遮断信号Ｓ２がチャージポンプ・ゲートドライバ回路４１に与えられてパワーＭＯＳＦＥＴ１５等に第２強制遮断動作をさせる（図７のＭＯＳ禁止のタイミングチャート参照）。このとき、ヒューズ時間カウンタ７１はカウントアップ動作を継続するが、クリアカウンタ７２はＯＲ回路７３からの出力信号Ｓ３（ハイレベル）に基づきカウンタ値が「ゼロ」クリアされた状態を維持している。

そして、遮断時間カウンタ７０が、カウンタ値「０」までカウントダウンしたとき（第３基準時間経過後）に、ＯＲ回路７３の出力信号Ｓ３がローレベルに反転し、チャージポンプ・ゲートドライバ回路４１に強制遮断信号Ｓ２が与えられなくなり、パワーＭＯＳＦＥＴ１５等の第２強制遮断動作を解除して通電状態に復帰させる。このとき、センス電流Ｉｓは第１閾値電流Ｉａを下回っており、「ゼロ」クリアされていたクリアカウンタ７２のカウントアップ動作が開始する。その後、センス電流Ｉｓが第１閾値電流Ｉａを下回っている間は、ヒューズ時間カウンタ７１はカウンタ値［ａ］（０＜ａ＜ｍ）のままでカウントアップ動作を停止し、センス電流Ｉｓが第１閾値電流Ｉａを再び上回ると（図７で（Ｄ）時点）、ヒューズ時間カウンタ７１はカウンタ値［ａ］からカウントアップ動作を再開する一方で、クリアカウンタ７２はカウンタ値「ｑ」に達する前に「ゼロ」クリアされる。

更に、その後、センス電流Ｉｓが第１閾値電流Ｉａを下回る時間がある程度継続して、クリアカウンタ７２がクリアされずにカウンタ値「ｑ」までカウントアップ動作をすると（図７で（Ｅ）時点）、ヒューズ時間カウンタ７１は、クリアカウンタ７２からのクリア信号Ｓ５を受けて、カウンタ値「ｍ」に達する前にそれまでの積算カウンタ値「ｂ」（ａ＜ｂ＜ｍ）が「ゼロ」クリアされる。

その後、再度、センス電流Ｉｓが第１閾値電流Ｉａを上回ると（図７で（Ｆ）時点）、ヒューズ時間カウンタ７１はカウントアップ動作を再スタートする。そして、ヒューズ時間カウンタ７１は、クリアカウンタ７２がオーバーフローしたことに基づくクリア信号Ｓ５を受けることなく、カウンタ値「ｍ」までカウントアップ動作すると（図７で（Ｇ）時点）、ＡＮＤ回路７９からの出力信号Ｓ４がハイレベルに反転し、これに基づき、チャージポンプ・ゲートドライバ回路４１に強制遮断信号Ｓ２が与えられパワーＭＯＳＦＥＴ１５等に第１強制遮断動作をさせる。それと共に、クリアカウンタ７２はクロック信号ＣＬＫを受けなくなり、オーバーフローすることがなくなる。このことは、ヒューズ時間カウンタ７１がクリアカウンタ７２からのクリア信号Ｓ５によってクリアされず、上記第２強制遮断動作（自己復帰不能な強制遮断動作）を維持することを意味する。このようにして、本実施形態ではラッチ機能を実現している。なお、この第２強制遮断動作は、例えば電力供給制御装置１０に外部からリセット信号ＲＳＴが再投入されない限り解除されない。

以上のように、本実施形態によれば、電力供給ラインＬに流れる負荷電流（センス電流Ｉｓ）が第１閾値電流Ｉａ（負荷５０の定格電流ＩLmaxよりもやや高いレベル）を超えて第１基準時間に達したときにパワーＭＯＳＦＥＴ１５等に第２強制遮断動作をさせる。一方、第１基準時間に達する前にオーバーカレントやヒューズカレントが発生していない正常状態が第２基準時間継続した場合には、ヒューズ時間カウンタ７１のカウント値を「ゼロ」クリアしてパワーＭＯＳＦＥＴ１５等の遮断動作をさせないようにした。従って、負荷５０の電源投入時の突入電流によってパワーＭＯＳＦＥＴ１５等に遮断動作をさせることを防止しつつ、異常電流Ｉｏ（センス電流Ｉａ、Ｉｂ）が連続的に流れるときは勿論、第２基準時間よりも短い時間間隔で断続的に流れるチャタリングショートの発生時でもその電流異常に基づく外部回路の保護を図ることができる。

＜実施形態２＞
図８，９は実施形態２を示す。前記実施形態との相違は、出力制御回路の一部の回路構成にあり、その他の点は前記実施形態１と同様である。従って、実施形態１と同一符号を付して重複する説明を省略し、異なるところのみを次に説明する。

１．本実施形態の構成
上記実施形態１の出力制御回路４０は、第２強制遮断動作が一旦実行されると、ハイレベルのリセット信号ＲＳＴを再入力しない限り、解除されないラッチ機能を有する構成とした。これに対して、本実施形態の出力制御回路１００は、ラッチ機能を持たせずに、第２強制遮断動作となった後に、待機時間を待って当該第２強制遮断動作を解除する構成としている。

具体的には、図８に示すように、クリアカウンタ７２のクロック端子には、入力Ｐ７が直接接続され、常時クロック信号ＣＬＫを受けるようになっている。また、クリアカウンタ７２の反転Ｑ端子からの出力信号はＯＲ回路９０に与えられ、Ｑ端子の出力信号はＮＡＮＤ回路９１に与えられる。ＯＲ回路９０は、ＡＮＤ回路７９の出力信号をディレイ（遅延）回路９２を介して受け、出力信号をＡＮＤ回路９３に与える。このＡＮＤ回路９３は、リセット信号ＲＳＴをも受けるようになっており、この出力信号Ｓ６をレベル反転した信号がヒューズ時間カウンタ７１の第１のリセット端子に与えられる。ＮＡＮＤ回路９１は、ＡＮＤ回路７９の出力信号をディレイ（遅延）回路９２を介して受け、この出力信号Ｓ７をレベル反転した信号がヒューズ時間カウンタ７１の第２のリセット端子に与えられる。

ヒューズ時間カウンタ７１は、第１のリセット端子に出力信号Ｓ６を受けると「ｍ」カウンタすべてをクリアして初期値「０」にする一方で、第２のリセット端子に出力信号Ｓ７を受けると一部をクリアしてカウント値を「ｋ」（０＜ｋ＜ｍ）にする。従って、クリアカウンタ７２、ＮＡＮＤ回路９１及びＡＮＤ回路９３等が本発明の「解除回路」としても機能する。

２．本実施形態の動作及び効果
本実施形態の電流異常時における動作及びその効果について、図９に示すタイミングチャートを参照しつつ説明する。なお、図９は、ヒューズ時間カウンタ７１が一度カウント値「ｍ」までオーバーフローした時点以降について示しており、そのオーバーフロー前までの動作は基本的に図７と同様である。

出力制御回路１００を起動後、ヒューズ時間カウンタ７１が最初にカウント値「ｍ」までカウントアップすると（図９で（Ｈ）時点）、パワーＭＯＳＦＥＴ１５等に第１強制遮断動作を実行させる（同図のＭＯＳ禁止のタイミングチャート参照）。そうすると、センス電流Ｉｓが低下して第１閾値電流Ｉａを下回るようになる。このとき、クリアカウンタ７２は、クロック信号ＣＬＫが入力され続けているから、このクロック信号ＣＬＫのクロックに同期したタイミングでカウントアップ動作を開始する。

そして、クリアカウンタ７２がカウンタ値「ｑ」までカウントアップすると（図９で（Ｉ）時点）、ヒューズ時間カウンタ７１は、出力信号Ｓ７に基づきカウンタ値の一部をクリアして「ｋ」にする。これにより、ＯＲ回路７９の出力信号Ｓ４レベルはローレベルに反転にし、上記第１強制遮断動作は解除される。従って、このときクリアカウンタ７２が「０」から「ｑ」までカウントする時間が本発明の「待機時間」の一例である。そして、センス電流Ｉｓが第１閾値電流Ｉａを再び上回るときには、ヒューズ時間カウンタ７１はカウンタ値「ｋ」から再びカウントアップ動作を行い、そのカウンタ値が「ｍ」に達すると（図９で「Ｊ」時点）、また第１強制遮断動作を実行するとともに、クリアカウンタ７２が「ゼロ」クリアされる。

従って、本実施形態では、初めて第１強制遮断動作を行うまでにヒューズ時間カウンタ７１がカウントする第１基準時間（「０」から「ｍ」までカウントする時間）よりも、２回目以降に第１強制遮断動作を行うまでにヒューズ時間カウンタ７１がカウントする第１基準時間（「ｋ」から「ｍ」までカウントする時間）の方が短くなっている。

このような構成であれば、ヒューズ時間カウンタ７１によってパワーＭＯＳＦＥＴ１５等が第１強制遮断動作となった後、ある程度の待機時間だけ待ってパワーＭＯＳＦＥＴ１５等や負荷５０も放熱され、再び通電状態にすることが可能となった状態で、上記第１強制遮断動作を解除することができる。しかも、初回の第１強制遮断動作に対する第１基準時間（「０」から「ｍ」までのカウント時間）よりも、２回目以降の第１強制遮断動作に対する第１基準時間（「ｋ」から「ｍ」までのカウント時間）を短くしている。これにより、例えば負荷５０がモータ系である場合に、トルクが大きくそれに応じて大電流が流れる起動時において無闇にパワーＭＯＳＦＥＴ１５等の第１遮断動作を実行させないようにすることができる。

更に、本実施形態では、最初の第１強制遮断動作後、複数回目（本実施形態では２回目）以降の第１強制遮断動作に対して、クリアカウンタ７２が一度オーバーフローにしてヒューズ時間カウンタ７１のカウンタ値が「ｋ」までクリアされた（図９で（Ｋ）時点）後、続けて、クリアカウンタ７２がオーバーフローしたとき（図９で（Ｌ）時点）には、実際に正常状態に達したとして、今度はカウンタ値を「ゼロ」までクリアする構成としている。

＜実施形態３＞
図１０は、上記実施形態１の電力供給制御装置１０を模式的に示したブロック図である。この実施形態では、上記第１強制遮断動作をラッチするためのラッチ回路１０１に、入力端子Ｐ１（「外部入力端子」の一例）の電位レベルを検出する入力電圧レベル判定回路１０２が設けられている。そして、ラッチ回路１０１のラッチ機能を有効化させるか無効化させるかは、入力端子Ｐ１に与えられる制御信号Ｓ１の電位レベルに応じて選択されるようになっている。

図１１，１２は、本実施形態の電力供給制御装置１０と操作スイッチ５２とを示した模式図である。例えば、図１１に示すように、操作スイッチ５２がオンしたときに、電源電圧Ｖｃｃを抵抗１０３及び抵抗１０４（例えば抵抗値は１：１）の分圧電圧レベルの制御信号Ｓ１が半導体装置１１の入力端子Ｐ１に与えられるような回路構成にした場合には、ラッチ回路１０１のラッチ機能を有効化させる。

一方で、図１２に示すように、操作スイッチ５２がオンしたときに、電源電圧Ｖｃｃから１つの抵抗１０３の電圧降下分だけ下げて低い電圧レベルの制御信号Ｓ１が半導体装置１１の入力端子Ｐ１に与えられるような回路構成にした場合には、ラッチ回路１０１のラッチ機能を無効化させる。そして、ラッチ機能が無効化されたときには、例えば、クロック信号ＣＬＫをＡＮＤ回路７８を介さずに直接クリアカウンタ７２に与えて直接クリアカウンタ７２が第１強制遮断動作後もカウントアップ動作が行われるようにする。これにより、当該第１強制遮断動作後、クリアカウンタ７２がオーバーフローしたときにその第１強制遮断動作を解除できるようにすることができる。

このように本実施形態では、入力信号Ｐ１に与える制御信号Ｓ１の電位レベルを変更することで、ラッチ回路１０１の有効・無効を簡単に決定できる。

＜実施形態４＞
図１３は、基本的には、上記実施形態２の電力供給制御装置１０を模式的に示したブロック図であり、これに実施形態１のラッチ回路１０１を加えた構成になっている。図１４は、上記半導体装置１１の外部構成を模式的に示した図である。同図に示すように、半導体装置１１は、半導体チップ１１０上に上記出力制御回路１００等が搭載されると共に、電源６１に連なる電源供給用端子１１１にワイヤボンディング１１２を介して電気的に接続される電源接続パッド１１３と、グランドに連なるグランド用端子１１４にワイヤボンディング１１５を介して電気的に接続されるグランド接続パッド１１６とが配置されている。

また、出力制御回路１００には、切り替え用パッド１１７（「ボンディングパッド」の一例）が回路パターンを介して接続されている。更に、上記電源接続パッド１１３には、別のボンディングパッド１１８が回路パターンを介して電気的に接続されている。そして、切り替え用パッド１１７と、ボンディングパッド１１８とをワイヤボンディング１１９（「ワイヤボンディング」の一例）を介して接続する場合と、接続しない場合とで切り替え用パッド１１７の電位レベルを変更することができる。

そして、出力制御回路１００では、図１３に示すように、ラッチ回路１０１及びヒューズ時間カウンタ７１に接続された入力電圧レベル判定回路１２０が切り替え用パッド１１７を検知するようになっている。そして、例えば、切り替え用パッド１１７とボンディングパッド１１８とを接続した場合には、ラッチ回路１０１のラッチ機能を有効化させる。一方、切り替え用パッド１１７とボンディングパッド１１８とを接続しない場合には、ラッチ回路１０１のラッチ機能を無効化させ、実施形態２のようにヒューズ時間カウンタ７１のカウンタ値のクリア量を２回目以降の第１強制遮断動作について減少させる動作に決定するようになっている。

本実施形態によれば、切り替え用パッド１１７を、ワイヤボンディング１１９を介してどこに接続するかによって、ラッチ機能の有効・無効、ヒューズ時間カウンタ７１のカウンタ値のクリア量を２回目以降の第１強制遮断動作について減少させるかどうかの決定を、半導体装置１１の製造後でも容易に行うことができる。

＜実施形態５＞
本発明の実施形態５を図１５〜図２３を参照しつつ説明する。なお、各図で各信号の符号に付された上付き下線はローアクティブを意味する。

１．電力供給制御装置の構成
図１５は、本実施形態に係る電力供給制御装置２１０の全体構成のブロック図である。この電力供給制御装置２１０は図示しない車両に搭載され、その車両用電源（以下、「電源２１２」）から負荷２１１として例えばデフォッガー用ヒータ（線形抵抗性の負荷）、車両用のランプ、クーリングファン用モータ及びワイパー用モータ（Ｌ負荷（誘導負荷））などへの電力供給制御を行うために使用される。なお、以下では、「負荷」は電力供給制御装置２１０の制御対象機器であって、電力供給制御装置２１０とその制御対象機器との間に連なる電線２３０を含まない意味で使用し、「外部回路」を負荷２１１と電線２３０とを含めた意味で使用する。

具体的には、電力供給制御装置２１０は、電源２１２から負荷２１１への電力供給ライン２１３中に設けられるパワーＦＥＴとしてのパワーＭＯＳＦＥＴ２１４（「半導体スイッチ素子」の一例）を備えている。そして、電力供給制御装置２１０は、パワーＭＯＳＦＥＴ２１４のゲートに定電圧信号、或いは、ＰＷＭ（Pulse Width Modulation。パルス幅変調）制御信号などの制御信号Ｏｎを与えてオンオフさせることで、そのパワーＭＯＳＦＥＴ２１４の出力側に連なる負荷２１１への電力供給を制御するように構成されている。なお、本実施形態では、この電力供給制御装置２１０は、入力端子Ｐ１が外部の操作スイッチ２１５に接続される構成をなし、この操作スイッチ２１５がオンとなることで動作するようになっている。具体的には、入力端子Ｐ１は、抵抗２１５ａを介して操作スイッチ２１５に接続され、抵抗２１５ａと操作スイッチ２１５との接続点が抵抗２１５ｂを介して電源２１２に接続されており、入力端子Ｐ１は、操作スイッチ２１５がオフしているときは、電源電圧Ｖcc側にプルアップされている。

電力供給制御装置２１０は、図１５に示すように、上記入力端子Ｐ１と、電源２１２に接続される電源（Ｖcc）端子Ｐ２及びタブ端子Ｐ３と、負荷２１１に接続される負荷接続端子Ｐ４と、電流電圧変換回路としての外付け抵抗２１６を介してグランド（ＧＮＤ）に接続される外部端子Ｐ５と、グランド（ＧＮＤ）に直接接続されるグランド端子Ｐ６と、ダイアグ出力端子Ｐ７とが設けられた半導体装置２１７（半導体ディバイス）として構成されている。本実施形態では、パワーＭＯＳＦＥＴ２１４、後述するセンスＦＥＴとしてのセンスＭＯＳＦＥＴ２１８（「電流検出素子」の一例）、及び、温度検出素子としての温度センサ２１９（本実施形態では例えばダイオード）がパワーチップ２２０としてワンチップ化され、それ以外の回路が搭載された制御チップ２２１に組み付けられて構成されている。

パワーチップ２２０は、ドレインが共通接続されてタブ端子Ｐ３に接続される複数のｎチャネル型のＭＯＳＦＥＴが配列され、図１７に示すように、ほとんどのＭＯＳＦＥＴ群が、ソースを後述するソース電位制御部２５１のパワーＦＥＴ用入力２５１ａ及び負荷接続端子Ｐ４に共通接続されることでパワーＭＯＳＦＥＴ２１４を構成し、残りのＭＯＳＦＥＴ群が、ソースをソース電位制御部２５１のセンスＦＥＴ用入力２５１ｂに共通接続されることでセンスＭＯＳＦＥＴ２１８を構成している。なお、パワーＭＯＳＦＥＴ２１４を構成するＭＯＳＦＥＴの数と、センスＭＯＳＦＥＴ２１８を構成するＭＯＳＦＥＴの数との比が概ねセンス比ｋである。

制御チップ２２１には、主として、入力インターフェース部２２２、内部グランド生成部２２３、電流検出部２２４、過熱検出部２２５、ダイアグ出力部２２６、コントロールロジック部２２７、ゲート駆動部２２８が搭載されている。なお、図１５に示すように、電源端子Ｐ２とグランド端子Ｐ６との間には、カソード側が高電位側に配されたダイオード２３６と抵抗２３７とが直列接続され、これらの接続点が内部グランドＧＮＤ１とされている。このような構成であれば、誤ってグランド端子Ｐ６側が電源電圧Ｖcc側に接続された場合でも、この電力供給制御装置２１０の回路内に流れる電流をダイオード２３６によって所定レベル以下に規制することができる。

（入力インターフェース部）
入力インターフェース部２２２は、入力側が入力端子Ｐ１に接続されており、操作スイッチ２１５がオフしているときにハイレベルの制御信号Ｏｎが、オンしているときにローレベルの制御信号Ｏｎ（ローアクティブ）が入力され、この制御信号Ｏｎを内部グランド生成部２２３及びコントロールロジック部２２７に与える。電力供給制御装置２１０は、後述するように、電流異常も温度異常も発生していない正常状態においては、アクティブ（ローレベル）の制御信号Ｏｎを受けるとゲート駆動部２２８によってパワーＭＯＳＦＥＴ２１４をターンオンさせて通電状態とする一方で、非アクティブ（ハイレベル）の制御信号Ｏｎを受けるとゲート駆動部２２８によってパワーＭＯＳＦＥＴ２１４をターンオフさせて遮断状態にする。従って、本実施形態では、ローレベルの制御信号Ｏｎがオン指令信号（負荷駆動指令信号）であり、非アクティブの制御信号Ｏｎがオフ指令信号であり、ゲート駆動部２２８が「スイッチ制御回路」として機能する。また、ゲート駆動部２２８は、前述した実施形態１のチャージポンプ・ゲートドライバ回路４１と同様の機能（充電速度変更回路、放電速度変更回路）を有する。

（内部グランド生成部）
定電圧電源生成回路としての内部グランド生成部２２３は、入力インターフェース部２２２からアクティブの制御信号Ｏｎ（オン指令信号）、及び、後述するコントロールロジック部２２７からローレベルの出力信号Ｏff（クリアカウンタ２７２がオーバーフローしていない状態）のいずれかを受けているときに通電して、電源電圧Ｖccよりも所定の定電圧Ｖｂ分だけ低い内部グランドＧＮＤ２を生成する。換言すれば、内部グランド生成部２２３は、通電後、入力インターフェース部２２２から非アクティブの制御信号Ｏｎ（オフ指令信号）を受けても、コントロールロジック部２２７からローレベルの出力信号Ｏffを受けている（クリアカウンタ２７２がオーバーフローしない）限り、通電状態が継続され内部グランドＧＮＤ２を生成し続ける。そして、電源電圧Ｖccから内部グランドＧＮＤ２を差し引いた定電圧Ｖｂがコントロールロジック部２２７に供給されることで、このコントロールロジック部２２７が動作可能な状態となる。

具体的には、内部グランド生成部２２３は、図１６に示すように、アクティブの制御信号Ｏｎを受けてオン動作するスイッチ素子としてのＦＥＴ２４１と、ローレベルの出力信号Ｏffを受けてオン動作するスイッチ素子としてのＦＥＴ２４２とを備えている。これら両ＦＥＴ２４１，２４２の出力側はスイッチ素子としてのＦＥＴ２４３の制御端子に接続されている。このＦＥＴ２４３は入力側（ドレイン側）がツェナーダイオード２４４を介して電源端子Ｐ２に接続され、出力側（ソース側）が上記抵抗２３７を介してグランド端子Ｐ６に接続されている。

そして、内部グランド生成部２２３は、アクティブの制御信号Ｏｎまたはローレベルの出力信号Ｏffが入力されたときには、ＦＥＴ２４３がオンして通電し、電源電圧Ｖccからツェナーダイオード２４４のツェナー電圧分だけ低い内部グランドＧＮＤ２を生成し、これをボルテージフォロワ接続されたオペアンプ２４５を介してコントロールロジック部２２７に与える。なお、本実施形態では、ツェナーダイオード２４４及びＦＥＴ２４３が連なる電力供給ライン中にソースとゲートとが短絡接続（ダイオード接続）されたＦＥＴ２４６を接続することで、ＦＥＴ２４３のオン時においてツェナーダイオード２４４に定電流が流れるようにして内部グランドＧＮＤ２をより安定させるようにしている。

（電流検出部）
電流検出部２２４は、図１５に示すように、ソース電位制御部２５１と、閾値電圧生成部２５２と、電流異常検出部２５３とを備えて構成されている。図１７は、ソース電位制御部２５１、閾値電圧生成部２５２及び電流異常検出部２５３を主として示した回路図であり、他の回路構成は一部省略されている。

ａ．ソース電位制御部
ソース電位制御部２５１は、パワーＭＯＳＦＥＴ２１４とセンスＭＯＳＦＥＴ２１８との出力側電位（ソース電位）同士を同電位に保持する。

ソース電位制御部２５１は、パワーＦＥＴ用入力２５１ａ（パワーＭＯＳＦＥＴ２１４のソース）とセンスＦＥＴ用入力２５１ｂ（センスＭＯＳＦＥＴ２１８のソース）とに１対の入力端子がそれぞれ接続されるオペアンプ２５６、センスＦＥＴ用入力２５１ｂと外部端子Ｐ５との間に接続され制御端子にオペアンプ２５６の出力が与えられるスイッチ素子としてのＦＥＴ２５７を備えている。より具体的には、オペアンプ２５６の逆相入力がパワーＦＥＴ用入力２５１ａに接続され、オペアンプ２５６の正相入力がセンスＦＥＴ用入力２５１ｂに接続されている。このオペアンプ２５６の差動出力は、ＦＥＴ２５７のゲート−ドレイン間を介して、正相入力にフィードバックされている。

このようにオペアンプ２５６の差動出力をフィードバックすることによって、オペアンプ２５６の正相入力の電位と逆相入力の電位とをほとんど同じにするイマジナリーショート状態となる。このため、パワーＭＯＳＦＥＴ２１４及びセンスＭＯＳＦＥＴ２１８のドレイン同士、ソース同士が互いに同電位となり、パワーＭＯＳＦＥＴ２１４に流れる負荷電流ＩＬに対して安定した一定比率（上記センス比ｋ）のセンス電流Ｉｓ（「検出信号」の一例）をセンスＭＯＳＦＥＴ２１８に流すことができる。ソース電位制御部２５１からのセンス電流Ｉｓは外部端子Ｐ５を介して外付け抵抗２１６に流れ、このセンス電流Ｉｓに応じて外部端子Ｐ５の端子電圧Ｖｏが変化する。

ｂ．電流異常検出部
電流異常検出部２５３は、１または複数（本実施形態では３つ）の比較回路２５４，２５８，２５９（本実施形態では、ヒステリシスコンパレータ）を備え、外部端子Ｐ５の端子電圧Ｖｏが、比較回路２５４，２５８，２５９のぞれぞれの一方の入力端子に与えられる。

比較回路２５８（「第２異常電流検出回路」の一例）は、他方の入力端子に閾値電圧生成部２５２からの第１異常用閾値電圧Ｖocを受けて、この第１異常用閾値電圧Ｖocを端子電圧Ｖｏが超えたときにローレベルのオーバーカレント信号ＯＣ（ローアクティブ 「第２異常電流信号」の一例）をコントロールロジック部２２７に出力する。なお、以下では、端子電圧Ｖｏが第１異常用閾値電圧Ｖocに達したときにパワーＭＯＳＦＥＴ２１４に流れる電流異常時の負荷電流ＩＬを、「第１異常用閾値電流ＩＬoc」（「第２閾値」の一例）とし、このときの電流異常を「オーバーカレント」という。

比較回路２５９（「第１異常電流検出回路」の一例）は、他方の入力端子に閾値電圧生成部２５２からの第２異常用閾値電圧Ｖfc（＜Ｖoc）を受けて、この第２異常用閾値電圧Ｖfcを端子電圧Ｖｏが超えたときにローレベルのヒューズカレント信号ＦＣ（ローアクティブ 「第１異常電流信号」の一例）をコントロールロジック部２２７に出力する。なお、以下では、端子電圧Ｖｏが第２異常用閾値電圧Ｖfcに達したときにパワーＭＯＳＦＥＴ２１４に流れる電流異常時の負荷電流ＩＬを、「第２異常用閾値電流ＩＬfc」（「第１閾値」の一例）とし、このときの電流異常を「ヒューズカレント」という。

比較回路２５４は、他方の入力端子に閾値電圧生成部２５２からの第３異常用閾値電圧Ｖopを受けて、この第３異常用閾値電圧Ｖopを端子電圧Ｖｏが下回ったときにローレベルの断線異常判定信号ＯＰをコントロールロジック部２２７に出力する（ローアクティブ）。なお、以下では、端子電圧Ｖｏが第３異常用閾値電圧Ｖopに達したときにパワーＭＯＳＦＥＴ２１４に流れる負荷電流ＩＬを、「第３異常用閾値電流ＩＬop」とし、このときの異常を「断線異常」という。

ｃ．閾値電圧生成部
閾値電圧生成部２５２は、図１７に示すように、主として、所定の定電圧に応じた電流Ｉｂから、パワーＭＯＳＦＥＴ２１４のドレイン−ソース間電圧Ｖds（半導体スイッチ素子の入出力間電圧）に応じた電流Ｉds（＜Ｉｂ）を差し引いた電流Ｉｃを出力する電流出力回路３１０と、この電流出力回路３１０からの出力電流Ｉｃが流れる閾値設定用抵抗２６０とを備えて構成されている。

具体的には、電流出力回路３１０は、パワーＭＯＳＦＥＴ２１４のドレイン−ソース間に接続され、このドレイン−ソース間電圧Ｖdsに比例した電流Ｉdsをグランド端子Ｐ６に流す。また、電流出力回路３１０における電流Ｉdsの入力端子と電源端子Ｐ２との間には、後述するようにバイアス信号BiasによってオンするＦＥＴ２６２、及び、上記電流Ｉｂを流す定電流回路２６５が接続されている。また、上記入力端子及び定電流回路２６５の接続点Ｘと、グランド端子Ｐ６との間には、複数の閾値設定用抵抗（本実施形態では７つの閾値設定用抵抗２６０ａ〜２６０ｇ）が直列接続されており、これらの閾値設定用抵抗２６０ａ〜２６０ｇに上記第３電流Ｉｃが流れるようになっている。従って、閾値設定用抵抗２６０ａ〜２６０ｇの各接続点Ａ〜Ｆの分圧電圧は、第３電流Ｉｃ（＝Ｉｂ−Ｉds）、換言すれば、定電圧からパワーＭＯＳＦＥＴ２１４のドレイン−ソース間電圧Ｖdsを差し引いた電圧に比例して変化する。そして、以上の構成により、上記第１異常用閾値電流ＩＬocを、パワーＭＯＳＦＥＴ２１４のドレイン−ソース間電圧Ｖdsが増加したときに減少させ、減少したときに増加させるよう変更することができる。

これにより、パワーＭＯＳＦＥＴ２１４のオン直後に負荷２１１の短絡が生じた場合でも、相対的に大きい値を示すドレイン−ソース間電圧Ｖdsに対応して、第１異常用閾値電流ＩＬocが相対的に低いレベルに設定される。このため、負荷電流ＩＬを、大電流に達する前の比較的に低いレベルで第１異常用閾値電流ＩＬocに到達させて、電流検出部２２４からアクティブの信号ＯＣを早期に出力させることができる。しかも、電源電圧Ｖccが低下しても、パワーＭＯＳＦＥＴ２１４のオン状態が維持されていれば、そのドレイン−ソース間電圧Ｖdsの変化はほとんどない。従って、例えば電源電圧Ｖccが低下しても、第１異常用閾値電流ＩＬocは電源電圧Ｖccの低下前とほぼ同レベルに保たれ、パワーＭＯＳＦＥＴ２１４の電力供給能力を十分に発揮させることが可能となる。

また、閾値電圧生成部２５２は、上記比較回路２５８の他方の入力端子を、閾値設定用抵抗２６０ａ〜２６０ｇの各接続点Ａ〜Ｆに選択的に接続可能とするスイッチ素子としての複数のＦＥＴ２６１ａ〜２６１ｆを備えている。従って、ＦＥＴ２６１ａからＦＥＴ２６１ｆまで選択的に順次オンさせることで、上記第１異常用閾値電圧Ｖocを段階的にレベルダウンさせることができる。各ＦＥＴ２６１ａ〜２６１ｆは、後述するようにコントロールロジック部２２７によってオンオフ制御される。

一方、第２異常用閾値電圧Ｖfc及び第３異常用閾値電圧Ｖopについては、パワーＭＯＳＦＥＴ２１４のソース電圧Ｖｓ（半導体スイッチ素子の出力側電圧）に応じて変化するようになっている。具体的には、パワーＭＯＳＦＥＴ２１４のソースとグランド端子Ｐ６との間に複数の分圧抵抗（本実施形態では３つの閾値設定用抵抗２６４ａ〜２６４ｃ）が直列接続されており、閾値設定用抵抗２６４ａと閾値設定用抵抗２６４ｂとの接続点Ｙの分圧電圧が上記第３異常用閾値電圧Ｖopとして出力され、閾値設定用抵抗２６４ｂと閾値設定用抵抗２６４ｃとの接続点Ｚの分圧電圧が上記第２異常用閾値電圧Ｖfcとして出力される。

これにより、パワーＭＯＳＦＥＴ２１４のオン直後にヒューズカレントが生じた場合でも、相対的に大きい値を示すドレイン−ソース間電圧Ｖdsに対応して、第２異常用閾値電流ＩＬfcが相対的に低いレベルに設定される。このため、負荷電流ＩＬを、大電流に達する前の比較的に低いレベルで第２異常用閾値電流ＩＬfcに到達させて、電流検出部２２４からアクティブのヒューズカレント信号ＦＣを早期に出力させることができる。

なお、この実施形態では、負荷２１１の負荷抵抗の変動によって第２異常用閾値電流ＩＬfc及び第３異常用閾値電流ＩＬopが負のレベルにならないようにバイアスするため、コントロールロジック部２２７からのローレベルのバイアス信号Bias（ローアクティブ）によってオンするスイッチ素子としてのＦＥＴ２６２及び抵抗２６３が、電源端子Ｐ２と上記接続点Ｚとの間に接続されている。ＦＥＴ２６２がオンすることで抵抗２６３に電流が流れこの抵抗２６３での電圧降下分に応じて第２異常用閾値電圧Ｖfc及び第３異常用閾値電圧Ｖopを電源電圧Ｖcc側に持ち上げるようにしている。なお、このローレベルのバイアス信号Biasは、アクティブの制御信号Ｏｎまたは非アクティブのクリア信号ＣＬＲが出力されたときにコントロールロジック部２２７から出力され、上記ＦＥＴ２６２がオンする。具体的には、後述する図１９において、コントロールロジック部２２７には、制御信号Ｏｎをレベル反転した信号とクリアカウンタ２７２からのクリア信号ＣＬＲとが入力されるＮＯＲ回路２６９が設けられ、このＮＯＲ回路２６９からローレベルのバイアス信号Bias（ローアクティブ）が出力されるようになっている。一方、第１異常用閾値電流ＩＬocに対するバイアスについては、Ｉｂ−Ｉds＞０を満たすように設計すればよい。そうすれば、第２電流Ｉｂがバイアスの役目を果たすことになる。

ここで、図１８は、上記第１異常用閾値電流ＩＬoc、第２異常用閾値電流ＩＬfc及び第３異常用閾値電流ＩＬopの設定レベルを説明するためのグラフである。このグラフには、電力供給制御装置２１０に接続され得る電線２３０（例えば電線被覆材）の発煙特性について、定常電流レベルと通電時間（溶断時間）との関係を示した発煙特性曲線Ｌ１が示されている。つまり、任意の一定電流（ワンショット電流）と、それを電線２３０に流したときに当該電線２３０の被覆材の焼損が発生するまでの時間との関係を示す発煙特性曲線Ｌ１が図示されている。また、同グラフには、任意の一定電流（ワンショット電流）と、それをパワーＭＯＳＦＥＴ２１４に流したときに当該パワーＭＯＳＦＥＴ２１４が破壊してしまうまでの時間との関係を示す自己破壊特性曲線Ｌ２も図示されている。そして、第２異常用閾値電流ＩＬfcは、発煙特性曲線Ｌ１及び自己破壊特性曲線Ｌ２よりも電流レベルが低い領域内に設定されている。また、第１異常用閾値電流ＩＬocは、後述するヒューズカウンタ２７３が初期値からのカウントアップの開始後、後述する基準ヒューズ時間よりも短い時間内において、発煙特性曲線Ｌ１及び自己破壊特性曲線Ｌ２よりも電流レベルが低い領域内に設定されている。

なお、同グラフは、電力供給制御装置２１０に接続され得る電線２３０の中から選択された一の電線２３０の発煙特性を示している。電力供給制御装置２１０に接続される外部回路（電線等の配線部材、負荷）によって発煙特性は異なり、これに対応してアクティブの信号ＦＣ，ＯＣを出力するときの負荷電流ＩＬ及びセンス電流Ｉｓも異なってくるが、この調整は、前述した外付け抵抗２１６の抵抗値を変更することにより容易に行うことができる。

同グラフ中、ＩLmaxは負荷２１１の定格電流（設計時に保証される機器の使用限度の電流値）であり、Ｉｏは電線２３０における発熱と放熱とのバランスがとれた熱平衡状態で流すことが可能な平衡時限界電流である。この平衡時限界電流Ｉｏよりも高いレベルの電流を流す場合には、過度熱抵抗領域となり、電流レベルと焼損までの時間とが略反比例関係となる。そして、上記第２異常用閾値電流ＩＬfcは、図１８に示すように、負荷２１１の定格電流ＩLmaxよりもやや高いレベルに設定されており、比較回路２５９は、負荷電流ＩＬが第２異常用閾値電流ＩＬfcに達したヒューズカレントを検出してアクティブのヒューズカレント信号ＦＣを出力する。このように負荷電流ＩＬが第２異常用閾値電流ＩＬfc程度である場合には、後述するように、パワーＭＯＳＦＥＴ２１４を即時的に遮断しなくても、そのヒューズカレント状態がある程度継続したときに遮断すればよい。

また、第３異常用閾値電流ＩＬopは、上記定格電流ＩLmaxよりも更に低いレベルに設定されており、比較回路２５４は、負荷電流ＩＬが第３異常用閾値電流ＩＬopに達した断線異常を検出してアクティブの断線異常判定信号ＯＰを出力する。

これに対して、上記第１異常用閾値電流ＩＬocは、第２異常用閾値電流ＩＬfcよりも高いレベルに設定されている。比較回路２５８は、負荷電流ＩＬが第１異常用閾値電流ＩＬocに達したオーバーカレントを検出してローレベルのオーバーカレント信号ＯＣを出力する。このように負荷電流ＩＬが第１異常用閾値電流ＩＬocを超える高いレベルである場合には、後述するようにパワーＭＯＳＦＥＴ２１４を即時的に遮断する必要がある。また、閾値電圧生成部２５２は、図１８に示すように、この第１異常用閾値電流ＩＬocを、当初は突入電流に備えてこれよりも高い初期レベルに設定しておき、後述するように、例えばヒューズカレントが検出されることを条件にその後、経時的にレベルダウンしていく。

（過熱検出部）
過熱検出部２２５は、パワーチップ２２０に設けられた温度センサ２１９から当該パワーチップ２２０の温度に応じた温度信号Ｓ１を受ける。そして、過熱検出部２２５は、所定の閾値温度を超える温度信号Ｓ１を受けたときに温度異常としてローレベルの温度異常判定信号ＯＴ（ローアクティブ）をコントロールロジック部２２７に与える。

（コントロールロジック部）
図１９は、コントロールロジック部２２７の回路図である。このコントロールロジック部２２７は、主として、ＦＲカウンタ（フリーランニングカウンタ 「フリーランニングカウンタ回路」の一例）２７１、クリアカウンタ２７２、ヒューズカウンタ（ＦＣカウンタ）２７３、発振回路２７４、リセット信号発生回路２７５等を備える。また、コントロールロジック部２２７は、前述したように、入力インターフェース部２２２からの制御信号Ｏｎ、電流検出部２２４からの信号ＯＣ，ＦＣ，ＯＰ、過熱検出部２２５からの温度異常判定信号ＯＴを受ける。

ａ．発振回路及びリセット信号発生回路
発振回路２７４は、クロック信号ＣＬＫ（例えば１２５μｓｅｃ）を生成して出力する。リセット信号発生回路２７５は、上記内部グランド生成部２２３が通電しこのコントロールロジック部２２７が動作するのに十分な定電圧を生成し、上記発振回路２７４のクロック発生動作が安定する前まではローレベルのリセット信号ＲＳＴ（ローアクティブ）を出力し、安定後はハイレベルのリセット信号ＲＳＴを出力する。

ｂ．過電流保護回路
過電流保護回路（「遮断時間積算回路」の一例）は、主として、電流検出部２２４からのアクティブのオーバーカレント信号ＯＣ、及び、過熱検出部２２５からのアクティブの温度異常判定信号ＯＴのうち少なくともいずれか一方を受けたことを条件に、パワーＭＯＳＦＥＴ２１４に所定の第３基準時間だけ強制的に遮断動作させた後に、その強制遮断状態を解除するものである。具体的には、過電流保護回路は、ＦＲカウンタ２７１、ＯＣメモリ２７６、ＦＲＣリセット生成回路２７７、ＦＣメモリ２７８等を備えて構成されている。なお、本実施形態において、強制遮断とは、電力供給制御装置２１０がアクティブの制御信号Ｏｎ（オン指令信号）を受けていてもパワーＭＯＳＦＥＴ２１４を遮断状態にすることをいう。

コントロールロジック部２２７には、上記信号ＯＣ，ＯＴをそれぞれレベル反転した信号を受けるＮＯＲ回路２７９と、このＮＯＲ回路２７９からの出力信号をレベル反転した信号を受けるＮＡＮＤ回路２８０とが設けられ、このＮＡＮＤ回路２８０からのセット信号ＯＣ１をレベル反転した信号がＯＣメモリ２７６（ＲＳフリップフロップ）のセット端子に入力される。ＮＡＮＤ回路２８０には、ＮＡＮＤ回路２８１の出力信号をレベル反転した信号も入力される。このＮＡＮＤ回路２８１には、上記制御信号Ｏｎをレベル反転した信号と、後述する強制遮断信号Inhibit（パワーＭＯＳＦＥＴ２１４を強制遮断させるときにローレベル）とが入力される。

このような構成により、ＮＡＮＤ回路２８０は、コントロールロジック部２２７に、電流検出部２２４からのアクティブのオーバーカレント信号ＯＣ、及び、過熱検出部２２５からのアクティブの温度異常判定信号ＯＴのうち少なくともいずれか一方と、アクティブの制御信号Ｏｎとが入力され、かつ、上記強制遮断信号Inhibitがハイレベルのときに、ローレベルのセット信号ＯＣ１（ローアクティブ）を出力する。つまり、ＮＡＮＤ回路２８０は、オン指令信号の入力中において、オーバーカレントまたは過熱異常が検出され、かつ、パワーＭＯＳＦＥＴ２１４が強制遮断状態にないときに、アクティブのセット信号ＯＣ１を出力し、ＯＣメモリ２７６をセット状態にする。

また、コントロールロジック部２２７には、上記ＮＡＮＤ回路２８１の出力信号をレベル反転した信号と、上記ヒューズカレント信号ＦＣをレベル反転した信号とが入力されるＮＡＮＤ回路２８２を備え、このＮＡＮＤ回路２８２のセット信号ＦＣ１（ローアクティブ）をレベル反転した信号が上記ＦＣメモリ２７８（ＲＳフリップフロップ）のセット端子に入力される。このような構成により、ＮＡＮＤ回路２８２は、コントロールロジック部２２７に、電流検出部２２４からのアクティブのヒューズカレント信号ＦＣと、ローレベルの制御信号Ｏｎとが入力され、かつ、上記強制遮断信号Inhibitがハイレベルのときに、ローレベルのセット信号ＦＣ１を出力する（ローアクティブ）。つまり、ＮＡＮＤ回路２８２は、オン指令信号の入力中において、ヒューズカレントが検出され、かつ、パワーＭＯＳＦＥＴ２１４が強制遮断状態にないときに、アクティブのセット信号ＦＣ１を出力し、ＦＣメモリ２７８をセット状態にする。

次に、ＦＲカウンタ２７１は、常には所定時間を繰り返しカウントし続け、次のリセット条件１〜３のいずれかを満たしたときにカウンタ値を「１」の状態（即ち最下位ビットのみ「１」、その他のビットは「０」）にリセットされる。なお、本実施形態のＦＲカウンタ２７１は、例えば８bitのフリーランニングカウンタであり、上記発振回路２７４からのクロック信号ＣＬＫ（１２５μｓｅｃ）の立下りエッジを受けるタイミングで例えば１カウントずつ進め、リセットされない限り、３２ｍｓｅｃ毎にオーバーフローする。

リセット条件１：リセット信号発生回路２７５からアクティブのリセット信号ＲＳＴが出力されたとき。

リセット条件２：ＮＡＮＤ回路２８０からアクティブのセット信号ＯＣ１が出力されたとき（オーバーカレントまたは過熱異常が検出され、かつ、パワーＭＯＳＦＥＴ２１４が強制遮断状態にないとき。）。

リセット条件３：ＦＣメモリ２７８の出力信号ＦＣＭがハイレベルからローレベルにレベル反転したとき（ＦＲＣリセット生成回路２７７で出力信号ＦＣＭの立下りエッジが検出されたとき。即ち、パワーＭＯＳＦＥＴ２１４が強制遮断状態にない状態でヒューズカレントが検出されたとき。）。

そして、ＦＲＣリセット生成回路２７７は、これらの条件１〜３のいずれかが満たされた場合に、ローレベルのリセット信号ｒｅｓ（ローアクティブ）を出力し、ＦＲカウンタ２７１を一時的にリセット状態にする。また、ＦＲカウンタ２７１は、カウンタの下位７bitがオーバーフローした（全て「１」になった）時点で、ローレベルのカウント指令信号ＯvF7（「カウントアップ信号」の一例 ローアクティブ）を出力し、カウンタの下位７bitが全て「０」の時点で、ローレベルの遮断解除信号ＭＣＬ（ローアクティブ）を出力する。要するに、ＦＲカウンタ２７１は、リセットされなければ、所定時間（１６ｍｓｅｃ）毎にアクティブのカウント指令信号ＯvF7を出力し、各カウント指令信号ＯvF7の出力よりも後（本実施形態では１カウント後）のタイミングで、上記所定時間毎にアクティブの遮断解除信号ＭＣＬを出力する。

ＯＣメモリ２７６（「遮断回路」の一例）は、そのリセット端子にＮＯＲ回路２８３からの出力信号をレベル反転した信号が入力され、このＮＯＲ回路２８３には、上記リセット信号発生回路２７５からのリセット信号ＲＳＴをレベル反転した信号と、上記ＦＲカウンタ２７１からの遮断解除信号ＭＣＬをレベル反転した信号とが入力される。このような構成により、ＯＣメモリ２７６は、上述したように、アクティブのセット信号ＯＣ１を受けてセット状態となってローレベルの第２強制遮断指令信号ＯＣＭ（ローアクティブ）を出力し、リセット信号ＲＳＴまたは遮断解除信号ＭＣＬがアクティブのときに、ハイレベルの第２強制遮断指令信号ＯＣＭを出力する。

ＮＯＲ回路２８４は、上記第２強制遮断指令信号ＯＣＭをレベル反転した信号と、後述するヒューズカウンタ２７３からの第１強制遮断指令信号Ｆｕｓｅをレベル反転した信号とを入力し、第２強制遮断指令信号ＯＣＭまたは第１強制遮断指令信号Ｆｕｓｅがアクティブのときにローレベルの強制遮断信号Inhibit（ローアクティブ）を出力する。

以上の構成により、過電流保護回路は、オーバーカレント信号ＯＣまたは温度異常判定信号ＯＴがアクティブになったときに、ＯＣメモリ２７６からアクティブの第２強制遮断指令信号ＯＣＭが出力されることで、パワーＭＯＳＦＥＴ２１４に即時的に強制遮断をさせる。それとともに、ＦＲカウンタ２７１は、リセットされてカウント動作を再開し、この時点から１６ｍｓｅｃ（「第３基準時間」の一例）後にアクティブの遮断解除信号ＭＣＬを出力することで、ＯＣメモリ２７６からハイレベルの第２強制遮断指令信号ＯＣＭが出力されてパワーＭＯＳＦＥＴ２１４の強制遮断状態を解除する（第２強制遮断）。従って、電力供給制御装置２１０がアクティブの制御信号Ｏｎを受けていれば、パワーＭＯＳＦＥＴ２１４は通電状態に復帰する。以下、このように、過電流保護回路によってパワーＭＯＳＦＥＴ２１４を即時的に強制遮断し、所定の第３基準時間後に通電状態に復帰させる強制遮断（「第２遮断」の一例）を、「第２強制遮断」という。

ＦＣメモリ２７８は、そのリセット端子にＮＯＲ回路２８５からの出力信号をレベル反転した信号が入力され、このＮＯＲ回路２８５には、上記リセット信号発生回路２７５からのリセット信号ＲＳＴをレベル反転した信号と、上記ＦＲカウンタ２７１からの遮断解除信号ＭＣＬをレベル反転した信号とが入力される。このような構成により、ＦＣメモリ２７８は、上述したように、アクティブのセット信号ＦＣ１を受けてセット状態となってローレベルの出力信号ＦＣＭ（ローアクティブ）を出力し、リセット信号ＲＳＴまたは遮断解除信号ＭＣＬがアクティブのときに、ハイレベルの出力信号ＦＣＭを出力する。また、ＦＣメモリ２７８は、セット信号ＦＣ１がアクティブのときは、リセット信号ＲＳＴがアクティブとなってもアクティブの出力信号ＦＣＭを出力し続ける。

ｃ．ヒューズ異常保護回路
ヒューズ異常保護回路（「異常時間積算回路」の一例）は、主として、電流検出部２２４からのアクティブのヒューズカレント信号ＦＣを受けているとき、及び、上記過電流保護回路によってパワーＭＯＳＦＥＴ２１４が第２強制遮断されているときの双方の異常時間（以下、「ヒューズ時間」という）を積算していき、この積算時間が所定の基準ヒューズ時間（「第１基準時間」の一例 ＞上記第３基準時間）に達したことを条件に、パワーＭＯＳＦＥＴ２１４に強制遮断動作をさせるものである。以下、このように、ヒューズ異常保護回路による強制遮断（「第１遮断」の一例）を「第１強制遮断」という。具体的には、ヒューズ異常保護回路は、ヒューズカウンタ２７３、ＦＣＣリセット生成回路２８６等を備える。

ヒューズカウンタ２７３（「ヒューズカウンタ回路」の一例）は、例えば６bitカウンタであり、ＦＲカウンタ２７１からの上記カウント指令信号ＯvF7の立下りエッジで例えば１カウントずつ進め、途中でリセットされなければ、１０２４ｍｓｅｃでオーバーフローしてローレベルの第１強制遮断指令信号Ｆｕｓｅ（ローアクティブ）を出力する。このオーバーフロー時におけるヒューズカウンタ２７３のカウント値が、「基準異常カウント値」の一例である。より具体的には、ヒューズカウンタ２７３のクロック入力端子には、ＡＮＤ回路２８９の出力信号がレベル反転されて入力され、このＡＮＤ回路２８９には、当該ヒューズカウンタ２７３からの第１強制遮断指令信号Ｆｕｓｅと、ＮＡＮＤ回路２９０の出力信号とが入力される。ＮＡＮＤ回路２９０には、ＦＲカウンタ２７１からのカウント指令信号ＯvF7をレベル反転した信号と、ＮＯＲ回路２９１からの異常通知信号Ｆａｉｌをレベル反転した信号とが入力される。

このＮＯＲ回路２９１は、上記第２強制遮断指令信号ＯＣＭ及び上記出力信号ＦＣＭをそれぞれレベル反転した信号が入力され、第２強制遮断指令信号ＯＣＭ及び出力信号ＦＣＭのいずれか一方がアクティブのときに、ローレベルの異常通知信号Ｆａｉｌ（ローアクティブ）を出力する。つまり、ＮＯＲ回路２９１は、オーバーカレントまたは温度異常による第２強制遮断中であること、或いは、ヒューズカレント（第１強制遮断前）になっていることをヒューズカウンタ２７３や後述するＣＬＣリセット生成回路２９２に通知する役目を果たす。

そして、ヒューズカウンタ２７３は、この異常通知信号Ｆａｉｌがアクティブで、かつ、第１強制遮断指令信号Ｆｕｓｅが非アクティブ（オーバーフロー前）のときに、カウント指令信号ＯvF7の立下りエッジごとにカウンタアップする。そして、カウンタがオーバーフローした時に、アクティブの第１強制遮断指令信号Ｆｕｓｅを出力してパワーＭＯＳＦＥＴ２１４に強制遮断動作をさせ、これに伴ってカウント指令信号ＯvF7に基づくカウント動作が停止され、強制遮断状態を保持する（第１強制遮断）。

一方、ＦＣＣリセット生成回路２８６（「異常時間クリア回路」の一例）は、次のリセット条件４，５を満たしたときにヒューズカウンタ２７３のカウンタ値を「０」にリセットする。

リセット条件４：リセット信号発生回路２７５からアクティブのリセット信号ＲＳＴが出力されたとき。

リセット条件５：第１強制遮断指令信号Ｆｕｓｅが非アクティブ（ハイレベル）で、かつ、クリア信号ＣＬＲがアクティブ（クリアカウンタ２７２がオーバーフロー）のとき。

また、ＯＣ閾値指令生成回路２９３は、ヒューズカウンタ２７３及びＦＲカウンタ２７１のカウンタ値を取り込むようになっており、図２０に示すように、ＦＲカウンタ２７１の上位５bitによるカウンタ値（ＦＲカウンタ２７１のカウント時間）に応じたローレベルの閾値指令信号ＯＣＬ０〜ＯＣＬ５（ローアクティブ）を順次出力する。これにより、閾値電圧生成部２５２は、ＦＥＴ２６１ａからＦＥＴ２６１ｆまで順次選択的にオンされて、第１異常用閾値電圧Ｖoc（第１異常用閾値電流ＩＬoc）を上記カウント時間に応じて経時的にレベルダウンさせる。但し、ＯＣ閾値指令生成回路２９３は、ヒューズカウンタ２７３のカウンタ値が８以上のときには、アクティブの閾値指令信号ＯＣＬ５の出力を維持し、第１異常用閾値電圧Ｖoc（第１異常用閾値電流ＩＬoc）を最も低いレベルに維持する。

ｄ．クリアカウンタ
正常時間積算回路を構成するクリアカウンタ２７２は、主として、ヒューズカウンタ２７３がカウントアップ動作を開始した後、オーバーフローするまでの間に、上記電流異常及び温度異常のいずれも発生しなくなった正常状態（負荷電流ＩＬが第２異常用閾値電流ＩＬfc及び第１異常用閾値電流ＩＬocに達していない状態 このときの負荷電流ＩＬレベルが正常レベルである）が所定の第２基準時間だけ継続したことを条件に、ローレベルのクリア信号ＣＬＲ（ローアクティブ）を出力して、ヒューズカウンタ２７３のヒューズ時間（カウンタ値）を初期値「０」にリセットするものである。なお、第２基準時間は、例えばヒューズカレントやオーバーカレント状態が解消された後に外部回路の過熱状態が解消するまでの時間に基づいて定められている。また、正常状態が上記第２基準時間継続したときにおけるクリアカウンタ２７２のカウント値が「基準クリアカウント値」の一例である。

具体的には、クリアカウンタ２７２は、例えば５bitカウンタであり、ＦＲカウンタ２７１からの上記カウント指令信号ＯvF7の立下りエッジで例えば１カウントずつ進め、途中でリセットされなければ、５１２ｍｓｅｃ（「第２基準時間」の一例）でオーバーフローしてアクティブのクリア信号ＣＬＲを出力する。ＣＬＣリセット生成回路２９２（「正常時間リセット回路」の一例）は、次のリセット条件６〜８を満たしたときにクリアカウンタ２７２のカウンタ値を「０」にリセットする。

リセット条件６：リセット信号発生回路２７５からアクティブのリセット信号ＲＳＴが出力されたとき。

リセット条件７：第１強制遮断指令信号Ｆｕｓｅが非アクティブ（第１強制遮断実行前）で、かつ、異常通知信号Ｆａｉｌがアクティブのとき。

リセット条件８：第１強制遮断指令信号Ｆｕｓｅがアクティブ（第１強制遮断実行後）で、かつ、制御信号Ｏｎがアクティブのとき。

また、コントロールロジック部２２７には、上記出力信号Ｏffを出力するＯＲ回路２８７が設けられており、これに上記クリア信号ＣＬＲを反転した信号と、リセット信号ＲＳＴを反転した信号とが入力される。これにより、ＯＲ回路２８７は、クリア信号ＣＬＲ及びリセット信号ＲＳＴのいずれかがアクティブのときに、上記内部グランド生成部２２３の通電を停止させるハイレベルの出力信号Ｏffを出力する。

ｆ．阻止回路
なお、上述したように、ＮＡＮＤ回路２８１には、上記制御信号Ｏｎをレベル反転した信号と、後述する強制遮断信号Inhibit（パワーＭＯＳＦＥＴ２１４を強制遮断させるときにローレベル）とが入力され、この出力信号をレベル反転した信号がＮＡＮＤ回路２８０，２８２に入力される。このような構成により、非アクティブの制御信号Ｏｎ（オフ指令信号）が入力されたときには、ＮＡＮＤ回路２８１からハイレベルの出力信号が入力されることになるから、たとえアクティブのオーバーカレント信号ＯＣやヒューズカレント信号ＦＣが電流異常検出部２５３から出力されたり、アクティブの温度異常判定信号ＯＴが過熱検出部２２５から出力されたとしても、ＮＡＮＤ回路２８０，８２の出力はハイレベルに維持され、ＯＣメモリ２７６やＦＣメモリ２７８がセットされることが阻止される。つまり、アクティブのオーバーカレント信号ＯＣ、ヒューズカレント信号ＦＣ及びアクティブの温度異常判定信号ＯＴが無効化（マスク）される。

例えば負荷２１１がＬ負荷の場合、非アクティブの制御信号Ｏｎ（オフ指令信号）が入力されパワーＭＯＳＦＥＴ２１４がターンオフすると、負荷２１１のサージ電圧によってパワーＭＯＳＦＥＴ２１４のソース電圧が負側に引っ張られる。そうすると、このソース電圧を基準として生成された第２異常用閾値電圧Ｖfc及び第３異常用閾値電圧Ｖopも負電圧となり、ヒューズカレントや断線異常が生じていないにもかかわらず、電流異常検出部２５３から異常信号としてのアクティブのヒューズカレント信号ＦＣやアクティブの断線異常判定信号ＯＰが出力されてしまう。しかしながら、本実施形態では、上記阻止回路によって、非アクティブの制御信号Ｏｎが入力されたときに、アクティブのヒューズカレント信号ＦＣの入力が無効化されヒューズカウンタ２７３のカウントアップ動作がされないようにしているため、上記第１強制遮断動作の実行を阻止できる。

ｇ．フィルタ回路
フィルタ回路は、互いに直列接続された複数のメモリ回路（本実施形態では、２つのメモリ回路３００，３０１（例えばＤフリップフロップ）からなるカウンタ回路を備える。メモリ回路３００は、そのＤ端子には内部グランドＧＮＤ２が与えられており、そのＱ端子が、次段のメモリ回路３０１のＤ端子に接続されている。両メモリ回路３００，３０１のセット端子には上記クリア信号ＣＬＲが入力され、また、リセット端子には、ＮＯＲ回路３０２の出力信号が入力される。このＮＯＲ回路３０２には、リセット信号発生回路２７５からのリセット信号ＲＳＴをレベル反転した信号と、断線異常判定信号ＯＰとが入力される。

このような構成により、フィルタ回路は、リセット信号ＲＳＴが非アクティブで、かつ、断線異常判定信号ＯＰがアクティブの状態で、アクティブのクリア信号ＣＬＲを複数回（本実施形態では２回）受けると、メモリ回路３０１のＱ端子からローレベルの断線異常信号ＯＰＦ（ローアクティブ）を出力する。一方、フィルタ回路は、次のリセット条件９，１０を満たしたときにリセットされる。

リセット条件９：リセット信号発生回路２７５からアクティブのリセット信号ＲＳＴが出力されたとき。

リセット条件１０：断線異常信号ＯＰＦが非アクティブ（ハイレベル）のとき。

つまり、電流検出部２２４からアクティブの断線異常判定信号ＯＰが出力されても、断線異常信号ＯＰＦは、直ぐにはアクティブとされず、クリアカウンタ２７２からアクティブのクリア信号ＣＬＲを２回受けた場合（アクティブの断線異常判定信号ＯＰが出力された時点から少なくとも上記第２基準時間経過した場合）に初めてアクティブとされる。

メモリ回路３０１のＱ端子からの断線異常信号ＯＰＦは、レベル反転されてＮＡＮＤ回路３０３に与えられる。このＮＡＮＤ回路３０３には、上記ＦＲカウンタ２７１からいずれかのビット信号が入力されるようになっている。従って、ＮＡＮＤ回路３０３は、断線異常信号ＯＰＦがアクティブのとき、上記ビット信号のレベル反転に応じたパルス状の断線異常信号ＯＰＦＰを出力する。ここで、本実施形態では、最上位のビット信号ＦＲＣ７がＮＡＮＤ回路３０３に入力されるようになっており、これにより、周期３２ｍｓｅｃ，デューティ比５０％の断線異常信号ＯＰＦＰが出力されることになる。

一方、フィルタ回路は、断線異常信号ＯＰＦＰが非アクティブとなった時点で、直ぐに正常状態を示す非アクティブ（ハイレベル）の断線異常信号ＯＰＦＰ（正常信号）を出力する。この断線異常信号ＯＰＦＰをレベル反転した信号と、上記ＮＯＲ回路２８４からの強制遮断信号Inhibitをレベル反転した信号とは、ＮＯＲ回路３０４を介してダイアグ信号Diagとして出力され、ダイアグ出力部２２６に与えられる。このダイアグ出力部２２６は、断線異常信号ＯＰＦがアクティブのときにダイアグ出力端子Ｐ７からパルス状のダイアグ出力を実行し、強制遮断信号Inhibitがアクティブのときにステップ状のダイアグ出力を実行する。このような構成であれば、断線異常と、それ以外の異常（オーバーカレント、ヒューズカレント、過熱異常）とをダイアグ出力により識別することができる。

以上のように、コントロールロジック部２２７は、ヒューズ異常保護回路の異常時間カウント及び正常時間積算回路の正常時間カウントについて、その下位ビットについては共通のフリーランニングカウンタ２７１のカウント値を共用する構成とされている。従って、ヒューズ異常保護回路及び正常時間積算回路が下位ビットについて互いに個別のカウンタ回路でカウント動作する構成に比べてコントロールロジック回路２２７の回路素子の低減を図ることができる。しかも、過電流保護回路の第３基準時間を上記フリーランニングカウンタ２７１を利用してカウントする構成であるから、やはり回路素子の低減を図ることができる。

（ゲート駆動部）
ゲート駆動部２２８は、コントロールロジック部２２７から制御信号Ｏｎ、出力信号ＦＣＭ及び強制遮断信号Inhibitが入力される。ゲート駆動部２２８は、電源端子Ｐ２とパワーＭＯＳＦＥＴ２１４及びセンスＭＯＳＦＥＴ２１８のゲートとの間に接続されたチャージポンプ（図示せず）と、パワーＭＯＳＦＥＴ２１４及びセンスＭＯＳＦＥＴ２１８のゲートとソースの間に接続された放電用ＦＥＴ（図示せず）とを備える。

そして、ゲート駆動部２２８は、コントロールロジック部２２７からアクティブの制御信号Ｏｎ（オン指令信号）を受けることで、チャージポンプのみを駆動させて電源電圧Ｖccよりも高いレベルに昇圧した電圧をパワーＭＯＳＦＥＴ２１４及びセンスＭＯＳＦＥＴ２１８の各ゲート−ソース間に与えてオンして通電動作にさせる充電動作を行う。一方、ゲート駆動部２２８は、コントロールロジック部２２７から非アクティブの制御信号Ｏｎ（オフ指令信号）受けたとき、または、アクティブの強制遮断信号Inhibitを受けたとき（上記第１及び第２の強制遮断時）、チャージポンプの昇圧動作をオフするとともに、放電用ＦＥＴのみをオンしてパワーＭＯＳＦＥＴ２１４及びセンスＭＯＳＦＥＴ２１８の各ゲート−ソース間の電荷を放電し、遮断動作させる放電動作を行う。

２．本実施形態の動作
図２１〜図２３は、電力供給制御装置２１０の動作を説明するための各信号のタイムチャートである。このうち、図２１は正常時であり、図２２はオーバーカレント時であり、図２３はヒューズカレント時を示す。なお、各図で、〔ＦＲＣ〕はＦＲカウンタ２７１の最上位bitから上位５bit目までのbitによるカウント値、〔ＦＣＣ〕はヒューズカウンタ２７３のカウント値、〔ＣＬＣ〕はクリアカウンタ２７２のカウント値をそれぞれ示しており、ここでは１６進数（Ａ＝１０，Ｂ＝１１，Ｃ＝１２．．．）で表示されている。また、ＦＲＣ７はＦＲカウンタ２７１の最上位bitを意味し、そのハイローレベルが示されており、ＦＲＣ６はＦＲカウンタ２７１の上位２番目のbitを意味し、そのハイローレベルが示されている。また、各図中の「Ｒ」はリセットを意味する。

（正常時）
電力供給制御装置２１０は、アクティブの制御信号Ｏｎを受けると、内部グランド生成部２２３において内部グランドＧＮＤ２が生成される。そして、この内部グランドＧＮＤ２が安定するとリセット信号発生回路２７５のリセット信号ＲＳＴがアクティブから非アクティブとなり各カウンタ７１〜７３のリセット状態が解除される。

また、アクティブの制御信号Ｏｎがコントロールロジック部２２７からゲート駆動部２２８に与えられてパワーＭＯＳＦＥＴ２１４等がオンして通電状態になる。そして、ＦＲカウンタ２７１が発振回路２７４からのクロック信号ＣＬＫに基づきカウントを開始する。正常時では、ＮＡＮＤ回路２８０からアクティブのセット信号ＯＣ１が出力されること（リセット条件２）はなく、また、ＦＣメモリ２７８の出力信号ＦＣＭがハイレベルからローレベルにレベル反転すること（リセット条件３）もないため、ＦＲカウンタ２７１は途中でリセットされることなく、３２ｍｓｅｃを繰り返しカウントする（図２１中の〔ＦＲＣ〕参照）。それとともに、このＦＲカウンタ２７１の上位５bitのカウンタ値に応じたアクティブの閾値指令信号ＯＣＬ０〜ＯＣＬ５が閾値指令生成回路９３から順次出力され、第１異常用閾値電流ＩＬocを突入電流よりも高い初期レベルから経時的にレベルダウンする動作が３２ｍｓｅｃごとに順次繰り返される。

ここで、アクティブの制御信号Ｏｎの入力時に、パワーＭＯＳＦＥＴ２１４に第２異常用閾値電流ＩＬfcよりも高い突入電流が流れ得る。しかし、第１異常用閾値電流ＩＬocは、突入電流よりも高い初期レベルにあるため、この突入電流によってパワーＭＯＳＦＥＴ２１４等に上記第２強制遮断動作を行わせることを防止できる。

また、正常時には、異常通知信号Ｆａｉｌが非アクティブであるため、ヒューズカウンタ２７３のカウントアップは開始されない（図２１の〔ＦＣＣ〕参照）。一方、クリアカウンタ２７２は、ＦＲカウンタ２７１からのカウント指令信号ＯvF7の入力ごとにカウントアップする。そして、異常通知信号Ｆａｉｌは非アクティブのままであるから、途中でリセットされず、５１２ｍｓｅｃ（第２基準時間）でオーバーフローしてアクティブのクリア信号ＣＬＲを出力する（図２１の〔ＣＬＣ〕、〔ＣＬＲ〕参照）。

制御信号Ｏｎがアクティブから非アクティブになったとき、前述したように内部グランド生成部２２３は、この時点でクリアカウンタ２７２がオーバーフローしていなければオーバーフローするまで待って内部グランドＧＮＤ２の生成を停止する。

（オーバーカレント、ヒューズカレント時）
負荷２１１の短絡が発生した場合、図２２に示すように、負荷電流ＩＬは第２異常用閾値電流ＩＬfcを超え、この時点で、ヒューズカレント信号ＦＣがアクティブとなり、ＦＣメモリ２７８の出力信号ＦＣＭがハイレベルからローレベルにレベル反転し、ＦＲカウンタ２７１のカウント値がリセットされる。これにより、第１異常用閾値電流ＩＬocは初期レベルに復帰し、その後に開始されるＦＲカウンタ２７１のカウント値に応じて再び経時的にレベルダウンしていく。

そして、負荷電流ＩＬが第１異常用閾値電流ＩＬocを超えた時点で、オーバーカレント信号ＯＣがアクティブとなり、ＮＡＮＤ回路２８０からのセット信号ＯＣ１がアクティブとなり、これにより、ＯＣメモリ２７６からの第２強制遮断指令信号ＯＣＭがアクティブとなり、アクティブの強制遮断信号InhibitによりパワーＭＯＳＦＥＴ２１４の第２強制遮断動作が実行される。また、アクティブのセット信号ＯＣ１によりＦＲカウンタ２７１のカウント値がリセットされ、ここから１６ｍｅｃより少し手前でアクティブのカウント指令信号ＯvF7が出力され、ヒューズカウンタ２７３のカウント値が１カウントアップされる（図２２の〔ＦＣＣ〕参照）。そして、ＦＲカウンタ２７１が１６ｍｅｃをカウントした時点で、アクティブの遮断解除信号ＭＣＬが出力され、ＯＣメモリ２７６から非アクティブの第２強制遮断指令信号ＯＣＭが出力されてパワーＭＯＳＦＥＴ２１４の強制遮断状態が解除され、再びオンされる。

その後、負荷２１１の短絡が解消されなければ、クリアカウンタ２７２のカウントアップもされず、上記第２強制遮断が繰り返し実行され、それと共に、ヒューズカウンタ２７３のカウントアップが進められる。そして、このカウント値〔ＦＣＣ〕が７になった（第２強制遮断が７回実行された）後、ＯＣ閾値指令生成回路２９３はアクティブの閾値指令信号ＯＣＬ５の出力を維持し、第１異常用閾値電流ＩＬocを最も低いレベルに保持する。

そして、ヒューズカウンタ２７３がオーバーフローした時点で、アクティブの第１強制遮断指令信号Ｆｕｓｅを出力してパワーＭＯＳＦＥＴ２１４に強制遮断動作をさせ、これに伴ってカウント指令信号ＯvF7に基づくカウント動作が停止され、この強制遮断状態が保持される（第１強制遮断）。ここで、第２異常用閾値電流ＩＬfcを負荷２１１の定格電流ＩLmaxよりもやや高いレベルとしている。そして、基準ヒューズ時間は、この第２異常用閾値電流ＩＬfcを超えるヒューズカレントが第２基準時間よりも短い時間間隔で断続的に検出された場合に電線２３０が発煙するまでの時間よりも短い時間に設定されている。このため、電線２３０の一部のより線が短絡してその一部のより線のみに異常電流が上記第２基準時間よりも短い時間間隔で流れるチャタリングショートを、電線２３０が発煙に至る前に検出し、パワーＭＯＳＦＥＴ２１４に第２強制遮断動作をさせることができるのである。

その後、図２３に示すように、制御信号Ｏｎがアクティブから非アクティブになると、クリアカウンタ２７２のリセット状態が解除され、オーバーフローするまで、内部グランドＧＮＤ２の生成を維持すべく非アクティブのクリア信号ＣＬＲを出力し続ける。そして、オーバーフローしたときに内部グランドＧＮＤ２の生成を停止する。従って、クリアカウンタ２７２がオーバーフローする前であれば、制御信号Ｏｎが再びアクティブになっても、上記第１強制遮断状態が保持される。

（断線異常発生時）
仮に、第３異常用閾値電流ＩＬopを常時固定とした場合には、アクティブの断線異常判定信号ＯＰが出力されるときの負荷抵抗値（外部回路の抵抗値）が電源電圧Ｖccの変動に応じて変化してしまう。断線異常を正確に検出するには、電源電圧Ｖccの変動にかかわらず、常に一定の負荷抵抗値で断線異常とすべきである。

そこで、本実施形態では、前述したように、第３異常用閾値電流ＩＬop（第３異常用閾値電圧Ｖop）は、パワーＭＯＳＦＥＴ２１４のオン時においてそのソース電圧Ｖｓ（電源電圧Ｖcc）に比例して変化するようになっている。従って、例えば電源電圧Ｖccが半減した場合には、第３異常用閾値電流ＩＬopも半減するから、断線異常とされる負荷抵抗値（＝電源電圧Ｖcc／第３異常用閾値電流ＩＬop）は、電源電圧Ｖccの変動にかかわらず常に一定とされ、断線異常を正確に検出することができる。しかも、その断線検出のためにマイコン等を用いる必要がない。

＜他の実施形態＞
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれ、さらに、下記以外にも要旨を逸脱しない範囲内で種々変更して実施することができる。

（１）上記遮断時間カウンタ７０、ヒューズ時間カウンタ７１、クリアカウンタ７２はいずれもカウンタ回路で構成してデジタル的に時間を積算する構成としたが、これに限らず、例えばコンデンサを使ってアナログ的に時間積算する構成であってもよい。

（２）上記実施形態３の図１０の構成に対して、図１４に示すように切り替え用パッド１１７の接続先に応じて異なる電位レベルに基づきラッチ回路１０１のラッチ機能の有効・無効を決定する構成であってもよい。

（３）上記実施形態４の図１３の構成に対して、図１１，１２に示すように、制御信号Ｓ１の入力レベルに応じてラッチ回路１０１のラッチ機能の有効・無効等を決定する構成であってもよい。

（４）上記実施形態では、正常時間積算回路、異常時間積算回路及び遮断時間積算回路をカウンタ回路で構成したが、これに限らず、例えば定電流回路と、その定電流が流れるコンデンサと、コンデンサの電荷を放電させる放電回路とを備えるタイマ回路で構成してもよい。

Claims (21)

1. 電源から負荷への電力供給を制御する電力供給制御装置であって、
   前記電源から前記負荷への電力供給ラインに配される半導体スイッチ素子と、
   この半導体スイッチ素子に流れる負荷電流を検出する電流検出素子と、
   前記電流検出素子からの検出信号に基づき前記半導体スイッチ素子に流れる負荷電流が第１閾値を超えているか否かを判断し、前記負荷電流が前記第１閾値を超えている場合に第１異常電流信号を出力する第１異常電流検出回路と、
   前記第１異常電流検出回路から前記第１異常電流信号が出力されたことを条件に異常時間の積算を開始し、当該異常時間が第１基準時間に達したときに前記半導体スイッチ素子に第１遮断動作をさせる異常時間積算回路と、
   前記異常時間積算回路の積算開始後に、前記負荷電流が継続的に前記第１閾値を下回っている正常時間が第２基準時間に達したときにクリア信号を出力する正常時間積算回路と、
   前記クリア信号の出力に基づき前記異常時間積算回路の前記異常時間をクリアする異常時間クリア回路と、を備える電力供給制御装置。
2. 前記電流検出素子からの検出信号に基づき前記半導体スイッチ素子に流れる負荷電流が第１閾値よりも高い第２閾値を超えているか否かを判断し、前記負荷電流が前記第２閾値を超えている場合に第２異常電流信号を出力する第２異常電流検出回路と、
   前記第２異常電流検出回路から前記第２異常電流信号が出力されたことを条件に前記半導体スイッチ素子に第２遮断動作をさせ、その時点から前記第２基準時間よりも短い第３基準時間だけ経過したときに前記半導体スイッチ素子の前記第２遮断の状態を解除する遮断時間積算回路と、を備え、
   前記遮断時間積算回路により前記半導体スイッチ素子が前記第２遮断の状態にある間、前記正常時間積算回路は前記正常時間をリセット状態とし、かつ、前記異常時間積算回路は前記異常時間の積算を進める請求の範囲第１項に記載の電力供給制御装置。
3. 所定時間を繰り返しカウントし、当該所定時間をカウントアップする毎にカウントアップ信号を出力するフリーランニングカウンタ回路を備え、
   前記異常時間積算回路は、前記第１異常電流検出回路から前記第１異常電流信号が出力されたことを条件に、前記フリーランニングカウンタ回路から前記カウントアップ信号が出力される毎にカウントを進め、そのカウント値が基準異常カウント値に達したときに前記半導体スイッチ素子に前記第１遮断動作をさせるヒューズカウンタ回路を備えて構成され、
   前記正常時間積算回路は、前記フリーランニングカウンタ回路から前記カウントアップ信号が出力される毎にカウントを進め、そのカウント値が基準クリアカウント値に達したときに前記クリア信号を出力するクリアカウンタ回路と、前記第１異常電流検出回路からの前記第１異常電流信号の出力に基づき前記クリアカウンタ回路のカウント値をリセットする正常時間リセット回路とを備えて構成されている請求の範囲第１項に記載の電力供給制御装置。
4. 前記電流検出素子からの検出信号に基づき前記半導体スイッチ素子に流れる負荷電流が第１閾値よりも高い第２閾値を超えているか否かを判断し、前記負荷電流が前記第２閾値を超えている場合に第２異常電流信号を出力する第２異常電流検出回路と、
   前記第２異常電流検出回路から前記第２異常電流信号が出力されたことを条件に前記半導体スイッチ素子に第２遮断動作をさせ、前記フリーランニングカウンタ回路が前記第２基準時間よりも短い第３基準時間だけカウントしたことに基づき前記半導体スイッチ素子の前記第２遮断の状態を解除する遮断回路と、を備える請求の範囲第３項に記載の電力供給制御装置。
5. 前記半導体スイッチ素子が前記第２遮断の状態にある間、前記正常時間リセット回路は前記クリアカウンタ回路のカウント値をリセット状態とし、前記ヒューズカウンタ回路は前記カウントアップ信号によるカウントを進める構成である請求の範囲第４項に記載の電力供給制御装置。
6. 前記半導体スイッチ素子はパワーＦＥＴであると共に、前記電流検出素子は前記パワーＦＥＴに流れる負荷電流に対し所定関係のセンス電流が流れるセンスＦＥＴとされ、このセンス電流を前記検出信号として出力する構成である請求の範囲第１項から第５項のいずれかに記載の電力供給制御装置。
7. 前記半導体スイッチ素子は、パワーＦＥＴであって、
   前記異常電流信号に基づく前記パワーＦＥＴの前記遮断動作時には、前記異常電流信号が出力されない正常状態での遮断動作時よりも速い放電速度で、前記パワーＦＥＴのゲート電荷を放電する放電速度変更回路が設けられている請求の範囲第１項から第６項のいずれかに記載の電力供給制御装置。
8. 前記半導体スイッチ素子は、パワーＦＥＴであって、
   前記異常電流信号が出力されているときには、前記異常電流信号が出力されない正常状態での通電動作時よりも速い充電速度で、前記パワーＦＥＴのゲート電荷を充電する充電速度変更回路が設けられている請求の範囲第１項から第７項のいずれかに記載の電力供給制御装置。
9. 前記異常時間積算回路による前記半導体スイッチ素子の遮断状態を保持するラッチ回路を備える請求の範囲第１項から第８項のいずれかに記載の電力供給制御装置。
10. 前記ラッチ回路は、前記異常時間積算回路の異常時間が前記第１基準時間に達した場合に、前記正常時間積算回路の積算動作を停止させることで前記半導体スイッチ素子の遮断状態を保持する構成である請求の範囲第９項に記載の電力供給制御装置。
11. 前記ラッチ回路は、前記異常時間積算回路の異常時間が前記第１基準時間に達した場合に、前記正常時間積算回路からのクリア信号を受けないように無効化させることで前記半導体スイッチ素子の遮断状態を保持する構成である請求の範囲第９項に記載の電力供給制御装置。
12. 少なくとも前記正常時間積算回路及び異常時間積算回路を、ワンチップ化した、或いは、複数のチップで構成してワンパッケージ内に収容した半導体装置であって、
    前記半導体装置には、外部入力端子が設けられ、この外部入力端子の入力レベルに応じて前記半導体スイッチ素子の遮断状態を保持させるかどうかを選択する請求の範囲第９項から第１１項のいずれかに記載の電力供給制御装置。
13. 前記外部入力端子は、前記異常電流信号が出力されない正常状態時に前記半導体スイッチ素子に通電動作をさせるための制御信号が入力される端子である請求の範囲第１２項に記載の電力供給制御装置。
14. 少なくとも前記正常時間積算回路及び異常時間積算回路を、ワンチップ化した、或いは、複数のチップで構成してワンパッケージ内に収容した半導体装置であって、
    前記半導体装置内の半導体チップ上のボンディングパッドがワイヤボンディングを介して接続される接続先によって変化する当該ボンディングパッドの入力レベルに応じて前記半導体スイッチ素子の遮断状態を保持させるかどうかを選択する請求の範囲第９項から第１１項のいずれかに記載の電力供給制御装置。
15. 前記異常時間積算回路による前記半導体スイッチ素子の遮断状態を待機時間だけ待って解除する解除回路を備える請求の範囲第１項から第８項のいずれかに記載の電力供給制御装置。
16. 前記解除回路は、前記異常時間積算回路による前記半導体スイッチ素子の遮断動作後に前記正常時間積算回路から出力されるクリア信号によって前記異常時間をクリアすることで前記遮断状態を解除する構成である請求の範囲第１５項に記載の電力供給制御装置。
17. 前記異常時間積算回路によって前記半導体スイッチ素子が遮断動作するまでの時間を、当該遮断動作が複数回目のときは前回よりも短い時間にする請求の範囲第１５項又は第１６項に記載の電力供給制御装置。
18. 前記解除回路は、前記異常時間積算回路による前記半導体スイッチ素子の遮断動作後に前記正常時間積算回路から出力されるクリア信号によって前記異常時間をクリアすることで前記遮断状態を解除する構成であって、
    前記半導体スイッチ素子の遮断動作が複数回目以降のときは、前記半導体スイッチ素子の遮断動作後に出力されるクリア信号によって前記異常時間積算回路の異常時間を部分的にクリアする請求の範囲第１７項に記載の電力供給制御装置。
19. 少なくとも前記正常時間積算回路及び異常時間積算回路を、ワンチップ化した、或いは、複数のチップで構成してワンパッケージ内に収容した半導体装置であって、
    前記半導体装置には、外部入力端子が設けられ、この外部入力端子の入力レベルに応じて前記遮断動作が複数回目以降のときに、前記異常時間積算回路の異常時間を部分的にクリアするか、前記異常時間を全クリアするかを選択する請求の範囲第１８項に記載の電力供給制御装置。
20. 前記外部入力端子は、前記異常電流信号が出力されない正常状態時に前記半導体スイッチ素子に通電動作をさせるための制御信号が入力される端子である請求の範囲第１９項に記載の電力供給制御装置。
21. 少なくとも前記正常時間積算回路及び異常時間積算回路を、ワンチップ化した、或いは、複数のチップで構成してワンパッケージ内に収容した半導体装置であって、
    前記半導体装置内の半導体チップ上のボンディングパッドがワイヤボンディングを介して接続される接続先によって変化する当該ボンディングパッドの入力レベルに応じて前記遮断動作が複数回目以降のときに、前記異常時間積算回路の異常時間を部分的にクリアするか、前記異常時間を全クリアするかを選択する請求の範囲第１８項に記載の電力供給制御装置。

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