KR102567974B1 - 인쇄회로기판을 포함하는 메모리 시스템 및 스토리지 장치 - Google Patents

인쇄회로기판을 포함하는 메모리 시스템 및 스토리지 장치 Download PDF

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Abstract

본 발명의 기술적 사상에 따른 메모리 시스템은, 인쇄회로기판, 인쇄회로기판에 실장되는 적어도 한 개의 메모리 칩, 및 인쇄회로기판에 배치되고 메모리 칩에 기입 및 독출 동작을 수행하는 2N(N은 2 이상의 정수)개의 채널과 연결되는 메모리 컨트롤러를 포함하되, 인쇄회로기판에서 채널 중 일부는 포인트 투 포인트(Point to Point) 방식으로 구성되는 제1 채널 그룹이고, 채널 중 나머지 일부는 데이지 체인(Daisy Chain) 방식으로 구성되는 제2 채널 그룹이다.

Description

인쇄회로기판을 포함하는 메모리 시스템 및 스토리지 장치{MEMORY SYSTEM AND STORAGE DEVICE INCLUDING PRINTED CIRCUIT BOARD}
본 발명의 기술적 사상은 메모리 시스템 및 스토리지 장치에 관한 것으로서, 보다 상세하게는 메모리 시스템을 구성하는 인쇄회로기판, 이를 포함하는 메모리 시스템, 및 이를 포함하는 스토리지 장치에 관한 것이다.
본 발명의 배경기술은 대한민국 공개특허공보 제10-2013-0105253호(2013.09.25)에 개시되어 있다.
스토리지 장치는 데이터를 저장하는 데 사용되고, 휘발성 및 비휘발성 메모리 스토리지 장치로 구분될 수 있다. 예를 들어, 비휘발성 메모리 스토리지 장치인 플래시(flash) 메모리 스토리지 장치는 휴대폰, 디지털 카메라, 휴대용 정보 단말기(PDA), 이동식 컴퓨터, 고정식 컴퓨터, 서버 장치, 및 기타 장치에 널리 사용될 수 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 기입 및 독출 동작을 수행하는 채널 중 일부는 포인트 투 포인트(Point to Point) 방식으로 구성하고, 다른 일부는 데이지 체인(Daisy Chain) 방식으로 구성하여, 저용량 및 고용량 메모리 시스템을 하나의 폼 팩터(form factor)로 해결할 수 있는 인쇄회로기판을 제공하는 것이다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 상기 인쇄회로기판을 포함하는 메모리 시스템 및 스토리지 장치를 제공하는 것이다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상에 의한 실시예에 따른 메모리 시스템은, 인쇄회로기판; 상기 인쇄회로기판에 실장되는 적어도 한 개의 메모리 칩; 및 상기 인쇄회로기판에 배치되고, 상기 메모리 칩에 기입 및 독출 동작을 수행하는 2N(N은 2 이상의 정수)개의 채널과 연결되는 메모리 컨트롤러;를 포함하되, 상기 인쇄회로기판에서, 상기 채널 중 일부는 포인트 투 포인트(Point to Point) 방식으로 구성되는 제1 채널 그룹이고, 상기 채널 중 나머지 일부는 데이지 체인(Daisy Chain) 방식으로 구성되는 제2 채널 그룹이다.
본 발명의 기술적 사상에 의한 실시예에 따른 인쇄회로기판은, 기판 내부에 포인트 투 포인트 방식으로 형성되는 제1 배선부; 기판 내부에 데이지 체인 방식으로 형성되는 제2 배선부; 기판 표면에 위치하는 메모리 컨트롤러 영역; 및 기판 표면에 위치하는 적어도 두 개의 메모리 칩 실장 영역;을 포함하되, 상기 메모리 칩 실장 영역의 일부는 상기 제1 및 제2 배선부가 모두 상기 메모리 컨트롤러 영역으로부터 연장되는 제1 실장 영역이고, 상기 메모리 칩 실장 영역의 다른 일부는 상기 제2 배선부만이 상기 메모리 컨트롤러 영역으로부터 연장되는 제2 실장 영역이다.
본 발명의 기술적 사상에 의한 실시예에 따른 스토리지 장치는, 인쇄회로기판; 상기 인쇄회로기판에 실장되고, 복수의 비휘발성 메모리 칩을 포함하는 적어도 한 개의 반도체 패키지; 및 상기 인쇄회로기판에 배치되고, 상기 반도체 패키지에 기입 및 독출 동작을 수행하는 2N(N은 2 이상의 정수)개의 채널과 연결되는 메모리 컨트롤러;를 포함하되, 상기 인쇄회로기판은, 절연층; 및 상기 절연층에 형성된 도전성 트레이스 및 상기 절연층을 관통하여 상기 도전성 트레이스와 연결된 도전성 비아를 가지는 제1 및 제2 배선부;를 포함하고, 상기 채널 중 절반은 포인트 투 포인트 방식의 제1 배선부로 구성되고, 상기 채널 중 나머지 절반은 데이지 체인 방식의 제2 배선부로 구성된다.
본 발명의 기술적 사상에 따른 인쇄회로기판을 포함하는 메모리 시스템 및 스토리지 장치는, 기입 및 독출 동작을 수행하는 채널 중 일부는 포인트 투 포인트(Point to Point) 방식으로 구성되고, 다른 일부는 데이지 체인(Daisy Chain) 방식으로 구성되므로, 저용량 및 고용량 메모리 시스템 및 스토리지 장치를 위한 인쇄회로기판을 하나의 폼 팩터(form factor)로 제작할 수 있고, 높은 생산 효율을 제공할 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 2는 메모리 시스템을 포함하는 스토리지 장치의 예시들을 나타내는 도면이다.
도 3a 및 도 3b는 메모리 시스템이 탑재되는 인쇄회로기판을 규정하는 폼 팩터의 예시들을 나타내는 도면들이다.
도 4a 및 도 4b는 본 발명의 기술적 사상의 일 실시예에 따른 인쇄회로기판을 나타내는 개략적인 평면도 및 단면도이다.
도 5a 및 도 5b는 본 발명의 기술적 사상의 일 실시예에 따른 메모리 시스템을 나타내는 개략적인 평면도 및 단면도이다.
도 6a 및 도 6b는 본 발명의 기술적 사상의 일 실시예에 따른 메모리 시스템을 나타내는 개략적인 평면도 및 단면도이다.
도 7a 및 도 7b는 본 발명의 기술적 사상의 일 실시예에 따른 메모리 시스템을 나타내는 개략적인 평면도 및 단면도이다.
도 8은 본 발명의 기술적 사상의 일 실시예에 따른 메모리 시스템을 나타내는 개략적인 평면도이다.
도 9는 본 발명의 기술적 사상의 일 실시예에 따른 스토리지 장치를 포함하는 호스트를 나타내는 개략적인 평면도이다.
도 10은 본 발명의 기술적 사상의 일 실시예에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 기술적 사상의 실시예에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(100) 및 호스트(200)는 서로 통신할 수 있고, 메모리 시스템(100)은 반도체 패키지(120), 메모리 컨트롤러(140), 전원 공급 장치(160), 및 포트(180)를 포함할 수 있다.
반도체 패키지(120)는 각각 복수의 메모리 셀을 포함하는 복수의 메모리 칩을 포함할 수 있다. 본 명세서에 있어서, 반도체 패키지(120)란 메모리 칩이 패키지 형태가 아닌 칩 스케일 형태인 경우도 모두 포함하는 개념이며, 일반적인 형태의 반도체 패키지만을 지칭하는 것은 아니다. 반도체 패키지 공정의 기술 발전에 따라, 인쇄회로기판 상에 메모리 칩이 패키지 형태가 아닌 칩 스케일 형태로 실장될 수 있다. 구체적으로, 메모리 칩 전체가 케이스 등으로 보호되거나, 또는 몰딩 컴파운드(molding compound)가 아닌 폴리머 레진(polymer resin)을 이용하여 인쇄회로기판 상에 메모리 칩을 직접 봉지(encapsulation)할 수 있다.
일부 실시예들에서, 상기 메모리 칩은 3차원(3D) 메모리 어레이를 포함하는 메모리 칩일 수 있다. 3D 메모리 어레이는 실리콘 기판 위에 배치되는 활성 영역과, 메모리 셀의 동작과 관련된 회로로서 상기 기판 상에 또는 상기 기판 내에 형성된 회로를 가지는 메모리 셀의 적어도 하나의 물리적 레벨에 모놀리식(monolithic)으로 형성될 수 있다. 용어 '모놀리식'은 메모리 셀 어레이를 구성하는 각 레벨의 층들이 메모리 셀 어레이 중 각 하부 층들의 바로 위에 적층되어 있음을 지칭할 수 있다.
일부 실시예들에서, 3D 메모리 어레이는 적어도 하나의 메모리 셀이 다른 메모리 셀의 위에 위치하도록 수직 방향으로 배치되고, 보조 셀들이 메모리 셀들 위에, 또는 메모리 셀들 아래에 배치된 수직 구조의 NAND 스트링을 포함할 수 있고, 적어도 하나의 메모리 셀은 전하 트랩층을 포함할 수 있다.
다른 실시예들에서, 복수의 메모리 셀은 2차원 수평 구조의 낸드(planar NAND) 플래시 메모리 셀들일 수 있다. 또 다른 실시예들에서, 복수의 메모리 셀은 RRAM(resistive RAM), PRAM(phase change RAM), 또는 MRAM(magnetic RAM)과 같은 비휘발성 메모리 셀일 수 있다.
메모리 셀 어레이에 포함된 메모리 셀은 2 비트(bit) 이상의 데이터를 저장할 수 있다. 일부 실시예들에서, 메모리 셀 어레이에 포함된 메모리 셀은 2 비트 데이터를 저장하는 멀티 레벨 셀(multi level cell, MLC)일 수 있다. 다른 실시예들에서, 메모리 셀 어레이에 포함된 메모리 셀은 3 비트 데이터를 저장하는 트리플 레벨 셀(triple level cell, TLC)일 수 있다. 또 다른 실시예들에서, 메모리 셀 어레이에 포함된 메모리 셀은 4 비트 이상의 데이터를 저장할 수 있다. 또한, 메모리 셀 어레이의 스트링에 포함된 메모리 셀은 1 비트 데이터를 저장하는 싱글 레벨 셀(single level cell, SLC)로서 사용될 수도 있다.
반도체 패키지(120)를 구성하는 메모리 칩은 채널 그룹을 통해서 메모리 컨트롤러(140)와 연결될 수 있다. 예를 들어, 반도체 패키지 A(120A)는 채널 그룹 A(CH-A)를 통해서 메모리 컨트롤러(140)와 연결될 수 있고, 반도체 패키지 B(120B)는 채널 그룹 B(CH-B)를 통해서 메모리 컨트롤러(140)와 연결될 수 있다. 도면에는 2개의 반도체 패키지들(120A, 120B) 및 채널 그룹들(CH-A, CH-B)이 도시되었으나, 본 발명의 기술적 사상에 따른 메모리 시스템(100)은 1개의 반도체 패키지 및 채널 그룹을 포함할 수도 있고, 3개 이상의 반도체 패키지들 및 채널 그룹들을 포함할 수도 있다.
메모리 컨트롤러(140)는 포트(180)를 통해서 호스트(200)로부터 요청(REQ)을 수신할 수 있고, 포트(180)를 통해서 호스트(200)에 응답(RES)을 전송할 수 있다. 예를 들어, 메모리 컨트롤러(140)는 호스트(200)로부터 데이터의 독출 요청을 포트(180)를 통해서 수신할 수 있고, 이에 응답하여 메모리 컨트롤러(140)는 반도체 패키지(120)에 포함되는 메모리 칩에 저장된 데이터를 독출하고 포트(180)를 통해서 호스트(200)에 전송할 수 있다. 상기 메모리 컨트롤러(140)는 반도체 패키지 형태 또는 칩 스케일 형태로 구성될 수 있다.
전원 공급 장치(160)는 포트(180)를 통해서 호스트(200)로부터 전원(PWR)을 수신하고, 수신된 전원(PWR)에 기초하여 메모리 시스템(100)에 포함된 구성 요소들, 예를 들어, 반도체 패키지(120) 및 메모리 컨트롤러(140)에 전원을 공급할 수 있다.
포트(180)는 복수의 핀을 포함할 수 있고, 호스트(200)와 통신하는 인터페이스 프로토콜(protocol)에 기초하여 핀의 개수, 크기, 및 배치가 결정될 수 있다. 메모리 시스템(100) 및 호스트(200)는, 예를 들어, USB, MMC, PCI-E, ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI, ESDI, 및 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜 중 적어도 하나를 통해서 통신할 수 있고, 포트(180)는 인터페이스 프로토콜에 따라 복수의 핀을 포함할 수 있다.
본 발명의 기술적 사상에 따라, 메모리 시스템(100)은 다양한 저장 용량을 가질 수 있는 반도체 패키지(120)를 탑재하는 폼 팩터(form factor)를 지원할 수 있다. 메모리 시스템(100)은 인쇄회로기판(printed circuit board, PCB)과 같은 배선 기판을 포함할 수 있고, 메모리 시스템(100)의 구성 요소들인 반도체 패키지(120), 메모리 컨트롤러(140), 및 전원 공급 장치(160)는 인쇄회로기판에 실장될 수 있다. 인쇄회로기판은 서로 이격되어 위치하는 메모리 칩 실장 영역을 포함할 수 있고, 메모리 시스템(100)이 사용되는 환경 또는 어플리케이션에 따라, 상기 메모리 칩 실장 영역에 모두 반도체 패키지(120)가 실장되거나, 또는 이 중 하나의 실장 영역에만 반도체 패키지(120)가 실장되어 메모리 용량을 조절함으로써, 메모리 시스템(100)을 유연하게 사용할 수 있다.
더욱이, 다양한 메모리 용량을 지원하는 하나의 폼 팩터를 가지는 인쇄회로기판을 포함하는 메모리 시스템(100)을 생산하는 것은 복수의 폼 팩터를 가지는 인쇄회로기판을 포함하는 메모리 시스템들을 개별적으로 생산하는 것에 비하여 높은 생산 효율을 제공할 수 있다.
도 2는 메모리 시스템을 포함하는 스토리지 장치의 예시들을 나타내는 도면이다.
반도체 공정 기술이 발전함에 따라, 자기 디스크, 자기 테이프, 광 디스크 등과 같은 데이터 저장을 위한 종래의 수단 대신, 반도체 메모리 칩을 포함하는 스토리지 장치가 사용되고 있다. 반도체 메모리 칩을 포함하는 스토리지 장치는 저전력 소비, 작은 크기, 높은 저장 용량 등의 장점을 제공할 수 있으며, 반도체 공정 기술이 발전함에 따라 이러한 장점들은 더욱 강화되고 있다.
도 2를 참조하면, 스토리지 장치(1000)의 일 실시예로서 하드 디스크 드라이브(hard disk drive, HDD)(1000-1)는 표면에 코팅된 자성체에 데이터를 저장하는 플래터(platter)를 포함할 수 있다. 플래터는 스핀들 모터에 의해 회전할 수 있고, 입출력 헤드에 의해 데이터가 기입되거나 데이터가 독출될 수 있다. 이와 같이, 하드 디스크 드라이브(1000-1)는 플래터를 회전시키기 위한 모터 및 플래터에 데이터를 기입하기 위한 입출력 헤드 등과 같은 구성 요소에 기인하여, 그 크기가 상대적으로 클 수 있다. 예를 들어, 하드 디스크 드라이브(HDD)는 5.25인치, 3.5인치, 2.5인치, 1.8인치 등의 폼 팩터를 가질 수 있다.
반도체 공정 기술이 발전함에 따라, 스토리지 장치(1000)의 일 실시예로서 솔리드 스테이트 드라이브(solid state drive, SSD)(1000-2)는 반도체 메모리 칩을 포함할 수 있다. 예를 들어, 반도체 메모리 칩은 비휘발성 메모리로서 플래시 메모리를 포함할 수 있고, 플래시 메모리에 포함된 메모리 셀들에 데이터를 저장할 수 있다. 솔리드 스테이트 드라이브(1000-2)는 상기 하드 디스크 드라이브(1000-1)와의 호환성을 위하여 상기 하드 디스크 드라이브(1000-1)의 폼 팩터를 그대로 준수할 수 있고, 상기 하드 디스크 드라이브(1000-1)의 인터페이스 프로토콜을 지원할 수 있다.
메모리 시스템(100, 도 1 참조) 및 호스트(200, 도 1 참조)를 포함하는 전자 기기의 크기가 점차 작아지고, 고속으로 동작하는 메모리 시스템(100)이 요구됨에 따라, 기존의 크기보다 작은 크기를 가지면서도, 고속의 인터페이스 프로토콜을 지원하는 메모리 시스템(100)이 요구되었다. 이에 따라, 상대적으로 작은 크기에 대응하는 폼 팩터, 예를 들어, PCI Express Mini Card 레이아웃을 사용하는 mSATA 표준 및 mSATA 표준보다 유연한 크기들을 규정하는 M.2 표준 등이 제안되었다. 이러한 표준들은 도시된 바와 같이 작은 크기의 솔리드 스테이트 드라이브(1000-3)를 규정하고, 작은 크기의 솔리드 스테이트 드라이브(1000-3)는 인쇄회로기판 상에 실장된 적어도 하나의 반도체 패키지(120, 도 1 참조)를 포함할 수 있다. 하나의 폼 팩터는 스토리지 장치(1000)의 두께(즉, Z 방향의 길이) 및 좌우 폭들(즉, X 및 Y 방향의 길이들)을 포함할 수 있다.
이하에서, 메모리 시스템(100) 및 스토리지 장치(1000)는 작은 크기의 솔리드 스테이트 드라이브(1000-3)와 같이, 인쇄회로기판 및 인쇄회로기판에 실장된 적어도 하나의 반도체 패키지(120)를 포함하는 것으로 설명될 것이다.
도 3a 및 도 3b는 메모리 시스템이 탑재되는 인쇄회로기판을 규정하는 폼 팩터의 예시들을 나타내는 도면들이다.
구체적으로, 도 3a는 M.2 표준에 따른 인쇄회로기판(10-1)의 다양한 크기를 도시하고, 도 3b는 PCI 카드 표준에 따른 인쇄회로기판(10-2)의 다양한 크기를 도시한다.
도 3a를 참조하면, 폼 팩터의 예시로서 M.2 표준은 스토리지 장치(1000, 도 2 참조)를 구성하는 인쇄회로기판(10-1)의 두께 및 좌우 폭들을 규정할 수 있다. M.2 표준은 인쇄회로기판(10-1)의 X 방향의 길이를 22㎜로 규정하고, 인쇄회로기판(10-1)의 Y 방향의 길이를 60㎜, 80㎜, 또는 110㎜로 규정할 수 있다.
M.2 표준은 포트(180)를 규정할 수 있다. 포트(180)는 인쇄회로기판(10-1)의 일측에 위치할 수 있고, 호스트(200, 도 1 참조)와 통신하기 위한 복수의 핀을 포함할 수 있다. 복수의 핀은 노출된 패턴일 수 있고, 노출된 패턴은 호스트(200)에 포함된 소켓에 접속될 수 있다. 복수의 핀은 전도성 물질, 예를 들어, 구리와 같은 금속을 포함할 수 있다.
또한, M.2 표준은 메모리 시스템(100, 도 1 참조)을 호스트(200, 도 1 참조)에 장착하고 고정하기 위한 만입 구조(190)를 규정할 수 있다. 폼 팩터는 포트(180)와 대향하는 타측에 형성된 반원형 만입 구조(190)를 포함할 수 있다. 노출된 패턴이 만입 구조(190)의 테두리에 형성될 수 있고, 호스트(200)에 장착되는 경우 호스트(200)의 도전체와 연결될 수 있다. 예를 들어, 만입 구조(190)의 테두리에 형성된 패턴은 메모리 시스템(100)의 접지 노드에 대응할 수 있고, 호스트(200)에 장착되는 경우 호스트(200)의 접지 노드에 대응하는 도전체와 연결될 수 있다.
도 3b를 참조하면, 폼 팩터의 예시로서 PCI 카드 표준은 스토리지 장치(1000, 도 2 참조)를 구성하는 인쇄회로기판(10-2)의 X 방향의 길이를 174㎜ 또는 312㎜로서 규정하고, 인쇄회로기판(10-2)의 Y 방향의 길이를 106.68㎜로 규정할 수 있다.
PCI 카드 표준이 규정하는 X 방향의 길이는 인쇄회로기판(10-2)의 최대 길이를 규정하는 것으로서, 174㎜의 X 방향의 길이는 하프 랭스(Half Length), 312㎜의 X 방향의 길이는 풀 랭스(Full Length)로 지칭될 수 있다. 예를 들어, 하프 랭스의 인쇄회로기판(10-2)은 106.68㎜인 Y 방향의 길이를 가질 수 있고, 174㎜ 이하의 X 방향의 길이를 가질 수 있다. 하프 랭스 및 풀 랭스에서 포트(180)는 동일한 위치 및 모양을 가질 수 있다.
다양한 전자 기기에 포함되는 다양한 메인 보드의 서로 다른 규격 및 메모리 용량에 따른 반도체 패키지의 실장 개수 등에 따라, 이를 수용할 수 있도록 인쇄회로기판(10-1, 10-2)이 다양한 폼 팩터를 가지도록 제작될 수 있다. 이 중에서, 메모리 용량에 따른 반도체 패키지의 실장 개수에 상관없이 인쇄회로기판을 하나의 폼 팩터로 제작할 수 있다면 생산 효율 측면에서 유리할 수 있다.
따라서, 본 발명의 기술적 사상에 따른 인쇄회로기판(10, 도 4a 참조)은, 기입 및 독출 동작을 수행하는 채널 중 일부는 포인트 투 포인트(Point to Point) 방식으로 구성하고, 다른 일부는 데이지 체인(Daisy Chain) 방식으로 구성하여, 저용량 및 고용량 메모리 시스템을 하나의 폼 팩터로 해결할 수 있고, 이에 따라, 높은 생산 효율을 제공할 수 있다.
이하에서, 본 발명의 실시예들에 따른 인쇄회로기판(10)은 M.2 표준에 따른 폼 팩터를 준수하는 것으로서 설명되나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 또한, 도 3a 및 도 3b는 인쇄회로기판(10-1, 10-2)의 폼 팩터를 규정하는 예시들로서, M.2 표준 및 PCI 카드 표준이 제시되었으나, 인쇄회로기판의 복수의 크기에 대응하는 폼 팩터를 규정하는 다른 표준에도 본 발명의 기술적 사상이 적용될 수 있음은 이해될 것이다.
도 4a 및 도 4b는 본 발명의 기술적 사상의 일 실시예에 따른 인쇄회로기판을 나타내는 개략적인 평면도 및 단면도이다.
도 4a 및 도 4b를 같이 참조하면, 기입 및 독출 동작을 수행하는 복수의 채널 패턴(CHP1, CHP2, CHP3, CHP4)을 포함하는 인쇄회로기판(10)을 나타낸다.
인쇄회로기판(10)은 바디층(11), 상부 보호층(13), 및 하부 보호층(15)을 포함할 수 있다. 인쇄회로기판(10)에는 배선부들이 형성되어 있고, 그러한 상기 인쇄회로기판(10) 상의 배선부들은 접속 단자를 통해 반도체 패키지에 전기적으로 연결될 수 있다. 또한, 상기 인쇄회로기판(10)에는 포트(180)가 배치될 수 있다. 상기 인쇄회로기판(10)은 상기 포트(180)를 통해 모듈 기판, 시스템 보드, 메인 보드 등에 전기적으로 연결되면서 탑재될 수 있다.
상기 바디층(11) 내에는 다층 또는 단층의 배선부가 형성될 수 있고, 그러한 배선부를 통해 메모리 컨트롤러 및 반도체 패키지와 전기적으로 연결될 수 있다. 상부 보호층(13) 및 하부 보호층(15)은 상기 바디층(11)을 보호하는 기능을 하는데, 예를 들어, 솔더 레지스트(solder resist)로 형성될 수 있다.
또한, 바디층(11)은 통상적으로, 열경화성 수지 등의 고분자 물질, FR-4(Flame Retardant 4), BT(Bismaleimide Triazine), ABF(Ajinomoto Build up Film) 등의 에폭시계 수지 또는 페놀 수지 등을 일정 두께로 압축하여 박형으로 형성하고, 양면에 동박(copper foil)을 입힌 후, 패터닝을 통해 전기적 신호의 전달 경로인 배선부를 형성함으로써 구현될 수 있다.
또한, 인쇄회로기판(10)은 한쪽 면에만 배선을 형성한 단면 PCB(single layer PCB) 및 양쪽 면에 배선을 형성한 양면 PCB(double layer PCB)로 구별될 수 있다. 또한, 프레프레그(prepreg)라는 절연체를 이용하여 동박의 층수를 3층 이상으로 형성할 수 있고, 형성된 동박의 층수에 따라 3개 이상의 배선층을 형성함으로써, 다층 배선의 PCB가 구현될 수도 있다. 다만, 본 발명의 기술적 사상이 앞서 설명한 인쇄회로기판의 구조나 재질 등에 한정되는 것은 아니다.
인쇄회로기판(10)은 반도체 패키지가 실장되는 기판으로서 절연층 및 배선부를 포함한다. 배선부는 상기 절연층에 형성된 제1 및 제2 도전성 트레이스(CT1, CT2)를 포함하고, 상기 절연층을 관통하여 상기 제1 도전성 트레이스(CT1)와 연결되는 제1 도전성 비아(CV1) 및 상기 제2 도전성 트레이스(CT2)와 연결되는 제2 도전성 비아(CV2)를 포함한다.
구체적으로, 제1 채널 패턴(CHP1)은 제1 배선부로서, Y 방향으로 연장되는 제1 도전성 트레이스(CT1), Z 방향으로 연장되는 제1 도전성 비아(CV1), 및 상기 제1 도전성 비아(CV1)의 상부에 형성된 제1 도전 패드(BL1)를 포함할 수 있다.
제2 채널 패턴(CHP2)은 제2 배선부로서, Y 방향으로 연장되는 제2 도전성 트레이스(CT2), Z 방향으로 연장되는 제2 도전성 비아(CV2), 및 상기 제2 도전성 비아(CV2)의 상부에 형성된 제2 도전 패드(BL2)를 포함할 수 있다.
본 발명의 기술적 사상에 따른 실시예에서, 데이지 체인 방식으로 구성되는 제2 채널 패턴(CHP2)이 제1 실장 영역(MA1) 및 제2 실장 영역(MA2)에서 서로 다른 배선부 길이를 가지는 이유는, 제1 실장 영역(MA1) 및 제2 실장 영역(MA2) 중 어느 하나에만 신호 손실을 보상하기 위한 수단을 제공하면 되기 때문이다.
이와 달리, 제2 채널 패턴(CHP2)이 제1 실장 영역(MA1) 및 제2 실장 영역(MA2)에서 동일한 배선부 길이를 가지도록 형성된다면, 양쪽 모두에 신호 손실을 보상하기 위한 수단을 제공해야 되기 때문에 경제성이 낮아질 수 있다.
본 발명의 기술적 사상에 따른 실시예들은, 제1 실장 영역(MA1)에서 반도체 패키지는 제1 내지 제4 채널 패턴(CHP1, CHP2, CHP3, CHP4)과 전기적으로 연결이 가능하고, 제2 실장 영역(MA2)에서 반도체 패키지는 제2 및 제3 채널 패턴(CHP2, CHP3)과 전기적으로 연결이 가능하다.
도 4b에서는 설명의 편의를 위하여, 제1 및 제2 채널 패턴(CHP1, CHP2)만을 도시하였으나, 제1 채널 패턴(CHP1) 및 제4 채널 패턴(CHP4)은 포인트 투 포인트 방식으로 실질적으로 동일하게 구성(하나의 채널 패턴 그룹을 형성할 수 있음)될 수 있고, 제2 채널 패턴(CHP2) 및 제3 채널 패턴(CHP3)은 데이지 체인 방식으로 실질적으로 동일하게 구성(다른 하나의 채널 패턴 그룹을 형성할 수 있음)될 수 있다. 상기 제2 채널 패턴(CHP2)과 제3 채널 패턴(CHP3)은 서로 이웃하여 마주보도록 형성될 수 있고, 상기 제1 채널 패턴(CHP1)과 제4 채널 패턴(CHP4)은 상기 제2 채널 패턴(CHP2)과 제3 채널 패턴(CHP3)을 사이에 두고 서로 마주보도록 형성될 수 있다. 상기 제2 및 제3 채널 패턴(CHP2, CHP3)은 데이지 체인 방식으로 구성되어 패턴 중간에 분기점을 가지므로, 상기 분기점이 상기 제1 및 제4 채널 패턴(CHP1, CHP4)과 서로 중첩되지 않도록 설계하기 위하여, 다시 말해, 회로 설계의 용이성을 위하여, 이와 같은 배치 형태를 가질 수 있다. 다만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
도면에서, 제1 채널 패턴(CHP1)은 제2 채널 패턴(CHP2)보다 하부 보호층(15)에 더 가까운 레이어(layer)에 형성된 것으로 도시되어 있으나, 이와 달리, 제2 채널 패턴(CHP2)이 제1 채널 패턴(CHP1)보다 하부 보호층(15)에 더 가까운 레이어에 형성될 수도 있고, 제1 채널 패턴(CHP1) 및 제2 채널 패턴(CHP2)은 동일한 레이어에 형성될 수도 있다.
인쇄회로기판(10)에는 제1 또는 제2 실장 영역(MA1, MA2)과 컨트롤러 영역(CA)을 연결하는 2N(N은 2 이상의 정수, 바람직하게는 N은 2 이상 10 이하의 정수)개의 채널 패턴들을 포함할 수 있다. 상기 채널 패턴 중 절반(즉, 2N-1개)은 포인트 투 포인트 방식으로 구성되고, 상기 채널 패턴 중 나머지 절반(즉, 2N-1개)은 데이지 체인 방식으로 구성될 수 있다.
인쇄회로기판(10)은 두 개의 메모리 칩 실장 영역인 제1 및 제2 실장 영역(MA1, MA2)을 포함하고, 상기 제1 및 제2 실장 영역(MA1, MA2)의 일부는 상기 채널 패턴을 모두 포함하고, 상기 제1 및 제2 실장 영역(MA1, MA2)의 다른 일부는 상기 데이지 체인 방식으로 구성되는 채널 패턴만을 포함하도록 구성될 수 있다. 다만, 메모리 칩 실장 영역의 개수가 이에 한정되는 것은 아니다.
상기 제1 및 제2 실장 영역(MA1, MA2)은 상기 인쇄회로기판(10)의 동일 면에 위치할 수 있고, 상기 제1 실장 영역(MA1)은 상기 제2 실장 영역(MA2)보다 상기 메모리 컨트롤러 영역(CA)에서 더 먼 곳에 위치할 수 있다. 다만, 상기 제1 및 제2 실장 영역(MA1, MA2)의 배치가 이에 한정되는 것은 아니다.
일부 실시예들에서, 상기 N=2인 경우, 즉, 4개의 채널 패턴들이 포함된 인쇄회로기판(10)에는 제1 실장 영역(MA1)과 컨트롤러 영역(CA)을 포인트 투 포인트 방식으로 연결하는 제1 및 제4 채널 패턴(CHP1, CHP4)을 포함할 수 있다. 또한, 인쇄회로기판(10)에는 제1 및 제2 실장 영역(MA1, MA2)과 컨트롤러 영역(CA)을 데이지 체인 방식으로 연결하는 제2 및 제3 채널 패턴(CHP2, CHP3)을 포함할 수 있다.
즉, 상기 메모리 컨트롤러 영역(CA) 및 제1 실장 영역(MA1)에는 상기 제1 내지 제4 채널 패턴(CHP1, CHP2, CHP3, CHP4)을 구성하는 도전성 비아 및 도전 패드가 모두 포함되고, 상기 제2 실장 영역(MA2)에는 상기 제2 및 제3 채널 패턴(CHP2, CHP3)을 구성하는 도전성 비아 및 도전 패드만 포함되는 것일 수 있다.
또한, 인쇄회로기판(10)은 메모리 컨트롤러 영역(CA)에 이웃하여 전원 공급 장치 영역(PA)을 포함할 수 있다. 다만, 전원 공급 장치 영역(PA)의 배치가 이에 한정되는 것은 아니다.
인쇄회로기판(10)의 X 방향의 길이(10X)를 22㎜로 규정하고, 인쇄회로기판(10)의 Y 방향의 길이(10Y)를 60㎜, 80㎜, 또는 110㎜로 규정할 수 있다. 즉, 인쇄회로기판(10)은 M.2 표준으로 형성될 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
도 5a 및 도 5b는 본 발명의 기술적 사상의 일 실시예에 따른 메모리 시스템을 나타내는 개략적인 평면도 및 단면도이다.
도 5a 및 도 5b를 같이 참조하면, 인쇄회로기판(10)의 제1 실장 영역(MA1)에만 반도체 패키지(120)가 실장되고, 제1 내지 제4 채널(CH1, CH2, CH3, CH4)은 상기 반도체 패키지(120)와 전기적으로 연결되는 메모리 시스템(100A)을 나타낸다.
메모리 시스템(100A)은 인쇄회로기판(10)의 제1 실장 영역(MA1)에 반도체 패키지(120)를 실장한다. 또한, 메모리 시스템(100A)은 인쇄회로기판(10)의 제1 실장 영역(MA1)과 동일 면에 메모리 컨트롤러(140) 및 전원 공급 장치(160)를 포함할 수 있다.
반도체 패키지(120), 메모리 컨트롤러(140), 및 전원 공급 장치(160)는 외부로 노출된 복수의 패턴을 포함할 수 있고, 노출된 패턴은 인쇄회로기판(10)에 형성된 패턴과 전기적으로 연결될 수 있다.
상기 반도체 패키지(120)는 활성면과 비활성면을 포함할 수 있고, 상기 활성면에 접속 부재(SB1, SB2)와 같은 전기적 연결 부재를 통해 상기 반도체 패키지(120)가 상기 인쇄회로기판(10) 상에 실장될 수 있다.
반도체 패키지(120)에는 메모리 칩(121)이 포함될 수 있다. 이러한 메모리 칩(121)은 웨이퍼(wafer)를 기반으로 형성될 수 있다. 상기 웨이퍼는 실리콘(Si), 예를 들어, 단결정실리콘, 폴리실리콘, 또는 비정질실리콘을 포함할 수 있다. 물론, 웨이퍼의 물질이 실리콘에 제한되는 것은 아니다. 일부 실시예들에서, 웨이퍼는 저머늄(Ge) 등의 Ⅳ족 반도체, 실리콘저머늄(SiGe)이나 실리콘카바이드(SiC) 등의 Ⅳ-Ⅳ족 화합물 반도체, 또는 갈륨아세나이드(GaAs), 인듐아세나이드(InAs), 인듐포스파이드(InP) 등의 Ⅲ-Ⅴ족 화합물 반도체를 포함할 수 있다.
웨이퍼는 실리콘 벌크(Si bulk) 기판을 기반으로 할 수 있고, 또는 SOI(Silicon On Insulator) 기판을 기반으로 할 수 있다. 일부 실시예들에서, 웨이퍼는 실리콘 벌크나 SOI 기판에 제한되지 않고, 에피택셜(Epitaxial) 웨이퍼, 폴리시드(Polished) 웨이퍼, 열처리된(Annealed) 웨이퍼 등을 기반으로 할 수 있다.
상기 반도체 패키지(120)의 활성면 상에는 복수의 접속 부재(SB1, SB2)가 형성될 수 있고, 상기 메모리 칩(121)은 내부 배선(123)을 통하여 복수의 접속 부재(SB1, SB2)에 연결되고, 복수의 접속 부재(SB1, SB2)는 인쇄회로기판(10)과 전기적으로 연결될 수 있다.
접속 부재(SB1, SB2)는 반도체 패키지(120), 메모리 컨트롤러(140), 및 전원 공급 장치(160)와 같은 메모리 시스템(100A)을 구성하는 구성 요소들을 인쇄회로기판(10)과 전기적으로 연결할 수 있다. 따라서, 제2 실장 영역(MA2)에는 반도체 패키지가 실장되지 아니하므로, 제2 실장 영역(MA2)에는 상기 접속 부재(SB1, SB2)가 형성되지 않을 수 있다.
접속 부재(SB1, SB2)는 상기 반도체 패키지(120)를 상기 인쇄회로기판(10)에 탭 본딩(Tape Automated Bonding, TAB) 또는 플립 칩 본딩(Flip Chip Bonding)하는데 사용되는 전도성 물질을 의미한다. 접속 부재(SB1, SB2)는 볼 그리드 어레이(Ball Grid Array, BGA)를 상기 인쇄회로기판(10)에 직접 연결하기 위한 전도성 물질로도 사용될 수 있다. 상기 접속 부재(SB1, SB2)는 예를 들어, 솔더볼(solder ball) 또는 솔더 범프(solder bump)일 수 있다.
메모리 컨트롤러(140)는 포트(180)를 통해서 호스트로부터 요청을 수신할 수 있고, 포트(180)를 통해서 호스트에 응답을 전송할 수 있다. 예를 들어, 메모리 컨트롤러(140)는 호스트로부터 데이터의 독출 요청을 포트(180)를 통해서 수신할 수 있고, 이에 응답하여 메모리 컨트롤러(140)는 반도체 패키지(120)에 포함되는 메모리 칩(121)에 저장된 데이터를 독출하고 포트(180)를 통해서 호스트에 전송할 수 있다.
전원 공급 장치(160)는 포트(180)를 통해서 호스트로부터 전원을 수신하고, 수신된 전원에 기초하여 메모리 시스템(100A)에 포함된 구성 요소들, 예를 들어, 반도체 패키지(120) 및 메모리 컨트롤러(140)에 전원을 공급할 수 있다.
메모리 시스템(100A)은 포트(180)를 규정할 수 있다. 포트(180)는 인쇄회로기판(10)의 일측에 위치할 수 있고, 호스트와 통신하기 위한 복수의 핀을 포함할 수 있다. 또한, 메모리 시스템(100A)을 호스트에 장착하고 고정하기 위한 만입 구조(190)가 인쇄회로기판(10)에 형성될 수 있다. 인쇄회로기판(10)은 포트(180)와 대향하는 측면에 형성된 반원형 만입 구조(190)를 포함할 수 있다.
메모리 시스템(100A)은 상기 인쇄회로기판(10)의 제1 실장 영역(MA1)에 배치되고 메모리 칩(121)을 포함하는 한 개의 반도체 패키지(120) 및 상기 반도체 패키지(120)에 기입 및 독출 동작을 수행하는 2N(N은 2 이상의 정수, 바람직하게는 N은 2 이상 10 이하의 정수)개의 채널과 연결되는 메모리 컨트롤러(140)를 포함할 수 있다. 여기서는 N=2인 경우를 예로 들어 설명한다.
본 발명의 기술적 사상에 따른 실시예들에서, 제1 실장 영역(MA1)에서 반도체 패키지(120)는 제1 내지 제4 채널(CH1, CH2, CH3, CH4)과 연결이 가능하다. 도 5b에서는 설명의 편의를 위하여, 제1 및 제2 채널(CH1, CH2)만을 도시하였으나, 제1 채널(CH1)과 제4 채널(CH4)은 실질적으로 동일하게 동작(하나의 채널 그룹을 형성할 수 있음)될 수 있고, 제2 채널(CH2)과 제3 채널(CH3)은 실질적으로 동일하게 동작(다른 하나의 채널 그룹을 형성할 수 있음)될 수 있다.
상기 제2 채널(CH1)과 제3 채널(CH3)은 서로 이웃하여 마주보도록 형성될 수 있고, 상기 제1 채널(CH1)과 제4 채널(CH4)은 상기 제2 채널(CH2)과 제3 채널(CH3)을 사이에 두고 서로 마주보도록 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
메모리 시스템(100A)은 상기 반도체 패키지(120)가 상기 제1 실장 영역(MA1)에만 실장되고, 상기 제1 내지 제4 채널(CH1, CH2, CH3, CH4)은 상기 반도체 패키지(120)와 모두 전기적으로 연결된다. 그러므로 반도체 패키지가 실장되지 않은 상기 제2 실장 영역(MA2)에서 상기 제2 채널(CH2)의 단부 및 제3 채널(CH3)의 단부가 외부로 노출될 수 있다.
이와 같이, 제1 실장 영역(MA1)에만 반도체 패키지(120)를 실장함으로써, 후술하는 도 6a 및 도 6b의 메모리 시스템(100B)에 비하여 상대적으로 저용량의 메모리 용량을 요구하는 메모리 시스템(100A)을 구현할 수 있다. 즉, 하나의 폼 팩터를 가지는 인쇄회로기판(10)에서 일부의 실장 영역만을 이용하여 상대적으로 저용량의 메모리 시스템(100A)을 구현할 수 있다.
도 6a 및 도 6b는 본 발명의 기술적 사상의 일 실시예에 따른 메모리 시스템을 나타내는 개략적인 평면도 및 단면도이다.
도 6a 및 도 6b를 같이 참조하면, 인쇄회로기판(10)의 제1 실장 영역(MA1)에 제1 반도체 패키지(120)가 실장되고, 제2 실장 영역(MA2)에 제2 반도체 패키지(130)가 실장되고, 제1 및 제4 채널(CH1, CH4)은 상기 제1 반도체 패키지(120)와 전기적으로 연결되고, 제2 및 제3 채널(CH2, CH3)은 상기 제2 반도체 패키지(130)와 전기적으로 연결되는 메모리 시스템(100B)을 나타낸다.
메모리 시스템(100B)을 구성하는 각각의 구성 요소 및 상기 구성 요소 간의 전기적 연결 관계는 앞서 도 5a 및 도 5b에서 설명한 바와 동일하거나 유사하므로, 여기서는 차이점을 중심으로 설명하도록 한다.
상기 제1 실장 영역(MA1)의 제2 및 제3 채널(CH2, CH3)은 플로팅(floating) 상태일 수 있다. 상기 제1 실장 영역(MA1)에 실장되는 제1 반도체 패키지(120) 및 상기 제2 실장 영역(MA2)에 실장되는 제2 반도체 패키지(130)는 동일한 데이터 저장 용량을 가질 수 있다. 즉, 상기 제1 및 제2 반도체 패키지(120, 130)는 동일한 저장 용량을 가지는 메모리 칩(121, 131)을 포함할 수 있고, 이 경우 동일한 데이터 처리 능력이 요구되므로, 상기 제1 실장 영역(MA1)의 제2 및 제3 채널(CH2, CH3)은 제1 반도체 패키지(120)와 접속 부재를 통하여 물리적으로 부착되나 전기적으로는 연결되지 않은 상태로 구성될 수 있다.
제1 반도체 패키지(120)는 내부 배선(123)을 포함하고, 이 경우, 상기 내부 배선(123)과 상기 제2 및 제3 채널(CH2, CH3)이 전기적으로 연결되지 않는다면, 상기 제2 및 제3 채널(CH2, CH3)은 플로팅(floating) 상태일 수 있다. 따라서, 제1 및 제2 반도체 패키지(120, 130)는 동일한 채널 수(즉, 2개)로 메모리 컨트롤러(140)와 통신할 수 있다.
상기 제1 실장 영역(MA1)에 실장되는 제1 반도체 패키지(120) 및 상기 제2 실장 영역(MA2)에 실장되는 제2 반도체 패키지(130)는 각각 버퍼칩(125, 135)을 포함하는 메모리 시스템(100B)일 수 있다.
버퍼칩(125, 135)은 내부 배선(123, 133)을 통해 메모리 칩(121, 131)에 연결될 수 있다. 구체적으로, 독출 동작 시에 버퍼칩(125, 135)은 감지 증폭기(sense amplifier)로 동작하여 메모리 칩(121, 131)에 저장된 데이터(data)를 출력할 수 있다. 한편, 프로그램 동작 시에 버퍼칩(125, 135)은 기입 드라이버(write driver)로 동작하여 메모리 칩(121, 131)에 저장하고자 하는 데이터를 입력시킬 수 있다.
즉, 제1 및 제2 반도체 패키지(120, 130)는 각각 버퍼칩(125, 135)을 포함하므로, 기입 및 독출 동작이 채널 중 일부(즉, 각각 2개)와 전기적으로 연결되더라도, 기입 및 독출 동작이 채널 모두(즉, 각각 4개)와 전기적으로 연결된 경우와 유사하게 작동될 수 있다.
이와 같이, 제1 실장 영역(MA1)에 제1 반도체 패키지(120)를 실장하고, 제2 실장 영역(MA2)에 제2 반도체 패키지(130)를 실장함으로써, 전술한 도 5a 및 도 5b의 메모리 시스템(100A)에 비하여 상대적으로 고용량의 메모리 용량을 요구하는 메모리 시스템(100B)을 구현할 수 있다. 즉, 하나의 폼 팩터를 가지는 인쇄회로기판(10)에서 제1 및 제2 실장 영역(MA1, MA2)을 모두 이용하여 상대적으로 고용량의 메모리 시스템(100B)을 구현할 수 있다.
도 7a 및 도 7b는 본 발명의 기술적 사상의 일 실시예에 따른 메모리 시스템을 나타내는 개략적인 평면도 및 단면도이다.
도 7a 및 도 7b를 같이 참조하면, 인쇄회로기판(10)의 상면(10T)의 제1 실장 영역(MA1)에 제1 반도체 패키지(120)가 실장되고, 하면(10B)의 제2 실장 영역(MA2)에 제2 반도체 패키지(130)가 실장되고, 제1 및 제4 채널(CH1, CH4)은 상기 제1 반도체 패키지(120)와 전기적으로 연결되고, 제2 및 제3 채널(CH2, CH3)은 상기 제2 반도체 패키지(130)와 전기적으로 연결되는 메모리 시스템(100C)을 나타낸다.
메모리 시스템(100C)을 구성하는 각각의 구성 요소 및 상기 구성 요소 간의 전기적 연결 관계는 앞서 도 5a 및 도 5b에서 설명한 바와 동일하거나 유사하므로, 여기서는 차이점을 중심으로 설명하도록 한다.
인쇄회로기판(10)은 양쪽 면(10T, 10B)에 배선을 형성한 양면 PCB일 수 있다. 따라서, 상기 인쇄회로기판(10)은 서로 대향하는 상면(10T) 및 하면(10B)에 모두 실장 영역을 가질 수 있고, 제1 및 제2 반도체 패키지(120, 130)는 서로 인쇄회로기판(10)을 마주보고 실장될 수 있다. 이 경우, 제2 및 제3 채널(CH2, CH3)에 포함되는 도전성 비아는, 제1 실장 영역(MA1)을 향하는 도전성 비아 및 제2 실장 영역(MA2)을 향하는 도전성 비아가 서로 반대 방향으로 형성될 수 있다.
상기 제1 실장 영역(MA1)의 제2 및 제3 채널(CH2, CH3)은 플로팅 상태일 수 있다. 또한, 상기 제1 실장 영역(MA1)에 실장되는 제1 반도체 패키지(120) 및 상기 제2 실장 영역(MA2)에 실장되는 제2 반도체 패키지(130)는 각각 버퍼칩(125, 135)을 포함하는 메모리 시스템(100C)일 수 있다. 구체적인 내용은 전술한 도 6a 및 도 6b에서 설명한 바와 실질적으로 동일하므로, 여기서는 생략한다.
이와 같이, 제1 실장 영역(MA1)에 제1 반도체 패키지(120)를 실장하고, 제2 실장 영역(MA2)에 제2 반도체 패키지(130)를 실장함으로써, 전술한 도 5a 및 도 5b의 메모리 시스템(100A)에 비하여 상대적으로 고용량의 메모리 용량을 요구하는 메모리 시스템(100C)을 구현할 수 있다. 즉, 하나의 폼 팩터를 가지는 인쇄회로기판(10)에서 제1 및 제2 실장 영역(MA1, MA2)을 모두 이용하여 상대적으로 고용량의 메모리 시스템(100C)을 구현할 수 있다.
도 8은 본 발명의 기술적 사상의 일 실시예에 따른 메모리 시스템을 나타내는 개략적인 평면도이다.
도 8을 참조하면, 메모리 시스템(100D)은 인쇄회로기판(10)에 부착된 서든 파워 오프 리커버리(sudden power off recovery, SPOR)를 위한 적어도 하나의 부품을 포함할 수 있다.
메모리 시스템(100D)을 구성하는 각각의 구성 요소 및 상기 구성 요소 간의 전기적 연결 관계는 앞서 도 5a 및 도 5b에서 설명한 바와 동일하거나 유사하므로, 여기서는 차이점을 중심으로 설명하도록 한다.
서든 파워 오프 리커버리는 메모리 시스템(100D)에 공급되는 전원이 갑자기 차단되는 경우 일정 시간 동안 메모리 시스템(100D)에 전원을 공급함으로써, 메모리 시스템(100D)에서 수행되는 동작을 정상적으로 종료시키고, 메모리 시스템(100D)에서 오류의 발생을 방지하는 기능을 수행할 수 있다. 서든 파워 오프 리커버리를 위한 부품으로서, 예를 들어, 높은 정전 용량을 가지는 캐패시터(capacitor) 및 배터리가 사용될 수 있다.
메모리 시스템(100D)은 인쇄회로기판(10)에 부착된 서든 파워 오프 리커버리를 위한 부품들(171 내지 175)을 포함함으로써 메모리 시스템(100D)의 보다 안정적인 동작을 가능하게 할 수 있다. 일부 실시예들에서, 서버 장치와 같은 고정식 전자 기기에 메모리 시스템(100D)이 사용되는 경우, 메모리 시스템(100D)의 안정적인 동작이 중요할 수 있다. 다른 실시예들에서, 노트북 컴퓨터와 같은 이동식 전자 기기에 메모리 시스템(100D)이 사용되는 경우, 메모리 시스템(100D)의 크기가 중요할 수 있다. 따라서, 본 발명의 기술적 사상에 따른 메모리 시스템(100D)은 상기 각각의 어플리케이션들이 요구하는 조건들을 모두 충족시킬 수 있다.
서든 파워 오프 리커버리를 위한 부품들(171 내지 175)은 인쇄회로기판(10)에 부착된 반도체 패키지(120), 메모리 컨트롤러(140), 및 전원 공급 장치(160)의 정상적인 동작, 즉, 호스트로부터 전원을 공급받는 동안의 동작에는 영향을 미치지 아니한다.
서든 파워 오프 리커버리를 위한 부품들(171 내지 175)은 반도체 패키지(120), 메모리 컨트롤러(140), 및 전원 공급 장치(160)와 인쇄회로기판(10)의 동일 면에 부착된 것으로 도시되었으나, 추가적인 서든 파워 오프 리커버리를 위한 부품들이 인쇄회로기판(10)의 반대 면에 부착될 수도 있다.
도 9는 본 발명의 기술적 사상의 일 실시예에 따른 스토리지 장치를 포함하는 호스트를 나타내는 개략적인 평면도이다.
도 9는 본 발명의 기술적 사상의 일 실시예에 따른 스토리지 장치를 포함하는 호스트를 나타내는 개략적인 평면도이다.
호스트(2000)는 하우징(2100) 내부에 배치되는 메인 보드(2200)를 포함할 수 있고, 상기 메인 보드(2200)에는 스토리지 장치(2400) 및 상기 스토리지 장치(2400)를 둘러싸는 주변 영역으로 전자 소자, 예를 들면, 캐패시터, 인덕턴스(inductance), 저항(resister)과 같은 수동 소자(2300)를 포함할 수 있다.
호스트(2000)는 스토리지 장치(2400)로 원활한 신호 전달을 위하여, 수동 소자(2300)를 필요로 할 수 있다. 상기 저항은 신호파에 대한 노이즈를 감소시키는 역할을 하며, 상기 캐패시터는 디커플링(decoupling) 캐패시터로서 작동한다.
호스트(2000)에 제공되는 컴퓨터 버스 인터페이스는 후술하는 도 10에서와 유사하다. 원하는 호스트(2000)의 지원 단계나 장비의 유형에 따라 어떤 인터페이스를 지원할 것인지에 대한 선택은 해당 호스트(2000)와 장비에 따른다.
도 10은 본 발명의 기술적 사상의 일 실시예에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 10을 참조하면, 컴퓨팅 시스템(3000)은 메모리 시스템(3100), 프로세서(3200), RAM(3300), 입출력 장치(3400), 및 전원 공급 장치(3500) 포함할 수 있다. 도시되지 않았지만, 컴퓨팅 시스템(3000)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트를 더 포함할 수 있다. 컴퓨팅 시스템(3000)은 퍼스널 컴퓨터 및 서버 장치와 같은 고정식 전자 기기로 구현되거나, 휴대폰, 디지털 카메라, 휴대용 정보 단말기(PDA), 노트북 컴퓨터 등과 같은 이동식 전자 기기로 구현될 수 있다.
프로세서(3200)는 특정 계산 또는 태스크(task)를 수행할 수 있다. 일부 실시예들에서, 프로세서(3200)는 마이크로프로세서(microprocessor), 중앙 처리 장치(Central Processing Unit, CPU)일 수 있다. 프로세서(3200)는 어드레스 버스(address bus), 제어 버스(control bus), 및 데이터 버스(data bus) 등과 같은 버스(3600)를 통하여 RAM(3300), 입출력 장치(3400), 및 메모리 시스템(3100)과 통신을 수행할 수 있다. 프로세서(3200)는 주변 구성 요소 상호 연결(Peripheral Component Interconnect, PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
메모리 시스템(3100)은 도 4a 내지 도 8에서 설명한 본 발명의 메모리 시스템(100A, 100B, 100C, 100D) 중 어느 하나를 이용하여 구현될 수 있고, 컴퓨팅 시스템(3000)이 요구하는 메모리 용량을 가지도록 재구성될 수 있다.
RAM(3300)은 컴퓨팅 시스템(3000)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, RAM(3300)은 DRAM, 모바일 DRAM, SRAM, PRAM, FRAM, RRAM, 및/또는 MRAM으로 구현될 수 있다.
입출력 장치(3400)는 키보드, 키패드, 마우스, 터치패드 등과 같은 입력 수단 및 프린터, 디스플레이, 터치스크린 등과 같은 출력 수단을 포함할 수 있다.
전원 공급 장치(3500)는 컴퓨팅 시스템(3000)의 동작에 필요한 동작 전원을 공급할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 인쇄회로기판
100, 100A, 100B, 100C, 100D: 메모리 시스템
120, 130: 반도체 패키지
140: 메모리 컨트롤러
160: 전원 공급 장치
180: 포트
190: 만입 구조
200: 호스트
1000: 스토리지 장치

Claims (10)

  1. 인쇄회로기판;
    상기 인쇄회로기판에 실장되는 적어도 한 개의 메모리 칩; 및
    상기 인쇄회로기판에 배치되고, 상기 메모리 칩에 기입 및 독출 동작을 수행하는 2N(N은 2 이상의 정수)개의 채널과 연결되는 메모리 컨트롤러;를 포함하되,
    상기 인쇄회로기판에서,
    상기 채널은 제1 내지 제4 채널 패턴을 포함하고,
    상기 제1 및 제4 채널 패턴은 포인트 투 포인트(Point to Point) 방식으로 구성되는 제1 채널 그룹이고,
    상기 제2 및 제3 채널 패턴은 데이지 체인(Daisy Chain) 방식으로 구성되는 제2 채널 그룹이고,
    상기 제2 및 제3 채널 패턴 각각은 패턴의 중간에 분기점을 가지고, 상기 분기점은 상기 제1 및 제4 채널 패턴과 서로 중첩되지 않도록 배치되는,
    메모리 시스템.
  2. 제1항에 있어서,
    상기 인쇄회로기판은 적어도 두 개의 실장 영역을 포함하고,
    상기 실장 영역의 일부는 상기 제1 및 제2 채널 그룹과 모두 연결 가능한 제1 실장 영역이고,
    상기 실장 영역의 다른 일부는 상기 제2 채널 그룹과만 연결 가능한 제2 실장 영역인 것을 특징으로 하는 메모리 시스템.
  3. 제2항에 있어서,
    상기 제1 및 제2 실장 영역은 상기 인쇄회로기판의 다른 면에 각각 형성되는 것을 특징으로 하는 메모리 시스템.
  4. 제2항에 있어서,
    상기 메모리 칩은 상기 제1 실장 영역에만 실장되고,
    상기 제1 및 제2 채널 그룹은 상기 메모리 칩과 전기적으로 연결되는 것을 특징으로 하는 메모리 시스템.
  5. 제2항에 있어서,
    상기 제2 채널 그룹은 상기 제1 실장 영역과 상기 제2 실장 영역에 서로 다른 배선 길이로 연장되는 것을 특징으로 하는 메모리 시스템.
  6. 제1항에 있어서,
    상기 제1 채널 그룹의 채널들은 상기 제2 채널 그룹을 그 사이에 두고 서로 이격되어 배치되는 것을 특징으로 하는 메모리 시스템.
  7. 제2항에 있어서,
    상기 메모리 칩은 상기 제1 및 제2 실장 영역에 모두 실장되고,
    상기 제1 채널 그룹은 상기 제1 실장 영역의 메모리 칩과 연결되고,
    상기 제2 채널 그룹은 상기 제2 실장 영역의 메모리 칩과 연결되는 것을 특징으로 하는 메모리 시스템.
  8. 제7항에 있어서,
    상기 제1 및 제2 실장 영역에 실장되는 상기 메모리 칩은 각각 버퍼칩을 포함하는 것을 특징으로 하는 메모리 시스템.
  9. 제7항에 있어서,
    상기 제1 실장 영역의 상기 제2 채널 그룹은 플로팅(floating) 상태인 것을 특징으로 하는 메모리 시스템.
  10. 제7항에 있어서,
    상기 제1 및 제2 실장 영역에 실장되는 상기 메모리 칩은 동일한 데이터 저장 용량을 가지는 것을 특징으로 하는 메모리 시스템.
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