CN110556132A - 印刷电路板、包括印刷电路板的存储器系统和存储装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 claims description 96
- 239000000758 substrate Substances 0.000 claims description 18
- 238000003860 storage Methods 0.000 claims description 17
- 238000007667 floating Methods 0.000 claims description 4
- 238000013500 data storage Methods 0.000 claims description 2
- 239000007787 solid Substances 0.000 claims description 2
- IYZWUWBAFUBNCH-UHFFFAOYSA-N 2,6-dichlorobiphenyl Chemical compound ClC1=CC=CC(Cl)=C1C1=CC=CC=C1 IYZWUWBAFUBNCH-UHFFFAOYSA-N 0.000 description 47
- 239000010410 layer Substances 0.000 description 21
- 241001510512 Chlamydia phage 2 Species 0.000 description 14
- JPKJQBJPBRLVTM-OSLIGDBKSA-N (2s)-2-amino-n-[(2s,3r)-3-hydroxy-1-[[(2s)-1-[[(2s)-1-[[(2s)-1-[[(2r)-1-(1h-indol-3-yl)-3-oxopropan-2-yl]amino]-1-oxo-3-phenylpropan-2-yl]amino]-1-oxo-3-phenylpropan-2-yl]amino]-1-oxo-3-phenylpropan-2-yl]amino]-1-oxobutan-2-yl]-6-iminohexanamide Chemical compound C([C@H](NC(=O)[C@@H](NC(=O)[C@@H](N)CCCC=N)[C@H](O)C)C(=O)N[C@@H](CC=1C=CC=CC=1)C(=O)N[C@@H](CC=1C=CC=CC=1)C(=O)N[C@H](CC=1C2=CC=CC=C2NC=1)C=O)C1=CC=CC=C1 JPKJQBJPBRLVTM-OSLIGDBKSA-N 0.000 description 13
- 102100031277 Calcineurin B homologous protein 1 Human genes 0.000 description 13
- 102100031272 Calcineurin B homologous protein 2 Human genes 0.000 description 13
- 241000839426 Chlamydia virus Chp1 Species 0.000 description 13
- 101000777252 Homo sapiens Calcineurin B homologous protein 1 Proteins 0.000 description 13
- 101000777239 Homo sapiens Calcineurin B homologous protein 2 Proteins 0.000 description 13
- 101000943802 Homo sapiens Cysteine and histidine-rich domain-containing protein 1 Proteins 0.000 description 13
- 238000010586 diagram Methods 0.000 description 8
- 238000005516 engineering process Methods 0.000 description 6
- 239000011241 protective layer Substances 0.000 description 6
- 102100031077 Calcineurin B homologous protein 3 Human genes 0.000 description 5
- 101000777270 Homo sapiens Calcineurin B homologous protein 3 Proteins 0.000 description 5
- 239000004020 conductor Substances 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 4
- 150000001875 compounds Chemical class 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 230000005055 memory storage Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 230000004044 response Effects 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229910000679 solder Inorganic materials 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- 230000001413 cellular effect Effects 0.000 description 2
- 238000000465 moulding Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 150000003071 polychlorinated biphenyls Chemical class 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- JYEUMXHLPRZUAT-UHFFFAOYSA-N 1,2,3-triazine Chemical compound C1=CN=NN=C1 JYEUMXHLPRZUAT-UHFFFAOYSA-N 0.000 description 1
- XQUPVDVFXZDTLT-UHFFFAOYSA-N 1-[4-[[4-(2,5-dioxopyrrol-1-yl)phenyl]methyl]phenyl]pyrrole-2,5-dione Chemical compound O=C1C=CC(=O)N1C(C=C1)=CC=C1CC1=CC=C(N2C(C=CC2=O)=O)C=C1 XQUPVDVFXZDTLT-UHFFFAOYSA-N 0.000 description 1
- RNFJDJUURJAICM-UHFFFAOYSA-N 2,2,4,4,6,6-hexaphenoxy-1,3,5-triaza-2$l^{5},4$l^{5},6$l^{5}-triphosphacyclohexa-1,3,5-triene Chemical compound N=1P(OC=2C=CC=CC=2)(OC=2C=CC=CC=2)=NP(OC=2C=CC=CC=2)(OC=2C=CC=CC=2)=NP=1(OC=1C=CC=CC=1)OC1=CC=CC=C1 RNFJDJUURJAICM-UHFFFAOYSA-N 0.000 description 1
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 239000011889 copper foil Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 239000003063 flame retardant Substances 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000012858 packaging process Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000005011 phenolic resin Substances 0.000 description 1
- 229920003192 poly(bis maleimide) Polymers 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 239000002952 polymeric resin Substances 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 230000009993 protective function Effects 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229920003002 synthetic resin Polymers 0.000 description 1
- 229920001187 thermosetting polymer Polymers 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1668—Details of memory controller
-
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1668—Details of memory controller
- G06F13/1673—Details of memory controller using buffers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/11—Printed elements for providing electric connections to or between printed circuits
- H05K1/115—Via connections; Lands around holes or via connections
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
-
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/11—Printed elements for providing electric connections to or between printed circuits
- H05K1/117—Pads along the edge of rigid circuit boards, e.g. for pluggable connectors
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09145—Edge details
- H05K2201/09172—Notches between edge pads
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10007—Types of components
- H05K2201/10159—Memory
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10431—Details of mounted components
- H05K2201/10507—Involving several components
- H05K2201/10545—Related components mounted on both sides of the PCB
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
- H05K2201/10621—Components characterised by their electrical contacts
- H05K2201/10734—Ball grid array [BGA]; Bump grid array
Abstract
公开了一种印刷电路板、包括印刷电路板的存储器系统和存储装置。该存储器系统包括：印刷电路板；至少一个存储器芯片，安装在印刷电路板上；以及存储器控制器，布置在印刷电路板上并且连接到2N(其中，N为2或更大的整数)个信道，存储器控制器被配置为对至少一个存储器芯片执行写入操作和读取操作。在印刷电路板中，第一子集的信道对应于以点对点拓扑配置的第一信道组，剩余子集的信道对应于以菊花链拓扑配置的第二信道组。
Description
本申请要求于2018年5月30日在韩国知识产权局提交的第10-2018-0062132号韩国专利申请的权益，该韩国专利申请的公开内容通过引用全部包含于此。
技术领域
发明构思涉及一种存储器系统和/或存储装置，更具体地，涉及一种包括在存储系统中的印刷电路板、包括印刷电路板的存储器系统和/或包括印刷电路板的存储装置。
背景技术
存储器装置用于存储数据，并且可以分为易失性存储器存储装置和非易失性存储器存储装置。例如，作为非易失性存储器存储装置的闪存存储装置被广泛地用在蜂窝电话、数码相机、个人数字助理(PDA)、移动计算机、固定式计算机、服务器和其它装置中。
发明内容
一些发明构思提供了一种印刷电路板，通过使用使执行写入操作和读取操作的一部分的信道以点对点方式/拓扑配置并且使另一部分的信道以菊花链方式/拓扑配置的形状因子，该印刷电路板能够包括在低容量存储器系统和高容量存储器系统两者中。
一些发明构思提供了一种包括印刷电路板的存储器系统和存储装置。
由发明构思解决的问题不限于上述问题，未提及的其它事项可以通过下面的描述被本领域普通技术人员清楚地理解。
根据发明构思的一些示例实施例，提供了一种存储器系统，该存储器系统包括：印刷电路板；至少一个存储器芯片，安装在印刷电路板上；以及存储器控制器，布置在印刷电路板上并且连接到2N(其中，N为2或更大的整数)个信道，存储器控制器被配置为对至少一个存储器芯片执行写入操作和读取操作。在印刷电路板中，第一子集的信道对应于以点对点拓扑配置的第一信道组，剩余子集的信道对应于以菊花链拓扑配置的第二信道组。
根据发明构思的一些示例实施例，提供了一种印刷电路板，该印刷电路板包括：第一布线单元，以点对点拓扑位于基底的内部；第二布线单元，以菊花链拓扑位于基底的内部；存储器控制器区域，位于基底的表面上；以及至少两个存储器芯片安装区域，布置在基底的表面上。至少两个存储器芯片安装区域中的第一部分对应于第一布线单元和第二布线单元中的全部从存储器控制器区域延伸的第一安装区域，至少两个存储器芯片安装区域中的剩余部分对应于第二布线单元从存储器控制器区域延伸的第二安装区域。
根据发明构思的一些示例实施例，提供了一种存储装置，该存储装置包括：印刷电路板；至少一个半导体封装件，安装在印刷电路板上并且包括多个非易失性存储器芯片；以及存储器控制器，布置在印刷电路板上并且连接到2N(其中，N是2或更大的整数)个信道，存储器控制器被配置为对所述至少一个半导体封装件执行写入和读取操作。印刷电路板包括：绝缘层；以及第一布线单元和第二布线单元，第一布线单元和第二布线单元包括在绝缘层上形成的导电迹线以及被配置为穿过绝缘层并且连接到导电迹线导电过孔。第一半的信道被配置为以点对点拓扑的第一布线单元，剩余的另一半的信道被配置为以菊花链拓扑的第二布线单元。
附图说明
通过下面结合附图进行的详细的描述，发明构思的实施例将被更清楚地理解，在附图中：
图1是示出根据一些示例实施例的存储器系统的框图；
图2是示出包括存储器系统的存储装置的示例的图；
图3A和图3B是示出限定包括在存储器系统中的印刷电路板的形状因子的示例的图；
图4A和图4B是分别示出根据一些示例实施例的印刷电路板的平面图和剖视图；
图5A和图5B是分别示出根据一些示例实施例的存储器系统的平面图和剖视图；
图6A和图6B是分别示出根据一些示例实施例的存储器系统的平面图和剖视图；
图7A和图7B是分别示出根据一些示例实施例的存储器系统的平面图和剖视图；
图8是示出根据一些示例实施例的存储器系统的平面图；
图9是示出根据一些示例实施例的包括存储装置的主机的平面图；以及
图10是示出根据一些示例实施例的包括存储器系统的计算系统的框图。
具体实施方式
在下文中，将参照附图来详细描述发明构思的实施例。
图1是示出根据一些示例实施例的存储器系统100的框图。
参照图1，存储器系统100和主机200可以彼此通信，存储器系统100可以包括第一半导体封装件120、存储器控制器140、电源160和端口180。
第一半导体封装件120可以包括均包含多个存储器单元的多个存储器芯片。第一半导体封装件120还可以包括存储器芯片是芯片级类型而不是封装类型的情况，并且可以不仅指通用的半导体封装类型。随着半导体封装工艺技术发展，存储器芯片可以安装在芯片级类型而不是封装类型的印刷电路板上。另外，存储器芯片可以通过壳体等被保护(例如，被完全保护)，或者存储器芯片可以通过使用聚合物树脂而不是模塑料(moldingcompound)来在印刷电路板上进行封装(例如，直接在印刷电路板上进行封装)。
在一些示例实施例中，存储器芯片可以是或者包括具有三维(3D)存储器阵列的存储器芯片。3D存储器阵列可以被单片地形成在存储器单元的至少一个物理级上，存储器单元包括布置在硅基底上的有源区以及在基底上或在基底中形成为与存储器单元的操作相关的电路的电路。术语“单片”可以指包括在存储器单元阵列中的每级的层直接堆叠在存储器单元阵列中的位于每级的所述层下方的下层中的每个的顶部上。
在一些示例实施例中，3D存储器阵列可以包括以垂直结构布置的NAND串，在垂直结构中，至少一个存储器单元布置在其它存储器单元上方，且辅助单元布置在存储器单元上方或下方，并且至少一个存储器单元可以包括电荷捕获层。
在一些示例实施例中，多个存储器单元可以是二维水平结构的平面NAND闪存单元。在一些示例实施例中，多个存储器单元可以是非易失性存储器单元，诸如，电阻式随机存取存储器(RAM)(RRAM)、相变RAM(PRAM)和磁性RAM(MRAM)。
包括在存储器单元阵列中的存储器单元可以存储2位或更多的数据。在一些示例实施例中，包括在存储器单元阵列中的存储器单元可以是存储2位数据的多级单元(MLC)。在一些示例实施例中，包括在存储器单元阵列中的存储器单元可以是存储3位数据的三级单元(TLC)。在一些示例实施例中，包括在存储器单元阵列中的存储器单元可以存储四位或更多的数据。另外，包括在存储器单元阵列的串中的存储器单元可以用作存储1位数据的单级单元(SLC)。
包括在第一半导体封装件120中的存储器芯片可以通过信道组连接到存储器控制器140。例如，半导体封装件-A120A可以通过信道组-A CH-A连接到存储器控制器140，并且半导体封装件-B 120B可以通过信道组-B CH-B连接到存储器控制器140。虽然在图1中示出了两个半导体封装件(半导体封装件-A120A和半导体封装件-B 120B)和两个信道组(信道组-A CH-A和信道组-B CH-B)，但根据发明构思的存储器系统100可以包括一个半导体封装件和一个信道组，或者可以包括三个或更多个半导体封装件和信道组。
存储器控制器140可以通过端口180(即，PORT_M)和280(即，PORT_H)从主机200接收请求REQ，并且通过端口180和280向主机200发送响应RES。例如，存储器控制器140可以通过端口180和280从主机200接收用于读取数据的请求REQ，并且响应于接收的请求REQ，存储器控制器140可以读取在包括在第一半导体封装件120中的存储器芯片中存储的数据并且通过端口180和280将读取的数据发送到主机200。存储器控制器140可以被配置为半导体封装类型或芯片级类型。
电源160可以通过端口180和280从主机200接收电力PWR，并且可以基于接收的电力PWR将电力PWR提供到存储器系统100中包括的组件，诸如，第一半导体封装件120和存储器控制器140。
端口180和280可以包括多个引脚，引脚的数量、尺寸和布置可以基于用于与主机200通信的接口协议来确定。存储器系统100和主机200可以通过各种接口协议(例如，通用串行总线(USB)、多媒体卡(MMC)、快速外设组件互连标准(PCI)(PCI-E)、高级技术附件(ATA)、串行-ATA、并行-ATA、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)、集成驱动电子等)中的至少一种来彼此通信，端口180和280可以根据接口协议包括多个引脚。
根据发明构思，存储器系统100可以支持用于安装具有各种存储容量的第一半导体封装件120的形状因子(form factor)。存储器系统100可以包括诸如印刷电路板(PCB)的布线基底，存储器系统100的组件(诸如，第一半导体封装件120、存储器控制器140和电源160)可以安装在PCB上。PCB可以包括彼此分开的存储器芯片安装区域，存储器系统100可以通过调整存储器容量而被灵活地使用，使得在全部的存储器芯片安装区域中安装第一半导体封装件120，或者根据使用存储器系统100的环境和/或应用而在存储器芯片安装区域中的仅一个区域中安装第一半导体封装件120。
另外，与包括具有多个形状因子的PCB的存储器系统的单独的生产相比，包括具有支持各种存储器容量的一个形状因子的PCB的存储器系统100的生产效率可以较高。
图2是示出包括存储器系统100的存储装置1000的示例的图。
随着半导体工艺技术进步，包括半导体存储器芯片的存储装置(诸如，磁盘、磁带和/或光盘)取代一般装置正用于存储数据。包括半导体存储器芯片的存储装置可以提供诸如低功耗、小尺寸和/或高存储容量的结果，该结果可以随着半导体工艺技术进步而进一步增强。
参照图2，作为存储装置1000的一些示例实施例的硬盘驱动器(HDD)1000-1可以包括盘片(platter)，盘片将数据存储在涂覆在盘片的表面上的磁体上。盘片可以通过主轴马达来旋转，可以通过输入/输出头来写入或读取数据。如此，由于诸如用于使盘片旋转的马达和用于将数据写入盘片的输入/输出头的组件，HDD 1000-1会需要相对大的尺寸。例如，HDD 1000-1可以具有大约5.25英寸、大约3.5英寸、大约2.5英寸、大约1.8英寸等的形状因子。
随着半导体工艺技术进步，作为存储装置1000的一些示例实施例的固态驱动器(SSD)1000-2可以包括半导体存储器芯片。例如，半导体存储器芯片可以包括作为非易失性存储器的闪存并且将数据存储在包括在闪存中的存储器单元中。SSD 1000-2可以为了与HDD 1000-1兼容而接受HDD 1000-1的形状因子，并且可以支持HDD 1000-1的接口协议。
随着包括存储器系统(例如，图1的存储器系统100)和主机(例如，图1的200)的电子装置的尺寸减小并且需要和/或追求以高速运行的存储器系统100，已经需要支持高速接口协议同时具有比一般尺寸小的尺寸的存储器系统100。因此，已经提出与相对小的尺寸对应的形状因子，例如，使用PCI-E迷你卡布局的迷你(m)串行高级技术附件(SATA)(mSATA)标准和比mSATA标准更灵活地规定尺寸的M.2标准。这些标准可以规定如图2中所示的小尺寸SSD 1000-3，小尺寸SSD 1000-3可以包括在PCB上安装的至少一个半导体封装件(参照图1中的120)。一个形状因子可以包括存储装置1000的厚度(即，在Z方向上的长度)和在左边和右边的宽度(即，在X方向和Y方向上的长度)。
在下文中，存储器系统100和存储装置1000被描述为包括PCB和安装在PCB上的至少一个第一半导体封装件120，诸如，小尺寸SSD 1000-3。
图3A和图3B是示出限定包括在存储器系统100中的PCB的形状因子的示例的图。
图3A示出了PCB 10-1的根据M.2标准的各种尺寸，图3B示出PCB 10-2的根据PCI卡标准的各种尺寸。
参照图3A，示出了形状因子的示例，M.2标准可以规定包括在存储装置(参照图2的1000)中的PCB 10-1的厚度和左边/右边宽度。M.2标准可以将PCB 10-1的在X方向上的长度规定为大约22mm并且将PCB 10-1的在Y方向上的长度规定为大约60mm、大约80mm或大约110mm。
M.2标准可以对端口180进行规定。端口180可以布置在PCB 10-1的一侧上并且可以包括用于与主机(参照图1中的200)进行通信的多个引脚。多个引脚可以具有暴露的图案，暴露的图案可以连接到包括在主机200中的插座。多个引脚可以包括导电材料，例如，诸如铜的金属。
另外，M.2标准可以规定用于将存储器系统(参照图1中的100)安装并固定到主机(参照图1中的200)上的凹入结构190。形状因子可以包括形成在端口180的相对侧上的半圆形凹入结构190。暴露的图案可以形成在凹入结构190的边缘上，并且当安装在主机200上时可以连接到主机200的电导体。例如，形成在凹入结构190的边缘上的图案可以与存储器系统100的接地节点对应，并且当安装在主机200上时可以连接到与主机200的接地节点对应的电导体。
参照图3B，作为形状因子的示例，PCI卡标准可以对应于包括在存储装置(参照图2中1000)中的PCB 10-2的在X方向上的长度为大约174mm或大约312mm以及PCB 10-2的在Y方向上的长度为大约106.68mm。
由PCI卡标准规定的在X方向上的长度可以对应于PCB 10-2的例如最大长度的长度，大约174mm的在X方向上的长度可以被称为半长，大约312mm的在X方向上的长度可以被称为全长。例如，半长的PCB 10-2可以具有大约106.68mm的在Y方向上的长度和大约174mm或更小的在X方向上的长度。在半长和全长两者中，端口180可以具有相同的位置和形状。
PCB 10-1和10-2可以被制造为具有各种形状因子，以适应包括在各种电子设备中的各种主板的不同规格、安装的半导体封装件的根据存储器容量的数量等。当通过使用一个形状因子制造PCB而不管安装的半导体封装件的根据存储器容量的数量时，可以提高生产效率。
因此，根据发明构思的PCB(参照图4A的10)可以通过以点对点方式/拓扑来配置执行写入和读取操作的一部分的信道且以菊花链方式/拓扑来配置其它部分的信道而支持具有一个形状因子的低容量存储器系统和高容量存储器系统两者，因此，可以提供高生产效率。
在下文中，根据发明构思的实施例的PCB 10被描述为遵守根据M.2标准的形状因子，但发明构思不限于此。另外，图3A和图3B分别示出提出M.2标准的PCB 10-1和提出PCI卡标准的PCB 10-2的形状因子的示例。然而，可以理解的是，发明构思适用于规定与PCB的多个尺寸对应的形状因子的其它标准。
图4A和图4B是分别示出根据一些示例实施例的PCB 10的平面图和剖视图。
参照图4A和图4B，PCB 10被示出为包括执行写入和读取操作的第一信道图案CHP1至第四信道图案CHP4(或可称为“第一信道CH1至第四信道CH4”，如图5A和图5B中所示)。
PCB 10可以包括主体层11、顶保护层13和底保护层15。PCB 10可以包括布线单元，PCB 10上的布线单元可以通过连接端子电连接到第一半导体封装件120。另外，PCB 10可以包括端口180。PCB 10可以通过端口180电连接到其上安装有PCB的模块基底、系统板、主板等。
在主体层11中，可以形成多层或单层的布线单元，并且通过布线单元，PCB 10可以电连接到存储器控制器140和第一半导体封装件120。顶保护层13和底保护层15可以执行保护功能，并且可以用阻焊剂形成。
另外，主体层11通常可以通过以下步骤来实施：将诸如热固性树脂、环氧树脂或酚醛树脂(诸如阻燃剂4(FR-4)、双马来酰亚胺三嗪(BT)和味之素增层膜(ABF))的高分子材料按压到一定厚度；使按压的产品形成为薄层；将铜箔涂覆在形成的薄层的两侧上；以及通过图案化形成作为电信号的传输路径的布线单元。
另外，PCB 10可以被区分为在其一侧上形成布线的单层PCB和在其两侧上形成布线的双层PCB。另外，薄层的数量可以是3或更多，并且可以通过使用诸如预浸材料的绝缘材料而形成，包括多层布线的PCB可以根据形成的薄层的数量通过形成3个或更多布线层来实施。然而，发明构思不限于上述PCB 10的结构或材料。
PCB 10可以是其上安装有半导体封装件的基底，并且包括绝缘层和布线单元。布线单元可以包括形成在绝缘层中的第一导电迹线CT1和第二导电迹线CT2，并且可以包括穿过绝缘层且连接到第一导电迹线CT1的第一导电过孔CV1以及穿过绝缘层且连接到第二导电迹线CT2的第二导电过孔CV2。
第一信道图案CHP1可以是第一布线单元，并且可以包括在Y方向上延伸的第一导电迹线CT1、在Z方向上延伸的第一导电过孔CV1和形成在第一导电过孔CV1的顶侧上的第一导电垫(pad，或称为“焊盘”或“焊垫”)BL1。
第二信道图案CHP2可以是第二布线单元，并且可以包括在Y方向上延伸的第二导电迹线CT2、在Z方向上延伸的第二导电过孔CV2和形成在第二导电过孔CV2的顶侧上的第二导电垫BL2。
在根据发明构思的一些示例实施例中，以菊花链方式/拓扑形成的第二信道图案CHP2在第一安装区域MA1和第二安装区域MA2中具有不同的布线长度的原因是，因为可以期望提供用于补偿在第一安装区域MA1和第二安装区域MA2中的仅任何一个区域中的信号损失的方法。
另一方面，当第二信道图案CHP2形成为在第一安装区域MA1和第二安装区域MA2中具有相同的布线单元长度时，期望提供用于补偿在第一安装区域MA1和第二安装区域MA2两者中的信号损失的方法，因此，会使经济效率减小。
在根据发明构思的一些示例实施例中，在第一安装区域MA1中的第一半导体封装件120可以电连接到第一信道图案CHP1至第四信道图案CHP4，在第二安装区域MA2中的第一半导体封装件120可以电连接到第二信道图案CHP2和第三信道图案CHP3。
虽然为了便于描述而在图4B中示出了仅第一信道图案CHP1和第二信道图案CHP2，但第一信道图案CHP1和第四信道图案CHP4可以以点对点方式/拓扑被配置为彼此基本相同(或者可以被配置为一个信道图案组)，第二信道图案CHP2和第三信道图案CHP3可以以菊花链方式/拓扑被配置为彼此基本相同(或者可以被配置为另一信道图案组)。第二信道图案CHP2和第三信道图案CHP3可以形成为彼此面对且彼此相邻，第一信道图案CHP1和第四信道图案CHP4可以形成为彼此面对，且第二信道图案CHP2和第三信道图案CHP3位于第一信道图案CHP1与第四信道图案CHP4之间。因为第二信道图案CHP2和第三信道图案CHP3以菊花链方式/拓扑形成并且在其中间具有分支点，所以分支点可以被配置为如上所述的布置形状，使得分支点不与第一信道图案CHP1和第四信道图案CHP4叠置，换言之，为了易于电路设计。然而，发明构思不限于此。
在图4B中，第一信道图案CHP1被示出为形成在比第二信道图案CHP2靠近底保护层15的层上。然而，第二信道图案CHP2可以形成在比第一信道图案CHP1靠近底保护层15的层上，并且第一信道图案CHP1和第二信道图案CHP2也可形成在同一层上。
PCB 10可以包括将第一安装区域MA1或第二安装区域MA2连接到存储器控制器区域CA的2N(N是2或更大的整数，或者N是大于或等于2且小于或等于10的整数)个信道图案。2N个信道图案的一半(即，2N-1个信道图案)可以以点对点方式/拓扑来配置，2N个信道图案的另一半(即，2N-1个信道图案)可以以菊花链方式/拓扑来配置。
PCB 10可以被配置为包括作为两个存储器芯片安装区域的第一安装区域MA1和第二安装区域MA2，其中，第一安装区域MA1和第二安装区域MA2中的一部分包括全部的信道图案，而第一安装区域MA1和第二安装区域MA2的另一部分仅包括以菊花链方式/拓扑配置的信道图案。然而，存储器芯片安装区域的数量不限于此。
第一安装区域MA1和第二安装区域MA2可以布置在PCB 10的同一侧上，第一安装区域MA1可以布置为比第二安装区域MA2远离存储器控制器区域CA。然而，第一安装区域MA1和第二安装区域MA2的布置不限于此。
在一些示例实施例中，当N＝2时，即，当PCB 10包括四个信道图案时，PCB 10可以包括将第一安装区域MA1以点对点方式/拓扑连接到存储器控制器区域CA的第一信道图案CHP1和第四信道图案CHP4。另外，PCB 10可以包括将第一安装区域MA1和第二安装区域MA2以菊花链方式/拓扑连接到存储器控制器区域CA的第二信道图案CHP2和第三信道图案CHP3。
例如，存储器控制器区域CA和第一安装区域MA1可以包括在第一信道图案CHP1至第四信道图案CHP4中包含的第一导电过孔CV1和第二导电过孔CV2以及第一导电垫BL1和第二导电垫BL2中的全部，第二安装区域MA2可以仅包括在第二信道图案CHP2和第三信道图案CHP3中包含的第一导电过孔CV1和第二导电过孔CV2以及第一导电垫BL1和第二导电垫BL2中的部分。
另外，PCB 10可以包括接近存储器控制器区域CA的电源区域PA。然而，电源区域PA的布置不限于此。
PCB 10的在X方向上的长度(或10X)可以被规定为大约22mm，PCB 10的在Y方向上的长度(或10Y)可以被规定为大约60mm、大约80mm或大约110mm。换言之，PCB可以根据M.2标准来配置，但发明构思不限于此。
图5A和图5B是分别示出根据一些示例实施例的存储器系统100A的平面图和剖视图。
参照图5A和图5B，第一半导体封装件120可以仅安装在PCB 10的第一安装区域MA1中，第一信道CH1至第四信道CH4可以电连接到第一半导体封装件120。
存储器系统100A可以包括安装在PCB 10的第一安装区域MA1中的第一半导体封装件120。另外，存储器系统100A可以包括在第一安装区域MA1的同一侧上的存储器控制器140和电源160。
第一半导体封装件120、存储器控制器140和电源160可以包括暴露到外部的多个图案，暴露的图案可以电连接到形成在PCB 10上的图案。
第一半导体封装件120可以包括有源表面和无源表面，并且可以通过诸如第一连接构件SB1和第二连接构件SB2的电连接构件安装在PCB 10上方。
第一半导体封装件120可以包括第一存储器芯片121。第一存储器芯片121可以形成在作为基体的晶圆上。晶圆可以包括硅(Si)，例如，单晶硅、多晶硅或非晶硅。然而，晶圆的材料不限于Si。在一些示例实施例中，晶圆可以包括诸如锗(Ge)的IV族半导体，诸如硅锗(SiGe)和碳化硅(SiC)的IV-IV族化合物半导体，或者诸如砷化镓(GaAs)、砷化铟(InAs)和磷化铟(InP)的III-V族化合物半导体。
晶圆可以是基于Si体基底或绝缘体上硅(SOI)基底。在一些示例实施例中，晶圆可以不限于硅体基底或SOI基底，而是可以基于外延晶圆、抛光晶圆、退火晶圆等。
多个第一连接构件SB1和多个第二连接构件SB2可以形成在第一半导体封装件120的有源表面上，第一存储器芯片121可以通过第一内部布线123连接到多个第一连接构件SB1和多个第二连接构件SB2，多个第一连接构件SB1和多个第二连接构件SB2可以电连接到PCB 10。
第一连接构件SB1和第二连接构件SB2可以将PCB 10与包括在存储器系统100A中的诸如第一半导体封装件120、存储器控制器140和电源160的组件电连接。相应地，因为第一半导体封装件120未安装在第二安装区域MA2中，所以第一连接构件SB1和第二连接构件SB2可以不形成在第二安装区域MA2中。
第一连接构件SB1和第二连接构件SB2可以对应于用于使第一半导体封装件120载带自动键合(TAB)或倒装芯片键合到PCB 10上的导电材料。第一连接构件SB1和第二连接构件SB2还可以用作用于将球栅阵列(BGA)直接连接到PCB 10的导电材料。第一连接构件SB1和第二连接构件SB2可以是或者包括例如焊料球或焊料凸块。
存储器控制器140可以通过端口180从主机200接收请求REQ，并且通过端口180向主机200发送响应RES。例如，存储器控制器140可以通过端口180从主机200接收用于读取数据的请求REQ，并且响应于接收的请求REQ，存储器控制器140可以读取在包括在第一半导体封装件120中的第一存储器芯片121中存储的数据，并且通过端口180将读取的数据发送到主机200。
电源160可以通过端口180从主机200接收电力PWR，并且可以基于接收的电力PWR将电力PWR提供到包括在存储器系统100A中的诸如第一半导体封装件120和存储器控制器140的组件。
存储器系统100A可以对端口180进行规定。端口180可以布置在PCB 10的一侧上，并且可以包括用于与主机200通信的多个引脚。另外，用于将存储器系统100A安装并固定到主机200的凹入结构190可以形成在PCB 10上。PCB 10可以包括在与端口180相对的一侧上形成的半圆形凹入结构190。
存储器系统100A可以包括在PCB 10的第一安装区域MA1中布置并包括第一存储器芯片121的一个第一半导体封装件120以及连接到2N(N是2或更大的整数，或者N是大于或等于2且小于或等于10的整数)个信道用于对第一半导体封装件120执行写入和读取操作的存储器控制器140。这里，作为示例描述了N＝2的情况。
在根据发明构思的实施例中，第一半导体封装件120可以连接到在第一安装区域MA1中的第一信道CH1至第四信道CH4。虽然出于便于描述的目的而在图5B中示出了仅第一信道CH1和第二信道CH2，但第一信道CH1和第四信道CH4可以基本以相同的方式进行操作(或者可以被配置为一个信道组)，并且第二信道CH2和第三信道CH3可以基本以相同的方式进行操作(或者可以被配置为另一个信道组)。
第二信道CH2和第三信道CH3可以形成为彼此面对同时彼此相邻，第一信道CH1和第四信道CH4可以形成为彼此面对并且第二信道CH2和第三信道CH3位于第一信道CH1与第四信道CH4之间。然而，发明构思不限于此。
在存储器系统100A中，第一半导体封装件120可以仅安装在第一安装区域MA1中，第一信道CH1至第四信道CH4的全部可以电连接到第一半导体封装件120。因此，第二信道CH2的端部和第三信道CH3的端部可以在未安装第一半导体封装件120的第二安装区域MA2中暴露到外部。
如上所述，通过将第一半导体封装件120仅安装在第一安装区域MA1中，可以实施存储器系统100A，存储器系统100A需要比图6A和图6B的存储器系统100B的存储器容量相对低的存储器容量。换言之，在具有一个形状因子的PCB 10中，可以通过仅使用第一安装区域MA1和第二安装区域MA2中的一部分来实施具有相对低容量的存储器系统100A。
图6A和图6B是分别示出根据一些示例实施例的存储器系统100B的平面图和剖视图。
参照图6A和图6B，示出存储器系统100B，其中，第一半导体封装件120安装在PCB10的第一安装区域MA1中，第二半导体封装件130安装在第二安装区域MA2中，第一信道CH1和第四信道CH4电连接到第一半导体封装件120，第二信道CH2和第三信道CH3电连接到第二半导体封装件130。
包括在存储器系统100B中的组件中的每个以及组件之间的电连接关系可以与以上参照图5A和图5B描述的组件及其电连接关系相同或相似，因此，在下文中主要描述不同。
第一安装区域MA1中的第二信道CH2和第三信道CH3可以处于浮置状态。安装在第一安装区域MA1上的第一半导体封装件120和安装在第二安装区域MA2上的第二半导体封装件130可以具有相同的数据存储容量。换言之，第一半导体封装件120和第二半导体封装件130可以分别包括具有相同存储容量的第一存储器芯片121和第二存储器芯片131。在这种情况下，因为需要相同的数据处理能力，第一半导体封装件120的第二信道CH2和第三信道CH3可以被构造为通过第一连接构件SB1和第二连接构件SB2物理附着到第一半导体封装件120，但是可以被构造为不电连接到第一半导体封装件120。
第一半导体封装件120可以包括第一内部布线123。在这种情况下，当第一内部布线123与第二信道CH2和第三信道CH3彼此不电连接时，第二信道CH2和第三信道CH3可以处于浮置状态。因此，第一半导体封装件120和第二半导体封装件130可以通过使用相同数量的信道(即，两个信道)来与存储器控制器140进行通信。
安装在第一安装区域MA1中的第一半导体封装件120和安装在第二安装区域MA2中的第二半导体封装件130可以分别包括第一缓冲器芯片125和第二缓冲器芯片135。
第一缓冲器芯片125和第二缓冲器芯片135可以分别通过第一内部布线123和第二内部布线133连接到第一存储器芯片121和第二存储器芯片131。第一缓冲器芯片125和第二缓冲器芯片135可以在读取操作中作为感测放大器来操作并且输出第一存储器芯片121和第二存储器芯片131中存储的数据。另一方面，在编程操作中，第一缓冲器芯片125和第二缓冲器芯片135可以作为写入驱动器来操作并且输入数据以存储在第一存储器芯片121和第二存储器芯片131中。
例如，因为第一半导体封装件120和第二半导体封装件130分别包括第一缓冲器芯片125和第二缓冲器芯片135，所以即使当写入操作和读取操作电连接到信道中的一些(即，分别电连接到两个信道)时，也可以与其中写入操作和读取操作电连接到全部信道(即，分别电连接到四个信道)的情况类似地来执行写入操作和读取操作。
如上所述，与前面参照图5A和图5B描述的存储器系统100A相比，需要相对高的存储器容量的存储器系统100B可以通过将第一半导体封装件120安装在第一安装区域MA1中并且将第二半导体封装件130安装在第二安装区域MA2中来实施。换言之，可以通过使用在具有一个形状因子的PCB 10中的第一安装区域MA1和第二安装区域MA2两者来实施具有相对高的存储器容量的存储器系统100B。
图7A和图7B是分别示出根据一些示例实施例的存储器系统100C的平面图和剖视图。
参照图7A和图7B，示出存储器系统100C，其中，第一半导体封装件120安装在PCB10的顶表面10T的第一安装区域MA1中，第二半导体封装件130安装在PCB 10的底表面10B的第二安装区域MA2中，第一信道CH1和第四信道CH4电连接到第一半导体封装件120，第二信道CH2和第三信道CH3电连接到第二半导体封装件130。
包括在存储器系统100C中的组件中的每个以及组件之间的电连接关系可以与以上参照图5A和图5B描述的组件及其电连接关系相同或相似，因此，在下文中主要描述不同。
PCB 10可以是或者包括在顶表面10T和底表面10B两者上包括布线的双侧PCB。因此，PCB 10可以包括分别在顶表面10T和底表面10B两者上彼此面对的安装区域，第一半导体封装件120和第二半导体封装件130可以彼此面对地安装在PCB 10上。在这种情况下，包括在第二信道CH2和第三信道CH3中的导电过孔可以以这样的方式来形成：朝向第一安装区域MA1的导电过孔与朝向第二安装区域MA2的导电过孔在彼此相反的方向上形成。
第一安装区域MA1的第二信道CH2和第三信道CH3可以处于浮置状态。另外，安装在第一安装区域MA1中的第一半导体封装件120和安装在第二安装区域MA2中的第二半导体封装件130可以分别包括第一缓冲器芯片125和第二缓冲器芯片135。对其的描述与参照图6A和图6B描述的那些基本相同，因此这里被省略。
如上所述，与前面参照图5A和图5B描述的存储器系统100A相比，需要相对高的存储器容量的存储器系统100C可以通过将第一半导体封装件120安装在第一安装区域MA1中并且将第二半导体封装件130安装在第二安装区域MA2中来实施。换言之，可以通过使用在具有一个形状因子的PCB 10中的第一安装区域MA1和第二安装区域MA2两者来实施具有相对高的存储器容量的存储器系统100C。
图8是示出根据一些示例实施例的存储器系统100D的平面图。
参照图8，存储器系统100D可以包括附着到PCB 10的用于突然断电恢复(SPOR)的至少一个组件。
包括在存储器系统100D中的组件中的每个以及组件之间的电连接关系可以与以上参照图7A和图7B描述的组件及其电连接关系相同或相似，因此，在下文中主要描述不同。
当供应到存储器系统100D的电力PWR突然中断时，SPOR可以通过将电力PWR供应到存储器系统100D一定时间段来使在存储器系统100D中执行的操作以正常方式终止，因此，防止或降低了在存储器系统100D中出现误差的可能性。例如，可以使用用于SPOR的组件，例如，电容器和具有高容量的电池。
存储器系统100D可以包括附着到PCB 10的用于SPOR的组件(171至175)以使存储器系统100D能够稳定操作。在一些示例实施例中，当存储器系统100D用于诸如服务器的固定电子装置中时，会需要存储器系统100D的稳定操作。在一些示例实施例中，当存储器系统100D用于诸如笔记本电脑的移动电子装置中时，会需要特别考虑存储器系统100D的尺寸。因此，根据发明构思的存储器系统100D可以满足上述各个应用所需要的全部条件。
用于SPOR的组件(171至175)不会影响附着到PCB 10的第一半导体封装件120、存储器控制器140和电源160的正常操作，换言之，在从主机200供应电力PWR的同时不会影响它们的正常操作。
虽然用于SPOR的组件(171至175)被示出为与半导体封装件120、存储器控制器140和电源160类似地附着到PCB 10的同一侧，但用于附加的SPOR的组件可以附着到PCB 10的相对侧。
图9是示出根据一些示例实施例的包括存储装置2400的主机2000的平面图。
主机2000可以包括布置在壳体2100内部的主板2200，主板2200可以包括存储装置2400和电气元件，例如，在围绕存储装置2400的外围区域中的诸如电容器、电感器和/或电阻器的无源元件2300。
主机2000可以需要无源元件2300，用于将平稳的信号递送到存储装置2400。电阻器可以降低信号波的噪音，电容器可以用作解耦电容器。
提供到主机2000的计算机总线接口可以类似于随后参照图10描述的计算机总线接口。根据主机2000的支持水平或设备的类型选择支持哪个接口可以取决于对应的主机2000和设备。
图10是根据一些示例实施例的包括存储器系统3100的计算系统3000的框图。
参照图10，计算系统3000可以包括存储器系统3100、处理器3200、RAM 3300、输入/输出(I/O)装置3400和电源3500。虽然未示出，但计算系统3000还可以包括用于与视频卡(或显卡)、声卡、存储卡或USB装置等进行通信的端口，或者与其它电子装置进行通信的端口。计算系统3000可以被实施为诸如个人计算机和服务器的固定电子装置或者诸如蜂窝电话、数码相机、个人数字助理(PDA)和笔记本计算机的移动电子装置。
处理器3200可以执行某些计算或任务。在一些示例实施例中，处理器3200可以是微处理器或中央处理单元(CPU)。处理器3200可以通过诸如地址总线、控制总线和数据总线的总线3600来执行与RAM 3300、I/O装置3400和存储器系统3100的通信。处理器3200还可以连接到诸如PCI总线的扩展总线。
存储器系统3100可以通过使用参照图5A至图8描述的存储器系统100A、100B、100C和100D中的任何一种来实施，并且可以被重新配置为具有计算系统3000所需的存储器容量。
RAM 3300可以存储计算系统3000的操作所需的数据。例如，RAM 3300可以实施为DRAM、移动DRAM、SRAM、PRAM、FRAM、RRAM和/或MRAM。
I/O装置3400可以包括诸如键盘、小键盘、鼠标和触摸板的输入工具以及诸如打印机、显示器和触摸屏的输出工具。
电源3500可以提供计算系统3000的操作所需的操作电力。
虽然已经参照附图描述了发明构思，但是本领域普通技术人员将领会是，在不改变发明构思的技术方面或特性的情况下，发明构思可以在其它具体应用中实施。因此，上述实施例应被理解为在全部方面是示例性的且是非限制性的。
Claims (20)
1.一种存储器系统，所述存储器系统包括：
印刷电路板；
至少一个存储器芯片，安装在印刷电路板上；以及
存储器控制器，布置在印刷电路板上并且连接到2N个信道，存储器控制器被配置为对所述至少一个存储器芯片执行写入操作和读取操作，其中，N为2或更大的整数，
其中，在印刷电路板中，第一子集的信道对应于以点对点拓扑配置的第一信道组，剩余子集的信道对应于以菊花链拓扑配置的第二信道组。
2.根据权利要求1所述的存储器系统，其中，印刷电路板包括能够连接到第一信道组和第二信道组的第一安装区域以及能够连接到第二信道组的第二安装区域。
3.根据权利要求2所述的存储器系统，其中，第一安装区域和第二安装区域分别位于印刷电路板的不同侧上。
4.根据权利要求2所述的存储器系统，其中，所述至少一个存储器芯片安装在第一安装区域中，第一信道组和第二信道组电连接到所述至少一个存储器芯片。
5.根据权利要求2所述的存储器系统，其中，第二信道组在第一安装区域中在第一布线方向上延伸第一长度，第二信道组在第一布线方向上延伸第二长度，第二长度不同于第一长度。
6.根据权利要求1所述的存储器系统，其中，第一信道组的信道被布置为彼此分开，并且第二信道组位于第一信道组的信道之间。
7.根据权利要求2所述的存储器系统，其中，
存储器芯片安装在第一安装区域和第二安装区域中的全部中，
第一信道组连接到第一安装区域的存储器芯片，
第二信道组连接到第二安装区域的存储器芯片。
8.根据权利要求7所述的存储器系统，其中，安装在第一安装区域和第二安装区域中的存储器芯片包括缓冲器芯片。
9.根据权利要求7所述的存储器系统，其中，第一安装区域的第二信道组处于浮置状态。
10.根据权利要求7所述的存储器系统，其中，安装在第一安装区域和第二安装区域中的存储器芯片中的每个的数据存储容量相同。
11.一种印刷电路板，所述印刷电路板包括：
第一布线单元，以点对点拓扑位于基底的内部；
第二布线单元，以菊花链拓扑位于基底的内部；
存储器控制器区域，位于基底的表面上；
第一存储器芯片安装区域，布置在基底的表面上；以及
第二存储器芯片安装区域，布置在基底的表面上，
其中，第一存储器芯片安装区域包括从存储器控制器区域延伸的第一布线单元和第二布线单元中的全部，第二存储器芯片安装区域包括从存储器控制器区域延伸的第二布线单元。
12.根据权利要求11所述的印刷电路板，其中，第一存储器芯片安装区域和第二存储器芯片安装区域分别位于印刷电路板的不同侧上。
13.根据权利要求11所述的印刷电路板，其中，第一存储器芯片安装区域和第二存储器芯片安装区域两者位于印刷电路板的一侧上，第一存储器芯片安装区域比第二存储器芯片安装区域远离存储器控制器区域。
14.根据权利要求11所述的印刷电路板，其中，第一存储器芯片安装区域包括电连接到第一布线单元和第二布线单元中的每个的多个导电垫，第二存储器芯片安装区域包括电连接到第二布线单元的多个导电垫。
15.根据权利要求11所述的印刷电路板，其中，第一布线单元的数量与第二布线单元的数量相同，第一布线单元和第二布线单元的数量的总和为2N，其中，N是2或更大的整数。
16.一种存储装置，所述存储装置包括：
印刷电路板；
至少一个半导体封装件，安装在印刷电路板上并且包括多个非易失性存储器芯片；以及
存储器控制器，布置在印刷电路板上并且连接到2N个信道，存储器控制器被配置为对所述至少一个半导体封装件执行写入和读取操作，其中，N是2或更大的整数，
其中，印刷电路板包括：绝缘层；以及第一布线单元和第二布线单元，第一布线单元和第二布线单元包括在绝缘层上形成的导电迹线以及被配置为穿过绝缘层并且连接到导电迹线的导电过孔，
其中，第一半的信道被配置为以点对点拓扑的第一布线单元，剩余的第二半的信道被配置为以菊花链拓扑的第二布线单元。
17.根据权利要求16所述的存储装置，其中，
印刷电路板包括第一半导体封装件安装区域和第二半导体封装件安装区域，
第一半导体封装件安装区域包括第一布线单元和第二布线单元两者，第二半导体封装件安装区域包括第二布线单元。
18.根据权利要求16所述的存储装置，其中，包括在第二布线单元中的导电过孔包含：
第一导电过孔，暴露到印刷电路板的一侧；以及
第二导电过孔，暴露到印刷电路板的另一侧。
19.根据权利要求17所述的存储装置，其中，包括在第一布线单元和第二布线单元中的全部中的导电过孔被包括在第一半导体封装件安装区域中，包括在第二布线单元中的导电过孔被包括在第二半导体封装件安装区域中。
20.根据权利要求16所述的存储装置，其中，非易失性存储器芯片中的每个包括NAND闪存，存储装置包括固态驱动器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020180062132A KR102567974B1 (ko) | 2018-05-30 | 2018-05-30 | 인쇄회로기판을 포함하는 메모리 시스템 및 스토리지 장치 |
| KR10-2018-0062132 | 2018-05-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN110556132A true CN110556132A (zh) | 2019-12-10 |
Family
ID=68693541
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201910058255.6A Pending CN110556132A (zh) | 2018-05-30 | 2019-01-22 | 印刷电路板、包括印刷电路板的存储器系统和存储装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US10820419B2 (zh) |
| KR (1) | KR102567974B1 (zh) |
| CN (1) | CN110556132A (zh) |
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- 2018-05-30 KR KR1020180062132A patent/KR102567974B1/ko active IP Right Grant
- 2018-12-03 US US16/207,339 patent/US10820419B2/en active Active
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- 2019-01-22 CN CN201910058255.6A patent/CN110556132A/zh active Pending
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| US10820419B2 (en) | 2020-10-27 |
| US20210022249A1 (en) | 2021-01-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |