TWI786868B - 記憶體模組、主板以及伺服器裝置 - Google Patents

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Abstract

本發明提供一種記憶體模組、主板以及伺服器裝置。記憶體模組包含：記憶體基底，包含經組態以連接至外部裝置的主連接器及輔助連接器；以及多個記憶體晶片，安裝於記憶體基底的第一表面或第二表面中的至少一者上，其中主連接器安置於記憶體基底的一側上，且輔助連接器安置於記憶體基底的第二表面上。

Description

記憶體模組、主板以及伺服器裝置
實施例是關於一種記憶體模組、主板以及伺服器裝置。 [相關申請案的交叉參考]
2020年12月30日在韓國智慧財產局申請且名稱為：「記憶體模組、主板以及伺服器裝置（Memory Module, Main Board, and Server Device）」的韓國專利申請案第10-2020-0187164號以全文引用的方式併入本文中。
伺服器裝置可包含儲存器、記憶體、用於控制其的至少一個處理器以及類似物。隨著由伺服器裝置所處理資料的容量增加，儲存器的容量及記憶體的容量亦可增加。
實施例是針對一種記憶體模組，包含：記憶體基底，包含經組態以連接至外部裝置的主連接器及輔助連接器；以及多個記憶體晶片，安裝於記憶體基底的第一表面或第二表面中的至少一者上，其中主連接器安置於記憶體基底的一側上，且輔助連接器安置於記憶體基底的第二表面上。
實施例是針對一種主板，包含：板基底；處理器插槽，安裝於板基底上且連接至處理器；以及多個記憶體模組插槽，安裝於板基底上且連接至記憶體模組，其中處理器插槽藉由多個記憶體通道連接至多個記憶體模組插槽，其中多個記憶體模組插槽當中的兩個或大於兩個記憶體模組插槽分配至多個記憶體通道中的每一者，且板基底包含安置於多個記憶體模組插槽的至少一部分之間的至少一個板連接器，其中至少一個板連接器藉由板基底中的擴展佈線連接至多個記憶體模組插槽中的至少一者。
實施例是針對一種主板，包含：板基底；處理器插槽，安裝於板基底上且連接至處理器；以及多個記憶體模組插槽，安裝於板基底上且連接至記憶體模組，其中處理器插槽藉由多個記憶體通道連接至多個記憶體模組插槽，且多個記憶體通道中的每一者連接至多個記憶體模組插槽當中的一個記憶體模組插槽，且板基底包含與多個記憶體模組插槽當中的第一記憶體模組插槽相鄰的擴展空間，且其中安裝由板對板（board-to-board；B2B）連接器提供的擴展插槽，所述板對板連接器連接至耦接至第一記憶體模組插槽的第一記憶體模組。
實施例是針對一種伺服器裝置，包含：主板，包含至少一個處理器插槽、多個記憶體模組插槽以及多個槽中佈線，所述多個槽中佈線使處理器插槽與多個記憶體模組插槽連接，且提供多個記憶體通道；至少一個處理器，耦接至處理器插槽；以及多個記憶體模組，耦接至多個記憶體模組插槽的至少一部分，其中多個記憶體通道當中的一個記憶體通道連接至分別耦接至第一記憶體模組插槽及第二記憶體模組插槽的第一記憶體模組及第二記憶體模組，其中第一記憶體模組藉由多個槽中佈線當中的第一槽中佈線連接至處理器，且第二記憶體模組藉由第一槽中佈線、第一記憶體模組以及耦接至第一記憶體模組的第一板對板（B2B）連接器連接至處理器。
圖1為示意性地示出根據一實例實施例的伺服器裝置的視圖。
在一實例實施例中，參考圖1，伺服器裝置1100至伺服器裝置1100n以及伺服器裝置1200至伺服器裝置1200m可對例如資料中心1000進行組態，所述資料中心1000可用於收集及儲存資料且提供服務。然而，此僅為一實例，且除資料中心1000之外，伺服器裝置1100至伺服器裝置1100n以及伺服器裝置1200至伺服器裝置1200m可應用於各種領域。
資料中心1000可為收集各種類型的資料且提供服務的設施，且可稱為資料儲存中心。資料中心1000可為用於操作搜尋引擎及資料庫的系統，且可為供公司或政府機構使用的計算系統。資料中心1000可包含實施為應用程式伺服器1100至應用程式伺服器1100n的伺服器裝置1100至伺服器裝置1100n，且可包含實施為儲存伺服器1200至儲存伺服器1200m的伺服器裝置1200至伺服器裝置1200m。應用程式伺服器1100至應用程式伺服器1100n的數目以及儲存伺服器1200至儲存伺服器1200m的數目可變化，且應用程式伺服器1100至應用程式伺服器1100n的數目可不同於儲存伺服器1200至儲存伺服器1200m的數目。
應用程式伺服器1100及儲存伺服器1200可分別包含處理器1110及處理器1210以及記憶體1120及記憶體1220。現將儲存伺服器1200作為一實例進行描述。處理器1210可控制儲存伺服器1200的所有操作，存取記憶體1220，且執行加載於記憶體1220中的指令及/或資料。記憶體1220可包含以下中的至少一者：雙倍資料速率同步DRAM（double-data-rate synchronous DRAM；DDR SDRAM）、高頻寬記憶體（high-bandwidth memory；HBM）、混合記憶體塊（hybrid memory cube；HMC）、雙行記憶體模組（dual in-line memory module；DIMM）、Optane DIMM或非揮發性DIMM（non-volatile DIMM；NVMDIMM）。
包含於儲存伺服器1200中的處理器1210的數目及記憶體1220的數目可變化。舉例而言，一個(1)儲存伺服器1200可包含兩個或大於兩個處理器1210。另外，包含於一個(1)儲存伺服器1200中的記憶體1220的數目及處理器1210與記憶體1220之間的連接方法可視待由儲存伺服器1200處理的資料的容量、待由儲存伺服器1200支援的資料處理速度或類似物來判定。
在一實例實施例中，處理器1210可藉由記憶體通道連接至記憶體1220。為實施快速處理資料的高速操作，多個記憶體1220可分佈且連接至由處理器1210提供的記憶體通道。當待處理資料的量增加時，連接至記憶體通道中的每一者的記憶體1220的數目可增加。
儲存伺服器1200的上述描述可類似地適用於另一儲存伺服器1200m及應用程式伺服器1100。在一實例實施例中，應用程式伺服器1100可不包含儲存裝置1150。儲存伺服器1200可包含至少一個儲存裝置1250。包含於儲存伺服器1200中的儲存裝置1250的數目可變化。
應用程式伺服器1100至應用程式伺服器1100n可經由網路1300與儲存伺服器1200至儲存伺服器1200m通信。網路1300可藉由使用光纖通道（fiber channel；FC）、乙太網或類似物來實施，且可藉由分別包含於伺服器中的NIC 1140至NIC 1140n以及NIC 1240至NIC 1240m連接至伺服器1100至伺服器1100n以及伺服器1200至伺服器1200m。NIC 1140至NIC 1140n以及NIC 1240至NIC 1240m可包含網路介面卡、網路配接器或類似物。
在一實例實施例中，參考圖1，儲存伺服器1200的儲存裝置1250可藉由介面（I/F）1254提供處理器1210與控制器（CTRL）1251之間的實體連接以及NIC 1240與控制器1251之間的實體連接。介面1254可使用其中儲存裝置1250直接與專用電纜連接的直接附加儲存（direct attached storage；DAS）方案來實施，或可藉由使用各種介面方案來實施，所述介面方案諸如先進技術附接（advanced technology attachment；ATA）、串列ATA（serial ATA；SATA）、外部SATA（external SATA；e-SATA）、小電腦小介面（small computer small interface；SCSI）、串列附接SCSI（serial attached SCSI；SAS）、周邊組件內連線（component interconnection；PCI）、快速PCI（PCI express；PCIe）、快速NVM（NVM express；NVMe）、IEEE 1394、通用串列匯流排（universal serial bus；USB）、安全數位（secure digital；SD）卡、多媒體卡（multi-media card；MMC）、嵌入式MMC（embedded MMC；eMMC）、通用快閃儲存器（universal flash storage；UFS）、嵌入式UFS（embedded UFS；eUFS）、緊密快閃（compact flash；CF）卡介面或類似物。
控制器1251可控制儲存裝置1250的所有操作。在一實例實施例中，控制器1251可包含靜態隨機存取記憶體（static random access memory；SRAM）。控制器1251可回應於程式命令而將資料寫入至NAND快閃1252，或回應於讀取命令而自NAND快閃1252讀取資料。舉例而言，程式命令及/或讀取命令可自儲存伺服器1200的處理器1210、另一儲存伺服器1200m的處理器1210m、應用程式伺服器1100及應用程式伺服器1100n的處理器1110及處理器1110n或類似物提供。DRAM 1253可暫時儲存待寫入至NAND快閃1252的資料，或自NAND快閃1252讀取的資料。另外，DRAM 1253可儲存元資料。在此情況下，元資料可為使用者資料，或由控制器1251產生以管理NAND快閃1252的資料。儲存裝置1250可包含用於安全性或隱私權的安全元件（secure element；SE）。
在儲存伺服器1200中，回應於來自處理器1210的控制命令，開關1230可使處理器1210連接至儲存裝置1250，或使NIC 1240連接至儲存裝置1250。
圖2及圖3為示意性地示出伺服器裝置的操作的比較例的視圖。
首先，參考圖2，根據一比較例的伺服器裝置的主板2000可包含板基底2010，且可包含形成於板基底2010中的被動元件2020、散熱片2030以及支援與外部裝置進行連接的外部連接器2040以及類似物。
主板2000可包含耦接有記憶體模組的多個記憶體模組插槽2100及記憶體模組插槽2200、耦接有處理器的多個處理器插槽2300及處理器插槽2400、用於與其他裝置進行耦接及連接的擴展連接器2500以及類似物。
在圖2中所示出的比較例中，安裝於處理器插槽2300及處理器插槽2400中的處理器可分別藉由四個記憶體通道2110至記憶體通道2140以及記憶體通道2210至記憶體通道2240連接至記憶體模組插槽2100及記憶體模組插槽2200。另外，記憶體模組插槽2100及記憶體模組插槽2200中的每一者中的兩個可分別分配至四個記憶體通道2110至記憶體通道2140以及記憶體通道2210至記憶體通道2240，且記憶體模組插槽2100及記憶體模組插槽2200中的每一者的八個記憶體通道可分別連接至處理器插槽2300及處理器插槽2400。不管是否安裝有記憶體模組，記憶體模組插槽2100及記憶體模組插槽2200中的每一者的八個記憶體通道可分別藉由記憶體通道2110至記憶體通道2140以及記憶體通道2210至記憶體通道2240連接至處理器插槽2300及處理器插槽2400。因此，歸因於存在於記憶體模組插槽2100及記憶體模組插槽2200中的包含短截線電阻或類似物的負載，通道帶阻可出現於低頻帶中，且處理器與記憶體模組之間的資料處理速度可減小。為解決此問題，主板3000可如圖3中所示出的比較例中進行組態。
根據圖3中所示出的比較例的主板3000的組態可類似於參考圖2所描述的主板2000的組態。
參考圖3，安裝於處理器插槽3300及處理器插槽3400中的處理器可分別藉由八個記憶體通道3110至記憶體通道3180以及記憶體通道3210至記憶體通道3280連接至記憶體模組插槽3100及記憶體模組插槽3200。因此，記憶體通道3110至記憶體通道3180以及記憶體通道3210至記憶體通道3280中的每一者的負載可減小以增加資料處理速度及實施高速操作。處理器插槽3300及處理器插槽3400與記憶體通道3110至記憶體通道3180以及記憶體通道3210至記憶體通道3280之間的槽中佈線的數目可增加，且處理器中的每一者的引腳的數目可因此增加。另外，當記憶體模組耦接至記憶體通道中的僅一些時，在效能方面可為不利的。
在一實例實施例中，僅一個記憶體模組插槽連接至記憶體通道中的每一者作為基本插槽。記憶體模組插槽的數目及連接至記憶體通道的記憶體模組的數目可視需要增加。因此，當需要高速操作時，記憶體模組可僅連接至與記憶體通道中的每一者連接的基本插槽，且當記憶容量將增加時，擴展插槽可連接至記憶體通道中的每一者中的基本插槽，且記憶體模組可耦接至擴展插槽。
圖4為示意性地示出根據一實例實施例的伺服器裝置的視圖。
參考圖4，根據一實例實施例的伺服器裝置100可包含多個記憶體組110至記憶體組130以及處理器140。處理器140可藉由多個記憶體通道連接至記憶體組110至記憶體組130。舉例而言，第一記憶體組110可連接至第一記憶體通道，第二記憶體組120可連接至第二記憶體通道，且第三記憶體組130可連接至第三記憶體通道。處理器140可經由記憶體通道輸出命令/位址信號CA、控制信號CTR以及類似物，且可與記憶體組110至記憶體組130交換資料信號DQ。
處理器140可包含CPU 141、加速器142、使用者介面（user interface；UI）控制器143、記憶體控制器144、資料匯流排145以及類似物。CPU 141可包含執行用於控制伺服器裝置100的操作的至少一個核心。加速器142可提供為用於改良多媒體資料的處理速度的獨立區塊，且可增加本文、音訊、影像、動畫或類似物的處理速度。UI控制器143可控制使用者介面裝置的輸入/輸出。作為一實例，UI控制器143可在CPU 141的控制下在顯示器上顯示諸如鍵盤或類似物的輸入螢幕以支援使用者的輸入，且可處理來自輸入螢幕的使用者的輸入資料，以將所處理資料發送至CPU 141。
記憶體控制器144可經由記憶體通道控制記憶體組110至記憶體組130，且可包含用於傳輸及接收資料的記憶體介面。記憶體控制器144可產生用於執行程式操作、讀取操作、抹除操作或類似操作的控制信號、命令/位址信號或類似物。
記憶體組110至記憶體組130可經組態以分別包含記憶體模組111至記憶體模組113中的一或多者、記憶體模組121至記憶體模組123中的一或多者以及記憶體模組131至記憶體模組133中的一或多者。包含於記憶體組110至記憶體組130中的每一者中的記憶體模組111至記憶體模組113、記憶體模組121至記憶體模組123以及記憶體模組131至記憶體模組133中的每一者中的一或多者可為彼此實體上分離的模組。包含於記憶體組110至記憶體組130中的每一者中的記憶體模組111至記憶體模組113、記憶體模組121至記憶體模組123以及記憶體模組131至記憶體模組133中的每一者的數目可視伺服器裝置100的應用領域、資料容量以及伺服器裝置100進行處理的資料處理速度或類似物來判定。舉例而言，記憶體組110至記憶體組130可經組態以分別包含僅第一記憶體模組111、第一記憶體模組121以及第一記憶體模組131，在此情況下，伺服器裝置100的資料處理速度可增加。
當記憶體組110至記憶體組130分別僅包含第一記憶體模組111、第一記憶體模組121以及第一記憶體模組131，亦即僅一個記憶體模組時，記憶容量可由於伺服器裝置100處理的資料容量增加而不充足。因此，在一實例實施例中，提供分別連接有（記憶體組110至記憶體組130的）第一記憶體模組111、第一記憶體模組121以及第一記憶體模組131的一個記憶體模組插槽，而視需要添加第二記憶體模組112、第二記憶體模組122以及第二記憶體模組132及/或第三記憶體模組113、第三記憶體模組123以及第三記憶體模組133。
舉例而言，在一實例實施例中，對應於記憶體組110至記憶體組130中的每一者的記憶體通道中的每一者可包含僅一個記憶體模組插槽。因此，當僅第一記憶體模組111、第一記憶體模組121以及第一記憶體模組131（亦即僅一個各別記憶體模組，連接至記憶體通道中的每一者）時，記憶體通道中的每一者的負載可包含連接至一個記憶體模組插槽的短截線電阻，而記憶體模組實際上未耦接的記憶體模組插槽的短截線電阻不包含於處理器140的負載中。因此，第一記憶體模組111、第一記憶體模組121以及第一記憶體模組131可耦接至針對記憶體通道中的每一者提供的一個記憶體模組插槽，以實施高資料處理速度。
另外，視需要，記憶體模組插槽可添加至記憶體通道中的每一者，且記憶體模組可耦接至所添加記憶體模組插槽以擴增記憶容量。因此，伺服器裝置100可實施為根據各種情境及環境而靈活操作。
圖5及圖6為示意性地示出根據一實例實施例的包含於伺服器裝置中的主板的視圖。
首先，參考圖5，根據一實例實施例的主板200可包含板基底201，且可包含形成於板基底201中的被動元件202、散熱片203以及支援與外部裝置進行連接的外部連接器204以及類似物。主板200可包含耦接有記憶體模組的多個記憶體模組插槽210及記憶體模組插槽220、耦接有處理器的多個處理器插槽230及處理器插槽240、用於與其他裝置進行耦接及連接的擴展連接器250以及類似物。舉例而言，擴展連接器250可根據諸如PCI-Express、SATA以及類似物的各種標準來提供與其他裝置的連接。
處理器插槽230及處理器插槽240可分別藉由多個記憶體通道211至記憶體通道214以及記憶體通道221至記憶體通道224連接至記憶體模組插槽210及記憶體模組插槽220，且板基底201可包含用於提供多個記憶體通道211至記憶體通道214以及記憶體通道221至記憶體通道224的槽中佈線。在一實例實施例中，參考圖5，假定處理器插槽230及處理器插槽240中的每一者分別藉由四個記憶體通道211至記憶體通道214以及記憶體通道221至記憶體通道224連接至記憶體模組插槽210及記憶體模組插槽220，但此僅為說明性的。
參考圖5，記憶體通道中的每一者中的記憶體模組插槽210及記憶體模組插槽220可分為基本記憶體模組插槽210及擴展記憶體模組插槽220。基本記憶體模組插槽210可藉由板基底201中的槽中佈線連接至處理器插槽230及處理器插槽240中的一者。另一方面，擴展記憶體模組插槽220可連接至板基底201中的擴展佈線，且可與槽中佈線及基本記憶體模組插槽210分離。舉例而言，擴展記憶體模組插槽220可並不直接連接至板基底201中的槽中佈線以及處理器插槽230及處理器插槽240。因此，當記憶體模組僅連接至基本記憶體模組插槽210時，記憶體通道211至記憶體通道214以及記憶體通道221至記憶體通道224中的每一者的負載可減小，且可實施高速操作。
當資料處理容量增加時，擴展記憶體模組插槽220可選擇性連接至槽中佈線。舉例而言，擴展記憶體模組插槽220可藉由耦接至基本記憶體模組插槽210的記憶體模組及耦接至記憶體模組的板對板（B2B）連接器連接至基本記憶體模組插槽210。耦接至擴展記憶體模組插槽220的記憶體模組可經由耦接至基本記憶體模組插槽210的記憶體模組與處理器交換資料信號及命令/位址信號。為此目的，耦接至基本記憶體模組插槽210的記憶體模組可包含至少一個記憶體緩衝晶片。
根據圖6中所示出的一實例實施例的主板300可具有與根據參考圖5所描述的實例實施例的主板200的組態類似的組態。主板300可包含板基底301、被動元件302、散熱片303、外部連接器304、多個記憶體模組插槽310、擴展空間320、多個處理器插槽330及處理器插槽340、擴展連接器350以及類似物。
在一實例實施例中，參考圖6，處理器插槽330及處理器插槽340中的每一者可藉由多個記憶體通道連接至記憶體模組插槽310。作為一實例，將處理器插槽330及處理器插槽340中的每一者示出為藉由四個記憶體通道311至記憶體通道314以及記憶體通道321至記憶體通道324連接至記憶體模組插槽310。
參考圖6，擴展空間320可設置為與連接至記憶體通道311至記憶體通道314以及記憶體通道321至記憶體通道324中的每一者的記憶體模組插槽310相鄰。視需要，擴展空間320可為可安裝有擴展插槽的空間。因此，在擴展插槽不安裝於擴展空間320中的狀態下，由於記憶體通道311至記憶體通道314以及記憶體通道321至記憶體通道324中的每一者僅包含一個記憶體模組插槽310，因此記憶體通道311至記憶體通道314以及記憶體通道321至記憶體通道324的負載可減小，且可實施高速操作。
當需要擴增記憶容量時，擴展插槽可安裝於擴展空間320中。舉例而言，能夠耦接至B2B連接器的記憶體模組可安裝於記憶體模組插槽310中，整體經組態有擴展插槽的B2B連接器可耦接至記憶體模組，且擴展插槽可安裝於擴展空間320中。在此情況下，B2B連接器的一側可包含能夠耦接至記憶體模組的多個引腳，且B2B連接器的另一側可整體耦接至擴展插槽。根據一實例實施例，一個B2B連接器可整體經組態有兩個或大於兩個擴展插槽。
類似於參考圖5的描述，耦接至擴展插槽的記憶體模組可經由記憶體模組向/自處理器發送/接收資料信號及命令/位址信號，所述記憶體模組耦接至基本上由主板300提供的記憶體模組插槽310。為此目的，耦接至記憶體模組插槽310的記憶體模組可包含至少一個記憶體緩衝晶片。
圖7及圖8為示出根據一實例實施例的伺服器裝置中的主板及記憶體模組的組態的視圖。
參考圖7及圖8，伺服器裝置400可包含主板410、安裝於主板410上的處理器450及記憶體模組MD以及類似物。主板410可包含板基底401、形成於板基底401中的多個佈線402及佈線403、多個記憶體模組插槽405至記憶體模組插槽407、板連接器408以及類似物。在一實例實施例中，參考圖7，記憶體模組插槽405至記憶體模組插槽407可共用一個記憶體通道。
記憶體模組MD可耦接至多個記憶體模組插槽405至記憶體模組插槽407中的至少一者，且記憶體模組MD可包含記憶體基底SUB及多個記憶體晶片MEM。在一實例實施例中，參考圖7，示出記憶體晶片MEM安裝於記憶體基底SUB的第一表面及第二表面兩者上。不同於此，記憶體晶片MEM可安裝於第一表面及第二表面中的僅一者上。
多個佈線402及佈線403可包含槽中佈線402（用於連接安裝有處理器450的處理器插槽，且在多個記憶體模組插槽405至記憶體模組插槽407當中，第一記憶體模組插槽405提供為基本插槽）及擴展佈線403（用於使板連接器408連接至提供為擴展插槽的第二記憶體模組插槽406及第三記憶體模組插槽407）。在一實例實施例中，參考圖7，記憶體模組插槽405至記憶體模組插槽407中的每一者可與板基底401整合提供。參考圖7，當僅一個記憶體模組MD安裝於主板410上時，第二記憶體模組插槽406及第三記憶體模組插槽407可與第一記憶體模組插槽405分離，且第一記憶體模組插槽405及記憶體模組MD可藉由槽中佈線402連接至處理器450。
在一實例實施例中，參考圖7，由於僅第一記憶體模組插槽405連接至處理器450，因此處理器450與記憶體模組MD之間的負載可相對較小。因此，可藉由增加處理器450與記憶體模組MD之間的資料處理速度來實施高速操作。
隨後，參考圖8，與參考圖7所描述的伺服器裝置400相比，伺服器裝置400A可實施為具有擴增記憶容量。在根據圖8中所示出的一實例實施例的伺服器裝置400A中，多個記憶體模組MD1至記憶體模組MD3可耦接至多個記憶體模組插槽405至記憶體模組插槽407。多個記憶體模組MD1至記憶體模組MD3中的至少一些可具有不同結構。
舉例而言，耦接至第一記憶體模組插槽405的第一記憶體模組MD1可包含記憶體基底SUB、安裝於記憶體基底SUB上的記憶體晶片MEM及記憶體緩衝晶片BUF、輔助連接器AC以及類似物。記憶體晶片MEM可安裝於記憶體基底SUB的第一表面及第二表面中的至少一者上，記憶體緩衝晶片BUF可安裝於記憶體基底SUB的第一表面上，且輔助連接器AC可安置於記憶體基底SUB的第二表面上。此僅為說明性的，且記憶體晶片MEM、記憶體緩衝晶片BUF以及輔助連接器AC的配置及/或數目可以各種方式變化。
第一記憶體模組MD1的輔助連接器AC可藉由B2B連接器BC連接至板連接器408。由於板連接器408可藉由擴展佈線403連接至第二記憶體模組插槽406及第三記憶體模組插槽407，因而第二記憶體模組MD2及第三記憶體模組MD3可經由輔助連接器AC、B2B連接器BC以及板連接器408與處理器450交換由處理器450產生的控制信號、資料信號、命令/位址信號以及類似信號。
舉例而言，由處理器450產生的資料信號及命令/位址信號可經由記憶體緩衝晶片BUF傳輸至第二記憶體模組MD2及第三記憶體模組MD3中的至少一者。由於第一記憶體模組MD1與第二記憶體模組MD2及第三記憶體模組MD3以彼此實體上分離的獨立模組形式存在，因而記憶體緩衝晶片BUF可經由B2B連接器BC在外部連接至第二記憶體模組MD2及第三記憶體模組MD3，而非第一記憶體模組MD1。另外，回應於處理器450的讀取命令而自第二記憶體模組MD2及第三記憶體模組MD3輸出的讀取資料可經由記憶體緩衝晶片BUF傳輸至處理器450。
不同於第一記憶體模組MD1，耦接至第二記憶體模組插槽406及第三記憶體模組插槽407的第二記憶體模組MD2及第三記憶體模組MD3可不包含記憶體緩衝晶片BUF及輔助連接器AC。因此，根據參考圖7所描述的實例實施例的記憶體模組MD可用作第二記憶體模組MD2或第三記憶體模組MD3。另外，由於僅第一記憶體模組MD1可選擇為包含記憶體緩衝晶片BUF及輔助連接器AC的模組，且第二記憶體模組MD2及第三記憶體模組MD3可選擇為相對便宜的模組，因而擴增記憶容量的成本可降低。
在參考圖8所描述的實例實施例中，第一記憶體模組MD1的記憶體緩衝晶片BUF可將自處理器450接收到的命令/位址信號及資料信號傳輸至第二記憶體模組MD2及第三記憶體模組MD3。因此，記憶體緩衝晶片BUF可實施為多輸入/輸出緩衝器。
圖9至圖11為示出根據一實例實施例的伺服器裝置中的主板及記憶體模組的組態的視圖。
首先，參考圖9，根據一實例實施例的伺服器裝置500可包含主板510、安裝於主板510上的處理器550及記憶體模組MD以及類似物。主板510可包含板基底501、形成於板基底501中的多個佈線502至佈線504、多個記憶體模組插槽505至記憶體模組插槽507、板連接器508及板連接器509以及類似物。多個記憶體模組插槽505至記憶體模組插槽507可共用一個記憶體通道。
多個佈線502至佈線504可包含槽中佈線502以及擴展佈線503及擴展佈線504。在擴展佈線503及擴展佈線504當中，第一擴展佈線503可連接至第一板連接器508，且第二擴展佈線504可連接至第二板連接器509。
在一實例實施例中，參考圖9，伺服器裝置500的組態可類似於參考圖7所描述的彼伺服器裝置。記憶體模組MD可僅耦接至提供為基本插槽的第一記憶體模組插槽505，且處理器550可僅藉由槽中佈線502連接至第一記憶體模組插槽505。擴展佈線503及擴展佈線504以及第二記憶體模組插槽506及第三記憶體模組插槽507可不連接至槽中佈線502及處理器550。因此，處理器550與記憶體模組MD之間的負載可減小，且資料處理速度可增加。
在一實例實施例中，參考圖10，與圖9中所示出的實施例相比，伺服器裝置500A可實施為具有擴增記憶容量。參考圖10，具有不同結構的多個記憶體模組MD1及記憶體模組MD2可連接至主板510。舉例而言，耦接至可為基本插槽的第一記憶體模組插槽505的第一記憶體模組MD1可包含記憶體基底SUB、安裝於記憶體基底SUB上的記憶體晶片MEM及記憶體緩衝晶片BUF以及輔助連接器AC。耦接至提供為第一擴展插槽的第二記憶體模組插槽506的第二記憶體模組MD2可包含記憶體基底SUB及安裝於記憶體基底SUB上的記憶體晶片MEM。因此，由於在圖9中所示出的一實施例中耦接至第一記憶體模組插槽505的記憶體模組MD可藉由轉移及插入耦接至第一記憶體模組插槽505的記憶體模組MD而實際上用作第二記憶體模組MD2，因而擴增記憶容量的成本可降低。
第二記憶體模組MD2可經由第一記憶體模組MD1接收由處理器550產生的命令/位址信號或類似信號。另外，第二記憶體模組MD2可經由第一記憶體模組MD1與處理器550交換資料信號。舉例而言，記憶體緩衝晶片BUF可對自處理器550接收到的資料信號及/或命令/位址信號進行緩衝，且將緩衝資料傳輸至第二記憶體模組MD2。記憶體緩衝晶片BUF可經由B2B連接器BC與第二記憶體模組MD2交換信號。
隨後，參考圖11，與圖9中所示出的實施例相比，伺服器裝置500B可實施為具有擴增記憶容量。參考圖11，多個記憶體模組MD1至記憶體模組MD3可連接至主板510。耦接至第一記憶體模組插槽505的第一記憶體模組MD1可具有與參考圖10所描述相同的組態。
在一實例實施例中，參考圖11，第二記憶體模組MD2及第三記憶體模組MD3可分別連接至第二記憶體模組插槽506及第三記憶體模組插槽507。第二記憶體模組MD2可具有與第一記憶體模組MD1相同的結構。第三記憶體模組MD3可具有與根據參考圖9所描述的實例實施例的記憶體模組MD相同的結構。因此，在圖9中所示出的一實施例中耦接至第一記憶體模組插槽505的記憶體模組MD可藉由轉移及插入耦接至第一記憶體模組插槽505的記憶體模組MD而實際上用作第三記憶體模組MD3，擴增記憶容量的成本可降低。
第二記憶體模組MD2可經由第一記憶體模組MD1與處理器550交換信號。另外，第三記憶體模組MD3可經由第二記憶體模組MD2及第一記憶體模組MD1與處理器550交換信號。因此，第三記憶體模組MD3可藉由槽中佈線502、第一記憶體模組MD1、第二記憶體模組MD2、擴展佈線503及擴展佈線504以及B2B連接器BC連接至處理器550。
為支援處理器550與第三記憶體模組MD3之間的連接，第一記憶體模組MD1可藉由B2B連接器BC連接至第一板連接器508及第一擴展佈線503。第二記憶體模組MD2可連接，且第二記憶體模組MD2可藉由B2B連接器BC連接至第二板連接器509及第二擴展佈線504。第一記憶體模組MD1及第二記憶體模組MD2中的每一者可包含對信號進行緩衝的記憶體緩衝晶片BUF。
舉例而言，在參考圖10及圖11所描述的實例實施例中，多個記憶體模組MD1至記憶體模組MD3可彼此串聯連接，且可以重新驅動方法操作。在參考圖10及圖11所描述的實例實施例中，第二記憶體模組MD2及第三記憶體模組MD3中的每一者可自處理器550或主板510直接接收至少一些信號。舉例而言，第二記憶體模組MD2及第三記憶體模組MD3中的每一者可自處理器550或主板510直接接收用於操作的參考電壓。
圖12至圖14為示出根據一實例實施例的伺服器裝置中的主板及記憶體模組的組態的視圖。
首先，參考圖12，根據一實例實施例的伺服器裝置600可包含主板610、安裝於主板610上的處理器650及記憶體模組MD以及類似物。主板610可包含板基底601、形成於板基底601中的槽中佈線602、記憶體模組插槽605以及類似物。
在一實例實施例中，參考圖12，主板610可僅包含提供為用於一個記憶體通道的基本插槽的記憶體模組插槽605。舉例而言，僅提供為基本插槽的記憶體模組插槽605可與板基底601整合提供。
主板610可提供與記憶體模組插槽605相鄰的擴展空間ES1及擴展空間ES2。當需要擴增記憶容量時，擴展空間ES1及擴展空間ES2可為其中可安裝擴展插槽以添加記憶體模組的空間。在下文中，將參考圖13及圖14詳細地描述在擴展空間ES1及擴展空間ES2中安設擴展插槽及擴增記憶容量的方法。
參考圖13，可安設擴展插槽以擴增伺服器裝置600A的記憶容量。擴展插槽可包含第二記憶體模組插槽606及第三記憶體模組插槽607，且第二記憶體模組插槽606及第三記憶體模組插槽607可與B2B連接器BC整合提供。舉例而言，B2B連接器BC中的每一者的一側可包含可連接至第一記憶體模組MD1的輔助連接器AC的多個連接器引腳，且提供為擴展插槽的第二記憶體模組插槽606及第三記憶體模組插槽607可整體連接至B2B連接器BC中的每一者的另一側。
第二記憶體模組插槽606及第三記憶體模組插槽607可以各種方式耦接至主板610的板基底601。舉例而言，第二記憶體模組插槽606及第三記憶體模組插槽607中的每一者可包含用於藉由螺釘或類似物與板基底601耦接的緊固部分，或可藉由諸如焊接或類似方法耦接至板基底601。因此，根據一實例實施例，第二記憶體模組插槽606及第三記憶體模組插槽607可耦接至板基底601，以視需要彼此分離。
第一記憶體模組插槽605可耦接至第一記憶體模組MD1，所述第一記憶體模組MD1可不同於上文參考圖12所描述的記憶體模組MD。第一記憶體模組MD1可包含記憶體基底SUB、記憶體晶片MEM、至少一個記憶體緩衝晶片BUF以及輔助連接器AC。舉例而言，記憶體緩衝晶片BUF可安裝於記憶體板SUB的第一表面上，輔助連接器AC可安置於記憶體板SUB的第二表面上，且第二表面可為與第一表面相比更接近於空間ES1及空間ES2的表面。可藉由耦接至輔助連接器AC的B2B連接器BC添加第二記憶體模組插槽606及第三記憶體模組插槽607作為擴展插槽。
參考圖14，第二記憶體模組MD2及第三記憶體模組MD3可分別耦接至第二記憶體模組插槽606及第三記憶體模組插槽607。因此，可實施具有擴增記憶容量的伺服器裝置600B。不同於第一記憶體模組MD1，第二記憶體模組MD2及第三記憶體模組MD3可不包含記憶體緩衝晶片BUF及輔助連接器AC。在一實例實施例中，第二記憶體模組MD2及第三記憶體模組MD3中的一者可為根據參考圖12所描述的實例實施例的記憶體模組MD。
第二記憶體模組MD2與第三記憶體模組MD3可彼此並聯連接，且可經由第一記憶體模組MD1與處理器650交換信號。舉例而言，由處理器650產生的資料信號、命令/位址信號、控制信號或類似信號可經由第一記憶體模組MD1傳輸至第二記憶體模組MD2及第三記憶體模組MD3。在一實例實施例中，命令/位址信號及資料信號可經由記憶體緩衝晶片BUF傳輸至第二記憶體模組MD2及第三記憶體模組MD3中的至少一者。
圖15至圖17為示出根據一實例實施例的伺服器裝置中的主板及記憶體模組的組態的視圖。
首先，參考圖15，根據一實例實施例的伺服器裝置700可包含主板710、安裝於主板710上的處理器750及記憶體模組MD以及類似物。主板710可包含板基底701、形成於板基底701中的槽中佈線702、記憶體模組插槽705以及類似物。類似於上文參考圖12所描述的彼主板，主板710可僅包含提供為用於一個記憶體通道的基本插槽的記憶體模組插槽705，且可提供與記憶體模組插槽705相鄰的擴展空間ES1及擴展空間ES2。
參考圖16，可安設第一擴展插槽以擴增伺服器裝置700A的記憶容量。第一擴展插槽可藉由第二記憶體模組插槽706提供，且第二記憶體模組插槽706可與B2B連接器BC整合提供。B2B連接器BC的一側可包含可連接至第一記憶體模組MD1的輔助連接器AC的多個連接器引腳，且提供為第二記憶體模組插槽706的擴展插槽可整體連接至B2B連接器BC的另一側。如上文參考圖13及圖14所描述，第二記憶體模組插槽706可以各種方式耦接至板基底701。
第一記憶體模組MD1（具有與參考圖15所描述的記憶體模組MD的彼組態不同的組態）可耦接至第一記憶體模組插槽705。除記憶體基底SUB及記憶體晶片MEM以外，第一記憶體模組MD1可更包含至少一個記憶體緩衝晶片BUF及輔助連接器AC。記憶體緩衝晶片BUF可調節耦接至第二記憶體模組插槽706的第二記憶體模組MD2與處理器750之間的信號傳輸/接收。輔助連接器AC可耦接至B2B連接器BC。根據圖16中所示出的一實例實施例的第二記憶體模組MD2可原樣利用根據參考圖15所描述的實例實施例的記憶體模組MD。
隨後，如圖17中所示出，為進一步擴增伺服器裝置700B的記憶容量，除第一擴展記憶體模組插槽706以外，可進一步安設第二擴展插槽707。參考圖17，第一記憶體模組MD1至第三記憶體模組MD3可分別耦接至第一記憶體模組插槽705至第三記憶體模組插槽707。舉例而言，第三記憶體模組MD3可原樣利用根據參考圖15所描述的實例實施例的記憶體模組MD。
第二記憶體模組MD2可經由第一記憶體模組MD1與處理器750交換信號，且第三記憶體模組MD3可經由第二記憶體模組MD2及第一記憶體模組MD1與處理器750交換信號。為此目的，第一記憶體模組MD1可藉由B2B連接器BC1連接至第二記憶體模組插槽706及第二記憶體模組MD2，且第二記憶體模組MD2可藉由B2B連接器BC2連接至第三記憶體模組插槽707及第三記憶體模組MD3。第一記憶體模組MD1及第二記憶體模組MD2中的每一者可包含對信號進行緩衝的記憶體緩衝晶片BUF。
在一實例實施例中，參考圖17，第一記憶體模組MD1至第三記憶體模組MD3可彼此串聯連接，且可以重新驅動方式操作。如先前參考圖10及圖11所描述，第二記憶體模組MD2及第三記憶體模組MD3中的每一者亦可自處理器750或主板710直接接收至少一些信號，諸如參考電壓或類似信號。
圖18A及圖18B為示出根據一實例實施例的記憶體模組的各別表面的視圖。圖19A及圖19B為示出根據一實例實施例的記憶體模組的各別表面的視圖。
首先，根據一實例實施例的記憶體模組10的分別示出於圖18A及圖18B中的兩個表面可包含記憶體基底11、記憶體晶片13、記憶體緩衝晶片14、暫存器時鐘驅動器15以及類似物。主連接器12可安置於記憶體基底11的一側上，且主連接器12可包含多個連接器引腳。主連接器12可耦接至主板的記憶體模組插槽。
記憶體晶片13可安裝於記憶體基底11的第一表面及第二表面上，亦即相對表面上。根據一實例實施例，記憶體晶片13可安裝於第一表面及第二表面中的僅一者上。安裝於記憶體基底11上的記憶體晶片13的數目可根據一實例實施例以各種方式變化。
記憶體緩衝晶片14可安裝於記憶體基底11的第一表面上。記憶體緩衝晶片14的數目可等於或小於記憶體晶片13的數目。暫存器時鐘驅動器15可對自處理器接收到的命令/位址信號進行緩衝，以將緩衝信號傳輸至記憶體晶片13中的至少一者。在參考圖18A及圖18B所描述的實例實施例中，將暫存器時鐘驅動器15示出為安裝於第一表面上，但暫存器時鐘驅動器15可安裝於第二表面上或第一表面及第二表面上。
參考圖18B，輔助連接器16可安置於記憶體基底11的第二表面上。輔助連接器16可耦接至用於使記憶體基底11連接至主板的板基底的B2B連接器。為此目的，對應於B2B連接器的多個連接器引腳或多個連接器孔可形成於輔助連接器16中。包含於主連接器12中的連接器引腳的數目可與包含於輔助連接器16中的連接器引腳或連接器孔的數目相同或不同。
隨後，根據一實例實施例的記憶體模組20的分別示出於圖19A及圖19B中的兩個表面可分別包含記憶體基底21、記憶體晶片23、暫存器時鐘驅動器25以及類似物。主連接器22可安置於記憶體基底21的一側上，且主連接器22可包含多個連接器引腳。主連接器22可耦接至主板的記憶體模組插槽。
記憶體模組20可不包含記憶體緩衝晶片。因此，記憶體模組20中的每一者可耦接至固定地連接至主板的記憶體通道以與處理器直接通信的基本插槽，或可經由其他記憶體模組與處理器交換信號。舉例而言，當記憶體模組20耦接至除基本插槽之外的擴展插槽時，記憶體模組20可經由包含記憶體緩衝晶片的其他記憶體模組與處理器交換信號。
舉例而言，參考圖18A及圖18B所描述的記憶體模組10可包含記憶體緩衝晶片14，且因此可耦接至固定地連接至主板的記憶體通道的基本插槽。舉例而言，記憶體模組10可耦接至基本插槽以調節處理器與耦接至另一擴展插槽的另一記憶體模組20之間的信號傳輸/接收。替代地，記憶體模組10可耦接至擴展插槽，且可調節處理器與耦接至另一擴展插槽的另一記憶體模組20之間的信號傳輸/接收。在此情況下，記憶體模組10藉以調節信號傳輸/接收的記憶體模組20可經由B2B連接器連接至記憶體模組10的輔助連接器16。
圖20及圖21為示出根據實例實施例的耦接至記憶體模組的B2B連接器的視圖。
首先，參考圖20，根據一實例實施例的B2B連接器30可包含第一連接器31、第二連接器32以及使第一連接器31與第二連接器32連接的連接佈線部分33。連接佈線部分33可由具有可撓性的材料形成。
第一連接器31及第二連接器32可分別包含多個連接器引腳31A及連接器引腳32A。包含於第一連接器31中的連接器引腳31A的數目可與包含於第二連接器32中的連接器引腳32A的數目相同。舉例而言，包含於第一連接器31中的連接器引腳31A可耦接至形成於記憶體模組中的輔助連接器的引腳孔，且包含於第二連接器32中的連接器引腳32A可耦接至形成於主板中的板連接器的引腳孔。
根據一實例實施例，第一連接器31及第二連接器32中的至少一者可包含連接器引腳孔，而非連接器引腳31A及連接器引腳32A。在此情況下，連接器引腳可形成於耦接至B2B連接器30及/或主板的板連接器的記憶體模組的輔助連接器中，而非引腳孔中。
隨後，參考圖21，根據一實例實施例的B2B連接器40可包含第一連接器41、擴展插槽42以及使第一連接器41與擴展插槽42連接的連接佈線部分43。第一連接器41可包含待耦接至記憶體模組的輔助連接器的多個連接器引腳41A，所述記憶體模組耦接至記憶體模組插槽。
不同於參考圖20所描述的B2B連接器30，在圖21中所示出的實例實施例中，B2B連接器40可包含擴展插槽42而非第二連接器。舉例而言，耦接有添加用於擴增記憶容量的記憶體模組的擴展插槽42可與B2B連接器40而非主板整合提供。
擴展插槽42可包含耦接有記憶體模組的緊固孔42A、用於固定耦接至緊固孔42A的記憶體模組的固定部分42B以及類似物。緊固孔42A的形狀可藉由記憶體模組的分類來判定。根據一實例實施例，可形成能夠將擴展插槽42固定至主板的緊固部分44。在一實例實施例中，參考圖21，將使用螺釘固定緊固部分44及主板的方法示出為一實例，但所述方法不限於此。
圖22及圖23為示出根據一實例實施例的伺服器裝置的操作的視圖。
首先，參考圖22，根據一實例實施例的伺服器裝置800可包含多個記憶體模組810至記憶體模組830以及主機850。主機850可實施為包含至少一個核心的處理器。多個記憶體模組810至記憶體模組830以及主機850可安裝於主板上，且可彼此經由形成於主板的基底中的佈線交換信號。舉例而言，多個記憶體模組810至記憶體模組830可分別耦接至多個記憶體模組插槽805至記憶體模組插槽807。
主機850可產生命令/位址信號CA、控制信號CTR或類似信號，以控制記憶體模組810至記憶體模組830的操作，且可與記憶體模組810至記憶體模組830交換資料信號DQ。主機850自記憶體模組810至記憶體模組830接收到的資料信號DQ可包含主機850意欲寫入至記憶體模組810至記憶體模組830的程式資料。由主機850自記憶體模組810至記憶體模組830接收到的資料信號DQ可包含主機850請求記憶體模組810至記憶體模組830的讀取資料。
自主機850輸出的命令/位址信號CA、資料信號DQ以及控制信號CTR可經由形成於主板中的槽中佈線傳輸至第一記憶體模組插槽805，且可經由形成於第一記憶體模組插槽805中的連接器引腳輸入至第一記憶體模組810。除記憶體晶片812以外，第一記憶體模組810可包含至少一個記憶體緩衝晶片811，且記憶體緩衝晶片811可對資料信號DQ及命令/位址信號CA進行緩衝。根據一實例實施例，第一記憶體模組810可包含將命令/位址信號CA及控制信號CTR傳輸至記憶體晶片812的暫存器時鐘驅動器。
舉例而言，藉由記憶體緩衝晶片811緩衝的資料信號DQ及命令/位址信號CA可經由B2B連接器808傳輸至第二記憶體模組插槽806或第三記憶體模組插槽807。控制信號CTR可根據作為目標的記憶體模組810至記憶體模組830而輸入至第一記憶體模組810中的暫存器時鐘驅動器，或輸入至第二記憶體模組插槽806，或可經由B2B連接器808傳輸至第三記憶體模組插槽807。
B2B連接器808可將資料信號DQ、命令/位址信號CA以及控制信號CTR傳輸至第二記憶體模組插槽806及第三記憶體模組插槽807中的一者。在一實例實施例中，參考圖22，第二記憶體模組插槽806及第三記憶體模組插槽807兩者可共同連接至B2B連接器808。因此，用於控制第二記憶體模組820的資料信號DQ及命令/位址信號CA以及用於控制第三記憶體模組830的資料信號DQ及命令/位址信號CA可皆自耦接至第一記憶體模組810的B2B連接器808輸出。
第一記憶體模組810的記憶體緩衝晶片811可經組態以將資料信號DQ及命令/位址信號CA輸出至第二記憶體模組820或第三記憶體模組830。由於第二記憶體模組820及第三記憶體模組830可經由第一記憶體模組810與主機850通信，且可不將資料信號DQ、命令/位址信號CA、控制信號CTR或類似信號輸出至其他記憶體模組，因而可不包含記憶體緩衝晶片。因此，第二記憶體模組820及第三記憶體模組830可具有與第一記憶體模組810不同的結構。
隨後，參考圖23，根據一實例實施例的伺服器裝置900可包含多個記憶體模組910至記憶體模組930以及主機950。主機950可實施為包含至少一個核心的處理器。多個記憶體模組910至記憶體模組930以及主機950可安裝於主板上，且可彼此經由形成於主板的基底中的佈線交換信號。多個記憶體模組910至記憶體模組930可分別耦接至多個記憶體模組插槽905至記憶體模組插槽907。
主機950可產生命令/位址信號CA、控制信號CTR或類似信號以控制記憶體模組910至記憶體模組930的操作，且可與記憶體模組910至記憶體模組930交換資料信號DQ。自主機950輸出的命令/位址信號CA、資料信號DQ以及控制信號CTR可經由形成於主板及第一記憶體模組插槽905中的槽中佈線輸入至第一記憶體模組910。第一記憶體模組910可包含至少一個記憶體緩衝晶片911及記憶體晶片912，且記憶體緩衝晶片911可對資料信號DQ及命令/位址信號CA進行緩衝。
舉例而言，藉由記憶體緩衝晶片911緩衝的資料信號DQ及命令/位址信號CA可經由第一B2B連接器908傳輸至第二記憶體模組插槽906。控制信號CTR可輸入至第一記憶體模組910中的暫存器時鐘驅動器，或可經由第一B2B連接器908傳輸至第二記憶體模組插槽906。
耦接至第二記憶體模組插槽906的第二記憶體模組920可根據經由第一記憶體模組910接收到的命令/位址信號CA及控制信號CTR來操作，且可經由第一記憶體模組910的記憶體緩衝晶片911與主機950交換資料信號DQ。第二記憶體模組920可基於經由第一B2B連接器908接收到的命令/位址信號CA及控制信號CTR來執行對資料信號DQ的寫入資料的程式操作，或可執行產生包含讀取資料的資料信號DQ的讀取操作。
在另一實施中，第二記憶體模組920的記憶體緩衝晶片921可對資料信號DQ及命令/位址信號CA進行緩衝，且可將緩衝信號輸出至第二B2B連接器909。在此情況下，控制信號CTR亦可輸出至第二B2B連接器909。第二B2B連接器909可為連接於第二記憶體模組920與第三記憶體模組插槽907之間的連接器。因此，第三記憶體模組930可藉由控制信號CTR及命令/位址信號CA來操作。
在一實例實施例中，第三記憶體模組930可具有與第一記憶體模組910及第二記憶體模組920的結構不同的結構。參考圖23，不同於第一記憶體模組910及第二記憶體模組920，第三記憶體模組930可不包含記憶體緩衝晶片。因此，經由第二B2B連接器909接收到的控制信號CTR及命令/位址信號CA可不傳輸至其他記憶體模組，且可用以控制第三記憶體模組930。
根據一實例實施例的連接處理器、主機以及記憶體模組的方法可應用於通用電腦裝置以及伺服器裝置。個人電腦亦可使用大量記憶體，或可實施高速操作。當需要高速操作時，電腦裝置可藉由使記憶體模組連接至針對每一記憶體通道提供的基本插槽來實施。當需要大量記憶體時，由主板針對記憶體通道中的每一者提供的記憶體模組插槽可彼此藉由B2B連接器連接，或與B2B連接器整合的記憶體模組插槽可添加於由主板針對記憶體通道中的每一者提供的擴展空間中，以擴增記憶容量。將理解，實例實施例不限於伺服器裝置，且可沿展至包含處理器以及經由處理器及記憶體通道連接的記憶體模組的電腦裝置。
根據一實例實施例，視需要，連接至記憶體通道的記憶體模組插槽的數目及記憶體模組的數目可藉由使用耦接至記憶體模組的板對板（B2B）連接器而增加。由於不僅可改變記憶體模組的數目，而且可改變經由記憶體通道連接至處理器的記憶體模組插槽的數目，因而伺服器裝置可視需要經最佳組態。
藉助於概述及綜述，為提高記憶體的容量，將處理器與記憶體連接的記憶體通道的數目可增加，或連接至一個（1）記憶體通道的記憶體模組的數目可增加。
如上文所描述，實施例可提供一種記憶體模組、主板以及伺服器裝置，藉由視需要改變能夠連接至一個（1）記憶體通道的記憶體模組的數目，所述記憶體模組、所述主板以及所述伺服器裝置有利於在較高速度下操作及處理高容量資料。
本文中已揭露實例實施例，且儘管採用特定術語，但所述術語僅在一般及描述性意義上且不出於限制的目的予以使用及解譯。在一些情況下，如所屬領域中具有通常知識者截至本申請案申請時將顯而易見，除非另外特別指示，否則結合特定實施例描述的特徵、特性及/或元件可單獨使用，或與結合其他實施例描述的特徵、特性及/或元件組合使用。因此，所屬領域中具有通常知識者將理解，可在不脫離下述申請專利範圍中所闡述的本發明的精神及範疇的情況下在形式及細節方面作出各種變化。
10、20、111、112、113、121、122、123、131、132、133、810、820、830、910、920、930、MD、MD1、MD2、MD3:記憶體模組 11、21、SUB:記憶體基底 12、22:主連接器 13、23、812、912、MEM:記憶體晶片 14、811、911、921、BUF:記憶體緩衝晶片 15、25:暫存器時鐘驅動器 16、AC:輔助連接器 30、40、808、908、909、BC、BC1、BC2:B2B連接器 31、41:第一連接器 31A、32A、41A:連接器引腳 32:第二連接器 33、43:連接佈線部分 42:擴展插槽 42A:緊固孔 42B:固定部分 44:緊固部分 100、400、400A、500、500A、500B、600、600A、600B、700、700A、700B、800、900、1100、1100n、1200、1200m:伺服器裝置 110:第一記憶體組 120:第二記憶體組 130:第三記憶體組 140、450、550、650、750、1110、1110n、1210、1210m:處理器 141:CPU 142:加速器 143:使用者介面控制器 144:記憶體控制器 145:資料匯流排 200、300、410、510、610、710、2000、3000:主板 201、301、401、501、601、701、2010:板基底 202、302、2020:被動元件 203、303、2030:散熱片 204、304、2040:外部連接器 210、220、310、405、406、407、505、506、507、605、606、607、705、706、707、805、806、807、905、906、907、2100、2200、3100、3200:記憶體模組插槽 211、212、213、214、221、222、223、224、311、312、313、314、321、322、323、324、2110、2120、2130、2140、2210、2220、2230、2240、3110、3120、3130、3140、3150、3160、3170、3180、3210、3220、3230、3240、3250、3260、3270、3280:記憶體通道 230、240、330、340、2300、2400、3300、3400:處理器插槽 250、350、2500:擴展連接器 320、ES1、ES2:擴展空間 402、403、502、503、504:佈線 408、508、509:板連接器 602、702:槽中佈線 850、950:主機 1000:資料中心 1120、1220:記憶體 1140、1140n、1240、1240m:NIC 1150、1250:儲存裝置 1230:開關 1251:控制器 1252:NAND快閃 1253:DRAM 1254:介面 1300:網路 CA:命令/位址信號 CTR:控制信號 DQ:資料信號
藉由參考隨附圖式詳細地描述實例實施例，特徵將對本領域的技術人員變得顯而易見，在隨附圖式中： 圖1為示意性地示出根據一實例實施例的伺服器裝置的視圖。 圖2及圖3為示意性地示出伺服器裝置的操作的比較例的視圖。 圖4為示意性地示出根據一實例實施例的伺服器裝置的視圖。 圖5及圖6為示意性地示出根據一實例實施例的包含於伺服器裝置中的主板的視圖。 圖7及圖8為示出根據一實例實施例的伺服器裝置中的主板及記憶體模組的組態的視圖。 圖9至圖11為示出根據一實例實施例的伺服器裝置中的主板及記憶體模組的組態的視圖。 圖12至圖14為示出根據一實例實施例的伺服器裝置中的主板及記憶體模組的組態的視圖。 圖15至圖17為示出根據一實例實施例的伺服器裝置中的主板及記憶體模組的組態的視圖。 圖18A及圖18B以及圖19A及圖19B為示出根據實例實施例的記憶體模組的視圖。 圖20及圖21為示出根據實例實施例的用於耦接至記憶體模組的B2B連接器的視圖。 圖22及圖23為示出根據一實例實施例的伺服器裝置的操作的視圖。
100:伺服器裝置
110:第一記憶體組
111、112、113、121、122、123、131、132、133:記憶體模組
120:第二記憶體組
130:第三記憶體組
140:處理器
141:CPU
142:加速器
143:UI控制器
144:記憶體控制器
145:資料匯流排
CTR:控制信號
CA:命令/位址信號
DQ:資料信號

Claims (17)

  1. 一種記憶體模組，包括：基底，具有第一側及第二側，且具有第一表面及第二表面；主連接器，位於所述基底的所述第一側或所述第二側上，且經組態以連接至第一外部裝置；輔助連接器，位於所述基底的所述第二表面上，且經組態以連接至不同於所述第一外部裝置的第二外部裝置；以及記憶體晶片，安裝於所述基底的所述第一表面或所述第二表面中的至少一者上。
  2. 如請求項1所述的記憶體模組，更包括安裝於所述基底的所述第一表面或所述第二表面中的至少一者上的暫存器時鐘驅動器。
  3. 如請求項1所述的記憶體模組，更包括安裝於所述基底的所述第一表面上的至少一個記憶體緩衝晶片。
  4. 如請求項3所述的記憶體模組，其中：所述輔助連接器經組態以接收板對板(B2B)連接器，且當所述B2B連接器連接至所述輔助連接器時，所述至少一個記憶體緩衝晶片回應於來自記憶體控制器的命令而對自所述記憶體控制器接收到的資料信號或命令/位址信號中的至少一者進行緩衝，且經由所述輔助連接器及所述B2B連接器向外部輸出經緩衝的所述資料信號或經緩衝的所述命令/位址信號。
  5. 如請求項4所述的記憶體模組，其中來自所述記憶體控制器的控制信號經由所述輔助連接器及所述B2B連接器向外部輸出，而不傳遞通過所述記憶體緩衝晶片。
  6. 如請求項3所述的記憶體模組，其中所述記憶體緩衝晶片以複數形式提供，且所述記憶體緩衝晶片的數目等於或小於所述記憶體晶片的數目。
  7. 一種伺服器裝置，包括：主板，包含處理器插槽、第一記憶體模組插槽、第二記憶體模組插槽以及多個槽中佈線，所述多個槽中佈線使所述處理器插槽與所述第一記憶體模組插槽及所述第二記憶體模組插槽連接；處理器，耦接至所述處理器插槽；第一記憶體模組，包含連接至所述第一記憶體模組插槽的第一主連接器；以及第二記憶體模組，包含連接至所述第二記憶體模組插槽的第二主連接器，其中：所述第一記憶體模組藉由所述多個槽中佈線的第一槽中佈線連接至所述處理器，所述第二記憶體模組藉由所述第一槽中佈線、所述第一記憶體模組以及耦接至包含於所述第一記憶體模組中的第一輔助連接器的第一板對板(B2B)連接器連接至所述處理器，且所述第一主連接器安置於所述第一記憶體模組的基底的一側上，且所述第一輔助連接器安置於所述第一記憶體模組的一表面上。
  8. 如請求項7所述的伺服器裝置，其中：所述第一記憶體模組插槽及所述第二記憶體模組插槽整體耦接至所述主板，所述主板包含板連接器，所述板連接器安置於所述第一記憶 體模組插槽與所述第二記憶體模組插槽之間，且耦接至所述第一B2B連接器，且所述主板包含使所述板連接器與所述第二記憶體模組插槽連接的擴展佈線。
  9. 如請求項8所述的伺服器裝置，更包括：第三記憶體模組，藉由所述第一槽中佈線、所述第一記憶體模組以及所述第一B2B連接器連接至所述處理器，且耦接至不同於所述第一記憶體模組插槽及所述第二記憶體模組插槽的第三記憶體模組插槽，其中所述第二記憶體模組及所述第三記憶體模組具有與所述第一記憶體模組不同的結構。
  10. 如請求項9所述的伺服器裝置，其中所述第一記憶體模組包含記憶體緩衝晶片，所述記憶體緩衝晶片經組態以將自所述處理器接收到的資料信號或命令/位址信號中的至少一者傳輸至所述第二記憶體模組或所述第三記憶體模組中的至少一者。
  11. 如請求項8所述的伺服器裝置，其中：所述板連接器以複數形式提供以包含第一板連接器及第二板連接器，所述第一板連接器安置於所述第一記憶體模組插槽與所述第二記憶體模組插槽之間，且所述第二板連接器安置於第三記憶體模組插槽與所述第二記憶體模組插槽之間，所述第三記憶體模組插槽不同於所述第一記憶體模組插槽及所述第二記憶體模組插槽。
  12. 如請求項11所述的伺服器裝置，其中耦接至所述第 三記憶體模組插槽的第三記憶體模組藉由以下各者連接至所述處理器：耦接至所述第二板連接器及所述第二記憶體模組的第二板對板(B2B)連接器、所述第二記憶體模組、所述第一B2B連接器、所述第一記憶體模組以及所述第一槽中佈線。
  13. 如請求項12所述的伺服器裝置，其中所述第三記憶體模組具有與所述第一記憶體模組及所述第二記憶體模組不同的結構，且所述第一記憶體模組與所述第二記憶體模組具有相同結構。
  14. 如請求項13所述的伺服器裝置，其中包含於所述第三記憶體模組中的半導體晶片的數目小於包含於所述第一記憶體模組中的半導體晶片的數目。
  15. 如請求項7所述的伺服器裝置，其中所述第一記憶體模組插槽整體耦接至所述主板，且所述第二記憶體模組插槽整體耦接至所述第一B2B連接器。
  16. 如請求項15所述的伺服器裝置，其中：所述第一B2B連接器整體耦接至所述第二記憶體模組插槽及不同於所述第二記憶體模組插槽的第三記憶體模組插槽，且所述第二記憶體模組插槽及所述第三記憶體模組插槽並聯連接。
  17. 如請求項15所述的伺服器裝置，更包括第二板對板(B2B)連接器，其中：所述第二B2B連接器整體耦接至所述第一記憶體模組插槽及不同於所述第二記憶體模組插槽的第三記憶體模組插槽，且所述第二B2B連接器連接至所述第二記憶體模組。
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