KR20220097586A - 메모리 모듈, 메인 보드, 및 서버 장치 - Google Patents

메모리 모듈, 메인 보드, 및 서버 장치 Download PDF

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권용석
김경수
김종훈
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Abstract

본 발명의 일 실시예에 따른 메모리 모듈은, 외부 장치와 연결되도록 구성되는 메인 커넥터와 보조 커넥터를 포함하는 메모리 기판, 및 상기 메모리 기판의 제1면 및 제2면 중 적어도 하나에 실장되는 복수의 메모리 칩들을 포함하며, 상기 메인 커넥터는 상기 메모리 기판의 일측에 배치되며, 상기 보조 커넥터는 상기 메모리 기판의 상기 제2면에 배치된다.

Description

메모리 모듈, 메인 보드, 및 서버 장치{MEMORY MODULE, MAIN BOARD, AND SERVER DEVICE}
본 발명은 메모리 모듈, 메인 보드, 및 서버 장치에 관한 것이다.
서버 장치는 스토리지와 메모리, 및 이를 제어하는 적어도 하나의 프로세서 등을 포함할 수 있다. 최근 들어 서버 장치에서 처리하는 데이터의 용량이 증가함에 따라, 스토리지와 메모리의 용량 역시 증가하는 추세이다. 메모리의 용량을 증가시키기 위해, 프로세서와 메모리를 연결하는 메모리 채널의 개수를 증가시키거나, 하나의 메모리 채널에 연결되는 메모리 모듈의 개수를 증가시킬 수 있다.
본 발명의 기술적 사상이 이루고자 하는 과제 중 하나는, 메모리 채널 하나에 연결 가능한 메모리 모듈의 개수를 필요에 따라 변경함으로써 고속 동작 및 대용량의 데이터 처리에 유리한 메모리 모듈, 메인 보드, 및 서버 장치를 제공하고자 하는 데에 있다.
본 발명의 일 실시예에 따른 메모리 모듈은, 외부 장치와 연결되도록 구성되는 메인 커넥터와 보조 커넥터를 포함하는 메모리 기판, 및 상기 메모리 기판의 제1면 및 제2면 중 적어도 하나에 실장되는 복수의 메모리 칩들을 포함하며, 상기 메인 커넥터는 상기 메모리 기판의 일측에 배치되며, 상기 보조 커넥터는 상기 메모리 기판의 상기 제2면에 배치된다.
본 발명의 일 실시예에 따른 메인 보드는, 보드 기판, 상기 보드 기판에 장착되며 프로세서와 연결되는 프로세서 소켓, 및 상기 보드 기판에 장착되며 메모리 모듈과 연결되는 복수의 메모리 모듈 소켓들을 포함하며, 상기 프로세서 소켓은 복수의 메모리 채널들을 통해 상기 복수의 메모리 모듈 소켓들과 연결되고, 상기 복수의 메모리 채널들 각각에 상기 복수의 메모리 모듈 소켓들 중 둘 이상이 할당되며, 상기 보드 기판은 상기 복수의 메모리 모듈 소켓들 중 적어도 일부의 사이에 배치되는 보드 커넥터를 적어도 하나 이상 포함하며, 상기 보드 커넥터는 상기 보드 기판 내부의 확장 배선을 통해 상기 복수의 메모리 모듈 소켓들 중 적어도 하나와 연결된다.
본 발명의 일 실시예에 따른 메인 보드는, 보드 기판, 상기 보드 기판에 장착되며 프로세서와 연결되는 프로세서 소켓, 및 상기 보드 기판에 장착되며 메모리 모듈과 연결되는 복수의 메모리 모듈 소켓들을 포함하며, 상기 프로세서 소켓은 복수의 메모리 채널들을 통해 상기 복수의 메모리 모듈 소켓들과 연결되고, 상기 복수의 메모리 채널들 각각에 상기 복수의 메모리 모듈 소켓들 중 하나가 연결되며, 상기 보드 기판은, 상기 복수의 메모리 모듈 소켓들 중 제1 메모리 모듈 소켓에 인접하며, 상기 제1 메모리 모듈 소켓에 결합된 제1 메모리 모듈과 연결되는 B2B 커넥터가 제공하는 확장 소켓이 장착되는 확장 공간을 포함한다.
본 발명의 일 실시예에 따른 서버 장치는, 적어도 하나의 프로세서 소켓, 복수의 메모리 모듈 소켓들, 및 상기 프로세서 소켓과 상기 복수의 메모리 모듈 소켓들을 연결하며 복수의 메모리 채널들을 제공하는 복수의 채널 배선들을 포함하는 메인 보드, 상기 프로세서 소켓에 결합되는 적어도 하나의 프로세서, 및 상기 복수의 메모리 모듈 소켓들 중 적어도 일부에 결합되는 복수의 메모리 모듈들을 포함하며, 상기 복수의 메모리 채널들 중 하나는 제1 메모리 소켓 및 제2 메모리 소켓에 각각 결합되는 제1 메모리 모듈 및 제2 메모리 모듈에 연결되며, 상기 제1 메모리 모듈은 상기 복수의 채널 배선들 중 제1 채널 배선을 통해 상기 프로세서와 연결되고, 상기 제2 메모리 모듈은 상기 제1 채널 배선, 상기 제1 메모리 모듈, 및 상기 제1 메모리 모듈과 결합되는 제1 B2B 커넥터를 통해 상기 프로세서와 연결된다.
본 발명의 일 실시예에 따르면, 메모리 모듈에 결합되는 B2B(Board to Board) 커넥터를 이용하여 필요에 따라 메모리 채널에 연결되는 메모리 소켓 및 메모리 모듈의 개수를 늘릴 수 있다. 메모리 모듈의 개수 뿐만 아니라, 메모리 채널을 통해 프로세서와 연결되는 메모리 소켓의 개수를 함께 변경할 수 있으므로, 필요에 따라 서버 장치를 최적으로 구성할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 서버 장치를 간단하게 나타낸 도면이다.
도 2 및 도 3은 본 발명의 일 실시예에 따른 서버 장치의 동작을 설명하기 위한 비교 예들을 간단하게 나타낸 도면들이다.
도 4는 본 발명의 일 실시예에 따른 서버 장치를 간단하게 나타낸 도면이다.
도 5 및 도 6은 본 발명의 일 실시예에 따른 서버 장치에 포함되는 메인 보드를 간단하게 나타낸 도면이다.
도 7 및 도 8은 본 발명의 일 실시예에 따른 서버 장치에서 메인 보드와 메모리 모듈의 구성을 설명하기 위한 도면들이다.
도 9 내지 도 11은 본 발명의 일 실시예에 따른 서버 장치에서 메인 보드와 메모리 모듈의 구성을 설명하기 위한 도면들이다.
도 12 내지 도 14는 본 발명의 일 실시예에 따른 서버 장치에서 메인 보드와 메모리 모듈의 구성을 설명하기 위한 도면들이다.
도 15 내지 도 17은 본 발명의 일 실시예에 따른 서버 장치에서 메인 보드와 메모리 모듈의 구성을 설명하기 위한 도면들이다.
도 18a 내지 도 19b는 본 발명의 일 실시예에 따른 메모리 모듈을 설명하기 위한 도면들이다.
도 20 및 도 21은 본 발명의 일 실시예에 따른 메모리 모듈과 결합되는 B2B 커넥터를 설명하기 위한 도면이다.
도 22 및 도 23은 본 발명의 일 실시예에 따른 서버 장치의 동작을 설명하기 위한 도면들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
도 1은 본 발명의 일 실시예에 따른 서버 장치를 간단하게 나타낸 도면이다.
도 1에 도시한 일 실시예에서, 서버 장치들(1100-1100n, 1200-1200n)은 데이터를 모아 저장하고 서비스를 제공하는 데이터 센터(1000)를 구성할 수 있다. 다만, 이는 하나의 실시예로서, 서버 장치들(1100-1100n, 1200-1200n)은 데이터 센터(1000)가 아닌 다른 다양한 분야에도 적용될 수 있다.
데이터 센서(1000)는 각종 데이터를 모아두고 서비스를 제공하는 시설로서, 데이터 스토리지 센터라고 지칭될 수도 있다. 데이터 센터(1000)는 검색 엔진 및 데이터 베이스 운용을 위한 시스템일 수 있으며, 기업 또는 정부기관에서 사용되는 컴퓨팅 시스템일 수 있다. 데이터 센터(1000)는 어플리케이션 서버들(1100-1100n) 및 스토리지 서버들(1200-1200m)을 포함할 수 있다. 어플리케이션 서버들(1100-1100n)의 개수 및 스토리지 서버들(1200-1200m)의 개수는 실시예에 따라 다양하게 선택될 수 있고, 어플리케이션 서버들(1100-1100n)의 개수 및 스토리지 서버들(1200-1200m)의 개수는 서로 다를 수 있다.
어플리케이션 서버(1100) 또는 스토리지 서버(1200)는 프로세서(1110, 1210) 및 메모리(1120, 1220)를 포함할 수 있다. 스토리지 서버(1200)를 예시로 설명하면, 프로세서(1210)는 스토리지 서버(1200)의 전반적인 동작을 제어할 수 있고, 메모리(1220)에 액세스하여 메모리(1220)에 로딩된 명령어 및/또는 데이터를 실행할 수 있다. 메모리(1220)는 DDR SDRAM(Double Data Rate Synchronous DRAM), HBM(High Bandwidth Memory), HMC(Hybrid Memory Cube), DIMM(Dual In-line Memory Module), Optane DIMM 및 NVMDIMM(Non-Volatile DIMM) 중 적어도 하나를 포함할 수 있다.
실시예에 따라, 스토리지 서버(1200)에 포함되는 프로세서(1210)의 개수 및 메모리(1220)의 개수는 다양하게 선택될 수 있다. 일례로, 하나의 스토리지 서버(1200)가 둘 이상의 프로세서(1210)를 포함할 수도 있다. 또한, 하나의 스토리지 서버(1200)에 포함되는 메모리(1220)의 개수 및 프로세서(1210)와 메모리(1220)의 연결 방법은, 스토리지 서버(1200)에서 처리해야 하는 데이터의 용량 및 스토리지 서버(1200)가 지원해야 하는 데이터 처리 속도 등에 따라 결정될 수 있다.
일 실시예에서, 프로세서(1210)는 메모리 채널을 통해 메모리(1220)와 연결될 수 있다. 빠르게 데이터를 처리하는 고속 동작을 구현하기 위해, 프로세서(1210)가 제공하는 메모리 채널들에 복수의 메모리들(1220)을 분산하여 연결할 수 있다. 처리해야 하는 데이터의 용량이 증가하는 경우, 메모리 채널들 각각에 연결되는 메모리(1220)의 개수를 늘릴 수 있다.
스토리지 서버(1200)에 대한 상기 설명은, 어플리케이션 서버(1100)에도 유사하게 적용될 수 있다. 실시예에 따라, 어플리케이션 서버(1100)는 스토리지 장치(1150)를 포함하지 않을 수도 있다. 스토리지 서버(1200)는 적어도 하나 이상의 스토리지 장치(1250)를 포함할 수 있다. 스토리지 서버(1200)에 포함되는 스토리지 장치(1250)의 개수는 실시예에 따라 다양하게 선택될 수 있다.
한편, 어플리케이션 서버들(1100-1100n) 및 스토리지 서버들(1200-1200m)은 네트워크(1300)를 통해 서로 통신할 수 있다. 네트워크(1300)는 FC(Fibre Channel) 또는 이더넷(Ethernet) 등을 이용하여 구현될 수 있으며, 각 서버에 포함되는 NIC(1140-1140n, 1240-1240n)을 통해 서버들(1100-1100n, 1200-1200m)과 연결될 수 있다. NIC(1140-1140n, 1240-1240n)는 네트워크 인터페이스 카드, 네트워크 어댑터 등을 포함할 수 있다.
도 1에 도시한 일 실시예에서 스토리지 서버(1200)의 스토리지 장치(1250)는, 인터페이스(1254)를 통해 프로세서(1210)와 컨트롤러(1251)의 물리적 연결, 및 NIC(1240)와 컨트롤러(1251)의 물리적 연결을 제공할 수 있다. 인터페이스(1254)는 스토리지 장치(3250)를 전용 케이블로 직접 접속하는 DAS(Direct Attached Storage) 방식으로 구현되거나, ATA(Advanced Technology Attachment), SATA(Serial ATA), e-SATA(external SATA), SCSI(Small Computer Small Interface), SAS(Serial Attached SCSI), PCI(Peripheral Component Interconnection), PCIe(PCI express), NVMe(NVM express), IEEE 1394, USB(universal serial bus), SD(secure digital) 카드, MMC(multi-media card), eMMC(embedded multi-media card), UFS(Universal Flash Storage), eUFS(embedded Universal Flash Storage), CF(compact flash) 카드 인터페이스 등과 같은 다양한 인터페이스 방식으로 구현될 수 있다.
컨트롤러(1251)는 스토리지 장치(1250)의 동작을 전반적으로 제어할 수 있다. 일 실시예에서, 컨트롤러(1251)는 SRAM(Static Random Access Memory)을 포함할 수 있다. 컨트롤러(1251)는 프로그램 커맨드에 응답하여 낸드 플래시(1252)에 데이터를 기록할 수 있으며, 읽기 커맨드에 응답하여 낸드 플래시(1252)로부터 데이터를 읽어올 수 있다. 예를 들어, 프로그램 커맨드 및/또는 읽기 커맨드는 스토리지 서버(1200) 내의 프로세서(1210), 다른 스토리지 서버(1200m) 내의 프로세서(1210m) 또는 어플리케이션 서버(1100, 1100n) 내의 프로세서(1110, 1110n) 등으로부터 제공될 수 있다. DRAM(1253)은 낸드 플래시(1252)에 기록할 데이터 및/또는 낸드 플래시(1252)로부터 읽어온 데이터를 임시 저장할 수 있다. 또한, DRAM(1253)은 메타 데이터를 저장할 수 있다. 메타 데이터는 사용자 데이터 또는 낸드 플래시(1252)를 관리하기 위해 컨트롤러(1251)에서 생성한 데이터일 수 있다. 스토리지 장치(1250)는 보안 또는 프라이버시를 위해 SE(Secure Element)를 포함할 수 있다.
도 2 및 도 3은 본 발명의 일 실시예에 따른 서버 장치의 동작을 설명하기 위한 비교 예들을 간단하게 나타낸 도면들이다.
먼저 도 2를 참조하면, 비교 예에 따른 서버 장치의 메인 보드(2000)는 보드 기판(2010), 보드 기판(2010)에 형성되는 수동 소자들(2020), 방열판(2030), 외부 기기와의 연결을 지원하는 외부 커넥터(2040) 등을 포함할 수 있다. 또한 메인 보드(2000)는 메모리 모듈들이 결합되는 복수의 메모리 소켓들(2100, 2200), 프로세서들이 결합되는 복수의 프로세서 소켓들(2300, 2400) 및 다른 장치들과의 결합 및 연결을 위한 확장 커넥터(2500) 등을 포함할 수 있다.
도 2에 도시한 비교 예에서, 프로세서 소켓들(2300, 2400)에 장착되는 프로세서들 각각은 4개의 메모리 채널들(2110-2140, 2210-2240)을 통해 메모리 소켓들(2100, 2200)과 연결될 수 있다. 또한, 4개의 메모리 채널들(2110-2140, 2210-2240) 각각에는 메모리 소켓들(2100, 2200)이 두 개씩 할당되며, 프로세서 소켓들(2300, 2400) 각각에는 메모리 소켓들(2100, 2200)이 8개씩 연결될 수 있다. 메모리 모듈들의 장착 여부와 관계없이, 8개의 메모리 소켓들(2100, 2200)은 프로세서 소켓들(2300, 2400)과 메모리 채널들(2110-2140, 2210-2240)을 통해 연결될 수 있다. 따라서, 메모리 소켓들(2100, 2200)에 존재하는 스터브 저항 등을 포함하는 부하로 인해, 낮은 주파수 대역에서 채널 밴드 스탑이 발생하고, 프로세서들과 메모리 모듈들 사이의 데이터 처리 속도가 저하될 수 있다.
이러한 문제를 해결하기 위해, 도 3에 도시한 비교 예와 같이 메인 보드(3000)를 구성할 수도 있다. 도 3에 도시한 비교 예에 따른 메인 보드(3000)의 구성은, 도 2를 참조하여 설명한 메인 보드(2000)와 유사할 수 있다. 다만, 프로세서 소켓들(3300, 3400)에 장착되는 프로세서들 각각이 8개의 메모리 채널들(3110-3180, 3210-3280)을 통해 메모리 소켓들(3100, 3200)과 연결될 수 있다. 결과적으로, 메모리 채널들(3110-3180, 3210-3280) 각각의 부하가 감소하여 데이터 처리 속도를 높이고 고속 동작을 구현할 수 있다. 반면, 프로세서 소켓들(3300, 3400)과 메모리 채널들(3110-3180, 3210-3280) 사이의 채널 배선들이 늘어나고, 그에 따라 프로세서들 각각의 핀 개수가 증가할 수 있다. 또한, 메모리 채널들 중 일부에만 메모리 모듈이 결합되는 경우, 성능 관점에서 불리할 수 있다.
본 발명의 일 실시예에서는 상기와 같은 문제점을 해결하기 위해, 각 메모리 채널에 하나의 메모리 소켓만을 기본 소켓으로 연결하고, 필요에 따라 메모리 채널에 연결되는 메모리 소켓들 및 메모리 모듈들의 개수를 늘릴 수 있는 방안을 제안한다. 따라서, 고속 동작이 필요한 경우에는 각 메모리 채널에 연결된 기본 소켓에만 메모리 모듈을 결합하고, 메모리 용량을 증가시키고자 하는 경우에는 메모리 채널들 각각에서 기본 소켓에 확장 소켓을 연결하고 확장 소켓에 메모리 모듈을 결합할 수 있다.
도 4는 본 발명의 일 실시예에 따른 서버 장치를 간단하게 나타낸 도면이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 서버 장치(100)는, 복수의 메모리 그룹들(110-130)과 프로세서(140)를 포함할 수 있다. 프로세서(140)는 복수의 메모리 채널들을 통해 메모리 그룹들(110-130)과 연결될 수 있다. 일례로, 제1 메모리 채널을 통해 제1 메모리 그룹(110)과 연결되고, 제2 메모리 채널을 통해 제2 메모리 그룹(120)과 연결되며, 제3 메모리 채널을 통해 제3 메모리 그룹(130)과 연결될 수 있다. 프로세서(140)는 메모리 채널들을 통해 커맨드/어드레스 신호(CA), 및 제어 신호(CTR) 등을 출력하며, 메모리 그룹들(110-130)과 데이터 신호(DQ)를 주고받을 수 있다.
프로세서(140)는 CPU(141), 가속기(142), UI(User Interface) 컨트롤러(143), 메모리 컨트롤러(144) 및 데이터 버스(145) 등을 포함할 수 있다. CPU(141)는 서버 장치(100)를 제어하는 데에 필요한 연산을 실행하는 적어도 하나의 코어를 포함할 수 있다. 가속기(142)는, 멀티미디어 데이터의 처리 속도를 개선하기 위한 별도의 블록으로 제공될 수 있으며, 텍스트, 오디오, 이미지, 애니메이션 등의 처리 속도를 높일 수 있다. UI 컨트롤러(143)는, 사용자 인터페이스 장치를 통한 입출력을 제어할 수 있다. 일례로, UI 컨트롤러(143)는 CPU(141)의 제어에 따라 디스플레이에 사용자의 입력을 지원하기 위한 키보드 등의 입력 화면을 표시하고, 입력 화면에서 사용자가 입력한 데이터를 처리하여 CPU(141)에 전달할 수 있다.
메모리 컨트롤러(144)는 메모리 채널들을 통해 메모리 그룹들(110-130)을 제어하고 데이터를 주고받기 위한 메모리 인터페이스를 포함할 수 있다. 메모리 컨트롤러(144)는 프로그램 동작, 읽기 동작, 소거 동작 등을 실행하기 위한 제어 신호, 커맨드/어드레스 신호 등을 생성할 수 있다.
메모리 그룹들(110-130) 각각은, 둘 이상의 메모리 모듈들(111-113, 121-123, 131-133)을 포함할 수 있도록 구성될 수 있다. 메모리 그룹들(110-130) 각각에 포함되는 둘 이상의 메모리 모듈들(111-113, 121-123, 131-133)은 서로 물리적으로 구분되는 모듈들일 수 있다. 메모리 그룹들(110-130) 각각에 포함되는 메모리 모듈들(111-113, 121-123, 131-133)의 개수는, 서버 장치(100)의 적용 분야 및 서버 장치(100)로 처리하고자 하는 데이터의 용량과 데이터 처리 속도 등에 따라 달라질 수 있다. 일례로, 메모리 그룹들(110-130) 각각이 제1 메모리 모듈(111, 121, 131)만을 포함하도록 구성되는 경우, 서버 장치(100)의 데이터 처리 속도가 증가할 수 있다.
다만, 메모리 그룹들(110-130) 각각이 하나의 제1 메모리 모듈(111, 121, 131)만을 포함하는 경우, 서버 장치(100)가 처리해야 할 데이터 용량이 증가함에 따라 메모리의 용량이 부족해질 수 있다. 따라서 본 발명의 일 실시예에서는, 메모리 그룹들(110-130) 각각에 제1 메모리 모듈(111, 121, 131)을 연결할 수 있는 하나의 메모리 소켓을 기본으로 제공하는 한편, 필요에 따라 제2 메모리 모듈들(112, 122, 132), 제3 메모리 모듈들(113, 123, 133)을 추가할 수 있는 방법을 제안한다.
다시 말해, 본 발명의 일 실시예에서는, 메모리 그룹들(110-130)에 대응하는 메모리 채널들 각각이 기본적으로 하나의 메모리 소켓만을 포함할 수 있다. 따라서, 메모리 채널들 각각에 하나의 제1 메모리 모듈(111, 121, 131)만이 연결되는 경우, 메모리 채널들 각각의 부하는 하나의 메모리 소켓에 연결된 스터브 저항을 포함하며, 메모리 모듈이 실제로 결합되지 않은 메모리 소켓의 스터브 저항은 프로세서(140)의 부하에 포함되지 않을 수 있다. 결과적으로, 메모리 채널들 각각에 대해 기본적으로 제공되는 하나의 메모리 소켓에 제1 메모리 모듈(111, 121, 131)을 결합하여, 빠른 데이터 처리 속도를 구현할 수 있다.
또한 필요한 경우에는, 메모리 채널들 각각에 대해 메모리 소켓을 추가하고, 추가된 메모리 소켓에 메모리 모듈을 결합하는 방식으로 메모리 용량을 확장할 수 있다. 따라서, 다양한 상황과 환경에 맞춰 유연하게 운영가능한 서버 장치(100)를 구현할 수 있다.
도 5 및 도 6은 본 발명의 일 실시예에 따른 서버 장치에 포함되는 메인 보드를 간단하게 나타낸 도면이다.
먼저 도 5를 참조하면, 본 발명의 일 실시예에 따른 메인 보드(200)는 보드 기판(201), 보드 기판(201)에 형성되는 수동 소자들(202), 방열판(203), 외부 기기와의 연결을 지원하는 외부 커넥터(204) 등을 포함할 수 있다. 또한 메인 보드(200)는, 메모리 모듈들이 결합되는 복수의 메모리 소켓들(210, 220), 프로세서들이 결합되는 복수의 프로세서 소켓들(230, 240) 및 다른 장치들과의 결합 및 연결을 위한 확장 커넥터(250) 등을 포함할 수 있다. 일례로, 확장 커넥터(250)는 PCI-Express, SATA 등과 같은 다양한 규격에 의해 다른 장치들과의 연결을 제공할 수 있다.
프로세서 소켓들(230, 240) 각각은 복수의 메모리 채널들(211-214, 221-224)을 통해 메모리 소켓들(210, 220)과 연결될 수 있으며, 보드 기판(201)은 복수의 메모리 채널들(211-214, 221-224)을 제공하기 위한 채널 배선들을 포함할 수 있다. 도 5에 도시한 일 실시예에서, 프로세서 소켓들(230, 240) 각각은 4개의 메모리 채널들(211-214, 221-224)을 통해 메모리 소켓들(210, 220)과 연결되는 것으로 가정하나, 이는 하나의 실시예일 뿐 반드시 이와 같은 형태로 한정되는 것은 아니다.
도 5에 도시한 바와 같이, 메모리 채널들 각각에서 메모리 소켓들(210, 220)은 기본 소켓(210)과 확장 소켓(220)으로 구분될 수 있다. 기본 소켓(210)은 보드 기판(201) 내부의 채널 배선을 통해 프로세서 소켓들(230, 240) 중 하나와 연결될 수 있다. 반면 확장 소켓(220)은, 보드 기판(201) 내부의 확장 배선에 연결되며, 채널 배선 및 기본 소켓(210)과는 분리될 수 있다. 다시 말해, 확장 소켓(220)은 보드 기판(201) 내부의 채널 배선 및 프로세서 소켓들(230, 240)과 직접 연결되지 않을 수 있다. 따라서, 기본 소켓(210)에만 메모리 모듈이 연결된 상태에서, 메모리 채널들(211-214, 221-224) 각각의 부하가 감소하는 효과를 얻을 수 있으며, 고속 동작을 구현할 수 있다.
확장 소켓(220)은, 데이터 처리 용량이 증가하는 경우 등에 선택적으로 채널 배선과 연결될 수 있다. 일례로, 기본 소켓(210)에 결합된 메모리 모듈, 및 메모리 모듈에 결합된 B2B(Board to Board) 커넥터를 통해 확장 소켓(220)이 기본 소켓(210)과 연결될 수 있다. 확장 소켓(220)에 결합된 메모리 모듈은, 기본 소켓(210)에 결합된 메모리 모듈을 통해 데이터 신호 및 커맨드/어드레스 신호를 프로세서와 주고받을 수 있다. 이를 위해, 기본 소켓(210)에 결합된 메모리 모듈은 적어도 하나의 메모리 버퍼 칩을 포함할 수 있다.
도 6에 도시한 일 실시예에 따른 메인 보드(300)는 도 5를 참조하여 설명한 일 실시예에 따른 메인 보드(200)와 유사한 구성을 가질 수 있다. 메인 보드(300)는 보드 기판(301), 수동 소자들(302), 방열판(303), 외부 커넥터(304), 복수의 메모리 소켓들(310), 확장 공간(320), 복수의 프로세서 소켓들(330, 340) 및 확장 커넥터(350) 등을 포함할 수 있다.
도 6에 도시한 일 실시예에서, 프로세서 소켓들(330, 340) 각각은 복수의 메모리 채널들을 통해 메모리 소켓들(310)과 연결될 수 있다. 프로세서 소켓들(330, 340) 각각은 4개의 메모리 채널들(311-314, 321-324)을 통해 메모리 소켓들(310)과 연결되는 것으로 도시하였으나, 이는 하나의 실시예일 뿐이며 반드시 이와 같은 형태로 한정되는 것은 아니다.
도 6을 참조하면, 메모리 채널들(311-314, 321-324) 각각에 연결되는 메모리 소켓들(310)에 인접하여 확장 공간(320)이 제공될 수 있다. 확장 공간(320)은 필요한 경우 확장 소켓을 장착할 수 있는 공간일 수 있다. 따라서, 확장 공간(320)에 확장 소켓이 장착되지 않은 상태에서, 메모리 채널들(311-314, 321-324) 각각은 하나의 메모리 소켓(310)만을 포함하므로, 메모리 채널들(311-314, 321-324)의 부하가 감소하는 효과를 얻을 수 있으며, 고속 동작을 구현할 수 있다.
메모리 용량의 확장이 필요한 경우, 확장 공간(320)에 확장 소켓이 장착될 수 있다. 일례로 메모리 소켓(310)에 B2B 커넥터와 결합 가능한 메모리 모듈을 장착하고, 확장 소켓과 일체형으로 구성된 B2B 커넥터를 메모리 모듈에 결합하고 확장 소켓을 확장 공간(320)에 장착할 수 있다. 이 경우, B2B 커넥터의 일측은 메모리 모듈과 결합 가능한 복수의 핀들을 포함하며, B2B 커넥터의 다른 일측은 확장 소켓과 일체형으로 결합될 수 있다. 실시예들에 따라, 하나의 B2B 커넥터가 둘 이상의 확장 소켓들과 일체형으로 구성될 수도 있다.
도 5를 참조하여 설명한 바와 유사하게, 확장 소켓에 결합된 메모리 모듈은, 메인 보드(300)가 기본으로 제공하는 메모리 소켓(310)에 결합된 메모리 모듈을 통해 데이터 신호 및 커맨드/어드레스 신호를 프로세서와 주고받을 수 있다. 이를 위해, 메모리 소켓(310)에 결합된 메모리 모듈은 적어도 하나의 메모리 버퍼 칩을 포함할 수 있다.
도 7 및 도 8은 본 발명의 일 실시예에 따른 서버 장치에서 메인 보드와 메모리 모듈의 구성을 설명하기 위한 도면들이다.
도 7을 참조하면, 서버 장치(400)는 메인 보드(410), 메인 보드(410)에 실장되는 프로세서(450) 및 메모리 모듈(MD) 등을 포함할 수 있다. 메인 보드(410)는 보드 기판(401), 보드 기판(401)에 형성되는 복수의 배선들(402, 403), 복수의 메모리 소켓들(405-407) 및 보드 커넥터(408) 등을 포함할 수 있다. 도 7에 도시한 일 실시예에서, 복수의 메모리 소켓들(405-407)은 하나의 메모리 채널을 공유할 수 있다.
복수의 메모리 소켓들(405-407) 중 적어도 하나에는 메모리 모듈(MD)이 결합되며, 메모리 모듈(MD)은 메모리 기판(SUB) 및 복수의 메모리 칩들(MEM)을 포함할 수 있다. 도 7에 도시한 일 실시예에서는 메모리 칩들(MEM)이 메모리 기판(SUB)의 제1면 및 제2면에 모두 실장되는 것으로 도시하였으나, 이와 달리 제1면 및 제2면 중 하나에만 메모리 칩들(MEM)이 실장될 수도 있다.
복수의 배선들(402, 403)은 프로세서(450)가 실장되는 프로세서 소켓과, 복수의 메모리 소켓들(405-407) 중 기본 소켓으로 제공되는 제1 메모리 소켓(405)을 연결하는 채널 배선(402), 및 보드 커넥터(408)를 확장 소켓들로 제공되는 제2 및 제3 메모리 소켓들(406, 407)과 연결하는 확장 배선(403)을 포함할 수 있다. 도 7에 도시한 일 실시예에서는, 메모리 소켓들(405-407) 각각이 모두 보드 기판(401)과 일체형으로 제공될 수 있다. 도 7에 도시한 바와 같이 하나의 메모리 모듈(MD)만이 메인 보드(410)에 장착된 경우, 제2 및 제3 메모리 소켓들(406, 407)은 제1 메모리 소켓(405)과 분리되며, 제1 메모리 소켓(405)과 메모리 모듈(MD)은 채널 배선(402)을 통해 프로세서(450)와 연결될 수 있다.
도 7에 도시한 일 실시예에서는 프로세서(450)에 제1 메모리 소켓(405)만이 연결되므로, 프로세서(450)와 메모리 모듈(MD) 사이의 부하가 상대적으로 작은 크기를 가질 수 있다. 따라서, 프로세서(450)와 메모리 모듈(MD) 사이의 데이터 처리 속도를 높여 고속 동작을 구현할 수 있다.
다음으로 도 8을 참조하면, 서버 장치(400A)는 도 7을 참조하여 설명한 서버 장치(400)에서 메모리 용량이 확장된 형태로 구현될 수 있다. 도 8에 도시한 일 실시예에 따른 서버 장치(400A)는, 복수의 메모리 소켓들(405-407)에 복수의 메모리 모듈들(MD1-MD3)이 결합될 수 있다. 복수의 메모리 모듈들(MD1-MD3) 중 적어도 일부는 서로 다른 구조를 가질 수 있다.
일례로, 제1 메모리 소켓(405)에 결합된 제1 메모리 모듈(MD1)은, 메모리 기판(SUB), 메모리 기판(SUB)에 실장되는 메모리 칩들(MEM)과 메모리 버퍼 칩(BUF), 및 보조 커넥터(AC) 등을 포함할 수 있다. 메모리 칩들(MEM)은 메모리 기판(SUB)의 제1면과 제2면 중 적어도 하나에 실장되고, 메모리 버퍼 칩(BUF)은 메모리 기판(SUB)의 제1면에 실장되며, 보조 커넥터(AC)는 메모리 기판(SUB)의 제2면에 배치될 수 있다. 다만, 이는 하나의 실시예일 뿐이며, 메모리 칩들(MEM)과 메모리 버퍼 칩(BUF), 및 보조 커넥터(AC)의 배치 형태와 개수 등은 다양하게 변형될 수 있다.
제1 메모리 모듈(MD1)의 보조 커넥터(AC)는, B2B 커넥터(BC)를 통해 보드 커넥터(408)와 연결될 수 있다. 보드 커넥터(408)는 확장 배선들(403)을 통해 제2 및 제3 메모리 소켓들(406, 407)과 연결되므로, 제2 메모리 모듈(MD2) 및 제3 메모리 모듈(MD3)은 보조 커넥터(AC)와 B2B 커넥터(BC), 및 보드 커넥터(408)를 통해 프로세서(450)와 생성하는 제어 신호, 데이터 신호, 커맨드/어드레스 신호 등을 주고받을 수 있다.
일례로, 프로세서(450)가 생성하는 데이터 신호 및 커맨드/어드레스 신호는 메모리 버퍼 칩(BUF)을 통해 제2 메모리 모듈(MD2) 및 제3 메모리 모듈(MD3) 중 적어도 하나로 전송될 수 있다. 제1 메모리 모듈(MD1)과 제2 메모리 모듈(MD2) 및 제3 메모리 모듈(MD3)이 서로 물리적으로 구분된 별개의 모듈로서 존재하므로, 메모리 버퍼 칩(BUF)은 제1 메모리 모듈(MD1)이 아닌 외부의 제2 및 제3 메모리 모듈들(MD2, MD3)과 B2B 커넥터(BC)를 통해 연결될 수 있다. 또한, 프로세서(450)의 읽기 명령 등에 응답하여 제2 메모리 모듈(MD2) 및 제3 메모리 모듈(MD3)이 출력하는 읽기 데이터는, 메모리 버퍼 칩(BUF)을 통해 프로세서(450)로 전송될 수 있다.
제2 및 제3 메모리 소켓들(406, 407)에 결합된 제2 메모리 모듈(MD2)과 제3 메모리 모듈(MD3)은, 제1 메모리 모듈(MD1)과 달리, 메모리 버퍼 칩(BUF) 및 보조 커넥터(AC)를 포함하지 않을 수 있다. 따라서, 도 7을 참조하여 설명한 일 실시예에의 메모리 모듈(MD)을, 제2 메모리 모듈(MD2) 또는 제3 메모리 모듈(MD3)로 활용할 수 있다. 또한, 제1 메모리 모듈(MD1)만 메모리 버퍼 칩(BUF) 및 보조 커넥터(AC)를 포함하는 모듈로 선택하고, 제2 메모리 모듈(MD2)과 제3 메모리 모듈(MD3)은 상대적으로 저렴한 모듈로 선택할 수 있으므로, 메모리 용량을 확장하는 데에 필요한 비용을 절감할 수 있다.
도 8을 참조하여 설명한 일 실시예에서 제1 메모리 모듈(MD1)의 메모리 버퍼 칩(BUF)은, 프로세서(450)로부터 수신한 커맨드/어드레스 신호, 데이터 신호 등을 제2 메모리 모듈(MD2)과 제3 메모리 모듈(MD3)에 전송할 수 있다. 따라서 메모리 버퍼 칩(BUF)은 다중 입출력 버퍼로 구현될 수 있다.
도 9 내지 도 11은 본 발명의 일 실시예에 따른 서버 장치에서 메인 보드와 메모리 모듈의 구성을 설명하기 위한 도면들이다.
먼저 도 9를 참조하면, 본 발명의 일 실시예에 따른 서버 장치(500)는 메인 보드(510), 메인 보드(510)에 실장되는 프로세서(550) 및 메모리 모듈(MD) 등을 포함할 수 있다. 메인 보드(510)는 보드 기판(501), 보드 기판(501)에 형성되는 복수의 배선들(502-504), 복수의 메모리 소켓들(505-507) 및 보드 커넥터들(508, 509) 등을 포함할 수 있다. 복수의 메모리 소켓들(505-507)은 하나의 메모리 채널을 공유할 수 있다.
복수의 배선들(502-504)은 채널 배선(502)과 확장 배선들(503, 504)을 포함할 수 있다. 확장 배선들(503, 504) 중에서 제1 확장 배선(503)은 제1 보드 커넥터(508)와 연결되며, 제2 확장 배선(504)은 제2 보드 커넥터(509)와 연결될 수 있다.
도 9에 도시한 일 실시예에서 서버 장치(500)의 구성은 앞서 도 7을 참조하여 설명한 바와 유사할 수 있다. 기본 소켓으로 제공되는 제1 메모리 소켓(505)에만 메모리 모듈(MD)이 결합되며, 프로세서(550)는 채널 배선(502)을 통해 제1 메모리 소켓(505)과만 연결될 수 있다. 확장 배선들(503, 504) 및 제2 및 제3 메모리 소켓들(506, 507)은 채널 배선(502) 및 프로세서(550)와 연결되지 않을 수 있다. 따라서, 프로세서(550)와 메모리 모듈(MD) 사이의 부하가 감소하고 데이터 처리 속도가 증가할 수 있다.
도 10에 도시한 일 실시예에서는, 도 9에 도시한 일 실시예에 비해 메모리 용량이 확장된 서버 장치(500A)를 구현할 수 있다. 도 10을 참조하면, 메인 보드(510)에 서로 다른 구조를 갖는 복수의 메모리 모듈들(MD1, MD2)이 연결될 수 있다. 일례로, 기본 소켓인 제1 메모리 소켓(505)에 결합된 제1 메모리 모듈(MD1)은, 메모리 기판(SUB), 메모리 기판(SUB)에 실장되는 메모리 칩들(MEM)과 메모리 버퍼 칩(BUF), 및 보조 커넥터(AC) 등을 포함할 수 있다. 반면, 제1 확장 소켓으로 제공되는 제2 메모리 소켓(506)에 결합된 제2 메모리 모듈(MD2)은 메모리 기판(SUB) 및 메모리 기판(SUB)에 실장되는 메모리 칩들(MEM)을 포함할 수 있다. 따라서, 도 9에 도시한 일 실시예에서 제1 메모리 소켓(505)에 결합된 메모리 모듈(MD)을 그대로 제2 메모리 소켓(506)에 옮겨 꽂음으로써 제2 메모리 모듈(MD2)로 활용할 수 있으며, 메모리 용량을 확장하는 데에 필요한 비용을 절감할 수 있다.
제2 메모리 모듈(MD2)은 프로세서(550)가 생성하는 커맨드/어드레스 신호 등을 제1 메모리 모듈(MD1)을 통해 수신할 수 있다. 또한, 제2 메모리 모듈(MD2)은 제1 메모리 모듈(MD1)을 통해 프로세서(550)와 데이터 신호를 주고받을 수 있다. 일례로, 메모리 버퍼 칩(BUF)은 프로세서(550)로부터 수신한 데이터 신호 및/또는 커맨드/어드레스 신호를 버퍼링하여 제2 메모리 모듈(MD2)로 전달할 수 있다. 메모리 버퍼 칩(BUF)은 B2B 커넥터(BC)를 통해 제2 메모리 모듈(MD2)과 신호를 주고받을 수 있다.
다음으로 도 11을 참조하면, 도 9에 도시한 일 실시예에 비해 메모리 용량이 확장된 서버 장치(500B)를 구현할 수 있다. 도 11을 참조하면, 메인 보드(510)에 복수의 메모리 모듈들(MD1-MD3)이 연결될 수 있다. 제1 메모리 소켓(505)에 결합된 제1 메모리 모듈(MD1)은, 도 10을 참조하여 설명한 바와 동일한 구성을 가질 수 있다.
도 11에 도시한 일 실시예에서는 제2 메모리 소켓(506)과 제3 메모리 소켓(507)에 제2 메모리 모듈(MD2)과 제3 메모리 모듈(MD3)이 각각 연결될 수 있다. 제2 메모리 모듈(MD2)는 제1 메모리 모듈(MD1)과 같은 구조를 가질 수 있다. 제3 메모리 모듈(MD3)은 도 9를 참조하여 설명한 일 실시예에 따른 메모리 모듈(MD)과 같은 구조를 가질 수 있다. 따라서, 도 9에 도시한 일 실시예에서 제1 메모리 소켓(505)에 결합된 메모리 모듈(MD)을 그대로 제3 메모리 소켓(507)에 옮겨 꽂음으로써 제3 메모리 모듈(MD3)로 활용할 수 있으며, 메모리 용량을 확장하는 데에 필요한 비용을 절감할 수 있다.
제2 메모리 모듈(MD2)은 제1 메모리 모듈(MD1)을 통해 프로세서(550)와 신호를 주고받을 수 있다. 또한, 제3 메모리 모듈(MD3)은 제2 메모리 모듈(MD2)과 제1 메모리 모듈(MD1)을 통해 프로세서(550)와 신호를 주고받을 수 있다. 결과적으로 제3 메모리 모듈(MD3)은, 채널 배선(502), 제1 메모리 모듈(MD1), 제2 메모리 모듈(MD2), 확장 배선들(503, 504), 및 B2B 커넥터들(BC)을 통해 프로세서(550)와 연결될 수 있다.
프로세서(550)와 제3 메모리 모듈(MD3)의 연결을 지원하기 위해, 제1 메모리 모듈(MD1)은 B2B 커넥터(BC)를 통해 제1 보드 커넥터(508) 및 제1 확장 배선(503)과 연결되며, 제2 메모리 모듈(MD2)은 B2B 커넥터(BC)를 통해 제2 보드 커넥터(509) 및 제2 확장 배선(504)과 연결될 수 있다. 제1 메모리 모듈(MD1)과 제2 메모리 모듈(MD2) 각각은 신호를 버퍼링하는 메모리 버퍼 칩(BUF)을 포함할 수 있다.
다시 말해, 도 10 및 도 11에 도시한 실시예들에서 복수의 메모리 모듈들(MD1-MD3)은 서로 직렬로 연결되며, 재구동(re-driving) 방식으로 동작할 수 있다. 다만, 도 10 및 도 11에 도시한 실시예들에서, 제2 메모리 모듈(MD2) 및 제3 메모리 모듈(MD3) 각각은 적어도 일부의 신호를 프로세서(550) 또는 메인 보드(510)로부터 직접 수신할 수도 있다. 예를 들어, 제2 메모리 모듈(MD2) 및 제3 메모리 모듈(MD3) 각각은 프로세서(550) 또는 메인 보드(510)로부터 동작에 필요한 기준 전압을 직접 수신할 수 있다.
도 12 내지 도 14는 본 발명의 일 실시예에 따른 서버 장치에서 메인 보드와 메모리 모듈의 구성을 설명하기 위한 도면들이다.
먼저 도 12를 참조하면, 본 발명의 일 실시예에 따른 서버 장치(600)는 메인 보드(610), 메인 보드(610)에 실장되는 프로세서(650) 및 메모리 모듈(MD) 등을 포함할 수 있다. 메인 보드(610)는 보드 기판(601), 보드 기판(601)에 형성되는 채널 배선(602), 메모리 소켓(605) 등을 포함할 수 있다.
도 12에 도시한 일 실시예에서, 메인 보드(610)는 하나의 메모리 채널에 대해 기본 소켓으로 제공되는 하나의 메모리 소켓(605)만을 포함할 수 있다. 다시 말해, 기본 소켓으로 제공되는 메모리 소켓(605)만 보드 기판(601)과 일체형으로 제공될 수 있다.
메인 보드(610)는 메모리 소켓(605)에 인접한 확장 공간(ES1, ES2)을 제공할 수 있다. 확장 공간(ES1, ES2)은 메모리 용량의 확장이 필요한 경우, 메모리 모듈을 추가하기 위해 확장 소켓이 장착되는 공간일 수 있다. 이하, 도 13 및 도 14를 참조하여, 확장 공간(ES1, ES2)에 확장 소켓을 설치하고 메모리 용량을 확장하는 방법을 구체적으로 설명하기로 한다.
도 13을 참조하면, 서버 장치(600A)의 메모리 용량을 확장하기 위해 확장 소켓들이 설치될 수 있다. 확장 소켓들은 제2 및 제3 메모리 소켓들(606, 607)을 포함하며, 제2 및 제3 메모리 소켓들(606, 607)은 B2B 커넥터(BC)와 일체로 제공될 수 있다. 다시 말해, B2B 커넥터(BC)의 일측은 제1 메모리 모듈(MD1)의 보조 커넥터(AC)와 연결 가능한 복수의 커넥터 핀들을 포함하고, B2B 커넥터(BC)의 나머지 일측에는 확장 소켓들로 제공되는 제2 및 제3 메모리 소켓들(606, 607)이 일체형으로 연결될 수 있다.
제2 및 제3 메모리 소켓들(606, 607)은 다양한 방법으로 메인 보드(610)의 보드 기판(601)과 결합될 수 있다. 일례로, 제2 및 제3 메모리 소켓들(606, 607) 각각은 나사 등으로 보드 기판(601)과 결합되기 위한 체결부를 포함하거나, 또는 납땜 등의 방식으로 보드 기판(601)에 결합될 수 있다. 따라서, 실시예들에 따라, 제2 및 제3 메모리 소켓들(606, 607)은 필요에 따라 분리가 가능하도록 보드 기판(601)에 결합될 수도 있다.
제1 메모리 소켓(605)에는, 앞서 도 12를 참조하여 설명한 메모리 모듈(MD)과 다른 제1 메모리 모듈(MD1)이 결합될 수 있다. 제1 메모리 모듈(MD1)은 메모리 기판(SUB), 메모리 칩들(MEM), 적어도 하나의 메모리 버퍼 칩(BUF) 및 보조 커넥터(AC)를 포함할 수 있다. 일례로, 메모리 버퍼 칩(BUF)은 메모리 기판(SUB)의 제1면에 실장되고, 보조 커넥터(AC)는 메모리 기판(SUB)의 제2면에 배치되며, 제2면은 제1면보다 확장 공간들(ES1, ES2)과 더 가까운 면일 수 있다. 보조 커넥터(AC)에 결합되는 B2B 커넥터(BC)에 의해, 제2 및 제3 메모리 소켓들(606, 607)이 확장 소켓들로 추가될 수 있다.
도 14를 참조하면, 제2 및 제3 메모리 소켓들(606, 607)에 제2 및 제3 메모리 모듈들(MD2, MD3)이 각각 결합될 수 있다. 따라서, 메모리 용량이 확장된 서버 장치(600B)가 구현될 수 있다. 제2 및 제3 메모리 모듈들(MD2, MD3)은 제1 메모리 모듈(MD1)과 달리 메모리 버퍼 칩(BUF) 및 보조 커넥터(AC)를 포함하지 않을 수 있다. 일 실시예에서, 제2 및 제3 메모리 모듈들(MD2, MD3) 중 하나는, 도 12를 참조하여 설명한 일 실시예에 따른 메모리 모듈(MD)일 수 있다.
제2 및 제3 메모리 모듈들(MD2, MD3)은 서로 병렬로 연결되며, 제1 메모리 모듈(MD1)을 통해 프로세서(650)와 신호를 주고받을 수 있다. 예를 들어, 프로세서(650)가 생성하는 데이터 신호, 커맨드/어드레스 신호 및 제어 신호 등은 제1 메모리 모듈(MD1)을 통해 제2 및 제3 메모리 모듈들(MD2, MD3)로 전송될 수 있다. 일 실시예에서, 커맨드/어드레스 신호와 데이터 신호는 메모리 버퍼 칩(BUF)을 통해 제2 및 제3 메모리 모듈들(MD2, MD3) 중 적어도 하나로 전송될 수 있다.
도 15 내지 도 17은 본 발명의 일 실시예에 따른 서버 장치에서 메인 보드와 메모리 모듈의 구성을 설명하기 위한 도면들이다.
먼저 도 15를 참조하면, 본 발명의 일 실시예에 따른 서버 장치(700)는 메인 보드(710), 메인 보드(710)에 실장되는 프로세서(750) 및 메모리 모듈(MD) 등을 포함할 수 있다. 메인 보드(710)는 보드 기판(701), 보드 기판(701)에 형성되는 채널 배선(702), 메모리 소켓(705) 등을 포함할 수 있다. 앞서 도 12를 참조하여 설명한 바와 유사하게, 메인 보드(710)는 하나의 메모리 채널에 대해 기본 소켓으로 제공되는 하나의 메모리 소켓(705)만을 포함하며, 메모리 소켓(705)에 인접한 확장 공간(ES1, ES2)을 제공할 수 있다.
도 16을 참조하면, 서버 장치(700A)의 메모리 용량을 확장하기 위해 제1 확장 소켓이 설치될 수 있다. 제1 확장 소켓은 제2 메모리 소켓들(706)에 의해 제공되며, 제2 메모리 소켓(706)은 B2B 커넥터(BC)와 일체로 제공될 수 있다. B2B 커넥터(BC)의 일측은 제1 메모리 모듈(MD1)의 보조 커넥터(AC)와 연결 가능한 복수의 커넥터 핀들을 포함하며, B2B 커넥터(BC)의 나머지 일측에는 제2 메모리 소켓(706)으로 제공되는 확장 소켓이 일체형으로 연결될 수 있다. 제2 메모리 소켓(706)은 앞서 도 13 및 도 14를 참조하여 설명한 바와 같이, 다양한 방법으로 보드 기판(701)과 결합될 수 있다.
제1 메모리 소켓(705)에는, 앞서 도 15를 참조하여 설명한 메모리 모듈(MD)과 다른 구성을 갖는 제1 메모리 모듈(MD1)이 결합될 수 있다. 제1 메모리 모듈(MD1)은 메모리 기판(SUB)과 메모리 칩들(MEM) 외에, 적어도 하나의 메모리 버퍼 칩(BUF) 및 보조 커넥터(AC)를 더 포함할 수 있다. 메모리 버퍼 칩(BUF)은 제2 메모리 소켓(706)에 결합된 제2 메모리 모듈(MD2)과 프로세서(750) 사이의 신호 송수신을 중개할 수 있다. 보조 커넥터(AC)는 B2B 커넥터(BC)와 결합될 수 있다. 한편, 도 16에 도시한 일 실시예에 따른 제2 메모리 모듈(MD2)은, 도 15를 참조하여 설명한 일 실시예에 따른 메모리 모듈(MD)을 그대로 활용할 수 있다.
다음으로 도 17에 도시한 바와 같이, 서버 장치(700B)의 메모리 용량을 더 확장하기 위해, 제1 확장 소켓(706) 외에 제2 확장 소켓(707)이 더 설치될 수 있다. 도 17을 참조하면, 제1 내지 제3 메모리 모듈들(MD1-MD3)이 제1 내지 제3 메모리 소켓들(705-707)에 각각 결합될 수 있다. 일례로, 제3 메모리 모듈(MD3)은 도 15를 참조하여 설명한 일 실시예에 따른 메모리 모듈(MD)을 그대로 활용할 수 있다.
제2 메모리 모듈(MD2)은 제1 메모리 모듈(MD1)을 통해 프로세서(750)와 신호를 주고받으며, 제3 메모리 모듈(MD3)은 제2 메모리 모듈(MD2)과 제1 메모리 모듈(MD1)을 통해 프로세서(750)와 신호를 주고받을 수 있다. 이를 위해, 제1 메모리 모듈(MD1)은 B2B 커넥터(BC)를 통해 제2 메모리 소켓(706) 및 제2 메모리 모듈(MD2)과 연결되고, 제2 메모리 모듈(MD2)은 B2B 커넥터(BC)를 통해 제3 메모리 소켓(707) 및 제3 메모리 모듈(MD3)과 연결될 수 있다. 제1 메모리 모듈(MD1)과 제2 메모리 모듈(MD2) 각각은 신호를 버퍼링하는 메모리 버퍼 칩(BUF)을 포함할 수 있다.
도 17에 도시한 일 실시예에서 제1 내지 제3 메모리 모듈들(MD1-MD3)은 서로 직렬로 연결되며, 재구동 방식으로 동작할 수 있다. 다만, 앞서 도 10 및 도 11을 참조하여 설명한 바와 같이, 제2 메모리 모듈(MD2) 및 제3 메모리 모듈(MD3) 각각은 기준 전압 등과 같은 적어도 일부의 신호를 프로세서(750) 또는 메인 보드(710)로부터 직접 수신할 수도 있다.
도 18a 내지 도 19b는 본 발명의 일 실시예에 따른 메모리 모듈을 설명하기 위한 도면들이다.
먼저 도 18a와 도 18b에 도시한 일 실시예에 따른 메모리 모듈(10)은, 메모리 기판(11), 메모리 칩들(13), 메모리 버퍼 칩들(14) 및 레지스터 클록 드라이버(15) 등을 포함할 수 있다. 메모리 기판(11)의 일측에는 메인 커넥터(12)가 배치되며, 메인 커넥터(12)는 복수의 커넥터 핀들을 포함할 수 있다. 메인 커넥터(12)는 메인 보드의 메모리 소켓과 결합될 수 있다.
메모리 기판(11)의 제1면과 제2면에는 메모리 칩들(13)이 실장될 수 있다. 다만, 실시예들에 따라, 제1면과 제2면 중 하나에만 메모리 칩들(13)이 실장될 수도 있다. 메모리 기판(11)에 실장되는 메모리 칩들(13)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
메모리 기판(11)의 제1면에는 메모리 버퍼 칩들(14)이 실장될 수 있다. 메모리 버퍼 칩들(14)의 개수는 메모리 칩들(13)의 개수와 같거나, 메모리 칩들(13)의 개수보다 적을 수 있다. 레지스터 클록 드라이버(15)는 프로세서로부터 수신한 커맨드/어드레스 신호를 버퍼링하여 메모리 칩들(13) 중 적어도 하나에 전달할 수 있다. 도 18a 및 도 18b에 도시한 일 실시예에서는 레지스터 클록 드라이버(15)가 제1면에 실장되는 것으로 도시하였으나, 레지스터 클록 드라이버(15)가 제2면에 실장되거나 또는 제1면과 제2면에 모두 실장될 수도 있다.
도 18b를 참조하면, 메모리 기판(11)의 제2면에는 보조 커넥터(16)가 배치될 수 있다. 보조 커넥터(16)는 메모리 기판(11)을 메인 보드의 보드 기판과 연결하기 위한 B2B 커넥터와 결합될 수 있다. 이를 위해, 보조 커넥터(16)에는 B2B 커넥터에 대응하는 복수의 커넥터 핀들 또는 복수의 커넥터 홀들이 형성될 수 있다. 메인 커넥터(12)에 포함되는 커넥터 핀들의 개수와, 보조 커넥터(16)에 포함되는 커넥터 핀들 또는 커넥터 홀들의 개수는 서로 같거나 다를 수 있다.
한편, 도 19a 및 도 19b에 도시한 일 실시예에 따른 메모리 모듈(20)은, 메모리 기판(21), 메모리 칩들(23), 및 레지스터 클록 드라이버(25) 등을 포함할 수 있다. 메모리 기판(21)의 일측에는 메인 커넥터(22)가 배치되며, 메인 커넥터(22)는 복수의 커넥터 핀들을 포함할 수 있다. 메인 커넥터(22)는 메인 보드의 메모리 소켓과 결합될 수 있다.
메모리 모듈(20)은 메모리 버퍼 칩들을 포함하지 않을 수 있다. 따라서, 메모리 모듈(20)은 메인 보드의 메모리 채널에 고정으로 연결되는 기본 소켓에 결합되어 프로세서와 직접 통신하거나, 또는 다른 메모리 모듈을 통해 프로세서와 신호를 주고받을 수 있다. 일례로, 메모리 모듈(20)이 기본 소켓이 아닌 확장 소켓에 결합되는 경우, 메모리 모듈(20)은 메모리 버퍼 칩들을 포함하는 다른 메모리 모듈을 통해 프로세서와 신호를 주고받을 수 있다.
일례로, 도 18a 및 도 18b를 참조하여 설명한 메모리 모듈(10)은 메모리 버퍼 칩들(14)을 포함하므로, 메인 보드의 메모리 채널에 고정으로 연결되는 기본 소켓에 결합될 수 있다. 일례로, 메모리 모듈(10)은 기본 소켓에 결합되어 다른 확장 소켓들에 결합된 다른 메모리 모듈(20)과 프로세서 사이의 신호 송수신을 중개할 수 있다. 또는, 메모리 모듈(10)이 확장 소켓들 중 하나에 결합되고 다른 확장 소켓에 결합된 다른 메모리 모듈(20)과 프로세서 사이의 신호 송수신을 중개할 수도 있다. 이때, 메모리 모듈(10)이 신호 송수신을 중개하는 메모리 모듈(20)은, B2B 커넥터를 통해 메모리 모듈(10)의 보조 커넥터(16)에 연결될 수 있다.
도 20 및 도 21은 본 발명의 일 실시예에 따른 메모리 모듈과 결합되는 B2B 커넥터를 설명하기 위한 도면이다.
먼저 도 20을 참조하면, 본 발명의 일 실시예에 따른 B2B 커넥터(30)는 제1 커넥터(31), 제2 커넥터(32) 및 제1 커넥터(31)와 제2 커넥터(32)를 서로 연결하는 연결 배선부(33)를 포함할 수 있다. 연결 배선부(33)는 유연성(Flexibility)을 갖는 재질로 형성될 수 있다.
제1 커넥터(31)와 제2 커넥터(32)는 복수의 커넥터 핀들(31A, 32A)을 각각 포함할 수 있다. 제1 커넥터(31)에 포함되는 커넥터 핀들(31A)의 개수와 제2 커넥터(32)에 포함되는 커넥터 핀들(32A)의 개수는 서로 같을 수 있다. 일례로, 제1 커넥터(31)에 포함되는 커넥터 핀들(31A)은 메모리 모듈에 형성되는 보조 커넥터의 핀홀들과 결합되고, 제2 커넥터(32)에 포함되는 커넥터 핀들(32A)은 메인 보드에 형성되는 보드 커넥터의 핀홀들과 결합될 수 있다.
실시예들에 따라, 제1 커넥터(31)와 제2 커넥터(32) 중 적어도 하나는, 커넥터 핀들(31A, 32A) 대신에 커넥터 핀홀들을 포함할 수도 있다. 이 경우, B2B 커넥터(30)와 결합되는 메모리 모듈의 보조 커넥터 및/또는 메인 보드의 보드 커넥터에 핀홀들 대신 커넥터 핀들이 형성될 수 있다.
다음으로 도 21을 참조하면, 본 발명의 일 실시예에 따른 B2B 커넥터(40)는 제1 커넥터(41), 확장 소켓(42) 및 제1 커넥터(41)와 확장 소켓(42)를 서로 연결하는 연결 배선부(43)를 포함할 수 있다. 제1 커넥터(41)는 메모리 소켓에 결합된 메모리 모듈의 보조 커넥터와 결합될 수 있도록 복수의 커넥터 핀들(41A)을 포함할 수 있다.
도 20을 참조하여 설명한 B2B 커넥터(30)와 달리, 도 21에 도시한 일 실시예에서는 B2B 커넥터(40)가 제2 커넥터 대신 확장 소켓(42)을 포함할 수 있다. 다시 말해, 메모리 용량의 확장을 위하여 추가되는 메모리 모듈이 결합될 확장 소켓(42)이, 메인 보드가 아닌 B2B 커넥터(40)와 일체로 제공될 수 있다.
확장 소켓(42)은 메모리 모듈이 결합되는 체결 홀(42A), 체결 홀(42A)에 결합된 메모리 모듈을 고정하는 고정부(42B) 등을 포함할 수 있다. 체결 홀(42A)의 형상은 메모리 모듈의 분류에 의해 결정될 수 있다. 실시예들에 따라, 확장 소켓(42)을 메인 보드에 고정할 수 있는 체결부(44)가 형성될 수 있다. 도 21에 도시한 일 실시예에서는 나사를 이용하여 체결부(44)와 메인 보드를 고정하는 방식을 예시로 도시하였으나, 반드시 이와 같은 형태로 한정되는 것은 아니다.
도 22 및 도 23은 본 발명의 일 실시예에 따른 서버 장치의 동작을 설명하기 위한 도면들이다.
먼저 도 22를 참조하면, 본 발명의 일 실시예에 따른 서버 장치(800)는, 복수의 메모리 모듈들(810-830), 및 호스트(850)를 포함할 수 있다. 호스트(850)는 적어도 하나의 코어를 포함하는 프로세서로 구현될 수 있다. 복수의 메모리 모듈들(810-830)과 호스트(850)는 메인 보드에 실장되며, 메인 보드의 기판 내에 형성되는 배선들을 통해 서로 신호를 주고받을 수 있다. 일례로, 복수의 메모리 모듈들(810-830)은 복수의 메모리 소켓들(805-807)에 각각 결합될 수 있다.
호스트(850)는 커맨드/어드레스 신호(CA) 및 제어 신호(CTR) 등을 생성하여 메모리 모듈들(810-830)의 동작을 제어하며, 메모리 모듈들(810-830)과 데이터 신호(DQ)를 주고받을 수 있다. 호스트(850)가 메모리 모듈들(810-830)로 전송하는 데이터 신호(DQ)는 호스트(850)가 메모리 모듈들(810-830)에 기록하고자 하는 프로그램 데이터를 포함할 수 있다. 호스트(850)가 메모리 모듈들(810-830)로부터 수신하는 데이터 신호(DQ)는 호스트(850)가 메모리 모듈들(810-830)에 요청한 읽기 데이터를 포함할 수 있다.
호스트(850)가 출력하는 커맨드/어드레스 신호(CA)와 데이터 신호(DQ) 및 제어 신호(CTR)는, 메인 보드에 형성된 채널 배선을 통해 제1 메모리 소켓(805)으로 전달되며, 제1 메모리 소켓(805)에 형성된 커넥터 핀들을 통해 제1 메모리 모듈(810)로 입력될 수 있다. 제1 메모리 모듈(810)은 메모리 칩들(812) 외에 적어도 하나의 메모리 버퍼 칩(811)을 포함하며, 메모리 버퍼 칩(811)은 데이터 신호(DQ) 및 커맨드/어드레스 신호(CA)를 버퍼링할 수 있다. 실시예들에 따라, 제1 메모리 모듈은 메모리 칩들(812)에 커맨드/어드레스 신호(CA) 및 제어 신호(CTR)를 전송하는 레지스터 클록 드라이버를 포함할 수도 있다.
일례로, 메모리 버퍼 칩(811)에서 버퍼링된 데이터 신호(DQ)와 커맨드/어드레스 신호(CA)는, B2B 커넥터(808)를 통해 제2 메모리 소켓(806) 또는 제3 메모리 소켓(807)으로 전송될 수 있다. 제어 신호(CTR)는 타겟으로 하는 메모리 모듈들(810-830)에 따라 제1 메모리 모듈(810) 내부의 레지스터 클록 드라이버에 입력되거나, 또는 B2B 커넥터(808)를 통해 제2 메모리 소켓(806) 또는 제3 메모리 소켓(807)으로 전송될 수 있다.
B2B 커넥터(808)는 데이터 신호(DQ), 커맨드/어드레스 신호(CA), 및 제어 신호(CTR) 등을 제2 메모리 소켓(806)과 제3 메모리 소켓(807) 중 하나에 전송할 수 있다. 도 22에 도시한 일 실시예에서는, 제2 메모리 소켓(806)과 제3 메모리 소켓(807)이 모두 B2B 커넥터(808)에 공통으로 연결될 수 있다. 따라서, 제2 메모리 모듈(820)을 제어하기 위한 데이터 신호(DQ)와 커맨드/어드레스 신호(CA), 및 제3 메모리 모듈(830)을 제어하기 위한 데이터 신호(DQ)와 커맨드/어드레스 신호(CA)가 모두 제1 메모리 모듈(810)에 결합된 B2B 커넥터(808)로부터 출력될 수 있다.
제1 메모리 모듈(810)의 메모리 버퍼 칩(811)은 데이터 신호(DQ)와 커맨드/어드레스 신호(CA)를 제2 메모리 모듈(820) 또는 제3 메모리 모듈(830)로 출력할 수 있도록 구성될 수 있다. 제2 메모리 모듈(820)과 제3 메모리 모듈(830)은 제1 메모리 모듈(810)을 통해 호스트(850)와 통신하고 다른 메모리 모듈로 데이터 신호(DQ), 커맨드/어드레스 신호(CA), 제어 신호(CTR) 등을 출력하지 않으므로, 메모리 버퍼 칩을 포함하지 않을 수 있다. 따라서, 제2 메모리 모듈(820)과 제3 메모리 모듈(830)은, 제1 메모리 모듈(810)과 다른 구조를 가질 수 있다.
다음으로 도 23을 참조하면, 본 발명의 일 실시예에 따른 서버 장치(900)는, 복수의 메모리 모듈들(910-930), 및 호스트(950)를 포함할 수 있다. 호스트(950)는 적어도 하나의 코어를 포함하는 프로세서로 구현될 수 있다. 복수의 메모리 모듈들(910-930)과 호스트(950)는 메인 보드에 실장되며, 메인 보드의 기판 내에 형성되는 배선들을 통해 서로 신호를 주고받을 수 있다. 복수의 메모리 모듈들(910-930)은 복수의 메모리 소켓들(905-907)에 각각 결합될 수 있다.
호스트(950)는 커맨드/어드레스 신호(CA) 및 제어 신호(CTR) 등을 생성하여 메모리 모듈들(910-930)의 동작을 제어하며, 메모리 모듈들(910-930)과 데이터 신호(DQ)를 주고받을 수 있다. 호스트(950)가 출력하는 커맨드/어드레스 신호(CA)와 데이터 신호(DQ) 및 제어 신호(CTR)는, 메인 보드에 형성된 채널 배선 및 제1 메모리 소켓(905)을 통해 제1 메모리 모듈(910)에 입력될 수 있다. 제1 메모리 모듈(910)은 적어도 하나의 메모리 버퍼 칩(911)및 메모리 칩들(912)을 포함하며, 메모리 버퍼 칩(911)은 데이터 신호(DQ) 및 커맨드/어드레스 신호(CA)를 버퍼링할 수 있다.
일례로, 메모리 버퍼 칩(911)에서 버퍼링된 데이터 신호(DQ)와 커맨드/어드레스 신호(CA)는, 제1 B2B 커넥터(908)를 통해 제2 메모리 소켓(906)으로 전송될 수 있다. 제어 신호(CTR)는 제1 메모리 모듈(910) 내부의 레지스터 클록 드라이버에 입력되거나, 또는 제1 B2B 커넥터(908)를 통해 제2 메모리 소켓(906)으로 전송될 수 있다.
제2 메모리 소켓(906)에 결합된 제2 메모리 모듈(920)은 제1 메모리 모듈(910)을 통해 수신한 커맨드/어드레스 신호(CA) 및 제어 신호(CTR)에 의해 동작하며, 제1 메모리 모듈(910)의 메모리 버퍼 칩(911)을 통해 호스트(950)와 데이터 신호(DQ)를 주고받을 수 있다. 제2 메모리 모듈(920)은, 제1 B2B 커넥터(908)를 통해 수신한 커맨드/어드레스 신호(CA) 및 제어 신호(CTR)에 기초하여 데이터 신호(DQ)의 데이터를 기록하는 프로그램 동작을 실행하거나, 읽기 데이터를 포함하는 데이터 신호(DQ)를 생성하는 읽기 동작을 실행할 수 있다.
또는 제2 메모리 모듈(920)의 메모리 버퍼 칩(921)이 데이터 신호(DQ) 및 커맨드/어드레스 신호(CA)를 버퍼링하여 제2 B2B 커넥터(909)로 출력할 수도 있다. 이때, 제어 신호(CTR) 역시 제2 B2B 커넥터(909)로 출력될 수 있다. 제2 B2B 커넥터(909)는 제2 메모리 모듈(920) 및 제3 메모리 소켓(907) 사이에 연결되는 커넥터일 수 있다. 따라서, 제어 신호(CTR) 및 커맨드/어드레스 신호(CA)에 의해 제3 메모리 모듈(930)이 동작할 수 있다.
일 실시예에서, 제3 메모리 모듈(930)은 제1 메모리 모듈(910) 및 제2 메모리 모듈(920)과 다른 구조를 가질 수 있다. 도 23을 참조하면, 제3 메모리 모듈(930)은 제1 메모리 모듈(910) 및 제2 메모리 모듈(920)과 달리 메모리 버퍼 칩을 포함하지 않을 수 있다. 따라서, 제2 B2B 커넥터(909)를 통해 수신한 제어 신호(CTR) 및 커맨드/어드레스 신호(CA)는 다른 메모리 모듈로 전송되지 않으며, 제3 메모리 모듈(930)을 제어하는 데에 이용될 수 있다.
본 발명의 일 실시예에 따른 프로세서, 호스트와 메모리 모듈들의 연결 방법은 서버 장치뿐만 아니라 일반적인 컴퓨터 장치에도 적용될 수 있다. 개인용 컴퓨터 역시 필요에 따라 대용량의 메모리를 요구하거나 또는 필요에 따라 고속 동작을 요구할 수도 있다. 고속 동작이 필요한 경우에는 메모리 채널들마다 기본적으로 제공되는 기본 소켓에 메모리 모듈을 연결하여 컴퓨터 장치를 구현할 수 있다. 반면, 대용량의 메모리가 필요한 경우, 메모리 채널들 각각에 대해 메인 보드가 제공하는 메모리 소켓들을 B2B 커넥터로 서로 연결하거나, 또는 메모리 채널들 각각에 대해서 메인 보드가 제공하는 확장 공간에 B2B 커넥터와 일체로 제공되는 메모리 소켓들을 추가함으로써 메모리 용량을 확장할 수 있다. 본 발명의 실시예들이 반드시 서버 장치로 한정되지 않으며, 프로세서, 및 프로세서와 메모리 채널들을 통해 연결되는 메모리 모듈들을 포함하는 컴퓨터 장치로 확장될 수 있다는 점은, 본 발명이 속하는 기술 분야의 당업자에 의해 자명하게 이해될 수 있을 것이다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
1000: 데이터 센터
1100-1100n, 1200-1200n: 서버 장치들
100: 서버 장치
2000, 3000, 200, 300, 410, 510, 610, 710: 메인 보드
140, 450, 550, 650, 750: 프로세서
MD, MD1, MD2, MD3: 메모리 모듈
BUF: 메모리 버퍼 칩
MEM: 메모리 칩
405-407, 505-507, 605-607, 705-707: 메모리 소켓들

Claims (20)

  1. 외부 장치와 연결되도록 구성되는 메인 커넥터와 보조 커넥터를 포함하는 메모리 기판; 및
    상기 메모리 기판의 제1면 및 제2면 중 적어도 하나에 실장되는 복수의 메모리 칩들; 을 포함하며,
    상기 메인 커넥터는 상기 메모리 기판의 일측에 배치되며, 상기 보조 커넥터는 상기 메모리 기판의 상기 제2면에 배치되는 메모리 모듈.
  2. 제1항에 있어서,
    상기 메모리 기판의 상기 제1면 및 상기 제2면 중 적어도 하나에 실장되는 레지스터 클록 드라이버(Register Clock Driver)를 더 포함하는 메모리 모듈.
  3. 제1항에 있어서,
    상기 메모리 기판의 상기 제1면에 실장되는 적어도 하나의 메모리 버퍼 칩; 을 더 포함하는 메모리 모듈.
  4. 제3항에 있어서,
    상기 보조 커넥터에 B2B(Board to Board) 커넥터가 연결되면, 상기 메모리 버퍼 칩은 메모리 컨트롤러로부터의 명령에 응답하여 상기 메모리 컨트롤러로부터 수신한 데이터 신호 및 커맨드/어드레스 신호 중 적어도 하나를 버퍼링하고 상기 보조 커넥터 및 상기 B2B 커넥터를 통해 외부로 출력하는 메모리 모듈.
  5. 제4항에 있어서,
    상기 메모리 컨트롤러가 출력하는 제어 신호를, 상기 메모리 버퍼 칩을 통하지 않고 상기 보조 커넥터 및 상기 B2B 커넥터를 통해 외부로 출력하는 메모리 모듈.
  6. 제3항에 있어서,
    상기 메모리 버퍼 칩은 복수의 메모리 버퍼 칩들을 포함하며, 상기 복수의 메모리 버퍼 칩들의 개수는 상기 복수의 메모리 칩들의 개수 이하인 메모리 모듈.
  7. 보드 기판;
    상기 보드 기판에 장착되며 프로세서와 연결되는 프로세서 소켓; 및
    상기 보드 기판에 장착되며 메모리 모듈과 연결되는 복수의 메모리 모듈 소켓들; 을 포함하며,
    상기 프로세서 소켓은 복수의 메모리 채널들을 통해 상기 복수의 메모리 모듈 소켓들과 연결되고, 상기 복수의 메모리 채널들 각각에 상기 복수의 메모리 모듈 소켓들 중 둘 이상이 할당되며,
    상기 보드 기판은 상기 복수의 메모리 모듈 소켓들 중 적어도 일부의 사이에 배치되는 보드 커넥터를 적어도 하나 이상 포함하며, 상기 보드 커넥터는 상기 보드 기판 내부의 확장 배선을 통해 상기 복수의 메모리 모듈 소켓들 중 적어도 하나와 연결되는 메인 보드.
  8. 제7항에 있어서,
    상기 복수의 메모리 채널들 각각에 제1 메모리 소켓, 제2 메모리 소켓, 및 제3 메모리 소켓이 할당되며, 상기 제1 메모리 소켓은 상기 보드 기판의 채널 배선을 통해 상기 프로세서 소켓과 연결되는 메인 보드.
  9. 제8항에 있어서,
    상기 제2 메모리 소켓과 상기 제3 메모리 소켓은 상기 확장 배선을 통해 상기 보드 커넥터와 연결되는 메인 보드.
  10. 적어도 하나의 프로세서 소켓, 복수의 메모리 모듈 소켓들, 및 상기 프로세서 소켓과 상기 복수의 메모리 모듈 소켓들을 연결하며 복수의 메모리 채널들을 제공하는 복수의 채널 배선들을 포함하는 메인 보드;
    상기 프로세서 소켓에 결합되는 적어도 하나의 프로세서; 및
    상기 복수의 메모리 모듈 소켓들 중 적어도 일부에 결합되는 복수의 메모리 모듈들; 을 포함하며,
    상기 복수의 메모리 채널들 중 하나는 제1 메모리 소켓 및 제2 메모리 소켓에 각각 결합되는 제1 메모리 모듈 및 제2 메모리 모듈에 연결되며,
    상기 제1 메모리 모듈은 상기 복수의 채널 배선들 중 제1 채널 배선을 통해 상기 프로세서와 연결되고, 상기 제2 메모리 모듈은 상기 제1 채널 배선, 상기 제1 메모리 모듈, 및 상기 제1 메모리 모듈과 결합되는 제1 B2B 커넥터를 통해 상기 프로세서와 연결되는 서버 장치.
  11. 제10항에 있어서,
    상기 제1 메모리 소켓과 상기 제2 메모리 소켓은 상기 메인 보드에 일체형으로 결합되며,
    상기 메인 보드는, 상기 제1 메모리 소켓과 상기 제2 메모리 소켓 사이에 배치되며 상기 제1 B2B 커넥터와 결합되는 보드 커넥터, 및 상기 보드 커넥터와 상기 제2 메모리 소켓을 연결하는 확장 배선을 포함하는 서버 장치.
  12. 제11항에 있어서,
    상기 제1 채널 배선, 상기 제1 메모리 모듈, 및 상기 제1 B2B 커넥터를 통해 상기 프로세서와 연결되며, 상기 제1 메모리 소켓 및 상기 제2 메모리 소켓과 다른 제3 메모리 소켓에 결합되는 제3 메모리 모듈을 더 포함하고,
    상기 제2 메모리 모듈 및 상기 제3 메모리 모듈은 상기 제1 메모리 모듈과 다른 구조를 갖는 서버 장치.
  13. 제12항에 있어서,
    상기 제1 메모리 모듈은 상기 프로세서로부터 수신한 데이터 신호 및 커맨드/어드레스 신호 중 적어도 하나를 상기 제2 메모리 모듈 및 상기 제3 메모리 모듈 중 적어도 하나로 전송하는 메모리 버퍼 칩을 포함하는 서버 장치.
  14. 제11항에 있어서,
    상기 보드 커넥터는 제1 보드 커넥터 및 제2 보드 커넥터를 포함하며,
    상기 제1 보드 커넥터는 상기 제1 메모리 소켓과 상기 제2 메모리 소켓 사이에 배치되고, 상기 제2 보드 커넥터는 상기 제1 메모리 소켓 및 상기 제2 메모리 소켓과 다른 제3 메모리 소켓과 상기 제2 메모리 소켓 사이에 배치되는 서버 장치.
  15. 제14항에 있어서,
    상기 제3 메모리 소켓에 결합되는 제3 메모리 모듈은, 상기 제2 보드 커넥터와 상기 제2 메모리 모듈에 결합되는 제2 B2B 커넥터, 상기 제2 메모리 모듈, 상기 제1 B2B 커넥터, 상기 제1 메모리 모듈, 및 상기 제1 채널 배선을 통해 상기 프로세서와 연결되는 서버 장치.
  16. 제15항에 있어서,
    상기 제3 메모리 모듈은 상기 제1 메모리 모듈 및 상기 제2 메모리 모듈과 다른 구조를 갖고, 상기 제1 메모리 모듈과 상기 제2 메모리 모듈은 서로 같은 구조를 갖는 서버 장치.
  17. 제16항에 있어서,
    상기 제3 메모리 모듈에 포함되는 반도체 칩들의 개수는, 상기 제1 메모리 모듈에 포함되는 반도체 칩들의 개수보다 적은 서버 장치.
  18. 제10항에 있어서,
    상기 제1 메모리 소켓은 상기 메인 보드에 일체형으로 결합되고, 상기 제2 메모리 소켓은 상기 제1 B2B 커넥터와 일체형으로 결합되는 서버 장치.
  19. 제18항에 있어서,
    상기 제1 B2B 커넥터는 상기 제2 메모리 소켓, 및 상기 제2 메모리 소켓과 다른 제3 메모리 소켓과 일체형으로 결합되며, 상기 제2 메모리 소켓과 상기 제3 메모리 소켓은 병렬 연결되는 서버 장치.
  20. 제18항에 있어서,
    상기 제1 메모리 소켓 및 상기 제2 메모리 소켓과 다른 제3 메모리 소켓과 일체형으로 결합되며, 상기 제2 메모리 모듈에 연결되는 제2 B2B 커넥터; 를 더 포함하는 서버 장치.

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Family Cites Families (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4430716A (en) * 1981-06-26 1984-02-07 Pitney Bowes Inc. Postage value determining scale with expandable memory port
WO1993018922A1 (en) * 1992-03-19 1993-09-30 Seiko Epson Corporation Apparatus and method for processing information, and additional control device used therein
US5524232A (en) * 1993-09-13 1996-06-04 Hajeer; Jahad K. Device for receiving and adapting a set of computer memory modules to a single computer memory module receiving socket
US6108731A (en) * 1996-02-09 2000-08-22 Hitachi, Ltd. Information processor and method of its component arrangement
US6453377B1 (en) * 1998-06-16 2002-09-17 Micron Technology, Inc. Computer including optical interconnect, memory unit, and method of assembling a computer
US6450832B1 (en) * 1998-12-14 2002-09-17 International Business Machines Corporation Network connector for reduced EMI effects
US6272628B1 (en) * 1998-12-14 2001-08-07 International Business Machines Corporation Boot code verification and recovery
US6415387B1 (en) * 1998-12-14 2002-07-02 International Business Machines Corporation Low power mode computer with simplified power supply
US6289449B1 (en) * 1998-12-14 2001-09-11 International Business Machines Corporation Creating boot code image on a storage medium
US6261104B1 (en) * 1999-08-16 2001-07-17 Micron Electronics, Inc. Riser card assembly and method for its installation
US6608564B2 (en) * 2000-01-25 2003-08-19 Hewlett-Packard Development Company, L.P. Removable memory cartridge system for use with a server or other processor-based device
US6726505B2 (en) * 2000-07-20 2004-04-27 Silicon Graphics, Inc. Memory daughter card apparatus, configurations, and methods
US20030172216A1 (en) * 2002-03-07 2003-09-11 Ralph Gundacker Increasing the component capacity of adapters
US7414312B2 (en) * 2005-05-24 2008-08-19 Kingston Technology Corp. Memory-module board layout for use with memory chips of different data widths
US7457128B2 (en) * 2005-07-22 2008-11-25 Hewlett-Packard Development Company, L.P. Flexible cell configuration for multi-processor systems
US8949555B1 (en) * 2007-08-30 2015-02-03 Virident Systems, Inc. Methods for sustained read and write performance with non-volatile memory
US7761626B2 (en) * 2006-09-28 2010-07-20 Virident Systems, Inc. Methods for main memory in a system with a memory controller configured to control access to non-volatile memory, and related technologies
US8806116B2 (en) * 2008-02-12 2014-08-12 Virident Systems, Inc. Memory modules for two-dimensional main memory
US9984012B2 (en) * 2006-09-28 2018-05-29 Virident Systems, Llc Read writeable randomly accessible non-volatile memory modules
US7761625B2 (en) * 2006-09-28 2010-07-20 Virident Systems, Inc. Methods for main memory with non-volatile type memory modules, and related technologies
US8943245B2 (en) * 2006-09-28 2015-01-27 Virident Systems, Inc. Non-volatile type memory modules for main memory
US7761623B2 (en) * 2006-09-28 2010-07-20 Virident Systems, Inc. Main memory in a system with a memory controller configured to control access to non-volatile memory, and related technologies
US8074022B2 (en) * 2006-09-28 2011-12-06 Virident Systems, Inc. Programmable heterogeneous memory controllers for main memory with different memory modules
US7761624B2 (en) * 2006-09-28 2010-07-20 Virident Systems, Inc. Systems and apparatus for main memory with non-volatile type memory modules, and related technologies
US8341300B1 (en) * 2007-08-30 2012-12-25 Virident Systems, Inc. Systems for sustained read and write performance with non-volatile memory
US8429318B1 (en) * 2007-08-30 2013-04-23 Virident Systems, Inc. Methods for early write termination into non-volatile memory with metadata write operations
US8516172B1 (en) * 2007-08-30 2013-08-20 Virident Systems, Inc. Methods for early write termination and power failure with non-volatile memory
US8225006B1 (en) * 2007-08-30 2012-07-17 Virident Systems, Inc. Methods for data redundancy across three or more storage devices
WO2009102821A2 (en) * 2008-02-12 2009-08-20 Virident Systems, Inc. Methods and apparatus for two-dimensional main memory
KR101534163B1 (ko) * 2009-04-01 2015-07-06 삼성전자주식회사 실장 테스트에 적합한 메인 보드 및 이를 포함하는 메모리 실장 테스트 시스템
JP5669175B2 (ja) * 2010-06-28 2015-02-12 ルネサスエレクトロニクス株式会社 電子機器
JP2012203807A (ja) * 2011-03-28 2012-10-22 Elpida Memory Inc メモリモジュール
US8837138B2 (en) * 2012-02-27 2014-09-16 Hewlett-Packard Development Company, L.P. Removable airflow guide assembly with a processor air cooler and memory bank coolers
US9946664B2 (en) * 2013-11-08 2018-04-17 Samsung Electronics Co., Ltd. Socket interposer having a multi-modal I/O interface
US10394573B2 (en) * 2015-04-07 2019-08-27 Avago Technologies International Sales Pte. Limited Host bus adapter with built-in storage for local boot-up
US20190294220A1 (en) * 2016-05-16 2019-09-26 Exascaler Inc. Electronic device for liquid immersion cooling
EP3460627B1 (en) * 2016-05-16 2021-12-08 ExaScaler Inc. Liquid immersion cooled electronic device
US20190289748A1 (en) * 2016-05-16 2019-09-19 Exascaler Inc. Electronic device for liquid immersion cooling
WO2017199317A1 (ja) * 2016-05-16 2017-11-23 株式会社ＥｘａＳｃａｌｅｒ 液浸冷却用電子機器
US20200083623A1 (en) * 2016-12-30 2020-03-12 Intel Corporation Dual in-line memory modules and connectors for increased system performance
US11546992B2 (en) * 2017-08-07 2023-01-03 Sanmina Corporation Modular motherboard for a computer system and method thereof
US10888031B2 (en) * 2017-09-25 2021-01-05 Hewlett Packard Enterprise Development Lp Memory device with memory modules located within liquid coolant chamber
US10910746B2 (en) * 2017-12-01 2021-02-02 Intel Corporation Memory and power mezzanine connectors
TWM564884U (zh) * 2018-03-28 2018-08-01 緯創資通股份有限公司 主機板及電腦裝置
US11004476B2 (en) * 2019-04-30 2021-05-11 Cisco Technology, Inc. Multi-column interleaved DIMM placement and routing topology
US11573900B2 (en) * 2019-09-11 2023-02-07 Intel Corporation Proactive data prefetch with applied quality of service

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