KR100779723B1 - 아이디이 컨트롤 시스템 - Google Patents

아이디이 컨트롤 시스템 Download PDF

Info

Publication number
KR100779723B1
KR100779723B1 KR1020050134984A KR20050134984A KR100779723B1 KR 100779723 B1 KR100779723 B1 KR 100779723B1 KR 1020050134984 A KR1020050134984 A KR 1020050134984A KR 20050134984 A KR20050134984 A KR 20050134984A KR 100779723 B1 KR100779723 B1 KR 100779723B1
Authority
KR
South Korea
Prior art keywords
ide
port
controller
signals
control system
Prior art date
Application number
KR1020050134984A
Other languages
English (en)
Other versions
KR20070071484A (ko
Inventor
박은화
최태용
최명석
Original Assignee
(주)에이직뱅크
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by (주)에이직뱅크 filed Critical (주)에이직뱅크
Priority to KR1020050134984A priority Critical patent/KR100779723B1/ko
Publication of KR20070071484A publication Critical patent/KR20070071484A/ko
Application granted granted Critical
Publication of KR100779723B1 publication Critical patent/KR100779723B1/ko

Links

Images

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38Information transfer, e.g. on bus
    • G06F13/40Bus structure
    • G06F13/4004Coupling between buses
    • G06F13/4022Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601Interfaces specially adapted for storage systems
    • G06F3/0602Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/061Improving I/O performance
    • G06F3/0611Improving I/O performance in relation to response time
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601Interfaces specially adapted for storage systems
    • G06F3/0628Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0629Configuration or reconfiguration of storage systems
    • G06F3/0632Configuration or reconfiguration of storage systems by initialisation or re-initialisation of storage systems

Abstract

본 발명은 아이디이(IDE) 컨트롤 시스템에 관한 것으로, 더욱 상세하게는 하나의 아이디이 컨트롤러만을 이용하여 많은 수의 외부저장장치를 연결할 수 있는 아이디이 컨트롤 시스템에 관한 것이다.
본 발명은 메인칩셋을 구비한 호스트와 외부저장장치를 연결하는 IDE컨트롤 시스템에 있어서, 복수개의 인터페이스 신호핀들과 포트선택신호핀을 갖는 하나의 IDE컨트롤러; 상기 IDE컨트롤러의 포트선택신호핀에 연결되어 포트선택신호에 따라 선택된 IDE포트만을 상기 호스트에서 엑세스하도록 연결해주는 스위칭모듈; 및 상기 스위칭모듈에 연결되는 복수 개의 IDE포트들을 포함하는 IDE컨트롤 시스템을 개시한다.
IDE컨트롤러, IDE포트, 포트선택신호, 버퍼메모리, 외부저장장치

Description

아이디이 컨트롤 시스템{IDE Control System}
도 1은 종래의 IDE 컨트롤러와 외부저장장치의 연결구조를 보여주는 도면,
도 2는 본 발명의 제 1실시예에 따른 IDE 컨트롤 시스템의 구성을 보여주는 도면,
도 3은 IDE포트가 네 개인 경우의 본 발명의 제 1실시예에 따른 IDE컨트롤 시스템의 구성을 보여주는 도면,
도 4 및 도 5는 디멀티플렉서 및 멀티플렉서가 결합된 스위칭모듈을 이용하여 신호를 분배하는 본 발명의 제 2실시예에 따른 IDE컨트롤 시스템의 구성을 보여주는 도면,
도 6 및 도7은 스위칭 모듈 또는 디멀티플렉서 및 멀티플렉서가 IDE컨트롤러에 내장되는 본 발명의 제 3실시예에 따른 IDE컨트롤 시스템의 구성을 보여주는 도면이다.
본 발명에 따른 도면들에서 실질적으로 동일한 구성과 기능을 가진 구성요소들에 대하여는 동일한 참조부호를 사용한다.
*도면의 주요부분에 대한 부호의 설명*
11, 12, 100 : IDE 컨트롤러
21, 22, 211, 212, 221, 222, 223, 224 : IDE포트
31~34, 311~314, 321~328 : 외부기억장치
411, 421 : 디멀티플렉서
412, 422 : 멀티플렉서
431, 432 : 스위칭모듈
본 발명은 아이디이(IDE) 컨트롤 시스템에 관한 것으로, 더욱 상세하게는 하나의 아이디이 컨트롤러만을 이용하여 많은 수의 외부저장장치를 연결할 수 있는 아이디이 컨트롤 시스템에 관한 것이다.
현재 사용되는 가장 보편적인 메인보드와 하드디스크와 같은 외부저장장치의 연결 방식으로는 아이디이(IDE, P-ATA) 방식과 S-ATA가 있는데, IDE방식이 예전부터 사용해오던 방식이고 S-ATA가 새로운 규격으로 자리를 잡아가고 있는 방식이다.
메인보드에는 IDE 컨트롤러가 장착되며, 상기 IDE 컨트롤러의 IDE컨트롤러 제어부가 호스트의 메인 칩셋에 연결되어 호스트의 중앙처리장치와 연결된다. 인텔 CPU용 칩셋을 예로 들면, 메인보드의 ICH2, 4, 5 등의 메인 칩셋이 IDE 콘터롤러 제어부에 연결되어 CPU와 연결시켜준다.
도 1은 종래의 IDE 컨트롤러와 외부저장장치의 연결구조를 보여주는 도면이다.
도 1을 참조하면, IDE컨트롤러(11, 12)는 IDE컨트롤러 제어부와 버퍼메모리를 갖고, 하나의 IDE컨트롤러에는 하나의 IDE포트(port)가 연결되며, 하나의 IDE포트에는 두 개의 외부저장장치들(마스터와 슬레이브)이 연결된다.
따라서, 하나의 IDE컨트롤러에서 제어할 수 있는 외부저장장치들은 두 개를 넘을 수 없게 되며, 두 개 이상의 외부저장장치들(31~34)을 연결하기 위해서는 도 1에서 보는 바와 같이 두 개 이상의 IDE컨트롤러들(11,12)이 필요하게 된다.
그런데, 하나의 IDE 컨트롤러를 추가할 때마다 IDE컨트롤러 제어부와 버퍼메모리가 추가로 필요하게 되므로 많은 비용이 들어가게 되고, 또한 하나의 IDE컨트롤러를 추가할 때마다 컨트롤러와 IDE포트를 연결하는 31개 씩의 신호라인이 필요하기 때문에 배선이 복잡해진다는 문제점이 있었다.
원격지에 설치된 카메라의 영상을 오랜 기간 저장하고 있다가 저장된 영상데이터를 정기적으로 회수하여 사용하는 경우와 같이, 장기간 축적되는 대용량의 데이터를 저장하기 위해서는 컴퓨터 등에 연결되는 하드디스크와 같은 외부저장장치를 여러 개 연결해 놓아야 할 경우가 있는데, 이런 경우에 외부저장장치를 여러 개 연결하기 위해서는 IDE컨트롤러 역시 추가로 설치되어야 하기 때문에 외부저장장치에 소요되는 비용 이외에도 IDE컨트롤러를 추가하는데 드는 비용이 소요되므로 비용부담이 가중되는 문제점이 있다.
본 발명은 상기의 문제점을 해결하기 위하여 창안된 것으로, 본 발명의 목적 은 하나의 IDE컨트롤러만으로도 두 개 이상의 외부저장장치를 연결할 수 있는 IDE컨트롤 시스템을 제공하는데 있다.
상기의 목적을 달성하기 위한 본 발명의 구성은 메인칩셋을 구비한 호스트와 외부저장장치를 연결하는 IDE컨트롤 시스템에 있어서, 복수개의 인터페이스 신호핀들과 포트선택신호핀을 갖는 하나의 IDE컨트롤러; 상기 IDE컨트롤러의 포트선택신호핀에 연결되어 포트선택신호에 따라 선택된 IDE포트만을 상기 호스트에서 엑세스하도록 연결해주는 스위칭모듈; 및 상기 스위칭모듈에 연결되는 복수 개의 IDE포트들을 포함한다.
바람직한 실시예에 있어서, 상기 포트선택신호가 n비트이면 상기 포트선택신호에 의해 선택되는 IDE포트는 2n개의 IDE포트들 중 어느 하나이다.
바람직한 실시예에 있어서, 상기 스위칭모듈은 상기 인터페이스 신호핀들 중 IDE컨트롤러에서 IDE포트로 신호가 출력되는 신호핀들에 연결되는 디멀티플렉서와; 상기 인터페이스 신호핀들 중 IDE포트로부터 IDE컨트롤러로 신호가 입력되는 신호핀들에 연결되는 멀티플렉서로 구성된다.
바람직한 실시예에 있어서, 상기 포트선택신호는 2비트로 이루어지고, 상기 디멀티플렉서는 1*4디멀티플렉서이고, 상기 멀티플렉서는 4*1멀티플렉서이다.
바람직한 실시예에 있어서, 상기 인터페이스 신호들 중 DIOR, DIOW, DMACK신 호들은 상기 디멀티플렉서에 입력되고, 상기 인터페이스 신호들 중 INTRQ, DMARQ, IORDY신호들은 상기 멀티플렉서로부터 출력된다.
상기의 목적을 달성하기 위한 본 발명의 다른 구성은 메인칩셋을 구비한 호스트와 외부저장장치를 연결하는 IDE컨트롤 시스템에 있어서, 복수개의 인터페이스 신호핀들을 갖는 하나의 IDE컨트롤러; 및 상기 IDE컨트롤러에 연결되는 복수 개의 IDE포트들을 포함하고, 상기 IDE컨트롤러는 상기 호스트의 제어신호에 의해 선택된 IDE포트만을 상기 호스트에서 엑세스하도록 연결해주는 스위칭모듈을 포함하는 것을 특징으로 한다.
이하 첨부한 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
[제 1실시예]
도 2는 본 발명의 제 1실시예에 따른 IDE 컨트롤 시스템의 구성을 보여주는 도면으로, 도 2에서는 네 개의 외부저장장치를 하나의 IDE컨트롤러에 연결하는 구성을 보여주고 있다.
도 2를 참조하면, 본 발명의 제 1실시예에 따른 IDE 컨트롤 시스템은 하나의 IDE컨트롤러(100), 하나의 디멀티플렉서(411), 하나의 멀티플렉서(412), 두 개의 IDE포트들(211, 212) 및 네 개의 외부저장장치들(311~314)로 구성된다.
상기 IDE컨트롤러(100)는 31개의 인터페이스 신호핀들과 하나의 포트선택신호핀을 갖는다.
상기 31개의 인터페이스 신호핀들 중 DIOR(I/O Read)핀, DIOW(I/O write)핀, DMACK(DMA acknowledge)핀은 상기 디멀티플렉서(411)에 연결된다.
상기 인터페이스 신호핀들 중 INTRQ(Interrupt request)핀, DMARQ(DMA request)핀, IORDY(I/O ready)핀은 상기 멀티플렉서(412)에 연결된다.
상기 포트선택신호핀(PS(n))은 상기 디멀티플렉서(411)와 멀티플렉서(412)에 연결되며, 포트선택신호가 1비트(bit)인 경우, 포트선택신호는 0과 1의 두 가지가 가능하므로, 선택될 수 있는 포트는 두 개가 된다.
포트선택신호(PS(n))가 2비트(bit)인 경우, 포트선택신호는 [00],[01],[10],[11]의 네 가지가 생성될 수 있으므로, 선택될 수 있는 포트는 네 개가 되며, 이때 상기 디멀티플렉서는 하나의 입력을 네 개의 출력으로 출력해주는 [1*4]디멀티플렉서가 되고, 상기 멀티플렉서는 네 개의 입력을 하나의 출력으로 출력해주는 [4*1]멀티플렉서가 된다.
그리고 포트선택신호가 n비트인 경우에는 상기 포트선택신호에 의해 선택되는 IDE포트는 2n개의 IDE포트들 중 어느 하나가 되며, 결과적으로 포트선택신호가 n비트인 경우에는 상기 IDE컨트롤러에 연결될 수 있는 외부저장장치는 2n+1개가 된다.
도 3은 IDE포트가 네 개인 경우의 본 발명의 제 1실시예에 따른 IDE컨트롤 시스템의 구성을 보여주는 도면이다. 아래의 표 1은 도 3에서 보인 구성에서 포트선택신호에 따라 선택되는 포트를 보여준다.
포트선택신호 선택되는 IDE포트
00 제 1 IDE포트
01 제 2 IDE포트
10 제 3 IDE포트
11 제 4 IDE포트
상기 멀티플렉서(412, 422) 및 디멀티플렉서(411, 421)를 통과한 인터페이스 신호들 및 나머지 인터페이스 신호들은 각 IDE포트에 입력된다.
상기 각 IDE포트에는 두 개 씩의 외부저장장치들이 연결될 수 있으므로 도 2에서와 같이 두 개의 포트를 연결할 경우에는 네 개의 외부저장장치를 하나의 IDE컨트롤러에서 제어할 수 있게 되고, 도 3에서와 같이 네 개의 포트를 연결할 경우에는 여덟 개의 외부저장장치를 하나의 IDE컨트롤러에서 제어할 수 있게 된다.
[제 2실시예]
도 4 및 도 5는 디멀티플렉서 및 멀티플렉서가 결합된 스위칭모듈을 이용하여 신호를 분배하는 본 발명의 제 2실시예에 따른 IDE컨트롤 시스템의 구성을 보여주는 도면이다.
스위칭모듈(431, 432)은 디멀티플렉서와 멀티플렉서의 기능을 모두 수행하며 IDE컨트롤러(100)의 DIOR, DIOW, DMACK, INTRQ, DMARQ, IORDY 핀이 상기 스위칭모듈(431, 432)에 연결되며, 포트선택신호핀(PS) 역시 상기 스위칭모듈(431, 432)에 연결된다.
상기 포트선택신호핀에서 출력되는 포트선택신호가 1비트(bit)인 경우, 포트선택신호는 0과 1의 두 가지가 가능하므로, 선택될 수 있는 포트는 두 개가 되고, 포트선택신호가 2비트(bit)인 경우, 포트선택신호는 [00],[01],[10],[11]의 네 가지가 생성될 수 있으므로, 선택될 수 있는 포트는 네 개가 되는 것은 도 2 및 도 3 에서 디멀티플렉서와 멀티플렉서를 사용하는 경우와 동일하다.
[제 3실시예]
도 6 및 도7은 스위칭 모듈 또는 디멀티플렉서 및 멀티플렉서가 IDE컨트롤러에 내장되는 본 발명의 제 3실시예에 따른 IDE컨트롤 시스템의 구성을 보여주는 도면이다.
본 발명의 제 3실시예에 따른 IDE컨트롤 시스템은 상기 스위칭 모듈(433) 또는 상기 디멀티플렉서(451)와 멀티플렉서(452)를 상기 IDE 컨트롤러(100)에 내장하여 구현한다. 이처럼, 상기 스위칭 모듈(433) 또는 상기 디멀티플렉서(451)와 멀티플렉서(452)를 IDE컨트롤러(100)에 내장할 경우 IDE컨트롤러에 연결되는 인터페이스 신호핀들은 상기 IDE컨트롤러에 연결되는 IDE포트의 수에 따라서 증가하에 따라 함께 증가된다. 그러나, 포트선택신호가 IDE컨트롤러 내부에서 연결되므로 상기 제 1 및 2실시예에서와 같이 포트선택신호핀이 필요 없게 되며, 포트의 수가 많아지더라도 상기 IDE컨트롤러에 버퍼메모리나 IDE컨트롤러 제어부가 추가로 필요하지 않다. 따라서, 포트의 수가 늘어날 때마다 늘어나는 포트 수 만큼의 IDE컨트롤러와 버퍼메모리가 필요했던 종래의 IDE컨트롤러에 비해 적은 비용으로 IDE컨트롤 시스템을 구현할 수 있다.
이때 여러 개의 포트들 중 어느 포트를 선택할 것인지 여부는 호스트로부터 상기 IDE컨트롤러(100)에 입력되는 제어신호에 따라 결정된다. 호스트로부터 입력되는 제어신호는 상기 IDE컨트롤러(100)의 IDE컨트롤러 제어부로 전달되며 상기 IDE컨트롤러 제어부는 상기 제어신호에 따라 포트선택신호(PS(n))를 상기 스위칭 모듈로 출력한다.
이상에서, 본 발명의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상술한 바와 같이 본 발명에 의하면, 별도의 IDE컨트롤러를 추가하지 않고서도 하나의 IDE컨트롤러를 이용하여 여러 개의 외부저장장치를 제어할 수 있으므로, 종래의 방식에서 여러 개의 외부저장장치를 제어하기 위해 추가로 필요했던 인터페이스 신호선이나 추가의 IDE컨트롤러 제어부 및 버퍼메모리가 필요 없게 된다. 따라서, IDE컨트롤러를 추가하는데 필요한 비용을 절감할 수 있게 된다.

Claims (9)

  1. 삭제
  2. 삭제
  3. 메인 칩셋을 구비한 호스트와 외부저장장치를 연결하는 IDE컨트롤 시스템에 있어서,
    복수개의 인터페이스 신호핀들과 포트선택신호핀을 갖는 하나의 IDE컨트롤러;
    상기 IDE컨트롤러의 포트선택신호핀에 연결되어 포트선택신호에 따라 선택된 IDE포트만을 상기 호스트에서 엑세스하도록 연결해주는 스위칭모듈; 및
    상기 스위칭모듈에 연결되는 복수 개의 IDE포트들을 포함하고,
    상기 포트선택신호가 n비트이면 상기 포트선택신호에 의해 선택되는 IDE포트는 2n개의 IDE포트들 중 어느 하나이며,
    상기 스위칭모듈은:
    상기 인터페이스 신호핀들 중 IDE컨트롤러에서 IDE포트로 신호가 출력되는 신호핀들에 연결되는 디멀티플렉서와;
    상기 인터페이스 신호핀들 중 IDE포트로부터 IDE컨트롤러로 신호가 입력되는 신호핀들에 연결되는 멀티플렉서로 구성되는 것을 특징으로 하는 IDE컨트롤 시스템.
  4. 제 3항에 있어서,
    상기 포트선택신호는 2비트로 이루어지고,
    상기 디멀티플렉서는 [1*4]디멀티플렉서이고,
    상기 멀티플렉서는 [4*1]멀티플렉서인 것을 특징으로 하는 IDE컨트롤 시스템.
  5. 제 3항에 있어서,
    상기 인터페이스 신호들 중 DIOR, DIOW, DMACK 신호들은 상기 스위칭 모듈로부터 출력되고, INTRQ, DMARQ, IORDY신호들은 상기 스위칭 모듈에 입력되는 것을 특징으로 하는 IDE컨트롤 시스템.
  6. 제 3항에 있어서,
    인터페이스 신호들 중 DIOR, DIOW, DMACK신호들은 상기 디멀티플렉서에 입력되고,
    인터페이스 신호들 중 INTRQ, DMARQ, IORDY신호들은 상기 멀티플렉서로부터 출력되는 것을 특징으로 하는 IDE컨트롤 시스템.
  7. 삭제
  8. 삭제
  9. 메인칩셋을 구비한 호스트와 외부저장장치를 연결하는 IDE컨트롤 시스템에 있어서,
    복수개의 인터페이스 신호핀들을 갖는 하나의 IDE컨트롤러; 및
    상기 IDE컨트롤러에 연결되는 복수 개의 IDE포트들을 포함하고,
    상기 IDE컨트롤러는 상기 호스트의 제어신호에 의해 선택된 IDE포트만을 상기 호스트에서 엑세스하도록 연결해주는 스위칭모듈을 포함하고,
    상기 스위칭모듈은 디멀티플렉서와 멀티플렉서로 구성되며,
    인터페이스 신호들 중 DIOR, DIOW, DMACK신호들은 상기 디멀티플렉서에 입력되고, 인터페이스 신호들 중 INTRQ, DMARQ, IORDY신호들은 상기 멀티플렉서로부터 출력되는 것을 특징으로 하는 IDE컨트롤 시스템.
KR1020050134984A 2005-12-30 2005-12-30 아이디이 컨트롤 시스템 KR100779723B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050134984A KR100779723B1 (ko) 2005-12-30 2005-12-30 아이디이 컨트롤 시스템

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050134984A KR100779723B1 (ko) 2005-12-30 2005-12-30 아이디이 컨트롤 시스템

Publications (2)

Publication Number Publication Date
KR20070071484A KR20070071484A (ko) 2007-07-04
KR100779723B1 true KR100779723B1 (ko) 2007-11-26

Family

ID=38506610

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050134984A KR100779723B1 (ko) 2005-12-30 2005-12-30 아이디이 컨트롤 시스템

Country Status (1)

Country Link
KR (1) KR100779723B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102384855B1 (ko) 2017-09-29 2022-04-08 주식회사 한화 신호 처리 방법, 장치 및 프로그램

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010053752A (ko) * 1999-12-01 2001-07-02 윤종용 아이디이 타입의 하드 디스크 장치 및 그 제어 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010053752A (ko) * 1999-12-01 2001-07-02 윤종용 아이디이 타입의 하드 디스크 장치 및 그 제어 방법

Also Published As

Publication number Publication date
KR20070071484A (ko) 2007-07-04

Similar Documents

Publication Publication Date Title
US20230350838A1 (en) Sff-ta-100x based multi-mode protocols solid state devices
US6813688B2 (en) System and method for efficient data mirroring in a pair of storage devices
US7353316B2 (en) System and method for re-routing signals between memory system components
US5561820A (en) Bridge for interfacing buses in computer system with a direct memory access controller having dynamically configurable direct memory access channels
US10452576B2 (en) NVMe drive detection from a SAS/SATA connector
US20050289317A1 (en) Method and related apparatus for accessing memory
KR20050044247A (ko) 피시아이 익스프레스 링크의 동적 재구성 방법 및 장치
US5374940A (en) System for operating a plurality of graphics displays from a single computer
US20100023669A1 (en) Host controller disposed in multi-function card reader
EP1811398A1 (en) Processor architecture with a multiported memory for interprocessor communication
CN105117164A (zh) 具有扩展槽的存储设备
US6697867B1 (en) System and method for accessing multiple groups of peripheral devices
US20080222365A1 (en) Managed Memory System
JPH11328100A (ja) ディジタル信号処理装置
KR100779723B1 (ko) 아이디이 컨트롤 시스템
WO2002019129A3 (en) Method and apparatus for connecting a massively parallel processor array to a memory array in a bit serial manner
US20090240896A1 (en) Microprocessor coupled to multi-port memory
US7716392B2 (en) Computer system having an I/O module directly connected to a main storage for DMA transfer
US5748922A (en) Method and apparatus for reading data from a write only port
US20050273530A1 (en) Combined optical storage and flash card reader apparatus using sata port and accessing method thereof
US8764874B2 (en) Arrangement, method, integrated circuit and device for routing requests
TW201837727A (zh) 儲存裝置
US11372781B2 (en) Programmable chip enable for switching and selecting functions to reduce data loading and increase throughput
US20150348651A1 (en) Multiple access test architecture for memory storage devices
JPH11328104A (ja) ディジタル信号処理装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
B701 Decision to grant
GRNT Written decision to grant
G170 Publication of correction
FPAY Annual fee payment

Payment date: 20111121

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20121119

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee