KR20220052011A - 모듈 기판 및 이를 포함하는 반도체 모듈 - Google Patents

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방광규
김지홍
유은지
김경재
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Abstract

반도체 모듈용 모듈 기판은 서로 반대하는 상부면 및 하부면을 가지며 내부에 형성된 배선을 포함하고 적어도 하나의 일측벽에 두께 방향으로 연장하는 적어도 하나의 관통 홈을 갖는 배선 기판, 및 일면이 상기 관통 홈의 내벽에 노출되는 적어도 하나의 콘택 패드를 구비하는 관통 홈 검사 단자를 포함한다. 상기 콘택 패드는 상기 배선 기판의 측벽으로부터 연장하는 수직 평면에 대하여 기 설정된 거리만큼 이격된다.

Description

모듈 기판 및 이를 포함하는 반도체 모듈{MODULE SUBSTRATE AND SEMICONDUCTOR MODULE INCLUDING THE SAME}
본 발명은 모듈 기판 및 이를 포함하는 반도체 모듈에 관한 것으로, 보다 상세하게는, 솔리드 스테이트 드라이브(SSD)와 같은 메모리 모듈용 모듈 기판 및 이를 포함하는 반도체 모듈에 관한 것이다.
카드 타입의 솔리드 스테이트 드라이브(SSD)와 같은 메모리 모듈은 커넥터를 통해 호스트 시스템에 접속될 수 있다. 상기 메모리 모듈용 모듈 기판에는 디버깅 패드로서의 검사 단자들이 구비될 수 있다. 하지만, 상기 모듈 기판에 배치되는 전자 부품들이 증가하고 상기 모듈 기판이 소형 폼 팩터를 가질 경우, 상기 검사 단자들에 대한 설계 공간을 확보하고 설계 규정을 만족하기가 어려워지는 문제점이 있다.
본 발명의 일 과제는 검사 패드들에 대한 설계 공간을 용이하게 확보할 수 있는 모듈 기판을 제공하는 데 있다.
본 발명의 다른 과제는 상술한 모듈 기판을 포함하는 반도체 모듈을 제공하는 데 있다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 모듈용 모듈 기판은 서로 반대하는 상부면 및 하부면을 가지며 내부에 형성된 배선을 포함하고 적어도 하나의 일측벽에 두께 방향으로 연장하는 적어도 하나의 관통 홈을 갖는 배선 기판, 및 일면이 상기 관통 홈의 내벽에 노출되는 적어도 하나의 콘택 패드를 구비하는 관통 홈 검사 단자를 포함한다. 상기 콘택 패드는 상기 배선 기판의 측벽으로부터 연장하는 수직 평면에 대하여 기 설정된 거리만큼 이격된다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 모듈용 모듈 기판은, 순차적으로 적층된 제1 내지 제5 절연층들 및 상기 제1 내지 제5 절연층들 사이에 구비된 제1 내지 제4 도전 패턴들을 포함하고 적어도 하나의 측벽에 상기 제1 내지 제5 절연층들의 적층 방향으로 연장하는 적어도 하나의 관통 홈을 갖는 배선 기판, 및 상기 제1 내지 제4 도전 패턴들과 각각 전기적으로 연결되며 일면들이 상기 관통 홈의 내벽에 노출되는 제1 내지 제4 콘택 패드들을 구비하는 관통 홈 검사 단자를 포함한다. 상기 제1 내지 제4 콘택 패드들은 상기 배선 기판의 측벽으로부터 연장하는 수직 평면에 대하여 기 설정된 거리들만큼 각각 이격된다. 상기 배선 기판의 측벽과 접하는 상기 관통 홈의 내벽들 사이의 거리는 200㎛ 내지 800㎛의 범위 이내에 있고, 상기 콘택 패드와 상기 수직 평면 사이의 거리는 80㎛ 내지 320㎛의 범위 이내에 있다.
상기 본 발명의 다른 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 모듈은, 복수 개의 적층된 절연층들 및 상기 절연층들 상에 각각 구비되는 도전 패턴들을 포함하고 적어도 하나의 측벽에 상기 절연층들의 적층 방향으로 연장하는 적어도 하나의 관통 홈을 갖는 배선 기판, 상기 배선 기판의 상부면 또는 하부면 상에 실장되며 상기 도전 패턴들과 전기적으로 연결되는 반도체 장치, 및 상기 반도체 장치를 전기적으로 검사하기 위하여 상기 도전 패턴들과 각각 전기적으로 연결되며 일면들이 상기 관통 홈의 내벽에 노출되는 복수 개의 콘택 패드들을 구비하는 관통 홈 검사 단자를 포함한다. 상기 복수 개의 콘택 패드들의 노출된 표면들은 상기 관통 홈의 내벽을 따라 이격 배치되고 상기 배선 기판의 측벽으로부터 연장하는 수직 평면에 대하여 기 설정된 거리들만큼 각각 이격된다.
예시적인 실시예들에 따르면, 반도체 모듈은 모듈 기판 및 상기 모듈 기판 상에 실장되는 반도체 장치를 포함할 수 있다. 상기 모듈 기판은 일측벽에 두께 방향으로 연장하는 적어도 하나의 관통 홈을 갖는 배선 기판 및 상기 관통 홈의 내벽에 노출되는 적어도 하나의 콘택 패드를 포함하는 관통 홈 검사 단자를 포함할 수 있다.
상기 관통 홈 검사 단자는 상기 관통 홈의 내벽에 상기 두께 방향으로 이격 배치되는 복수 개의 콘택 패드들을 포함할 수 있다. 상기 관통 홈 검사 단자는 상기 배선 기판의 측벽으로부터 연장하는 수직 평면에 대하여 기 설정된 거리만큼 이격될 수 있다. 상기 관통 홈 검사 단자는 상기 배선 기판의 상부면 또는 하부면으로부터 연장하는 수평 평면에 대하여 기 설정된 거리만큼 각각 이격될 수 있다.
따라서, 소형 또는 최소형 배선 기판의 측벽에 반도체 장치의 검사를 위한 인터페이스 신호 연결 단자를 배치시킴으로써, 디버그(debug) 패드를 위한 설계 공간을 확보할 수 있다. 또한, 상기 관통 홈 검사 단자의 구리 콘택 패드들은 상기 배선 기판의 측벽에 노출되지 않으므로, PCB 설계 규정을 만족시키면서 검사 포고 핀과의 접촉 신뢰성을 향상시킬 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 메모리 모듈을 나타내는 평면도이다.
도 2는 도 1의 I 부분을 나타내는 확대 사시도이다.
도 3은 예시적인 실시예들에 따른 메모리 모듈의 검사 패드부의 일부는 나타내는 평면도이다.
도 4는 도 3의 A-A' 라인을 따라 절단한 단면도이다.
도 5는 도 3의 검사 패드부의 관통 홈 검사 단자를 나타내는 사시도이다.
도 6은 도 5의 관통 홈 검사 단자의 제4 콘택 패드를 나타내는 평면도이다.
도 7은 도 5의 관통 홈 검사 단자를 나타내는 정면도이다.
도 8은 예시적인 실시예들에 따른 메모리 모듈의 검사 패드부의 일부는 나타내는 평면도이다. 도 9는 도 8의 B-B' 라인을 따라 절단한 단면도이다.
도 10은 도 8의 검사 패드부의 관통 홈 검사 단자를 나타내는 사시도이다.
도 11은 도 10의 관통 홈 검사 단자의 제4 콘택 패드 및 도금 패턴을 나타내는 평면도이다.
도 12는 도 10의 관통 홈 검사 단자를 나타내는 정면도이다.
도 13은 예시적인 실시예들에 따른 배선 기판에 형성된 관통 홈 검사 단자를 나타내는 단면도이다.
도 14는 예시적인 실시예들에 따른 메모리 모듈을 나타내는 평면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 예시적인 실시예들에 따른 메모리 모듈을 나타내는 평면도이다. 도 2는 도 1의 I 부분을 나타내는 확대 사시도이다.
도 1 및 도 2를 참조하면, 메모리 모듈(10)은 모듈 기판(100), 모듈 기판(100) 상에 실장된 반도체 장치(200) 및 모듈 기판(100)의 주변 영역에 구비되는 검사 패드부(300)를 포함할 수 있다. 또한, 메모리 모듈(10)은 모듈 기판(100) 상에 배치되는 수동 소자들(210)을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 모듈 기판(100)는 서로 마주보는 상부면과 하부면을 갖는 다층 회로 기판일 수 있다. 예를 들면, 모듈 기판(100)는 인쇄회로기판(PCB)일 수 있다. 후술하는 바와 같이, 상기 인쇄회로기판은 표면 또는 내부에 형성된 배선들 및 이들을 연결하기 위한 비아들을 포함할 수 있다. 상기 배선들은 상기 반도체 장치 및 상기 수동 소자들을 상호 연결하기 위한 인쇄회로패턴과 같은 도전 패턴일 수 있다.
모듈 기판(100)는 제1 방향(X 방향)을 따라 연장할 수 있다. 모듈 기판(100)는 장방형 또는 정사각형 형상을 가질 수 있다. 모듈 기판(100)는 서로 대향하는 제1 측벽(S1) 및 제2 측벽(S2) 그리고 제1 측벽(S1)과 인접하는 제3 측벽(S3) 및 제3 측벽(S4)에 대향하는 제4 측벽(S4)을 가질 수 있다. 모듈 기판(100)의 제3 측부(S3)에는 호스트 시스템(도시되지 않음)과의 연결을 위한 접속 단자들을 갖는 커넥터(150)가 구비될 수 있다.
모듈 기판(100)은 소형 또는 초소형 폼 팩터(F/F) 형태를 가질 수 있다. 예를 들면, 모듈 기판(100)은 22×30 F/F 설계 공간을 제공할 수 있다. 모듈 기판(100)의 상기 제1 방향으로 길이(L1)는 30mm이고, 모듈 기판(100)의 제2 방향(Y 방향)으로의 길이(L2)는 22mm일 수 있다. 하지만, 상기 모듈 기판의 크기는 이에 제한되지 않음을 이해할 수 있을 것이다.
예시적인 실시예들에 있어서, 반도체 장치(200)는 SSD 컨트롤러, 불휘발성 메모리 장치들 및 버퍼 메모리 장치를 포함하는 BGA 타입의 멀티 칩 패키지를 포함할 수 있다. 반도체 장치(200)는 모듈 기판(100) 상에 직접 실장되어 메모리 모듈(10)은 솔리드 스테이트 드라이브(solid state drive, SSD)로서 제공될 수 있다. SSD는 PC, 노트북 컴퓨터 등에서 사용되는 하드 드라이브를 대체하기 위한 용도로 사용될 수 있다. 또한, SSD는 스마트폰, 태블릿 PC, 디지털 카메라, MP3 플레이어, PDA 등과 같은 모바일 기기 등에도 사용될 수 있다.
상기 SSD 컨트롤러는 호스트 인터페이스를 통해 상기 호스트와 신호를 주고 받을 수 있다. 상기 호스트 인터페이스는 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI express, ATA, PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI) 등을 포함할 수 있다. 여기서, 상기 SSD 컨트롤러와 상기 호스트 사이에 주고 받는 신호는 커맨드, 어드레스, 데이터 등을 포함할 수 있다. 상기 SSD 컨트롤러는 호스트로부터 입력받은 신호를 분석하고 처리할 수 있다.
복수 개의 상기 불휘발성 메모리 장치들은 SSD의 저장 매체로 사용될 수 있다. 상기 불휘발성 메모리 장치는 낸드 플래시 메모리(NAND Flash Memory)들을 포함할 수 있다. 상기 불휘발성 메모리 장치들은 적어도 하나의 채널(CH)을 통해 상기 SSD 컨트롤러와 연결될 수 있다. SSD는 저장 매체로 플래시 메모리를 대신하여 PRAM, MRAM, ReRAM, FRAM 등의 불휘발성 메모리를 사용할 수 있다.
상기 버퍼 메모리 장치는 상기 호스트로부터 전달받은 데이터를 임시로 저장하거나, 상기 불휘발성 메모리 장치들로부터 읽어낸 데이터를 임시로 저장하는 버퍼 영역으로 사용될 수 있다. 또한, 상기 버퍼 메모리 장치는 상기 불휘발성 메모리 장치들의 효율적 관리를 위해 사용되는 소프트웨어(S/W)를 구동하는데 사용될 수 있다. 또한, 상기 버퍼 메모리 장치는 호스트로부터 입력받은 메타 데이터를 저장하거나, 캐시 데이터를 저장하는데 사용될 수 있다.
예를 들면, 상기 버퍼 메모리 장치는 적어도 하나의 DRAM 칩을 포함할 수 있다. SSD는 DRAM을 SRAM 등의 휘발성 메모리로 대체하거나, 플래시 메모리, PRAM, MRAM, ReRAM, FRAM 등의 불휘발성 메모리로 대체할 수 있다.
예시적인 실시예들에 있어서, 상기 수동 소자들은 모듈 기판(100)의 상부면 또는 하부면 상에 배치될 수 있다. 상기 수동 소자들은 인덕터, 커패시터, 레지스터 등을 포함할 수 있다.
또한, 메모리 모듈(10)은 상기 반도체 장치의 파워를 조정하기 위한 전력관리칩(Power Management IC, PMIC)을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 검사 패드부(300)는 배선 기판(100)의 주변 영역에 구비되며 반도체 장치(200)를 전기적으로 검사하기 위한 검사 단자들(312, 322)을 포함할 수 있다. 상기 검사 단자들은 신호 라인들과 같은 배선들에 의해 반도체 장치(200)와 전기적으로 연결될 수 있다. 상기 검사 단자를 테스터(도시되지 않음)의 연결 단자인 포고 핀(POGO Pin)과 연결시켜, 반도체 장치(200)를 전기적으로 검사할 수 있다.
예를 들면, 검사 패드부(300)는 12개의 검사 단자들(312, 322)(2×6 Pin)을 포함할 수 있다. 검사 패드부(300)는 2개의 관통 홈 검사 단자들(312) 및 10개의 비아 홀 검사 단자들(322)을 포함할 수 있다. 이 때, 상기 테스터의 연결 단자는 상기 검사 단자들에 대응하는 12개의 포고 핀들을 포함할 수 있다. 검사 패드부(300)의 검사 단자들(312, 322)은 반도체 장치(200)의 펌웨어(firmware) 코드를 디버깅(debugging)하기 위하여 사용될 수 있다. 예를 들면, SSD 제품의 개발 및 양산 단계에서, 검사 단자들(312, 322)을 입출력 신호 핀들로 사용하여 반도체 장치(200) 구동 시 논리적인 오류나 비정상적 연산(버그)을 찾아내고 수정하는 테스트 작업을 수행할 수 있다.
후술하는 바와 같이, 관통 홈 검사 단자(312)는 모듈 기판(100)의 제1 측벽(S1)에 형성된 관통 홈(120)의 내벽에 노출되도록 구비될 수 있다. 비아 홀 검사 단자(322)는 모듈 기판(100)을 관통하는 비아 홀(122)의 내벽상에 형성될 수 있다. 비아 홀 검사 단자(322)는 관통 홀 비아(through hole via)를 포함할 수 있다.
이하에서는, 상기 검사 패드부의 관통 홈 검사 단자에 대하여 상세히 설명하기로 한다.
도 3은 예시적인 실시예들에 따른 메모리 모듈의 검사 패드부의 일부는 나타내는 평면도이다. 도 4는 도 3의 A-A' 라인을 따라 절단한 단면도이다. 도 5는 도 3의 검사 패드부의 관통 홈 검사 단자를 나타내는 사시도이다. 도 6은 도 5의 관통 홈 검사 단자의 제4 콘택 패드를 나타내는 평면도이다. 도 7은 도 5의 관통 홈 검사 단자를 나타내는 정면도이다.
도 3 내지 도 7을 참조하면, 모듈 기판(100)은 배선 기판 및 상기 배선 기판의 관통 홈(120)의 내벽에 구비되는 관통 홈 검사 단자(312)를 포함할 수 있다. 관통 홈 검사 단자(312)는 관통 홈(120)의 내벽에 구비되는 적어도 하나의 콘택 패드를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 배선 기판은 복수 개의 적층된 절연층들 및 상기 절연층들에 각각 구비되는 도전 패턴들을 포함할 수 있다.
구체적으로, 제1 내지 제5 절연층들(110a, 110b, 110c, 110d, 110e)이 순차적으로 적층될 수 있다. 제1 절연층(110a)은 하부 커버 절연층이고, 제2 절연층(110b)은 하부 절연층이고, 제3 절연층(110c)은 코어층이고, 제4 절연층(110d)은 상부 절연층이고, 제5 절연층(110e)은 상부 커버 절연층일 수 있다.
예를 들면, 상기 절연층은 에폭시 수지와 같은 열경화성 수지 또는 폴리이미드와 같은 열가소성 수지와 같은 절연성 물질을 포함할 수 있다. 상기 절연층은 유기 섬유(glass fiber) 등의 심재에 함침된 수지, 예를 들어, 프리프레그(pregreg), FR-4, BT(Bismaleimide Triazine) 등을 포함할 수 있다.
제1 도전 패턴(310a)은 제2 절연층(110b)의 하부면에 형성되고, 제2 도전 패턴(310b)은 제2 절연층(110b)의 상부면에 형성될 수 있다. 제3 도전 패턴(310c)은 제4 절연층(110d)의 하부면에 형성되고, 제4 도전 패턴(310d)은 제4 절연층(110d)의 상부면에 형성될 수 있다. 예를 들면, 상기 도전 패턴은 구리, 알루미늄 등과 같은 금속 물질을 포함할 수 있다.
상기 절연층들 및 상기 도전 패턴들의 배치들 및 개수들은 예시적이며, 이에 제한되지 않음을 이해할 수 있을 것이다.
모듈 기판(100)의 제1 측벽(S1)에는 적어도 하나의 관통 홈(120)이 구비될 수 있다. 관통 홈(120)은 모듈 기판(100)의 두께 방향, 즉, 상기 절연층들의 적층 방향(Z 방향)으로 연장할 수 있다. 관통 홈(120)은 평면도에서 보았을 때, 제1 측벽(S1)에서 내부로 리세스된 형상을 가질 수 있다. 예를 들면, 관통 홈(120)은 평면도에서 보았을 때, 반원 또는 반타원 형상 또는 사다리꼴 형상을 가질 수 있다.
도 4 및 도 5에 도시된 바와 같이, 제1 내지 제5 절연층들(110a, 110b, 110c, 110d, 110e)은 각각의 일측벽들에 제1 내지 제5 반원 형상의 홀들(120a, 120b, 120c, 120d, 120e)을 가질 수 있다. 관통 홈(120)은 제1 내지 제5 반원 형상의 홀들(120a, 120b, 120c, 120d, 120e)을 포함할 수 있다.
제1 도전 패턴(310a)은 제2 절연층(110b)의 하부면 상에서 상기 제2 방향으로 관통 홈(120)의 내벽을 향하여 연장하고, 제1 도전 패턴(310a)의 일단부는 관통 홈(120)의 내벽에 노출될 수 있다. 관통 홈(120)의 내벽에 노출된 제1 도전 패턴(310a)의 일단부는 제1 콘택 패드(312a)라 할 수 있다. 따라서, 제1 콘택 패드(312a)의 일면은 관통 홈(120)의 내벽에 노출될 수 있다. 제1 콘택 패드(312a)는 제1 도전 패턴(310a)과 일체로 형성될 수 있다. 제1 콘택 패드(312a)의 폭은 제1 도전 패턴(310a)의 폭보다 더 클 수 있다. 이 경우에 있어서, 제1 콘택 패드(312a)는 제2 반원 형상의 홀(120b)의 내벽을 따라 기 설정된 길이만큼 연장할 수 있다.
제2 도전 패턴(310b)은 제2 절연층(110b)의 상부면 상에서 상기 제2 방향으로 관통 홈(120)의 내벽을 향하여 연장하고, 제2 도전 패턴(310b)의 일단부는 관통 홈(120)의 내벽에 노출될 수 있다. 관통 홈(120)의 내벽에 노출된 제2 도전 패턴(310b)의 일단부는 제2 콘택 패드(312b)라 할 수 있다. 따라서, 제2 콘택 패드(312b)의 일면은 관통 홈(120)의 내벽에 노출될 수 있다. 제2 콘택 패드(312b)는 제2 도전 패턴(310b)과 일체로 형성될 수 있다. 제2 콘택 패드(312b)의 폭은 제2 도전 패턴(310b)의 폭보다 더 클 수 있다. 이 경우에 있어서, 제2 콘택 패드(312b)는 제2 반원 형상의 홀(120b)의 내벽을 따라 기 설정된 길이만큼 연장할 수 있다.
제3 도전 패턴(310c)은 제4 절연층(110d)의 하부면 상에서 상기 제2 방향으로 관통 홈(120)의 내벽을 향하여 연장하고, 제3 도전 패턴(310c)의 일단부는 관통 홈(120)의 내벽에 노출될 수 있다. 관통 홈(120)의 내벽에 노출된 제3 도전 패턴(310c)의 일단부는 제3 콘택 패드(312c)라 할 수 있다. 따라서, 제3 콘택 패드(312c)의 일면은 관통 홈(120)의 내벽에 노출될 수 있다. 제3 콘택 패드(312c)는 제3 도전 패턴(310c)과 일체로 형성될 수 있다. 제3 콘택 패드(312c)의 폭은 제3 도전 패턴(310c)의 폭보다 더 클 수 있다. 이 경우에 있어서, 제3 콘택 패드(312c)는 제4 반원 형상의 홀(120d)의 내벽을 따라 기 설정된 길이만큼 연장할 수 있다.
제4 도전 패턴(310d)은 제4 절연층(110d)의 상부면 상에서 상기 제2 방향으로 관통 홈(120)의 내벽을 향하여 연장하고, 제4 도전 패턴(310d)의 일단부는 관통 홈(120)의 내벽에 노출될 수 있다. 관통 홈(120)의 내벽에 노출된 제4 도전 패턴(310d)의 일단부는 제4 콘택 패드(312d)라 할 수 있다. 따라서, 제4 콘택 패드(312d)의 일면은 관통 홈(120)의 내벽에 노출될 수 있다. 제4 콘택 패드(312d)는 제4 도전 패턴(310d)과 일체로 형성될 수 있다. 제4 콘택 패드(312d)의 폭(V)은 제4 도전 패턴(310d)의 폭(W)보다 더 클 수 있다. 이 경우에 있어서, 제4 콘택 패드(312d)는 제4 반원 형상의 홀(120d)의 내벽을 따라 기 설정된 길이만큼 연장할 수 있다.
따라서, 관통 홈 검사 단자(312)는 일면들이 관통 홈(120)의 내벽에 노출되는 제1 내지 제4 콘택 패드들(312a, 312b, 312c, 312d)을 포함할 수 있다. 제1 내지 제4 콘택 패드들(312a, 312b, 312c, 312d)은 상기 적층 방향을 따라 서로 이격 배열될 수 있다. 테스터의 포고 핀은 관통 홈(120)에 삽입되어 제1 내지 제4 콘택 패드들(312a, 312b, 312c, 312d)과 동시에 접촉할 수 있다.
제1 내지 제4 도전 패턴들(310a, 310b, 310c, 310d)은 하나의 비아(324)에 연결될 수 있다. 비아(324)는 신호 라인(311)을 통해 반도체 장치(200)와 전기적으로 연결될 수 있다. 따라서, 관통 홈 검사 단자(312)는 비아(324) 및 신호 라인(311)에 의해 반도체 장치(200)와 전기적으로 연결될 수 있다.
도 6 및 도 7에 도시된 바와 같이, 관통 홈 검사 단자(312)는 제1 측벽(S1)으로부터 연장하는 수직 평면(M)에 대하여 기 설정된 거리(D1)만큼 이격될 수 있다. 제1 내지 제4 콘택 패드들(312a, 312b, 312c, 312d)의 노출된 표면들은 수직 평면(M)에 대하여 기 설정된 거리(D1)만큼 각각 이격될 수 있다.
예를 들면, 제1 측벽(S1)과 접하는 관통 홈(120)의 내벽들 사이의 거리, 즉, 관통 홈(120)의 직경(D)은 200㎛ 내지 800㎛의 범위 이내에 있을 수 있다. 상기 콘택 패드와 수직 평면(M) 사이의 이격 거리는 80㎛ 내지 320㎛의 범위 이내에 있을 수 있다.
또한, 관통 홈 검사 단자(312)는 상기 배선 기판의 상부면(102) 및 하부면(104)으로부터 연장하는 제1 및 제2 수평 평면들(N1, N2)에 대하여 기 설정된 거리(D2)만큼 각각 이격될 수 있다. 제1 콘택 패드(312a)의 노출된 표면은 제1 수평 평면(N1)으로부터 기 설정된 거리(D2)만큼 각각 이격될 수 있다. 제4 콘택 패드(312d)의 노출된 표면은 제2 수평 평면(N2)에 대하여 기 설정된 거리(D2)만큼 각각 이격될 수 있다.
예를 들면, 상기 배선 기판의 두께는 400㎛ 내지 1,600㎛의 범위 이내에 있고, 제1 콘택 패드(312a)와 제1 수평 평면(N1) 사이의 거리 및 제4 콘택 패드(312d)와 제2 수평 평면(N2) 사이의 거리는 50㎛ 내지 200㎛의 범위 이내에 있을 수 있다.
관통 홈 검사 단자(312)는 관통 홈(120)의 내벽 면적의 일부를 점유할 수 있다. 예를 들면, 제1 내지 제4 콘택 패드들(312a, 312b, 312c, 312d)의 노출된 표면들은 관통 홈(120)의 내벽 면적의 적어도 20%를 점유할 수 있다.
상술한 바와 같이, 반도체 모듈(10)는 모듈 기판(100) 및 모듈 기판(100) 상에 실장되는 반도체 장치(200)를 포함할 수 있다. 모듈 기판(100)은 일측벽에 두께 방향으로 연장하는 적어도 하나의 관통 홈(120)을 갖는 배선 기판 및 관통 홈(120)의 내벽에 노출되는 적어도 하나의 콘택 패드를 포함하는 관통 홈 검사 단자(312)를 포함할 수 있다.
관통 홈 검사 단자(312)는 관통 홈(120)의 내벽에 상기 두께 방향으로 이격 배치되는 제1 내지 제4 콘택 패드들(312a, 312b, 312c, 312d)을 포함할 수 있다. 관통 홈 검사 단자(312)는 제1 측벽(S1)으로부터 연장하는 수직 평면(M)에 대하여 기 설정된 거리(D1)만큼 이격될 수 있다. 관통 홈 검사 단자(312)는 상기 배선 기판의 상부면(102) 및 하부면(104)으로부터 연장하는 제1 및 제2 수평 평면들(N1, N2)에 대하여 기 설정된 거리(D2)만큼 각각 이격될 수 있다.
따라서, 소형 또는 최소형 배선 기판의 측벽에 반도체 장치의 검사를 위한 인터페이스 신호 연결 단자를 배치시킴으로써, 디버그(debug) 패드를 위한 설계 공간을 확보할 수 있다. 또한, 구리 콘택 패드들은 상기 배선 기판의 측벽에 노출되지 않으므로, PCB 설계 규정을 만족시키면서 검사 포고 핀과의 접촉 신뢰성을 향상시킬 수 있다.
도 8은 예시적인 실시예들에 따른 메모리 모듈의 검사 패드부의 일부는 나타내는 평면도이다. 도 9는 도 8의 B-B' 라인을 따라 절단한 단면도이다. 도 10은 도 8의 검사 패드부의 관통 홈 검사 단자를 나타내는 사시도이다. 도 11은 도 10의 관통 홈 검사 단자의 제4 콘택 패드 및 도금 패턴을 나타내는 평면도이다. 도 12는 도 10의 관통 홈 검사 단자를 나타내는 정면도이다. 상기 관통 홈 검사 단자는 도금 패턴이 추가되는 구성을 제외하고는 도 3 내지 도 7을 참조로 설명한 관통 홈 검사 단자와 실질적으로 동일하다. 이에 따라, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 8 내지 도 12를 참조하면, 관통 홈 검사 단자는 관통 홈(120)의 내벽에 구비되는 적어도 하나의 콘택 패드 및 관통 홈(120)의 내벽 상에서 상기 콘택 패드를 커버하는 도금 패턴(314)을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 도금 패턴(314)은 관통 홈(120)의 내벽상에서 배선 기판의 두께 방향(Z 방향)으로 기 설정된 길이만큼 연장할 수 있다.
도 9 및 도 10에 도시된 바와 같이, 도금 패턴(314)은 제1 내지 제4 콘택 패드들(312a, 312b, 312c, 312d)의 노출된 표면들과 각각 접촉할 수 있다. 도금 패턴(314)제1 내지 제4 콘택 패드들(312a, 312b, 312c, 312d)의 노출된 표면들 및 이들 사이의 제2 내지 제4 절연층들(110b, 110c, 110d)의 표면들의 일부분들을 커버할 수 있다.
도금 패턴(314)은 제1 내지 제4 콘택 패드들(312a, 312b, 312c, 312d)에 의해 제1 내지 제4 도전 패턴들(310a, 310b, 310c, 310d)에 전기적으로 연결될 수 있다. 제1 내지 제4 도전 패턴들(310a, 310b, 310c, 310d)은 하나의 비아(324)에 연결될 수 있다. 따라서, 상기 관통 홈 검사 단자는 비아(324) 및 신호 라인(311)에 의해 반도체 장치(200)와 전기적으로 연결될 수 있다.
도금 패턴(314)은 관통 홈(120)의 내벽 상에 전해 도금 공정에 의해 도금층을 형성한 후, 상기 도금층을 식각 공정, 드릴링 공정 등에 의해 패터닝하여 형성할 수 있다. 예를 들면, 상기 도금 패턴은 구리, 니켈 등과 같은 금속 물질을 포함할 수 있다.
도 11 및 도 12에 도시된 바와 같이, 도금 패턴(314)은 제1 측벽(S1)으로부터 연장하는 수직 평면(M)에 대하여 기 설정된 거리(D3)만큼 이격될 수 있다. 도금 패턴(314)은 관통 홈(120)의 중심에 대하여 중심각(θ)을 가질 수 있다. 중심각(θ)은 30도 내지 70도의 각도 범위를 가질 수 있다.
예를 들면, 제1 측벽(S1)과 접하는 관통 홈(120)의 내벽들 사이의 거리, 즉, 관통 홈(120)의 직경(D)은 200㎛ 내지 800㎛의 범위 이내에 있을 수 있다. 상기 도금 패턴과 수직 평면(M) 사이의 이격 거리는 60㎛ 내지 300㎛의 범위 이내에 있을 수 있다.
또한, 도금 패턴(314)은 상기 배선 기판의 상부면(102) 및 하부면(104)으로부터 연장하는 제1 및 제2 수직 평면들(N1, N2)에 대하여 기 설정된 거리(D4)만큼 각각 이격될 수 있다. 도금 패턴(314)의 하부면은 제1 수평 평면(N1)으로부터 기 설정된 거리(D4)만큼 각각 이격될 수 있다. 도금 패턴(314)의 상부면은 제2 수평 평면(N2)에 대하여 기 설정된 거리(D4)만큼 각각 이격될 수 있다.
예를 들면, 상기 배선 기판의 두께는 400㎛ 내지 1,600㎛의 범위 이내에 있고, 도금 패턴(314)의 하부면과 제1 수평 평면(N1) 사이의 거리 및 도금 패턴(314)과 제2 수평 평면(N2) 사이의 거리는 50㎛ 내지 200㎛의 범위 이내에 있을 수 있다.
도금 패턴(314)은 관통 홈(120)의 내벽 면적의 일부를 점유할 수 있다. 예를 들면, 도금 패턴(314)은 관통 홈(120)의 내벽 면적의 적어도 40%를 점유할 수 있다.
도 13은 예시적인 실시예들에 따른 배선 기판에 형성된 관통 홈 검사 단자를 나타내는 단면도이다.
도 13을 참조하면, 관통 홈 검사 단자는 관통 홈(120)의 내벽에 노출되는 제1 내지 제4 콘택 패드들(312a, 312b, 312c, 312d)을 포함하고, 제1 내지 제4 콘택 패드들(312a, 312b, 312c, 312d)은 제1 내지 제4 도전 패턴들(310a, 310b, 310c, 310d)에 각각 연결될 수 있다.
예시적인 실시예들에 있어서, 제1 및 제2 도전 패턴들(310a, 310b)은 제1 비아(324a)에 연결되고, 제1 비아(324a)는 제1 신호 라인(311a)을 통해 반도체 장치(200)와 전기적으로 연결될 수 있다. 제3 및 제4 도전 패턴들(310c, 310d)은 제2 비아(324b)에 연결되고, 제2 비아(324b)는 제2 신호 라인(311b)을 통해 반도체 장치(200)와 전기적으로 연결될 수 있다.
예를 들면, 제1 및 제2 비아들(324a, 324b)은 블라인드 비아(blind via) 또는 매립 비아(buried via)를 포함할 수 있다.
따라서, 테스터의 포고 핀이 관통 홈(120)에 삽입되어 제1 내지 제4 콘택 패드들(312a, 312b, 312c, 312d)과 동시에 접촉할 때, 상기 제1 내지 제4 콘택 패드들의 내부 신호 연결 상태에 따라 검사 모드 또는 동작 모드(디버그 모드 또는 동작 모드)를 제어할 수 있다.
도 14는 예시적인 실시예들에 따른 메모리 모듈을 나타내는 평면도이다. 상기 메모리 모듈은 검사 패드부의 구성을 제외하고는 도 1을 참조로 설명한 메모리 모듈과 실질적으로 동일하다. 이에 따라, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 14를 참조하면, 메모리 모듈(11)의 검사 패드부(300)는 모듈 기판(100)의 적어도 일측벽에 형성된 관통 홈들(120)에 구비될 수 있다. 검사 패드부(300)는 관통 홈들(120)에 구비된 관통 홈 검사 단자들(312)을 포함할 수 있다. 상기 관통 홈 검사 단자는 도 3 내지 도 7을 참조로 설명한 관통 홈 검사 단자와 실질적으로 동일할 수 있다.
예시적인 실시예들에 있어서, 검사 패드부(300)의 검사 단자들은 배선 기판의 일측벽에 형성된 관통 홈들(120)에만 구비될 수 있다.
구체적으로, 관통 홈들(120)은 제1 측벽(S1)에 제1 방향(X 방향)을 따라 이격 형성될 수 있다. 상기 관통 홈 검사 단자들은 관통 홈들(120)의 내벽들 상에 각각 구비될 수 있다. 예를 들면, 상기 검사 패드부는 10개의 관통 홈 검사 단자들을 포함할 수 있다. 하지만, 상기 관통 홈 검사 단자들의 배치들 및 개수는 이에 제한되지는 않는다.
이에 따라, 상기 검사 패드들이 상기 배선 기판의 측벽에만 구비되므로, 전자 부품들 및 인터페이스 신호 연결 패드들을 위한 설계 공간을 충분히 확보할 수 있다.
예시적인 실시예들에 따른 메모리 모듈은 SSD에 적용되는 것으로 설명되었지만, 이에 제한되지는 않고, 상기 메모리 모듈은 복수 개의 메모리 장치들을 포함하는 반도체 모듈로 구현될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10, 11: 메모리 모듈 100: 모듈 기판
110a, 110b, 110c, 110d, 110e: 절연층
120: 관통 홈 122: 비아 홀
120a, 120b, 120c, 120d, 120e: 반원 형상의 홀
200: 반도체 장치 210: 수동 소자
300: 검사 패드부 310a, 310b, 310c, 310d: 도전 패턴
311, 311a, 311b: 신호 패턴 312: 관통 홈 검사 단자
312a, 312b, 312c, 312d: 콘택 패드 314: 도금 패턴
322: 비아 홀 검사 단자 324, 324a, 324b: 비아

Claims (10)

  1. 서로 반대하는 상부면 및 하부면을 가지며 내부에 형성된 배선을 포함하고, 적어도 하나의 측벽에 두께 방향으로 연장하는 적어도 하나의 관통 홈을 갖는 배선 기판; 및
    일면이 상기 관통 홈의 내벽에 노출되는 적어도 하나의 콘택 패드를 구비하는 관통 홈 검사 단자를 포함하고,
    상기 콘택 패드는 상기 배선 기판의 측벽으로부터 연장하는 수직 평면에 대하여 기 설정된 거리만큼 이격되는 반도체 모듈용 모듈 기판.
  2. 제 1 항에 있어서, 상기 배선 기판은 복수 개의 적층된 절연층들 및 상기 절연층들에 각각 구비되는 도전 패턴들을 포함하고, 상기 콘택 패드는 복수 개가 구비되어 상기 도전 패턴들과 각각 전기적으로 연결되는 반도체 모듈용 모듈 기판.
  3. 제 2 항에 있어서, 상기 복수 개의 콘택 패드들은 상기 절연층들의 적층 방향을 따라 서로 이격 배열되는 반도체 모듈용 모듈 기판.
  4. 제 2 항에 있어서, 상기 복수 개의 콘택 패드들은 상기 관통 홈의 내벽 면적의 적어도 20%를 점유하는 반도체 모듈용 모듈 기판.
  5. 제 1 항에 있어서, 상기 관통 홈 검사 단자는 상기 관통 홈의 내벽에 상기 콘택 패드의 노출된 표면을 커버하도록 구비되고 상기 수직 평면에 대하여 기 설정된 거리만큼 이격되는 도금 패턴을 더 포함하는 반도체 모듈용 모듈 기판.
  6. 제 5 항에 있어서, 상기 콘택 패드는 복수 개가 구비되어 상기 도전 패턴들과 각각 전기적으로 연결되고, 상기 도금 패턴은 상기 복수 개의 콘택 패드들의 일면들을 커버하는 반도체 모듈용 모듈 기판.
  7. 제 5 항에 있어서, 상기 도금 패턴은 상기 관통 홈의 내벽 면적의 적어도 40%를 점유하는 반도체 모듈용 모듈 기판.
  8. 제 1 항에 있어서, 상기 배선 기판의 측벽과 접하는 상기 관통 홈의 내벽들 사이의 거리는 200㎛ 내지 800㎛의 범위 이내에 있고, 상기 콘택 패드와 상기 수직 평면 사이의 거리는 80㎛ 내지 320㎛의 범위 이내에 있는 반도체 모듈용 모듈 기판.
  9. 제 1 항에 있어서, 상기 콘택 패드는 상기 배선 기판의 상부면 또는 하부면으로부터 연장하는 수평 평면으로부터 기 설정된 거리만큼 이격되는 반도체 모듈용 모듈 기판.
  10. 제 9 항에 있어서, 상기 배선 기판의 두께는 400㎛ 내지 1,600㎛의 범위 이내에 있고, 상기 콘택 패드와 상기 수평 평면 사이의 거리는 50㎛ 내지 200㎛의 범위 이내에 있는 반도체 모듈용 모듈 기판.
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